KR102428045B1 - 물결 모양의 워드 라인을 포함하는 3차원 평면 nand 메모리 디바이스 및 그 제조 방법 - Google Patents

물결 모양의 워드 라인을 포함하는 3차원 평면 nand 메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

3차원 메모리 디바이스는: 기판 위에 위치되고, 대체로 제1 수평 방향을 따라 연장되고, 폭-변조된 라인 트렌치들에 의해 제2 수평 방향을 따라 서로로부터 측방향으로 이격된, 절연 스트립들 및 전기 전도성 스트립들의 교번하는 스택들; 교번하는 스택들의 각각의 측벽 상에 위치되고, 대체로 제1 수평 방향을 따라 연장되고, 제2 수평 방향을 따라 측방향으로 파상형인 메모리 필름들; 및 메모리 필름들 중 각각의 하나의 메모리 필름의 측벽 상에 위치된 복수의 개별 수직 반도체 채널들을 포함한다.

Description

물결 모양의 워드 라인을 포함하는 3차원 평면 NAND 메모리 디바이스 및 그 제조 방법
관련 출원
본 출원은 2018년 9월 26일자로 출원된 미국 정규 특허 출원 제16/142,447호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 물결 모양의 워드 라인들을 포함하는 3차원 평면 NAND 메모리 디바이스(three-dimensional flat NAND memory device) 및 그 제조 방법에 관한 것이다.
3차원 NAND 메모리 디바이스의 구성은, 터널링 유전체들이 평면 수직 표면들을 갖는 평면 메모리 셀들을 채용한다. 그러한 평면 메모리 디바이스들은 Hang-Ting Lue 등의 논문 ["A 128Gb (MLC)/192Gb (TLC) Single-gate Vertical Channel (SGVC) Architecture 3D NAND using only 16 Layers with Robust Read Disturb, Long-Retention and Excellent Scaling Capability", IEDM Proceedings (2017), page 461]에 기재되어 있다.
본 개시내용의 양태에 따르면, 3차원 메모리 디바이스는: 기판 위에 위치되고, 대체로 제1 수평 방향을 따라 연장되고, 폭-변조된 라인 트렌치(width-modulated line trench)들에 의해 제2 수평 방향을 따라 서로로부터 측방향으로 이격된, 절연 스트립들 및 전기 전도성 스트립들의 교번하는 스택들; 교번하는 스택들의 각각의 측벽 상에 위치되고, 대체로 제1 수평 방향을 따라 연장되고, 제2 수평 방향을 따라 측방향으로 파상형인(undulating) 메모리 필름들; 및 메모리 필름들 중 각각의 하나의 메모리 필름의 측벽 상에 위치된 복수의 개별 수직 반도체 채널들을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법은: 기판 위에 절연 층들 및 희생 재료 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 절연 스트립들 및 희생 재료 스트립들의 교번하는 스택들을 형성하기 위해, 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되고 제2 수평 방향을 따라 측방향으로 이격되는 폭-변조된 라인 트렌치들을 형성하는 단계; 교번하는 스택들의 각각의 측벽들 상에 메모리 필름들을 형성하는 단계 - 메모리 필름들 각각은 대체로 제1 수평 방향을 따라 연장되고, 제2 수평 방향을 따라 측방향으로 파상형임 -; 및 메모리 필름들 중 각각의 하나의 메모리 필름 상에 개별 수직 반도체 채널들을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 일 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 절연 층들 및 스페이서 재료 층들의 수직으로 교번하는 시퀀스의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 폭-변조된 라인 트렌치들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 4c는 도 4b의 수직 평면 C - C'를 따른 예시적인 구조물의 수직 단면도이다.
도 4d는 도 4c의 수평 평면 D - D'를 따른 예시적인 구조물의 영역의 수평 단면도이다.
도 5a는 본 개시내용의 일 실시예에 따른, 페데스탈 채널 레일들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 6a는 본 개시내용의 일 실시예에 따른, 연속적인 메모리 필름 층 및 제1 연속적인 반도체 채널 재료 층의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 7a는 본 개시내용의 일 실시예에 따른, 제1 연속적인 반도체 채널 재료 층 및 연속적인 메모리 필름 층의 이방성 에칭, 및 제2 연속적인 반도체 채널 재료 층 및 컨포멀 유전체 재료 층의 침착 이후의 예시적인 구조물의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 8a는 본 개시내용의 일 실시예에 따른, 컨포멀 유전체 재료 층의 등방성 에치 백 이후의 예시적인 구조물의 수직 단면도이다.
도 8b는 도 8a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 9a는 본 개시내용의 일 실시예에 따른, 제2 연속적인 반도체 채널 재료 층 및 제1 반도체 채널 층들의 등방성 에칭 이후의 예시적인 구조물의 수직 단면도이다.
도 9b는 도 9a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 10a는 본 개시내용의 일 실시예에 따른, 유전체 기둥 구조물들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 10b는 도 10a의 수평 평면 B - B'를 따른 예시적인 구조물의 수평 단면도이다.
도 11a은 본 개시내용의 일 실시예에 따른, 드레인 영역들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 예시적인 구조물의 평면도이다. 힌지된(hinged) 수직 평면 A - A'는 도 11a의 수직 단면의 평면이다.
도 11c는 도 11b의 수직 평면 C - C'를 따른 예시적인 구조물의 수직 단면도이다.
도 11d는 도 11c의 수평 평면 D - D'를 따른 예시적인 구조물의 수평 단면도이다.
도 12a은 본 개시내용의 일 실시예에 따른, 비아 공동들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 예시적인 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 12a의 수직 단면의 평면이다.
도 12c는 도 12b의 수직 평면 C - C'를 따른 예시적인 구조물의 수직 단면도이다.
도 13은 본 개시내용의 일 실시예에 따른, 후면 리세스들, 컨포멀 유전체 스페이서들, 및 평면형 유전체 부분들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 14는 본 개시내용의 일 실시예에 따른, 전기 전도성 스트립들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 15는 본 개시내용의 일 실시예에 따른, 소스 영역들, 절연 스페이서들, 및 소스 컨택 비아 구조물들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 16a는 본 개시내용의 일 실시예에 따른, 추가적인 컨택 비아 구조물들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 16b는 도 16a의 예시적인 구조물의 평면도이다. 힌지된 수직 평면 A - A'는 도 16a의 수직 단면의 평면이다.
도 16c는 도 11b의 수직 평면 C - C'를 따른 예시적인 구조물의 수직 단면도이다.
도 16d는 도 16c의 수평 평면 D - D'를 따른 예시적인 구조물의 수평 단면도이다.
도 17은 본 개시내용의 일 실시예에 따른, 전기 전도성 스트립들의 형성 이후의 예시적인 구조물의 구성의 수평 단면도이다.
위에서 논의된 바와 같이, 본 개시내용은 물결 모양의 워드 라인을 포함하는 3차원 평면 NAND 메모리 디바이스 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 본 명세서에서 상세히 기술된다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 다이, 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면들(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작들이 각각의 평면 상에서 일어날 수 있지만, 일부 제한들이 있다. 각각의 평면은 다수의 블록들을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그램될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지들을 포함한다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 일 실시예에 따른 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 침착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 침착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 침착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 침착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 침착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다. 일 실시예에서, 반도체 재료 층(10)은 제1 전도성 유형의 도핑을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 스트립들의 단차형 테라스들을 후속적으로 형성하기 위한 컨택 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, (절연 층들(32L)과 같은) 제1 재료 층들 및 (스페이서 재료 층들과 같은) 제2 재료 층들의 수직으로 교번하는 시퀀스가 기판(9, 10) 위에 형성된다. 본 명세서에 사용되는 바와 같이, "수직으로 교번하는 시퀀스"는, 제2 요소의 인스턴스가 제1 요소의 각각의 인스턴스 위에 놓이고/놓이거나 아래에 놓이고 제1 요소의 인스턴스가 제2 요소의 각각의 인스턴스 위에 놓이고/놓이거나 아래에 놓이도록 수직으로 교번하는, 제1 요소의 다수의 인스턴스들 및 제2 요소의 다수의 인스턴스들의 교번하는 시퀀스를 지칭한다. 수직으로 교번하는 시퀀스는 교번하는 복수의 제1 재료 층들(절연 층들(32L)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42L)일 수 있음)의 스택을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 따라서, 제1 요소들 및 제2 요소들의 수직으로 교번하는 시퀀스는, 제1 요소들 및 제2 요소들의 교번이 수직 방향을 따라 발생하는, 교번하는 복수의 제1 요소들 및 제2 요소들이다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32L)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32L) 및 희생 재료 층들(42L)을 포함할 수 있고, 절연 층들(32L) 및 희생 재료 층들(42L)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
일 실시예에서, 수직으로 교번하는 시퀀스(32L, 42L)는 제1 재료로 구성된 절연 층들(32L), 및 절연 층들(32L)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42L)을 포함할 수 있다. 절연 층들(32L)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32L)은 절연 재료 층일 수 있다. 절연 층들(32L)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32L)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42L)의 제2 재료는 절연 층들(32L)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42L)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42L)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42L)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32L)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32L)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32L)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42L)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD)으로 형성될 수 있다.
희생 재료 층들(42L)은 적합하게 패터닝되어, 희생 재료 층들(42L)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42L)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32L) 및 희생 재료 층들(42L)의 두께들은 20 nm 내지 50 nm의 범위일 수 있지만, 각각의 절연 층(32L) 및 각각의 희생 재료 층(42L)에 대해 더 작거나 더 큰 두께가 채용될 수 있다. 절연 층(32L) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42L)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 수직으로 교번하는 시퀀스(32L, 42L) 내의 각각의 희생 재료 층(42L)은 각각의 개별 희생 재료 층(42L) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속적으로 전기 전도성 스트립들로 대체되는 희생 재료 층들(42L)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 스트립들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 스트립들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 수직으로 교번하는 시퀀스(32L, 42L) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42L)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32L)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32L) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 침착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 절연 층들(32L) 및 스페이서 재료 층들(즉, 희생 재료 층들(42L))의 수직으로 교번하는 시퀀스는, 컨택 영역(300)에서 수직으로 교번하는 시퀀스(32L, 42L)의 최저부 층으로부터 수직으로 교번하는 시퀀스(32L, 42L)의 최상부 층까지 연속적으로 연장되는 단차형 표면들을 형성하도록 패터닝될 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 컨택 영역(300) 내에 단차형 공동이 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
단차형 표면들은 단차형 공동의 형성을 통해 수직으로 교번하는 시퀀스(32L, 42L)의 주변 부분에서 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
수직으로 교번하는 시퀀스(32L, 42L)를 패터닝함으로써 테라스 영역이 형성된다. 수직으로 교번하는 시퀀스(32L, 42L) 내의 최상부 희생 재료 층(42L) 이외의 각각의 희생 재료 층(42L)은 수직으로 교번하는 시퀀스(32L, 42L) 내의 임의의 위에 놓인 희생 재료 층(42L)보다 더 멀리 측방향으로 연장된다. 테라스 영역은, 수직으로 교번하는 시퀀스(32L, 42L) 내의 최저부 층으로부터 수직으로 교번하는 시퀀스(32L, 42L) 내의 최상부 층까지 연속적으로 연장되는 수직으로 교번하는 시퀀스(32L, 42L)의 단차형 표면들을 포함한다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 4a 내지 도 4d를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 폭-변조된 개구들을 형성할 수 있다. 본 명세서에 사용된 바와 같이 "폭-변조된" 요소는, 요소의 폭이 요소의 길이 방향을 따라 변조되는, 즉, 요소의 길이 방향을 따라 반복적으로 증가 및 감소하는 요소를 지칭한다. 폭-변조된 개구들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 폭 변조를 갖는다.
리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 수직으로 교번하는 시퀀스(32L, 42L)를 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 폭-변조된 개구들 아래에 놓인 수직으로 교번하는 시퀀스(32L, 42L)의 부분들은 에칭되어, 폭-변조된 라인 트렌치들(149)을 형성한다. 본 명세서에 사용되는 바와 같이, "라인 트렌치"는 대체로 수평 방향을 따라 측방향으로 연장되는 트렌치를 지칭한다.
폭-변조된 라인 트렌치들(149)은 수직으로 교번하는 시퀀스(32L, 42L)를 통해 형성된다. 제1 수평 방향(hd1)을 따라 대체로 연장되고 제2 수평 방향(hd2)을 따라 측벽들에 측방향 파상부(undulation)들을 갖는 절연 층들(32L)의 각각의 패터닝된 부분은 절연 스트립(32)을 구성한다. 제2 수평 방향(hd2)을 따라 대체로 연장되고 제1 수평 방향(hd2)을 따라 측벽들에 측방향 파상부들을 갖는 희생 재료 층들(42L)의 각각의 패터닝된 부분은 희생 재료 스트립(42)을 구성한다. 폭-변조된 라인 트렌치들(149)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 측방향으로 이격된다. 수직으로 교번하는 스택(32L, 42L)의 나머지 부분들은 절연 스트립들(32) 및 희생 재료 스트립들(42)의 교번하는 스택들을 포함하고 수직으로 교번하는 시퀀스(32L, 42L)의 나머지 부분들에 의해 형성된다.
폭-변조된 라인 트렌치들(149) 각각은 제1 수평 방향(예컨대, 워드 라인 방향)(hd1)을 따라 대체로 연장되고 제2 수평 방향(예컨대, 비트 라인 방향)(hd2)을 따라 측방향 파상부를 갖는 한 쌍의 측벽들로 형성될 수 있다. 일 실시예에서, 한 쌍의 측벽들 각각은 측방향으로-오목한 및 측방향으로-볼록하고 수직으로-평면인 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 포함할 수 있다. 선택적으로, 측벽들의 각각의 쌍은 또한 측방향으로-오목한 측벽 세그먼트들과 측방향으로-볼록한 측벽 세그먼트들 사이에 수직으로-평면인 측벽 세그먼트들을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 측방향으로-오목한 측벽은 오목한 수평 단면 프로파일을 갖는 측벽을 지칭한다. 본 명세서에 사용되는 바와 같이, 측방향으로-볼록한 측벽은 볼록한 수평 단면 프로파일을 갖는 측벽을 지칭한다. 본 명세서에 사용되는 바와 같이, 수직으로-평면인 측벽은 수직 단면 프로파일로서 수직으로-연장되는 직선을 갖는 측벽을 지칭한다.
도 4b 및 도 4d에 도시된 일 실시예에서, 폭-변조된 라인 트렌치들(149) 각각은 목부 영역(neck region)(149N) 및 구근형 영역(bulbous region)(149B)의 주기적인 측방향으로 교번하는 시퀀스를 포함한다. 목부 영역(149N)은 이웃 영역들보다 더 작은 폭(W1)을 갖는 영역을 지칭하고, 구근형 영역(149B)은 이웃 영역들보다 더 큰 폭(W2)을 갖는 영역을 지칭한다. 일 실시예에서, 폭-변조된 라인 트렌치들(149)의 각각의 이웃 쌍 내의 제1 폭-변조된 라인 트렌치(149P)의 목부 영역들(149N)은, 제1 수평 방향(hd1)을 따르는 제1 폭-변조된 라인 트렌치(149)의 목부 영역들의 주기수(periodicity)(p)의 절반인 측방향 오프셋 거리만큼, 폭-변조된 라인 트렌치들(149)의 각각의 이웃 쌍 내의 제2 폭-변조된 라인 트렌치(149Q)의 목부 영역(149N)으로부터 제1 수평 방향(hd1)을 따라 측방향으로 오프셋된다.
도 4d에 도시된 일 실시예에서, 제2 수평 방향으로의 목부 영역들(149N)의 최소 폭(W1)은 구근형의 최대 폭보다 작고, 2개의 이웃하는 폭-변조된 라인 트렌치들(149) 내의 목부 영역들(149N) 및 구근형 영역들(149B)은, 그들 사이의 절연 스트립들(32) 및 희생 재료 스트립들(42)의 교번하는 스택(32, 42)이 실질적으로 균일한 폭(W3)을 갖거나, 또는 교번하는 스택(32, 42)의 평균 폭(W3)의 50% 미만, 및/또는 25% 미만, 및/또는 10% 미만, 및/또는 5% 미만의 폭 변차를 갖도록, 배열될 수 있다. 다시 말해서, 교번하는 스택(32, 42)은 제1 수평 방향(hd1)을 따라 연장되는 사행형 형상을 갖더라도, 제2 수평 방향(hd2)에서의 교번하는 스택(32, 42)의 평균 폭(W3)은 제1 수평 방향(hd1)을 따르는 임의의 위치에서 실질적으로 유지된다.
폭-변조된 라인 트렌치들(149)은 전체 메모리 어레이 영역(100)을 따라 측방향으로 연장되며, 컨택 영역(300) 내로 적어도 부분적으로 측방향으로 연장될 수 있다. 폭-변조된 라인 트렌치들(149)은 제1 수평 방향(hd1)을 따라 전체 컨택 영역(300)을 통해 측방향으로 연장될 수 있거나, 또는 컨택 영역(300)의 제1 수평 방향(hd1)을 따라 전체 폭이 아닌, 폭의 일부를 통해서만 측방향으로 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 폭-변조된 라인 트렌치(149)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 폭-변조된 라인 트렌치들(149)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
폭-변조된 라인 트렌치들(149) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 폭-변조된 라인 트렌치들(149)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
일 실시예에서, 절연 스트립들(32) 및 희생 재료 스트립들(42)은 컨택 영역(300) 내에 제공된 접속 부분에 의해 서로 상호접속될 수 있고, 절연 스트립들(32)은 메모리 어레이 영역(100)과 컨택 영역(300)을 가로질러 연장되는 연속적인 절연 층의 부분들일 수 있다. 이 경우, 절연 스트립들(32) 및 희생 재료 스트립들(42)의 복수의 교번하는 스택들은 컨택 영역(300) 내의 접속 부분들에 의해 서로 상호접속될 수 있다. 대안적으로, 절연 스트립들(32) 및 희생 재료 스트립들(42)은 폭-변조된 라인 트렌치들(149)에 의해 개별 재료 스트립들로 분할될 수 있다.
도 5a 및 도 5b를 참조하면, 메모리 어레이 영역(100) 내의 폭-변조된 라인 트렌치들(149)이 도시되어 있다. 폭-변조된 라인 트렌치들(149)은 절연 캡 층(70), 교번하는 스택들(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 선택적으로, 희생 재료 스트립들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
선택적인 페데스탈 채널 레일(11R)이 선택적 에피택시와 같은 선택적 반도체 재료 침착 공정에 의해 각각의 폭-변조된 라인 트렌치(149)의 저부 부분에서 형성될 수 있다. 선택적 반도체 재료 침착 공정은 반도체 전구체 및 에칭제의 동시 또는 교번하는 흐름을 채용한다. 반도체 표면들은 절연 표면보다 더 높은 침착 속도를 제공한다. 반도체 표면들 상의 반도체 재료의 침착 속도와 절연 표면들 상의 반도체 재료의 침착 속도 사이에서 에칭제의 에칭 속도를 선택함으로써, 반도체 재료는 선택적 반도체 재료 침착 공정 동안 물리적으로 노출된 표면들로부터만 성장할 수 있다. 일 실시예에서, 페데스탈 채널 레일(11R)은 반도체 재료 층(10)과 동일한 전도성 유형의 전기 도펀트로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 레일(11R)의 상부 표면은 최저부 희생 재료 스트립들(42)의 상부 표면들을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 게이트 전극이, 페데스탈 채널 레일들(11R)의 상부 표면들을 포함하는 수평 평면 아래에 위치된 최저부 희생 재료 스트립(42)을 전기 전도성 스트립들로 대체함으로써, 후속적으로 형성될 수 있다. 페데스탈 채널 레일(11R)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 폭-변조된 라인 트렌치(149)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 폭-변조된 라인 공동(149')이 페데스탈 채널 레일(11R) 위의 폭-변조된 라인 트렌치(149)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 레일(11R)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 레일(11R)은 페데스탈 채널 레일이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 레일(11R)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 연속적인 메모리 필름 층(50L)이 폭-변조된 라인 트렌치들(149) 내에 형성된다. 연속적인 메모리 필름 층(50L)은 연속적인 차단 유전체 층(52L), 연속적인 전하 저장 층(54L), 및 연속적인 터널링 유전체 층(56L)을 포함하는 층들의 스택을 포함한다.
연속적인 차단 유전체 층(52L)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 연속적인 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 펄스형 레이저 증착(PLD), 액적 화학 증착, 또는 이들의 조합에 의해 침착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 알루미늄 산화물을 포함한다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 추가적으로, 연속적인 차단 유전체 층(52L)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 연속적인 차단 유전체 층(52L)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 연속적인 차단 유전체 층(52L)의 유전체 반도체 화합물은 저압 화학 기상 증착, 원자층 증착, 또는 이들의 조합과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 대안적으로, 연속적인 차단 유전체 층(52L)은 생략될 수 있고, 후속적으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 연속적 차단 유전체 층이 형성될 수 있다.
후속적으로, 연속적인 전하 저장 층(54L)이 형성될 수 있다. 일 실시예에서, 연속적인 전하 저장 층(54L)은 예를 들어, 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패터닝된 개별 부분들일 수 있다. 대안적으로, 연속적인 전하 저장 층(54L)은 예를 들어, 측면 리세스들 내에서 희생 재료 스트립들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패터닝된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 연속적인 전하 저장 층(54L)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 스트립들(42) 및 절연 스트립들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 연속적인 전하 저장 층(54L)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 스트립들(42)은 절연 스트립들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 연속적인 전하 저장 층(54L)을 형성하기 위해 채용될 수 있다. 본 개시내용은 연속적인 전하 저장 층(54L)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 연속적인 전하 저장 층(54L)이 수직으로 이격된 복수의 메모리 재료 부분들(전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
연속적인 전하 저장 층(54L)은 균질한 조성의 단일의 연속적인 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 연속적인 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 연속적인 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 연속적인 전하 저장 층(54L)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 연속적인 전하 저장 층(54L)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 연속적인 전하 저장 층(54L)은 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 침착 기술에 의해 형성될 수 있다. 연속적인 전하 저장 층(54L)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
연속적인 터널링 유전체 층(56L)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 연속적인 터널링 유전체 층(56L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 연속적인 터널링 유전체 층(56L)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 연속적인 터널링 유전체 층(56L)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 연속적인 터널링 유전체 층(56L)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
선택적인 제1 연속적인 반도체 채널 재료 층(601L)이 연속적인 메모리 필름 층(50L) 상에 침착될 수 있다. 선택적인 제1 연속적인 반도체 채널 재료 층(601L)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 연속적인 반도체 채널 재료 층(601L)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 연속적인 반도체 채널 재료 층(601L)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제1 연속적인 반도체 채널 재료 층(601L)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 침착된 재료 층들(52L, 54L, 56L, 601L)로 충전되지 않은 각각의 폭-변조된 라인 트렌치(149)의 체적 내에 폭-변조된 라인 공동(149')이 형성된다.
연속적인 메모리 필름 층(50L)은 폭-변조된 라인 트렌치들(149) 내의 교번하는 스택들(32, 42)의 측벽들 상에 형성된다. 연속적인 메모리 필름 층(50L)은 교번하는 스택들(32, 42) 중 각각의 하나의 교번하는 스택과 접촉하는 연속적인 차단 유전체 층(52L), 연속적인 차단 유전체 층(52L)과 접촉하는 연속적인 전하 저장 층(54L), 및 연속적인 전하 저장 층(54l) 및 제1 연속적인 반도체 채널 재료 층(601L)과 접촉하는 연속적인 터널링 유전체 층(56L)을 포함한다.
도 7a 및 도 7b를 참조하면, 선택적인 제1 연속적인 반도체 채널 재료 층(601L), 연속적인 터널링 유전체 층(56L), 연속적인 전하 저장 층(54L), 및 연속적인 차단 유전체 층(52L)의 수평 부분들은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성으로 에칭된다. 적어도 하나의 이방성 에칭 공정의 에칭 화학 작용은 다양한 재료 층들의 수평 부분들을 에칭하기 위해 순차적으로 변경될 수 있다. 선택적인 제1 연속적인 반도체 채널 재료 층(601L)의 각각의 나머지 부분은 제1 수직 반도체 채널 부분(601)을 구성한다. 연속적인 터널링 유전체 층(56L)의 각각의 나머지 부분은 터널링 유전체(56)를 구성한다. 연속적인 전하 저장 층(54L)의 각각의 나머지 부분은 전하 저장 층(54)을 구성한다. 연속적인 차단 유전체 층(52L)의 각각의 나머지 부분은 차단 유전체(52)를 구성한다. 제1 수직 반도체 채널 부분들(601), 터널링 유전체들(56), 전하 저장 층들(54), 및 차단 유전체들(52) 각각은 관형 구성을 가질 수 있고, 토러스에 위상적으로 동형일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체(52)의 각각의 인접한 조합은 메모리 필름(50)을 구성한다.
페데스탈 채널 레일(11R)의 표면(또는 페데스탈 채널 레일들(11R)이 채용되지 않는 경우 반도체 재료 층(10)의 표면)은 메모리 필름(50) 및 제1 수직 반도체 채널 부분(601)의 스택을 통하는 각각의 개구 아래에서 물리적으로 노출될 수 있다. 선택적으로, 각각의 폭-변조된 라인 공동(149')의 저부에 있는 물리적으로 노출된 반도체 표면은, 각각의 폭-변조된 라인 공동(149') 아래의 리세스된 반도체 표면이 페데스탈 채널 레일들(11R)의(또는 페데스탈 채널 레일들(11R)이 채용되지 않는 경우에 반도체 재료 층(10)의) 최상부 표면들로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다.
제2 연속적인 반도체 채널 재료 층(602L)이 페데스탈 채널 레일(11R)의 반도체 표면(또는 페데스탈 채널 레일(11R)이 생략되는 경우에 반도체 재료 층(10)) 상에 직접, 그리고 제1 수직 반도체 채널 부분들(601) 상에 직접 침착될 수 있다. 제2 연속적인 반도체 채널 재료 층(602L)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 연속적인 반도체 채널 재료 층(602L)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 연속적인 반도체 채널 재료 층(602L)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제2 연속적인 반도체 채널 재료 층(602L)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 제2 연속적인 반도체 채널 재료 층(602L)은 각각의 폭-변조된 라인 트렌치(149) 내의 폭-변조된 라인 공동(149')을 부분적으로 충전한다.
제1 수직 반도체 채널 부분들(601) 및 제2 연속적인 반도체 채널 재료 층(602L)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 수직 반도체 채널 부분들(601) 및 제2 연속적인 반도체 채널 재료 층(602L) 내의 모든 반도체 재료들의 세트이다.
컨포멀 유전체 재료 층(62L)이 제2 연속적인 반도체 채널 재료 층(602L) 상에 형성된다. 컨포멀 유전체 재료 층(62L)은 제2 연속적인 반도체 채널 재료 층(602L)의 재료에 대해 선택적으로 등방성 에칭될 수 있는 유전체 재료를 포함한다. 예를 들어, 컨포멀 유전체 재료 층(62L)은 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 또는 유기실리케이트 유리를 포함할 수 있다. 폭-변조된 라인 트렌치들(149)의 목부 영역들(149N)은 컨포멀 유전체 재료 층(62L)의 재료로 충전되는 반면, 폭-변조된 라인 트렌치들(149)의 구근형 영역들(149B)은 컨포멀 유전체 재료 층(62L)의 재료에 의해 완전히 충전되지 않는다. 컨포멀 유전체 재료 층(62L)으로 충전되지 않은 기둥 공동들(49')이 구근형 영역들(149B)에 존재하는 반면, 컨포멀 유전체 재료 층(62L)은 목부 영역들(149N)을 완전히 충전한다.
도 8a 및 도 8b를 참조하면, 컨포멀 유전체 재료 층(62L)의 재료를 에칭 백하는 제1 에칭 공정이 수행된다. 예를 들어, 컨포멀 유전체 재료 층(62L)을 리세스하기 위해 화학적 건식 에칭 공정이 사용될 수 있다. 제1 에칭 공정의 지속시간은, 에칭 거리가 컨포멀 유전체 재료 층(62L)의 두께의 100% 내지 140%, 예컨대 100% 내지 120%의 범위에 있도록 선택된다. 구근형 영역들(149B) 내의 컨포멀 유전체 재료 층(62L)의 부분들은 목부 영역들(149N) 내의 컨포멀 유전체 재료 층(62L)의 부분들을 제거하지 않고서 제거된다. 컨포멀 유전체 재료 층(62L)의 수평 부분들은 절연 캡 층(70)의 위로부터 그리고 각각의 기둥 공동(49')의 저부에서 제거된다. 목부 영역들 내의 컨포멀 유전체 재료 층(62L)의 나머지 부분들은 에칭 공정 후에 유전체 코어들(62)을 구성한다. 기둥 공동들(49')은, 구근형 영역들(149B) 내의 제2 연속적인 반도체 채널 재료 층(602L)의 표면 부분들을 물리적으로 노출시키기 위해 에칭 공정에 의해 측방향으로 확장된다.
도 9a 및 도 9b를 참조하면, 제2 에칭 공정이 수행되며, 이는 유전체 코어들(62)의 재료에 대해 선택적으로 제2 연속적인 반도체 채널 재료 층(602L) 및 제1 수직 반도체 채널 부분들(601)의 반도체 채널 재료를 에칭한다. 구근형 영역들(149B) 내의 노출된 반도체 채널 재료는 제거되는 반면, 목부 영역들(149N) 내의 유전체(62) 코어들에 의해 보호되는 반도체 채널 재료는 제거되지 않는다. 일 실시예에서, 제2 에칭 공정의 화학 작용은 메모리 필름들(50)의 재료들에 대해 선택적일 수 있다. 예를 들어, 제2 에칭 공정은 고온 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에칭 공정을 포함할 수 있다. 제2 에칭 공정의 지속시간은, 반도체 채널 재료를 통한 에칭 거리가 적어도 제2 연속적인 반도체 채널 재료 층(602L)의 두께와 제1 수직 반도체 채널 부분(601)의 두께의 합이 되도록 선택될 수 있다. 일 실시예에서, 반도체 채널 재료를 통한 에칭 거리는 제2 연속적인 반도체 채널 재료 층(602L)의 두께와 제1 수직 반도체 채널 부분(601)의 두께의 합의 100% 내지 140%, 예컨대 100% 내지 120%의 범위이다.
구근형 영역들(149B) 내의 유전체 코어들(62)에 의해 마스킹되지 않는 제2 연속적인 반도체 채널 재료 층(602L) 및 제1 수직 반도체 채널 부분들(601)의 부분들은 제2 에칭 공정에 의해 제거된다. 제2 연속적인 반도체 채널 재료 층(602L)의 각각의 나머지 부분은 제2 수직 반도체 채널 부분(602)을 구성한다. 제2 수직 반도체 채널 부분(602) 및 제1 수직 반도체 채널 부분(601)의 각각의 나머지 인접한 세트는 수직 반도체 채널(60)을 구성한다.
수직 반도체 채널들(60) 각각은 메모리 필름들(50) 중 각각의 하나의 메모리 필름의 측방향으로-볼록하고 수직으로-평면인 측벽 상에 직접 형성되는 각각의 측방향으로-오목하고 수직으로-평면인 외부 측벽을 포함한다. 수직 반도체 채널들(60) 각각은 폭-변조된 라인 트렌치들(149)의 목부 영역들 중 하나에 위치될 수 있다.
메모리 필름들(50)은 구근형 영역들(149B) 및 목부 영역들(149N) 둘 모두에서 교번하는 스택들(32, 42)의 각각의 측벽 상에 남아있을 수 있다. 따라서, 메모리 필름들(50)은 전체 폭-변조된 라인 트렌치들(149)에 걸쳐 연속적인 반면, 반도체 채널들(60)은 목부 영역들(149N)에만 남아있다. 메모리 필름들(50) 각각은 대체로 제1 수평 방향(hd1)을 따라 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 파상형이다. 메모리 필름들(50) 각각은 교번하는 스택들(32, 42) 중 각각의 하나의 교번하는 스택과 접촉하는 차단 유전체(52), 차단 유전체(52)와 접촉하는 전하 저장 층(54), 및 전하 저장 층(54)과 접촉하는 터널링 유전체(56)를 포함하는 각각의 층 스택(52, 54, 56)을 포함한다. 개별 수직 반도체 채널들(60)의 행이 각각의 폭-변조된 라인 트렌치(149)의 목부 영역들(149N) 내에 위치된다.
도 10a 및 도 10b를 참조하면, 유전체 기둥 구조물들(162)이 기둥 공동들(49') 내에 형성된다. 구체적으로, 유전체 재료의 침착 및 평탄화에 의해 수직 반도체 채널들(60)을 형성한 후에 유전체 재료가 기둥 공동들(49') 내에 형성될 수 있다. 유전체 재료는, 예를 들어, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리를 포함할 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면들을 포함하는 수평 평면 위로부터 리세스 에칭에 의해 제거될 수 있다.
유전체 기둥 구조물들(162)은 폭-변조된 라인 트렌치들(149)의 구근형 영역들 내에 위치되는 유전체 기둥 구조물들(162)의 2차원 어레이로서 형성될 수 있다. 일 실시예에서, 유전체 기둥 구조물들(162) 각각은 각각의 쌍의 메모리 필름들(50)과 접촉하는 한 쌍의 제1 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함한다. 일 실시예에서, 유전체 기둥 구조물들(162) 각각은 각각의 쌍의 유전체 코어들(62)과 접촉하는 한 쌍의 제2 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함한다. 일 실시예에서, 폭-변조된 라인 트렌치들(149) 각각은 유전체 코어들(62) 및 유전체 기둥 구조물들(162)의 측방향으로 교번하는 시퀀스를 포함하고, 유전체 코어(62) 및 유전체 기둥 구조물(162)의 이웃 쌍 사이의 각각의 계면은 유전체 기둥 구조물(162)의 측방향으로 볼록한-측벽이 유전체 코어(62)의 측방향으로-오목한 측벽과 접촉하는 표면을 포함한다. 따라서, 유전체 기둥 구조물(162) 및 메모리 필름들(50)은 구근형 영역들(149B) 내에 남아있는 반면, 반도체 채널들(60), 메모리 필름들(50) 및 유전체 코어들은 목부 영역들(149N) 내에 남아있다.
도 11a 내지 도 11d를 참조하면, 유전체 코어들(62)은 각각의 유전체 기둥 구조물(162)의 적어도 중심 영역을 리세스하지 않으면서 수직으로 리세스될 수 있다. 예를 들어, 포토레지스트 층이 예시적인 구조물 위에 도포될 수 있고, 유전체 코어들(62)의 구역들 내에 그리고 선택적으로 유전체 코어들(62) 주위의 구역들 내에 개구들을 제공하기 위해 리소그래피 방식으로 패터닝될 수 있다. 유전체 코어들(62)은 이방성 에칭 공정에 의해 포토레지스트 층 내의 개구들을 통해 수직으로 리세스될 수 있다. 리세스의 깊이는, 유전체 코어들(62)의 리세스된 표면들이 절연 캡 층(70)의 상부 표면들을 포함하는 수평 평면과 절연 캡 층(70)의 저부 표면들을 포함하는 수평 평면 사이에 위치되도록 선택될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 수직 반도체 채널들(60)의 이웃 쌍들 사이의 리세스된 영역들 내에 형성된다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 도핑된 반도체 재료는 5.0 × 1019/㎤ 내지 1.0 × 1021/㎤ 범위의 원자 농도에서의 제2 전도성 유형(예컨대, n-형)의 전기 도펀트를 포함할 수 있다. 도펀트는 침착 동안 인시츄(in-situ)로 그리고/또는 반도체 재료의 침착 후에 이온 주입에 의해 제공될 수 있다. 절연 캡 층(70)의 패터닝된 부분들의 상부 표면들을 포함하는 수평 평면 위에 놓이는 제2 전도성 유형의 침착된 도핑된 반도체 재료의 부분들은 평탄화 공정에 의해 제거될 수 있으며, 이는 절연 캡 층(70)의 유전체 재료에 대해 선택적으로 반도체 재료들을 에칭하는 리세스 에칭이거나 또는 화학적 기계적 평탄화(CMP) 공정일 수 있다. 제2 전도성 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 폭-변조된 라인 트렌치들(149)의 목부 영역들(149N) 내에 위치된 구조물들은 본 명세서에서 메모리 개구 충전 구조물(58)로서 지칭된다. 각각의 메모리 개구 충전 구조물(58)은 선택적인 페데스탈 채널 레일(11R), 한 쌍의 메모리 필름들(50), 한 쌍의 수직 반도체 채널들(60), 유전체 코어(62), 및 드레인 영역(63)의 일부분을 포함한다.
도 12a 내지 도 12c를 참조하면, 후면 비아 공동들(69) 및/또는 세장형 후면 트렌치들(169) 중 적어도 하나가 형성된다. 후면 비아 공동들(69)은 폭-변조된 라인 트렌치들(149)과 교차하는 개별 위치들에 형성될 수 있는 반면, 세장형 후면 트렌치들(169)은 컨택 영역(300)에 위치된 라인 트렌치들(149)의 부분들을 통해 형성된다. 예를 들어, 포토레지스트 층은 예시적인 구조물 위에 도포될 수 있고, 메모리 어레이 영역(100) 내의 유전체 기둥 구조물들(162)의 서브세트의 구역들 중 적어도 하나 내에 그리고/또는 컨택 영역(300) 내로의 폭-변조된 라인 트렌치들(149)의 측방향 연장부들에 대응하는 구역들 내에 개구들을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 절연 캡 층(70)의 레벨을 통해 그리고 희생 재료 스트립들(42)의 각각의 레벨을 통해 이방성 에칭이 수행된다. 일 실시예에서, 이방성 에칭은 교번하는 스택들(32, 42)의 전체 두께를 통해 연장되는 공동들(69, 169)을 형성할 수 있다. 후면 비아 공동들(69)은 유전체 기둥 구조물들(162)의 서브세트의 구역들 내의, 그리고 그 주위의, 메모리 어레이 영역(100) 내에 형성된다. 세장형 후면 트렌치들(169)은 컨택 영역(300) 내로의 폭-변조된 라인 트렌치들(149)의 연장부들에 대응하는 구역들 내의, 그리고 그 주위의, 컨택 영역(300) 내에 형성된다. 세장형 후면 트렌치들(169)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 직선 측벽들을 가질 수 있다.
후면 비아 공동들(69)은 실질적으로 수직인 측벽들을 가질 수 있고, 유전체 기둥 구조물들(162)의 서브세트를 통해 그리고 메모리 필름들(50)의 부분들을 통해 연장될 수 있다. 일 실시예에서, 유전체 기둥 구조물들(162)의 서브세트는 후면 비아 공동들(69)의 형성 시에 부분적으로 또는 완전히 제거될 수 있다. 유전체 기둥 구조물들(162)의 서브세트 아래에 놓이는 페데스탈 채널 레일들(11R)의 부분들은 제거될 수 있다. 후면 비아 공동들(69)에서 노출된 메모리 필름들(50)의 부분들은 교번하는 스택들(32, 42)의 측벽들을 물리적으로 노출시키기 위해 제거될 수 있다. 물리적으로 노출되는 후면 비아 공동들(69)인 교번하는 스택들(32, 42)의 이웃 쌍의 희생 재료 스트립들(42)의 측벽들. 후면 비아 공동들(69)의 저부 표면들은 각각의 후면 비아 공동(69)에서 희생 재료 스트립들(42)의 최저부 표면들을 포함하는 수평 평면에 있거나, 그 아래에 있을 수 있다. 일 실시예에서, 후면 비아 공동들(69)은 라인 트렌치들(149) 각각에 대해 제1 수평 방향(hd1)을 따라 규칙적인 간격으로 형성될 수 있다.
세장형 후면 트렌치들(169)은 컨택 영역(300)에서 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 폭-변조된 라인 트렌치들(149)이 도 4a 및 도 4b의 처리 단계들에서 절연 층들(32L) 및 희생 재료 층들(42L)의 수직으로 교번하는 시퀀스를 절연 스트립들(32) 및 희생 재료 스트립들(42)의 개별 교번하는 스택들(32, 42)로 완전히 분할하지 않는 대안적인 실시예에서, 세장형 후면 트렌치들(169)은 이 처리 단계에서 절연 층들(32L) 및 희생 재료 층들(42L)의 수직으로 교번하는 시퀀스를 절연 스트립들(32) 및 희생 재료 스트립들(42)의 개별 교번하는 스택들(32, 42)로 분할할 수 있다. 교번하는 스택들(32, 42)의 이웃 쌍 내의 희생 재료 스트립들(42)의 측벽들은 각각의 세장형 후면 트렌치(169) 주위의 희생 재료 스트립들(42)의 각각의 레벨에서 물리적으로 노출된다. 세장형 후면 트렌치들(169)의 저부 표면들은 희생 재료 스트립들(42)의 최저부 표면들을 포함하는 수평 평면에 있거나, 그 아래에 있을 수 있다.
폭-변조된 라인 트렌치들(149)은 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169)에 의해 수정될 수 있다. 희생 재료 스트립들(42)의 측벽들이 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169) 각각의 양측에서 물리적으로 노출되는 것을 보장하기 위해, 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169)의 폭들은 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169)의 형성 이전에 폭-변조된 라인 트렌치들(149)의 최대 폭보다 더 클 수 있다.
도 13을 참조하면 절연 스트립들(32)의 제1 재료에 대하여 희생 재료 스트립들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 이용하여 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169) 안으로 도입될 수 있다. 희생 재료 스트립들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 스트립들(42)의 제2 재료의 제거는 절연 스트립들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 스트립들(42)은 실리콘 질화물을 포함할 수 있고, 절연 스트립들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 스트립들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다.
각각의 후면 리세스(43)는 측방향으로 파상형인 공동일 수 있으며, 이는 제1 수평 방향(hd1)을 따라 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 제1 수평 방향(hd1)을 따르는 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 스트립들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 스트립(32)의 상부 표면 및 위에 놓인 절연 스트립(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 레일들(11R) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 레일(11R)의 표면 부분을 컨포멀 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 컨포멀 유전체 스페이서들(116)은, 페데스탈 채널 레일들(11R)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 컨포멀 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 컨포멀 유전체 스페이서들(116)은 페데스탈 채널 레일들(11R)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 14를 참조하면, 후면 차단 유전체 층(44)이 후면 리세스들(43) 내에 후속적으로 형성될 수 있다. 후면 차단 유전체 층(44)은 후속적으로 후면 리세스들(43) 내에 형성될 전기 전도성 스트립들과 전하 저장 층들(54) 사이의 전하 터널링을 방지하기 위해 후속적으로 채용되는 적어도 하나의 유전체 재료를 포함할 수 있다. 예를 들어, 후면 차단 유전체 층(44)은 실리콘 산화물, 및/또는 알루미늄 산화물과 같은 유전체 금속 산화물을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 6 nm, 예컨대 2 nm 내지 4 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
적어도 하나의 금속성 재료가 후면 리세스들(43) 내에 그리고 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169)의 주변 부분들에서 후속적으로 침착될 수 있다. 예를 들어, 금속성 배리어 층(46A)이, 예를 들어 화학 기상 증착에 의해, 후면 리세스들(43) 내에 컨포멀하게 침착될 수 있다. 금속성 배리어 층(46A)은 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 증착 공정에 의해 침착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
후속적으로, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 각각의 후면 비아 공동(69) 및 각각의 세장형 후면 트렌치(169)의 측벽들 상에, 그리고 절연 캡 층(70)의 상부 표면 위에 침착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 증착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 대안적으로, 금속성 충전 재료 층(46B)은 코발트, 루테늄, 및/또는 몰리브덴과 같은 상이한 금속성 재료를 포함할 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 스트립들(32) 및 메모리 스택 구조물들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 스트립들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 금속성 재료 층이 각각의 후면 비아 공동(69) 및 각각의 세장형 후면 트렌치(169)의 측벽들 상에 그리고 절연 캡 층(70) 위에 형성될 수 있다. 각각의 전기 전도성 스트립(46)은 절연 스트립들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치되는 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 금속성 재료 층은 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169) 내에 또는 절연 캡 층(70) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
연속적인 전기 전도성 재료 층의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 비아 공동(69) 및 각각의 세장형 후면 트렌치(169)의 측벽들로부터 그리고 절연 캡 층(70) 위로부터 에칭 백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 스트립(46)을 구성한다. 각각의 전기 전도성 스트립(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 스트립들(42)은 전기 전도성 스트립들(46)로 대체된다.
각각의 전기 전도성 스트립(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 스트립(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 스트립(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극, 또는 선택 게이트 전극으로서 기능하는 워드 라인일 수 있다.
도 15를 참조하면, 유전체 재료가 후면 비아 공동들(69) 및 세장형 후면 트렌치들(169) 내에 침착되어, 유전체 기둥 구조물들(76) 및 유전체 벽 구조물들(176)을 형성한다. 각각의 유전체 기둥 구조물(76)은 각각의 후면 비아 공동(69)을 충전한다. 각각의 유전체 벽 구조물(176)은 각각의 세장형 후면 트렌치(169)를 충전한다. 유전체 벽 구조물들(176) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 유전체 기둥 구조물들(76) 및 유전체 벽 구조물들(176) 각각은 절연 스트립들(32) 및 전기 전도성 스트립들(46)의 교번하는 스택의 각각의 층을 통해 수직으로 연장될 수 있다.
도 16a 내지 도 16d를 참조하면, 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료가 절연 캡 층(70) 위에 침착되어 컨텍 레벨 유전체 층(90)을 형성할 수 있다. 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD) 또는 대기압 화학 기상 증착(APCVD)이 유전체 재료를 침착시키기 위해 채용될 수 있다. 컨택 레벨 유전체 층(90)의 두께는 20 nm 내지 200 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
드레인 컨택 비아 구조물들(88) 및 워드 라인 컨택 비아 구조물들(86)이 컨텍 레벨 유전체 층(90)을 통해 형성될 수 있다. 드레인 컨택 비아 구조물들(88)은 드레인 영역들(63) 중 각각의 하나의 드레인 영역 상에 형성될 수 있다. 워드 라인 컨택 비아 구조물들(86)은 단차형 표면들의 영역 내에서 전기 전도성 스트립들(46)의 각각의 하나의 전기 전기 전도성 스트립 상에 형성될 수 있다. 교번하는 스택들(32, 46) 각각은 기판(9, 10)으로부터 각각의 교번하는 스택(32, 46) 내의 최상부 전기 전도성 스트립(46)까지 연장되는 각각의 단차형 표면들을 가질 수 있다. 컨택 비아 구조물들(86)의 2차원 어레이가 제공될 수 있으며, 이는 컨택 영역(300)에서 교번하는 스택들(32, 46) 내의 전기 전도성 스트립들(46) 중 각각의 하나의 전기 전도성 스트립의 상부 표면과 접촉한다.
예시적인 디바이스의 다양한 노드들 사이에 전기 배선을 제공하기 위해 추가의 금속 컨택 구조물들이 형성될 수 있다. 후속적으로, 제2 수평 방향(hd2)을 따라 연장되는 비트 라인들(도시되지 않음)은 드레인 컨택 비아 구조물들(88)의 각각의 세트와 전기적으로 접촉하여 형성될 수 있다.
도 17을 참조하면, 예시적인 구조물의 실시예 구성이, 메모리 스택 구조물들(55)에 대한 워드 라인들로서 기능하는 전기 전도성 스트립들(46)의 세트의 레벨에서 도시된다. 홀수의 전기 전도성 스트립들(예컨대, 워드 라인들)(46A)은 제1 컨택 영역(300A) 내의 각각의 워드 라인 컨택 비아 구조물들(86)에 접속될 수 있고, 짝수의 전기 전도성 스트립들(예컨대, 워드 라인들)(46B)은 제1 컨택 영역(300A)으로부터 메모리 어레이 영역(예컨대, 메모리 평면)(100)의 반대 측 상에 위치된 제2 컨택 영역(300B) 내의 각각의 워드 라인 컨택 비아 구조물들(86)에 접속될 수 있다. 이러한 구성은 비교적 좁은 워드 라인들(46)을 각각의 워드 라인 컨택 비아 구조물들(86)에 접속시키기에 충분한 공간을 제공한다. 메모리 필름들(50) 및 수직 반도체 채널들(60)은 명료함을 위해 도 17의 도면에 도시되어 있지 않다.
모든 도면들을 참조하고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이는: 기판(9, 10) 위에 위치되고, 대체로 제1 수평 방향(hd1)을 따라 연장되고, 폭-변조된 라인 트렌치들(149)에 의해 제2 수평 방향(hd2)을 따라 서로로부터 측방향으로 이격된, 절연 스트립들(32) 및 전기 전도성 스트립들(46)의 교번하는 스택들; 교번하는 스택들(32, 46)의 각각의 측벽 상에 위치되고, 대체로 제1 수평 방향(hd1)을 따라 연장되고, 제2 수평 방향(hd2)을 따라 측방향으로 파상형인 메모리 필름들(50); 및 메모리 필름들(50) 중 각각의 하나의 메모리 필름의 측벽 상에 위치된 개별 수직 반도체 채널들(60)을 포함한다.
일 실시예에서, 복수의 개별 수직 반도체 채널들(60) 각각은 메모리 필름들(50) 중 각각의 하나의 메모리 필름의 측방향으로-볼록하고 수직으로-평면인 측벽과 접촉하는 각각의 측방향으로-오목하고 수직으로-평면인 외부 측벽을 포함한다.
일 실시예에서, 폭-변조된 라인 트렌치들(149) 각각은 대체로 제1 수평 방향(hd1)을 따라 연장되는 한 쌍의 측벽들을 갖고; 한 쌍의 측벽들 각각은 측방향으로-오목하고 수직으로-평면인 측벽 세그먼트들 및 측방향으로-볼록하고 수직으로-평면인 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 포함한다.
일 실시예에서, 폭-변조된 라인 트렌치들(149) 각각은 목부 영역(149N) 및 목부 영역(149N)의 폭(W1)보다 더 큰 폭(W2)을 갖는 구근형 영역(149B)의 주기적인 측방향으로 교번하는 시퀀스를 포함한다. 수직 반도체 채널들(60) 각각은 목부 영역들(149N) 중 하나에 위치된다.
일 실시예에서, 폭-변조된 라인 트렌치들(149)의 각각의 이웃 쌍 내의 제1 폭-변조된 라인 트렌치(149)의 목부 영역(149N)은, 제1 수평 방향(hd1)을 따르는 제1 폭-변조된 라인 트렌치(149)의 목부 영역들의 주기수(p)의 절반인 측방향 오프셋 거리만큼, 폭-변조된 라인 트렌치들(149)의 각각의 이웃 쌍 내의 제2 폭-변조된 라인 트렌치(149)의 목부 영역(149N)으로부터 제1 수평 방향(hd1)을 따라 측방향으로 오프셋된다.
일 실시예에서, 수직 반도체 채널들(60) 각각은 각각의 유전체 코어와 접촉하는 각각의 측방향으로-볼록하고 수직으로-평면인 내부 측벽을 포함한다. 개별 수직 반도체 채널들(60)은 목부 영역들(149N)에만 위치되는 반면, 메모리 필름은 목부 영역들(149N) 및 구근형 영역들(149B) 둘 모두에 위치된다. 수직 반도체 채널들(60)은 전체에 걸쳐 균일한 측방향 두께를 갖는다.
일 실시예에서, 유전체 기둥 구조물들(162)의 2차원 어레이는 폭-변조된 라인 트렌치들(149)의 구근형 영역들 내에 위치될 수 있다. 일 실시예에서, 유전체 기둥 구조물들(162) 각각은 각각의 쌍의 메모리 필름들(50)과 접촉하는 한 쌍의 제1 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함한다. 일 실시예에서, 유전체 기둥 구조물들(162) 각각은 각각의 쌍의 유전체 코어들(62)과 접촉하는 한 쌍의 제2 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함한다.
일 실시예에서, 폭-변조된 라인 트렌치들(149) 각각은 유전체 코어들(62) 및 유전체 기둥 구조물들(162)의 측방향으로 교번하는 시퀀스를 포함하고; 유전체 코어(62) 및 유전체 기둥 구조물(162)의 이웃 쌍 사이의 각각의 계면은 유전체 기둥 구조물의 측방향으로 볼록한-측벽이 유전체 코어(62)의 측방향으로-오목한 측벽과 접촉하는 표면을 포함한다.
일 실시예에서, 절연 스트립들(32) 및 전기 전도성 스트립들(46)은 제2 수평 방향(hd2)으로 실질적으로 균일한 폭(W3)을 갖는다.
일 실시예에서, 메모리 필름들(50) 각각은 각각의 층 스택을 포함하며, 각각의 층 스택은: 교번하는 스택들(32, 46) 중 각각의 하나의 교번하는 스택과 접촉하는 차단 유전체(52); 차단 유전체(52)와 접촉하는 전하 저장 층(54); 및 전하 저장 층(54)과 접촉하는 터널링 유전체(56)를 포함한다. 개별 수직 반도체 채널들(60)의 행이 각각의 폭-변조된 라인 트렌치(149)의 목부 영역들(149N) 내에 위치된다.
일 실시예에서, 3차원 메모리 디바이스는: 교번하는 스택들(32, 46) 각각이 기판(9, 10)으로부터 각각의 교번하는 스택(32, 46) 내의 최상부 전기 전도성 스트립(46)까지 연장되는 각각의 단차형 표면들을 가지는, 컨택 영역(300); 및 컨택 영역(300)에서 교번하는 스택들(32, 46) 내의 전기 전도성 스트립들(46) 중 각각의 하나의 전기 전도성 스트립의 상부 표면과 접촉하는 컨택 비아 구조물들(86)의 2차원 어레이를 포함할 수 있다.
실시예들에서, 폭-변조된 라인 트렌치들(149)은 개별 메모리 개구들에 비해 수직 반도체 채널들(60)의 증가된 면적 밀도를 제공할 수 있다. 또한, 한 쌍의 수직 반도체 채널들(60)이 폭-변조된 라인 트렌치들(149)의 각각의 목부 영역(149N) 내에 형성되어, 면적 디바이스 밀도를 추가로 증가시킨다. 또한, 메모리 필름들(50)에서의 곡률은 프로그래밍 및 소거 동안 전기장의 집중을 향상시켜, 3차원 메모리 디바이스의 동작 전압을 낮춘다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치되고, 제1 수평 방향을 따라 연장되고, 폭-변조된 라인 트렌치(width-modulated line trench)들에 의해 제2 수평 방향을 따라 서로로부터 측방향으로 이격된, 절연 스트립들 및 전기 전도성 스트립들의 교번하는 스택들 - 상기 폭-변조된 라인 트렌치들 각각은 각각의 쌍의 교번하는 스택들의 표면들에 의해 정의되는 각각의 쌍의 측벽들을 포함하고, 측방향으로-오목하고 수직으로-평면인 측벽 세그먼트들 및 측방향으로-볼록하고 수직으로-평면인 측벽 세그먼트들의 측방향으로 교번하는 시퀀스를 포함함 -;
    상기 교번하는 스택들의 각각의 측벽 상에 위치되고, 상기 제1 수평 방향을 따라 연장되고, 상기 제2 수평 방향을 따라 측방향으로 파상형인(undulating) 메모리 필름들; 및
    상기 폭-변조된 라인 트렌치들의 상기 측방향으로-볼록하고 수직으로-평면인 측벽 세그먼트들과 접촉하는 상기 메모리 필름들 각각의 하나의 측벽의 제1 부분들 상에 위치한 복수의 개별 수직 반도체 채널들 - 상기 폭-변조된 라인 트렌치들의 상기 측방향으로-오목하고 수직으로-평면인 측벽 세그먼트들 상에 위치한 상기 메모리 필름들의 제2 부분들에 인접하여 수직 반도체 채널들의 이웃하는 쌍들 사이의 갭들이 존재함 -;
    상기 메모리 필름들 각각은 각각의 층 스택을 포함하고, 상기 각각의 층 스택은, 상기 교번하는 스택들 중 각각의 하나의 교번하는 스택과 접촉하는 차단 유전체, 상기 차단 유전체와 접촉하는 전하 저장 층, 및 각각의 폭-변조된 라인 트렌치 내에 위치된 수직 반도체 채널들의 행 및 상기 전하 저장 층과 접촉하는 터널링 유전체를 포함하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    복수의 개별 수직 반도체 채널들 각각은 상기 메모리 필름들 중 각각의 하나의 메모리 필름의 측방향으로-볼록하고 수직으로-평면인 측벽과 접촉하는 각각의 측방향으로-오목하고 수직으로-평면인 외부 측벽을 포함하고;
    상기 폭-변조된 라인 트렌치들 각각은 상기 제1 수평 방향을 따라 연장되는 상기 한 쌍의 측벽들을 갖는, 3차원 메모리 디바이스.
  3. 제1항에 있어서,
    상기 폭-변조된 라인 트렌치들 각각은 목부 영역(neck region) 및 상기 목부 영역의 폭보다 더 큰 폭을 갖는 구근형 영역(bulbous region)의 주기적인 측방향으로 교번하는 시퀀스를 포함하고;
    상기 개별 수직 반도체 채널들 각각은 상기 목부 영역들 중 하나에 위치되는, 3차원 메모리 디바이스.
  4. 제3항에 있어서, 상기 폭-변조된 라인 트렌치들의 각각의 이웃 쌍 내의 제1 폭-변조된 라인 트렌치의 목부 영역은, 상기 제1 수평 방향을 따르는 상기 제1 폭-변조된 라인 트렌치의 목부 영역들의 주기수(periodicity)의 절반인 측방향 오프셋 거리만큼, 상기 폭-변조된 라인 트렌치들의 각각의 이웃 쌍 내의 제2 폭-변조된 라인 트렌치의 목부 영역으로부터 상기 제1 수평 방향을 따라 측방향으로 오프셋되는, 3차원 메모리 디바이스.
  5. 제3항에 있어서,
    상기 수직 반도체 채널들 각각은 각각의 유전체 코어와 접촉하는 각각의 측방향으로-볼록하고 수직으로-평면인 내부 측벽을 포함하고;
    상기 메모리 필름 각각은 상기 폭-변조된 라인 트렌치들의 각각의 상기 구근형 영역들 및 상기 목부 영역들을 통해 연속적으로 연장되는, 3차원 메모리 디바이스.
  6. 제5항에 있어서, 상기 폭-변조된 라인 트렌치들의 상기 구근형 영역들 내에 위치된 유전체 기둥 구조물들의 2차원 어레이를 추가로 포함하는, 3차원 메모리 디바이스.
  7. 제6항에 있어서, 상기 유전체 기둥 구조물들 각각은 각각의 쌍의 메모리 필름들과 접촉하는 한 쌍의 제1 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함하는, 3차원 메모리 디바이스.
  8. 제7항에 있어서, 상기 유전체 기둥 구조물들 각각은 각각의 쌍의 유전체 코어들과 접촉하는 한 쌍의 제2 측방향으로-볼록하고 수직으로-평면인 측벽들을 포함하는, 3차원 메모리 디바이스.
  9. 제6항에 있어서,
    상기 폭-변조된 라인 트렌치들 각각은 제1 유전체 재료를 포함하는 상기 유전체 코어들 및 제2 유전체 재료를 포함하는 상기 유전체 기둥 구조물들의 측방향으로 교번하는 시퀀스를 포함하고;
    유전체 코어 및 유전체 기둥 구조물의 이웃 쌍 사이의 각각의 계면은 상기 유전체 기둥 구조물의 측방향으로 볼록한-측벽이 상기 유전체 코어의 측방향으로-오목한 측벽과 접촉하는 표면을 포함하는, 3차원 메모리 디바이스.
  10. 제1항에 있어서, 상기 절연 스트립들 및 상기 전기 전도성 스트립들은 상기 제2 수평 방향으로 실질적으로 균일한 폭을 갖는, 3차원 메모리 디바이스.
  11. 삭제
  12. 제1항에 있어서,
    상기 교번하는 스택들 각각이 상기 기판으로부터 각각의 교번하는 스택 내의 최상부 전기 전도성 스트립까지 연장되는 각각의 단차형 표면들을 가지는, 컨택 영역; 및
    상기 컨택 영역에서 상기 교번하는 스택들 내의 상기 전기 전도성 스트립들 중 각각의 하나의 전기 전도성 스트립의 상부 표면과 접촉하는 컨택 비아 구조물들의 2차원 어레이를 추가로 포함하는, 3차원 메모리 디바이스.
  13. 제9항에 있어서,
    상기 제1 유전체 재료는 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리, 또는 유기실리케이트 유리로부터 선택된 재료를 포함하고; 및
    상기 제2 유전체 재료는 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리로부터 선택된 재료를 포함하는, 3차원 메모리 디바이스.
  14. 제9항에 있어서, 상기 유전체 기둥 구조물들 각각은 상기 폭 변조된 라인 트렌치들 중 각각의 하나 내에 위치된 메모리 필름들의 각각의 쌍과 접촉하는 한 쌍의 제1 측방으로-볼록하고 수직으로-평면인 측벽들을 포함하는, 3차원 메모리 디바이스.
  15. 제1항에 있어서,
    상기 폭 변조된 라인 트렌치들 각각은 목부 영역 및 상기 목부 영역의 폭보다 더 큰 폭을 갖는 구근형 영역의 주기적인 측방 교번 시퀀스를 포함하고;
    제1 유전체 재료를 포함하는 유전체 코어들이 상기 폭 변조된 라인 트렌치들의 상기 구근형 영역들 내에 위치되고;
    제2 유전체 재료를 포함하는 유전체 기둥 구조물들은 상기 폭 변조된 라인 트렌치들의 폭 방향을 따른 상기 유전체 코어들 각각의 최대 측방향 치수보다 상기 폭 변조된 라인 트렌치들의 폭 방향을 따른 더 큰 측방향 치수를 갖는 상기 폭 변조된 라인 트렌치들의 상기 구근형 영역들 내에 위치되는, 3차원 메모리 디바이스.
  16. 제15항에 있어서,
    상기 폭 변조된 라인 트렌치들 각각은 유전체 코어들 및 유전체 기둥 구조물들의 각자의 측방으로 교번하는 시퀀스를 포함하고;
    상기 폭 변조된 라인 트렌치들 각각 내의 유전체 기둥 구조물과 유전체 코어의 이웃하는 쌍 사이의 각각의 계면은 상기 유전체 기둥 구조물의 측방향으로 볼록한 측벽이 상기 유전체 코어의 측방향으로-오목한 측벽과 접촉하는 표면을 포함하는, 3차원 메모리 디바이스.
  17. 제15항에 있어서, 상기 유전체 기둥 구조물들 중 하나는:
    상기 수직 반도체 채널들 중 4개의 수직 반도체 채널들의 측벽;
    상기 유전체 코어들 중 2개의 유전체 코어의 측벽들; 및
    상기 메모리 필름들 중 2개의 메모리 필름의 측벽들을 포함하는, 3차원 메모리 디바이스.
  18. 제1항에 있어서, 상기 수직 반도체 채널들 각각은 상기 메모리 필름들의 각각의 제1 부분의 측방향으로-볼록하고 수직으로-평면인 측벽과 접촉하는 각각의 측방향으로-오목하고 수직으로-평면인 외측 측벽을 포함하는, 3차원 메모리 디바이스.
  19. 제18항에 있어서, 상기 폭 변조된 라인 트렌치들 내에 위치된 유전체 코어들의 2차원 어레이를 더 포함하고, 상기 유전체 코어들의 어레이 내의 각각의 유전체 코어는 측방향으로-오목하고 수직으로-평면인 측벽들의 각각의 쌍을 포함하는, 3차원 메모리 디바이스.
  20. 제19항에 있어서, 각각의 측방향으로-오목하고 수직으로-평면인 측벽은 상기 수직 반도체 채널들 중 하나의 각각의 측방향으로-볼록하고 수직으로-평면인 외측 측벽과 접촉하는, 3차원 메모리 디바이스.
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