CN116889114A - 包括自对准漏极选择层级隔离结构的三维存储器器件及其制造方法 - Google Patents

包括自对准漏极选择层级隔离结构的三维存储器器件及其制造方法 Download PDF

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Abstract

在衬底上方形成绝缘层和间隔物材料层的交替堆叠。穿过该交替堆叠形成存储器开口填充结构的多个阵列。形成多个介电板，该多个介电板侧向地包围存储器开口填充结构的相应阵列。在存储器开口填充结构的阵列的相应相邻对之间形成穿过该介电板的相邻对之间的间隙进入位于该交替堆叠内的层的子组中的自对准漏极选择层级隔离结构。从该间隔物材料层的已划分子组中提供漏极侧选择栅极电极。

Description

包括自对准漏极选择层级隔离结构的三维存储器器件及其制 造方法
相关申请
本申请要求2021年4月22日提交的美国非临时申请17/237,476号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括自对准漏极选择层级隔离结构的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠；存储器开口的多个阵列，该存储器开口的多个阵列竖直延伸穿过该交替堆叠；存储器开口填充结构的多个阵列，该存储器开口填充结构的多个阵列定位在该存储器开口的多个阵列中，其中该存储器开口填充结构中的每个存储器开口填充结构包括存储器元件的相应竖直堆叠，并且存储器开口填充结构的每个阵列包括沿第一水平方向布置的相应一组存储器开口填充结构行，并且该存储器开口填充结构的多个阵列沿第二水平方向彼此侧向地间隔开；多个介电板，该多个介电板侧向地包围存储器开口填充结构的相应阵列，其中该多个介电板中的每个介电板具有外侧壁，该外侧壁与位于存储器开口填充结构的相应阵列内的最近存储器开口填充结构侧向地间隔侧向偏移距离；以及漏极选择层级隔离结构，该漏极选择层级隔离结构定位在存储器开口填充结构的阵列的相应相邻对之间。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成穿过该交替堆叠的存储器开口的多个阵列；在该存储器开口的多个阵列中形成存储器开口填充结构的多个阵列，其中该存储器开口填充结构中的每个存储器开口填充结构包括存储器元件的相应竖直堆叠，并且存储器开口填充结构的每个阵列包括沿第一水平方向布置的相应一组存储器开口填充结构行，并且该存储器开口填充结构的多个阵列沿第二水平方向彼此侧向地间隔开；形成侧向地包围存储器开口填充结构的相应阵列的多个介电板，其中该多个介电板中的每个介电板具有外侧壁，该外侧壁与位于存储器开口填充结构的相应阵列内的最近存储器开口填充结构侧向地间隔均匀的侧向偏移距离；以及在存储器开口填充结构的阵列的相应相邻对之间形成穿过该介电板的相邻对之间的间隙进入位于该交替堆叠内的层的子组中的漏极选择层级隔离结构，其中该漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括相应一对纵向侧壁，该相应一对纵向侧壁与该多个介电板中的相应相邻一对介电板的侧壁区段的子组竖直地重合。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。
图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图4B是图4A的第一示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5K是根据本公开的第一实施方案的在其中形成存储器开口填充结构期间在第一示例性结构内的存储器开口的顺序示意性竖直截面视图。
图6A是根据本公开的第一实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直截面视图。
图6B是图6A的第一示例性结构的俯视图。竖直平面A-A'为图6A的截面的平面。
图7是根据本公开的第一实施方案的在使绝缘盖层和后向阶梯式介电材料部分竖直凹陷后的第一示例性结构的示意性竖直截面视图。
图8A是根据本公开的第一实施方案的在形成介电板和分立环形介电间隔物后的第一示例性结构的示意性竖直截面视图。
图8B是图8A的第一示例性结构的俯视图。竖直平面A-A'为图8A的截面的平面。
图9是根据本公开的第一实施方案的在形成接触层级介电层后的第一示例性结构的示意性竖直截面视图。
图10A是根据本公开的第一实施方案的在形成背侧沟槽后的第一示例性结构的示意性竖直截面视图。
图10B是沿图10A的竖直平面B-B'截取的第一示例性结构的水平截面视图。竖直平面A-A'是图10A的示意性竖直截面视图的平面。
图10C是图10A的区域的放大视图。
图11A是根据本公开的第一实施方案的在形成背侧凹槽后的第一示例性结构的示意性竖直截面视图。
图11B是图11A的区域的放大视图。
图12A至图12C是根据本公开的第一实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。
图13A是根据本公开的第一实施方案的在从背侧沟槽内移除沉积的导电材料后的第一示例性结构的示意性竖直截面视图。
图13B是图13A的区域的放大视图。
图14是根据本公开的第一实施方案的在每个背侧沟槽中形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直截面视图。
图15A是根据本公开的第一实施方案的在接触层级介电层上方形成经图案化的光致抗蚀剂层后的第一示例性结构的示意性竖直截面视图。
图15B是图15A的第一示例性结构的俯视图。竖直平面A-A'为图15A的截面的平面。
图16A是根据本公开的第一实施方案的在形成漏极选择层级隔离沟槽后的第一示例性结构的示意性竖直截面视图。
图16B是图16A的第一示例性结构的俯视图。竖直平面A-A'为图16A的截面的平面。
图17A是根据本公开的第一实施方案的在形成漏极选择层级隔离结构后的第一示例性结构的示意性竖直截面视图。
图17B是沿着图17A的水平面B-B'截取的第一示例性结构的水平截面视图。竖直平面A-A'为图17A的截面的平面。
图18A是根据本公开的第一实施方案的在形成附加接触通孔结构后的第一示例性结构的示意性竖直截面视图。
图18B是图18A的第一示例性结构的俯视图。竖直平面A-A'是图18A的示意性竖直截面视图的平面。
图19A是根据本公开的第二实施方案的在形成存储器堆叠结构和支撑柱结构后的第二示例性结构的示意性竖直截面视图。
图19B是图19A的第二示例性结构的俯视图。竖直平面A-A'为图19A的截面的平面。
图20是根据本公开的第二实施方案的在使绝缘盖层和后向阶梯式介电材料部分竖直凹陷后的第二示例性结构的示意性竖直截面视图。
图21A是根据本公开的第二实施方案的在形成介电板和分立环形介电间隔物后的第二示例性结构的示意性竖直截面视图。
图21B是图21A的第二示例性结构的俯视图。竖直平面A-A'为图21A的截面的平面。
图21C是根据本公开的第二实施方案的另选方面的在形成介电板和分立环形介电间隔物后的第二示例性结构的另选构型的示意性竖直截面视图。
图22是根据本公开的第二实施方案的在形成接触层级介电层后的第二示例性结构的示意性竖直截面视图。
图23是根据本公开的第二实施方案的在每个背侧沟槽中形成绝缘间隔物和背侧接触结构后的第二示例性结构的示意性竖直截面视图。
图24A是根据本公开的第二实施方案的在形成漏极选择层级隔离沟槽后的第二示例性结构的示意性竖直截面视图。
图24B是图24A的第二示例性结构的俯视图。竖直平面A-A'为图24A的截面的平面。
图25A是根据本公开的第二实施方案的在形成漏极选择层级隔离结构后的第二示例性结构的示意性竖直截面视图。
图25B是沿图25A的水平面B-B'的第二示例性结构的水平截面视图。竖直平面A-A'为图25A的截面的平面。
图26是根据本公开的第二实施方案的在形成接触附加通孔结构后的第二示例性结构的示意性竖直截面视图。
具体实施方式
如上文所讨论的，本公开的实施方案涉及一种包括自对准漏极选择层级隔离结构的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参考图1，示出了根据本公开的第一实施方案的示例性结构，该示例性结构可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性地蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列构型下的CMOS中位于存储器阵列区100下。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32、42)的位于接触区300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子组。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5K是根据本公开的第一实施方案的在其中形成存储器开口填充结构58期间在第一示例性结构内的存储器开口49的顺序示意性竖直截面视图。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子组，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、存储器材料层54、介电衬里56、以及可选的第一半导体沟道层601的层堆叠可顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成存储器材料层54。在一个实施方案中，存储器材料层54可以是存储器材料的连续层或经图案化的分立部分。在一个实施方案中，存储器材料包括介电电荷捕获材料，该介电电荷捕获材料可为例如氮化硅。另选地，存储器材料层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。又可另选地，存储器材料层54可包括介电铁电材料，诸如连续铁电材料层或多个分立竖直分开的铁电材料部分。铁电材料可以包括掺杂有例如硅、铝或锆的正交晶相氧化铪。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中存储器材料层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中存储器材料层54被竖直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或铁电材料部分或电隔离的导电材料部分)替换的实施方案。
存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，存储器材料层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
介电衬里56包括介电材料。在存储器材料层54包括电荷存储(即，电荷捕获)材料的一个实施方案中，介电衬里包括隧穿介电层，可在合适的电偏置条件下执行穿过该隧穿介电层的电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。介电衬里56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金、和/或它们的组合。在一个实施方案中，介电衬里56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，介电衬里56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电衬里56的厚度可在2nm至20nm的范围内，但是也可采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一个各向异性地蚀刻工艺顺序地各向异性蚀刻可选的第一半导体沟道层601、介电衬里56、存储器材料层54、阻挡介电层52。可通过至少一个各向异性蚀刻工艺移除位于绝缘盖层70的顶部表面上方的第一半导体沟道层601、介电衬里56、存储器材料层54、以及阻挡介电层52的部分。此外，可移除第一半导体沟道层601、介电衬里56、存储器材料层54、以及阻挡介电层52的位于每个存储器腔49'的底部处的水平部分，以在其剩余部分中形成开口。可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、介电衬里56、存储器材料层54、以及阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可相同，也可不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。存储器材料层54可包括电荷捕获材料、浮栅材料或铁电材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可物理地暴露在穿过第一半导体沟道层601、介电衬里56、存储器材料层54、以及阻挡介电层52的开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。介电衬里56定位在存储器材料层54上方。位于存储器开口49中的一组阻挡介电层52、存储器材料层54和介电衬里56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54的部分)，该多个电荷存储区通过阻挡介电层52和介电衬里56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、介电衬里56、存储器材料层54、以及阻挡介电层52可具有竖直重合的侧壁。第一半导体沟道层601可以是在此时移除的牺牲材料或在最终器件中保留的永久层。
参考图5E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上(如果存在的话，或者如果在前一步骤后移除层601，则沉积在介电衬里56上)。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的存储器腔体49'未被第二半导体沟道层602完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可以例如通过凹陷蚀刻工艺来移除介电芯层62L的水平部分，使得介电芯层62L的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电芯层62L的每个剩余部分构成介电芯62。
参考图5H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60L的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。半导体沟道层(具有第一导电类型的掺杂)的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60直接形成在介电衬里56上。
介电衬里56由存储器材料层54包围，并且侧向地包围竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和介电衬里56共同构成存储器膜50，该存储器膜可宏观保留时间存储电荷或铁电极化。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。此外，如果使用铁电存储器材料层54，则可省略介电衬里56。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60和存储器膜50的组合，该存储器膜包括可选的介电衬里56、包括存储器材料层54的各部分的多个存储器元件、以及可选的阻挡介电层52。
参考图5I，可执行凹槽蚀刻工艺以对于绝缘盖层70、介电衬里56、存储器材料层54、以及阻挡介电层52的材料选择性地使漏极区63和竖直半导体沟道60的半导体材料竖直凹陷。在从中移除漏极区63和竖直半导体沟道60的材料的体积中形成圆柱形凹槽腔67。每个圆柱形凹槽腔67的深度可在3nm至40nm的范围内，诸如6nm至20nm的范围内，但也可采用更小和更大的深度。圆柱形凹槽腔67的深度小于绝缘盖层70的厚度并且小于漏极区63的厚度。
参考图5J，介电填充材料可沉积在圆柱形凹槽腔67中和绝缘盖层70上方以形成介电封盖材料层64L。介电封盖材料层64L的介电填充材料包括与绝缘盖层70的绝缘材料不同的材料。例如，如果绝缘盖层70包括氧化硅，则介电封盖材料层64L的介电填充材料可包括氮化硅或介电金属氧化物，诸如无定形氧化铝。
参考图5K、图6A和图6B，可执行平面化工艺以从包括绝缘盖层70的顶部表面的水平面上方移除介电封盖材料层64L的部分。例如，可执行化学机械抛光(CMP)工艺和/或凹槽蚀刻工艺。介电封盖材料层64L的每个剩余部分构成介电盖结构64。在一个实施方案中，介电盖结构64的顶部表面可定位在包括绝缘盖层70的顶部表面的水平面内或下方。在一个实施方案中，每个介电盖结构64可接触存储器膜50的内侧壁的上部部分。
填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构20。
通常，存储器开口49的多个阵列可穿过绝缘层32和牺牲材料层42的交替堆叠而形成。存储器开口填充结构58的多个阵列可在存储器开口49的多个阵列中形成。存储器开口填充结构58中的每个存储器开口填充结构包括存储器元件的相应竖直堆叠(诸如存储器材料层54的定位在牺牲材料层42的层级处的部分)，并且存储器开口填充结构58的每个阵列包括沿第一水平方向hd1(例如，字线方向)布置的相应一组存储器开口填充结构行58。存储器开口填充结构58的多个阵列可沿与第一水平方向hd1垂直的第二水平方向hd2(例如，位线方向)彼此侧向地间隔开。
根据本公开的方面，存储器开口填充结构58中的每个存储器开口填充结构包括覆盖在存储器元件的相应竖直堆叠上的相应介电盖结构64和漏极区63。在一个实施方案中，存储器开口填充结构58中的每个存储器开口填充结构包括相应竖直半导体沟道60以及定位在相应竖直半导体沟道60与存储器元件的相应竖直堆叠之间的相应介电衬里56(在一些实施方案中可以是隧穿介电层)。可在支撑开口19内形成支撑柱结构20。支撑柱结构20中的每个支撑柱结构竖直延伸穿过位于交替堆叠(32,42)内的层的子组。
如图6B所示，存储器开口填充结构58的每个阵列68包括沿第二水平方向hd2彼此间隔开第一距离d1的相应一组存储器开口填充结构行，而存储器开口填充结构58的多个阵列68沿第二水平方向hd2彼此侧向地间隔开大于第一距离d1的第二距离d2。换句话说，相比于邻近阵列68，每个阵列68中相邻存储器开口填充结构行58被定位成沿位线方向hd2彼此更加靠近。
参考图7，可执行凹槽蚀刻工艺以对于介电盖结构64的材料选择性地使绝缘盖层70和后向阶梯式介电材料部分65竖直凹陷。凹槽蚀刻工艺具有蚀刻化学物质，该蚀刻化学物质对于介电盖结构64的材料选择性地蚀刻绝缘盖层70的材料。例如，如果绝缘盖层70包括氧化硅并且如果介电盖结构64包括氮化硅或介电金属氧化物(诸如氧化铝)，则可执行采用氢氟酸的湿法蚀刻工艺以使绝缘盖层70的顶部表面竖直凹陷。在此蚀刻步骤期间，介电盖结构64保护漏极区63不被蚀刻。可通过凹槽蚀刻工艺使后向阶梯式介电材料部分65的顶部表面并行地竖直凹陷。介电衬里56、存储器材料层54和阻挡介电层52的材料在凹槽蚀刻工艺期间可并行地凹陷，也可不并行地凹陷。通常，绝缘盖层70可对于存储器开口填充结构58的多个阵列选择性地竖直凹陷。凹槽蚀刻工艺的竖直凹槽距离可在5nm至40nm的范围内，诸如10nm至20nm的范围内，但是可使用更小的距离。
参考图8A和图8B，介电材料层可保形地沉积在存储器开口填充结构58的多个阵列上方、支撑柱结构20上方、以及绝缘盖层70的凹陷的水平表面上方。介电材料层包括与绝缘盖层70的材料不同的介电材料。在一个实施方案中，介电材料层可包括介电材料，诸如氮化硅或介电金属氧化物(例如，氧化铝)。介电材料可与介电盖结构64的材料相同。介电材料层可通过诸如化学沉积工艺等保形沉积工艺进行沉积。在一个实施方案中，介电材料层的厚度可大于位于相邻一对存储器开口填充结构58之间的侧向间距的一半。在一个实施方案中，介电材料层的厚度可被选择使得位于相邻的存储器开口填充结构行58之间的间隙的整体体积可被位于包括存储器开口填充结构58的顶部表面的水平面下面的介电材料层填充。
介电材料层可通过执行各向异性蚀刻工艺(即，侧壁间隔物蚀刻工艺)来各向异性地蚀刻。各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质对于绝缘盖层70的材料选择性地蚀刻介电材料层的材料。介电材料层的覆盖在存储器开口填充结构58或支撑柱结构20上面或与存储器开口填充结构58或支撑柱结构20侧向地间隔大于介电材料层厚度的侧向距离的水平延伸部分可通过各向异性蚀刻工艺来移除。介电材料层的剩余部分包括侧向地包围存储器开口填充结构58的相应阵列的顶部部分的多个介电板(例如，介电侧壁间隔板)66和侧向地包围支撑柱结构20的相应阵列的顶部部分的分立环形介电间隔物166。多个介电板66可形成在绝缘盖层70的凹陷的水平表面上，该绝缘盖层是通过参考图7描述的凹槽蚀刻工艺形成的。
通常，可形成侧向地包围并且接触存储器开口填充结构58的相应阵列的多个介电板66。多个介电板66中的每个介电板可具有外侧壁，该外侧壁与位于存储器开口填充结构58的相应阵列内的最近存储器开口填充结构58侧向地间隔均匀的侧向偏移距离，该均匀的侧向偏移距离可与介电材料层的厚度相同。该均匀的侧向偏移距离可在5nm至60nm的范围内，诸如10nm至30nm的范围内，但是也可采用更小和更大的厚度。
如图8B所示，每个介电板66可包括具有沿着第二水平方向hd2的侧向波状部的一对侧向波状侧壁，该对侧向波状侧壁通常沿第一水平方向hd1延伸。介电板66的沿第一水平方向hd1侧向地延伸的每个侧向波状侧壁可具有相应一组侧壁区段。沿第二水平方向hd2侧向地间隔开的每个侧向相邻一对介电板66可包括第一纵向侧壁和第二纵向侧壁，该第一纵向侧壁包括相应相邻介电板对66中的一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段，该第二纵向侧壁包括相应相邻介电板对66中的另一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段。
在图8B所示的一个实施方案中，多个介电板66中的每个介电板接触并且侧向地包围定位在存储器开口填充结构58的多个阵列68中的存储器开口填充结构58的相应阵列68内的每个介电盖结构64。穿过多个介电板66中的每个介电板的开口的总数可与位于存储器开口填充结构58的相应阵列68内的存储器开口填充结构58的总数相同。
分立环形介电间隔物166侧向地包围支撑柱结构20的相应一个支撑柱结构的顶端。分立环形介电间隔物166中的每个分立环形介电间隔物的介电材料与多个介电板66的介电材料相同，并且在外侧壁与内侧壁之间的均匀的侧向距离与在介电板66中的圆柱形开口与介电板66的最近外侧壁区段之间的均匀的侧向偏移距离相同。
参考图9，接触层级介电层73可通过沉积诸如氧化硅等介电材料形成。可选地，接触层级介电层73的顶部表面可采用诸如化学机械抛光(CMP)工艺等平面化工艺进行平面化。接触层级介电层73的如在存储器开口填充结构58的顶部表面与接触层级介电层73的顶部表面之间竖直测量的厚度可在30nm至300nm的范围内，但是也可采用更小或更大的厚度。接触层级介电层73覆盖在多个介电板66上方。在一个实施方案中，多个介电板66的底部表面定位在与接触层级介电层73的底部表面相同的水平面内。
参考图10A至图10C，光致抗蚀剂层(未示出)可施涂在接触层级介电层73上方，并且被光刻图案化以在存储器开口填充结构58(包含存储器堆叠结构55)的簇(例如，块)之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。
在一个实施方案中，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且可沿着垂直于该第一水平方向hd1的第二水平方向hd2彼此横向地间隔开。背侧沟槽79可在不含存储器开口填充结构58的区域中在存储器开口填充结构58的阵列组(例如，阵列块)之间形成。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。存储器开口填充结构58的多个阵列可定位在相邻一对背侧沟槽79之间。因此，多个介电板66可存在于相邻一对背侧沟槽79之间。
在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。通常，可以穿过接触层级介电层73和交替堆叠(32、42)形成沿第一水平方向hd1横向延伸的背侧沟槽79。形成层堆叠(32,42,70,73)，该层堆叠中的每个层堆叠包括接触层级介电层73的相应经图案化部分和交替堆叠(32,42)的相应经图案化部分，如在图2的处理步骤处所形成并且通过背侧沟槽79彼此侧向地间隔开。
第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9、10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9、10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。
参考图11A和图11B，可例如采用蚀刻工艺将蚀刻剂引入背侧腔79'中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。通常，可以通过移除对于绝缘层32(其为如图3的处理步骤处形成的绝缘层32的图案化部分)具有选择性的牺牲材料层42(其为如图3的处理步骤处形成的牺牲材料层的图案化部分)来形成背侧凹陷部43。
参考图12A，可通过将半导体材料热转换和/或等离子体转换成介电材料来将可选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图12B，可选地，可形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图12C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在多个背侧凹槽43中、在至少一个背侧沟槽79的侧壁上、以及在接触层级介电层73的顶部表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续金属材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参考图13A和图13B，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀连续金属材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续金属材料层46L的移除可以是对于背侧阻挡介电层44的材料选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续金属材料层46L的移除可不是对于背侧阻挡介电层44的材料选择性的，或者可不采用背侧阻挡介电层44。可在移除连续金属材料层46L期间移除平面的介电部分616。背侧腔体存在于每个背侧沟槽79内。
参考图14，绝缘材料层可通过保形沉积工艺形成在背侧沟槽79中和接触层级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可以填充相应的腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以将覆盖交替堆叠(32,46)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。通常，可以在形成绝缘间隔物74之后通过在背侧沟槽79的未填充有绝缘间隔物74的体积中沉积和平面化至少一种导电材料而在所述背侧沟槽79中的每个背侧沟槽内形成背侧接触通孔结构76。
另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的一侧。
参考图15A和图15B，经图案化的光致抗蚀剂层77可通过施涂光刻胶材料并且对其进行光刻图案化而形成在接触层级介电层上方。经图案化的光致抗蚀剂层77包括线形开口，该线形开口是在位于多个介电板66中的介电板66的相邻对之间的间隙的区域上方形成的。在一个实施方案中，经图案化的光致抗蚀剂层77中的线形开口可具有沿第一水平方向hd1侧向地延伸的一对直纵向侧壁。经图案化的光致抗蚀剂层77中的线形开口可具有沿着第二水平方向hd2的均匀宽度。经图案化的光致抗蚀剂层77的每个直纵向侧壁可覆盖在相应下面的介电板66的侧向波状的纵向侧壁的相应一组竖直直侧壁区段和侧向凸形侧壁区段上面。
参考图16A和图16B，可执行各向异性蚀刻工艺以将光致抗蚀剂层77和多个介电板66的组合用作蚀刻掩模来蚀刻接触层级介电层73的未掩模部分和交替堆叠(32,46)的层的子组。各向异性蚀刻工艺可具有蚀刻化学物质，该蚀刻化学物质蚀刻接触层级介电层73、绝缘盖层70、导电层46、以及绝缘层32的材料。漏极选择层级腔71是在从中移除接触层级介电层73、绝缘盖层70、导电层46、以及绝缘层32的材料的体积内形成的。漏极选择层级腔71竖直延伸穿过每个漏极选择层级，即，穿过每个层级的用于从漏极侧激活或停用一组存储器堆叠结构55的导电层46。漏极选择层级导电层的总数，即，单个漏极选择层级腔71切开的导电层46的总数可在1至12的范围内，诸如2至6的范围内。随后可例如通过灰化移除光致抗蚀剂层77。
介电板66充当蚀刻掩模以在各向异性蚀刻工艺期间保护漏极区63。因此，即使光致抗蚀剂层77中的开口与漏极区63的位置之间存在未对准，各向异性蚀刻工艺也不会蚀刻到漏极区63中或损坏该漏极区。因此，可通过将介电板66用作掩模来避免潜在的短路和其他漏极区损坏。因此，所有漏极区63可具有完全圆柱形形状，其水平截面形状为完整的圆圈。此外，各向异性蚀刻工艺通过蚀刻导电层46以及氧化硅绝缘层32，而不是蚀刻氮化硅牺牲层42以及氧化硅绝缘层32以更快的速度继续进行。因此，漏极选择层级腔71并未切入任何漏极区63中或存储器开口填充结构58中。
参考图17A和图17B，介电填充材料可通过保形沉积工艺沉积在漏极选择层级腔71中。介电填充材料可包括例如氧化硅。填充相应漏极选择层级腔71的介电填充材料的每个部分构成漏极选择层级隔离结构72。介电填充材料的沉积在接触层级介电层73上方的部分可通过诸如凹槽蚀刻工艺等平面化工艺来移除，也可并入接触层级介电层73中。在介电填充材料的水平延伸的部分并入接触层级介电层73中的情况下，接触层级介电层73可包括下部接触层级介电子层和包括漏极选择层级隔离结构72作为向下突出的材料部分的上部接触层级介电子层。
在存储器开口填充结构58的阵列68的相应相邻对之间形成穿过介电板66的相邻对之间的间隙进入位于绝缘层32和导电层46的交替堆叠内的层的子组中的漏极选择层级隔离结构72。优选地，伪存储器开口填充结构不定位在漏极选择层级隔离结构72下方。伪存储器开口填充结构是未电连接到任何位线的电无源结构。如图17B所示，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构包括位于多个介电板66中的相应相邻介电板对66的侧壁区段的子组下面并且与其竖直重合的相应一对纵向侧向波状侧壁。因此，漏极选择层级隔离结构72并未切入任何漏极区63中或存储器开口填充结构58中。
在一个实施方案中，漏极选择层级隔离结构72的顶部表面可定位在与接触层级介电层73的顶部表面相同的水平面内。在图17A所示的一个实施方案中，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构包括沿第一水平方向hd1侧向地延伸并且覆盖在相应介电板66的顶部表面上的一对直侧壁。位于该对直侧壁中的每个直侧壁接触多个介电板66中的相应一个介电板的顶部表面。
在一个实施方案中，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构竖直延伸穿过导电层46的定位在漏极选择层级处的第一子组(充当漏极侧选择栅极电极)，但不延伸到导电层46的定位在位于漏极选择层级下面的字线层级处的第二子组(充当字线)中。在一个实施方案中，漏极选择层级腔71具有侧向波状侧壁，因为介电板66的波状侧壁用作蚀刻掩模来蚀刻漏极选择层级腔71。因此，漏极选择层级隔离结构72中填充相应漏极选择层级腔71的每个漏极选择层级隔离结构包括相应一对侧向波状的纵向侧壁，该相应一对侧向波状的纵向侧壁包括相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段并且接触绝缘层32的侧向波状的纵向侧壁和定位在漏极选择层级处的导电层46。
在一个实施方案中，漏极选择层级隔离结构72的相应一对侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括：上部表面部分，该上部表面部分接触多个介电板66中的一个介电板的侧向波状的纵向侧壁；以及下部表面部分，该下部表面部分接触绝缘层32中的一个或多个绝缘层的至少一个侧向波状的纵向侧壁。绝缘层32中的一个或多个绝缘层的至少一个侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括相应绝缘层32的相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。
参考图18A和图18B，附加的接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考图19A和图19B，通过省略图5I至图5K的处理步骤，根据本公开的第二实施方案的第二示例性结构可从图6A和图6B的第一示例性结构中得出。因此，每个存储器开口填充结构58包括漏极区63，该漏极区具有与绝缘盖层70的顶部表面位于同一水平面内的顶部表面。换句话说，第一示例性结构的介电盖结构64在第二示例性结构中省略。
参考图20，绝缘盖层70的顶部表面可对于漏极区63的半导体材料选择性地并且可选地对于位于存储器膜50内的介电材料中的一种或多种介电材料选择性地竖直凹陷。后向阶梯式介电材料部分65的顶部表面可并行地竖直凹陷。漏极区63以及存储器膜50的顶部部分可竖直突出在包括绝缘盖层70的凹陷的顶部表面的水平面上方。例如，如果绝缘盖层70包括氧化硅，则可采用采用稀氢氟酸的湿法蚀刻工艺。凹槽蚀刻工艺的竖直凹槽距离可在5nm至40nm的范围内，诸如10nm至20nm的范围内，但是可更小。
参考图21A和图21B，可执行图8A和图8B的处理步骤，以形成介电板66和分立环形介电间隔物166。在一个实施方案中，可选择各向异性蚀刻工艺的蚀刻介电材料层的化学物质以最大程度减少漏极区63的并行蚀刻。
在图21C所示的另选性实施方案中，介电材料层(例如，氮化硅层)的一部分可在各向异性蚀刻步骤后遗留在漏极区63的顶部上。在此另选性实施方案中，介电板66也可定位在漏极区63的顶部上。
参考图22，可通过执行图9的处理步骤来形成接触层级介电层。
参考图23A和图23B，可执行图10A至图10C、图11A和图11B、图12A至图12C、图13A和图13B、以及图14的处理步骤以形成背侧沟槽79、形成源极区61以用导电层46替换牺牲材料层42并且在每个背侧沟槽79内形成绝缘间隔物74和背侧接触通孔结构76。
参考图24A和图24B，可执行图15A和图15B的处理步骤和图16A和图16B的处理步骤以形成漏极选择层级腔71，该漏极选择层级腔可具有与第一示例性结构中的几何特征相同的几何特征。
参考图25A和图25B，可执行图17A和图17B的处理步骤以形成漏极选择层级隔离结构72。
参考图26，可执行图18A和图18B的处理步骤以形成附加接触通孔结构(86,88,8P)。
参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层46的交替堆叠；存储器开口49的多个阵列，该存储器开口的多个阵列竖直延伸穿过交替堆叠(32,46)；存储器开口填充结构58的多个阵列68，该存储器开口填充结构的多个阵列定位在存储器开口49的多个阵列中，其中存储器开口填充结构58中的每个存储器开口填充结构包括存储器元件(诸如存储器材料层54的定位在导电层46的层级处的部分)的相应竖直堆叠，并且存储器开口填充结构58的每个阵列包括沿第一水平方向hd1布置的相应一组存储器开口填充结构行58，并且存储器开口填充结构58的多个阵列沿第二水平方向hd2彼此侧向地间隔开；多个介电板66，该多个介电板侧向地包围存储器开口填充结构58的相应阵列，其中多个介电板66中的每个介电板具有外侧壁，该外侧壁与位于存储器开口填充结构58的相应阵列内的最近存储器开口填充结构58侧向地间隔侧向偏移距离；以及漏极选择层级隔离结构72，该漏极选择层级隔离结构定位在存储器开口填充结构58的阵列的相应相邻对之间。
在一个实施方案中，该侧向偏移距离包括均匀的侧向偏移距离，并且漏极选择层级隔离结构72中的每个漏极选择层级隔离结构包括相应一对纵向侧壁，该相应一对纵向侧壁与多个介电板66中的相应相邻介电板对66的侧壁区段的子组竖直重合。
在一个实施方案中，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构包括沿第一水平方向hd1侧向地延伸的一对直侧壁，并且该对直侧壁中的每个直侧壁接触多个介电板66中的相应一个介电板的顶部表面。
在一个实施方案中，该三维存储器器件包括覆盖在多个介电板66上的接触层级介电层73，其中漏极选择层级隔离结构72的顶部表面定位在与接触层级介电层73的顶部表面相同的水平面内。
在一个实施方案中，多个介电板66的底部表面定位在与接触层级介电层73的底部表面相同的水平面内。
在一个实施方案中，存储器开口填充结构58中的每个存储器开口填充结构包括具有与介电板66中的相应一个介电板接触的外侧壁的存储器膜50、相应竖直半导体沟道60、以及定位在相应竖直半导体沟道上方的相应漏极区63。
在一个实施方案中，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构竖直延伸穿过导电层46的定位在漏极选择层级处的第一子组(例如，充当漏极侧选择栅极电极的漏极选择层级导电层)，但不延伸到导电层46的充当字线并且定位在位于漏极选择层级下面的字线层级处的第二子组中。
在一个实施方案中，多个介电板66中的相应相邻介电板对66的侧壁区段的子组包括：第一纵向侧壁，该第一纵向侧壁包括相应相邻介电板对66中的一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段；以及第二纵向侧壁，该第二纵向侧壁包括相应相邻介电板对66中的另一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段。
在一个实施方案中，漏极选择层级隔离结构72中的每个漏极选择层级隔离结构包括相应一对侧向波状的纵向侧壁，该相应一对侧向波状的纵向侧壁包括相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。
在一个实施方案中，相应一对侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括：上部表面部分，该上部表面部分接触多个介电板66中的一个介电板的侧向波状的纵向侧壁；以及下部表面部分，该下部表面部分接触绝缘层32中的一个或多个绝缘层的至少一个侧向波状的纵向侧壁。上部表面部分和下部表面部分可彼此竖直重合，即，可定位在同一竖直平面内，该竖直平面在平面视图(即，沿竖直方向的视图，诸如俯视图)中沿着每个侧向波状的纵向侧壁的侧向波纹部延伸。
在一个实施方案中，绝缘层32中的一个或多个绝缘层的至少一个侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括相应绝缘层的相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。导电层46中的一个或多个导电层的接触漏极选择层级隔离结构72的每个侧向波状的纵向侧壁可包括相应绝缘层的相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。
在一个实施方案中，存储器开口填充结构58中的每个存储器开口填充结构包括相应介电盖结构64，该相应介电盖结构覆盖在存储器元件的相应竖直堆叠上并且接触相应漏极区63的顶部表面。介电盖结构64中的一个或多个介电盖结构可具有管状构型，其中内部圆柱形侧壁与外部圆柱形侧壁侧向地间隔开。在一个实施方案中，多个介电板66中的每个介电板接触并且侧向地包围定位在存储器开口填充结构58的多个阵列中的存储器开口填充结构58的相应阵列内的每个介电盖结构64。在一个实施方案中，穿过多个介电板66中的每个介电板的开口的总数可与位于存储器开口填充结构58的相应阵列内的存储器开口填充结构58的总数相同。
在一个实施方案中，三维存储器器件包括：支撑柱结构20，该支撑柱结构竖直延伸穿过位于交替堆叠(32,46)内的层的子组；以及分立环形介电间隔物166，该分立环形介电间隔物侧向地包围支撑柱结构20中的相应一个支撑柱结构的顶端，该分立环形介电间隔物的介电材料与多个介电板55的介电材料相同，并且在外侧壁与内侧壁之间的均匀的侧向距离与均匀的侧向偏移距离相同。
在图6B所示的一个实施方案中，存储器开口填充结构58的每个阵列68包括沿第二水平方向hd2彼此间隔开第一距离d1的相应一组存储器开口填充结构行，而存储器开口填充结构的多个阵列68沿第二水平方向hd2彼此侧向地间隔开大于第一距离d1的第二距离d2。在一个实施方案中，伪存储器开口填充结构不定位在漏极选择层级隔离结构72下方。
在一个实施方案中，该三维存储器器件包括：附加绝缘层32和附加导电层46的附加交替堆叠(32,46)，该附加交替堆叠通过沿第一水平方向hd1侧向地延伸的一对线沟槽(诸如背侧沟槽79)与交替堆叠(32,46)侧向地间隔开；以及一对线沟槽填充结构(74,76)，该一对线沟槽填充结构包括相应介电材料部分(诸如绝缘间隔物74)，该相应介电材料部分接触交替堆叠(32,46)的侧壁以及附加交替堆叠(32,46)中的一个交替堆叠的侧壁。附加存储器开口填充结构58竖直延伸穿过附加交替堆叠(32,46)。
本公开的实施方案的漏极选择层级隔离结构72与一对相邻的存储器开口填充结构行58自对准，使得漏极选择层级隔离结构72的侧向波状的纵向侧壁之间的侧向距离与该对相邻的存储器开口填充结构行58的侧壁等距。此外，漏极选择层级隔离结构72的上部部分包括一对直侧壁，该对直侧壁覆盖在一对介电板66上面并且与漏极选择层级隔离结构72的具有侧向波状的纵向侧壁的下部部分邻接。本公开的实施方案的漏极选择层级隔离结构72可在通过漏极选择层级隔离结构72侧向地间隔开的漏极选择层级导电层46之间提供有效的电气隔离。漏极选择层级隔离结构72的自对准特征在漏极选择层级处(即，通过防止漏极侧选择栅极电极与漏极接触通孔结构88之间的短路)提供紧凑而有效的电气隔离，同时使用于提供电气隔离的总区域最小化。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠；
存储器开口的多个阵列，所述存储器开口的多个阵列竖直延伸穿过所述交替堆叠；
存储器开口填充结构的多个阵列，所述存储器开口填充结构的多个阵列定位在所述存储器开口的多个阵列中，其中所述存储器开口填充结构中的每个存储器开口填充结构包括存储器元件的相应竖直堆叠，并且存储器开口填充结构的每个阵列包括沿第一水平方向布置的相应一组存储器开口填充结构行，并且所述存储器开口填充结构的多个阵列沿第二水平方向彼此侧向地间隔开；
多个介电板，所述多个介电板侧向地包围存储器开口填充结构的相应阵列，其中所述多个介电板中的每个介电板具有外侧壁，所述外侧壁与位于存储器开口填充结构的相应阵列内的最近存储器开口填充结构侧向地间隔侧向偏移距离；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构定位在存储器开口填充结构的阵列的相应相邻对之间。
2.根据权利要求1所述的三维存储器器件，其中：
所述侧向偏移距离包括均匀的侧向偏移距离；并且
所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括相应一对纵向侧壁，所述相应一对纵向侧壁与所述多个介电板中的相应相邻一对介电板的侧壁区段的子组竖直地重合。
3.根据权利要求2所述的三维存储器器件，其中：
所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括沿所述第一水平方向侧向地延伸的一对直侧壁；并且
位于所述一对直侧壁中的每个直侧壁接触所述多个介电板中的相应一个介电板的顶部表面。
4.根据权利要求3所述的三维存储器器件，所述三维存储器器件还包括覆盖在所述多个介电板上的接触层级介电层，其中所述漏极选择层级隔离结构的顶部表面定位在与所述接触层级介电层的顶部表面相同的水平面内。
5.根据权利要求4所述的三维存储器器件，其中：
所述多个介电板的底部表面定位在与所述接触层级介电层的底部表面相同的水平面内；并且
所述存储器开口填充结构中的每个存储器开口填充结构包括具有与所述介电板中的相应一个介电板接触的外侧壁的存储器膜、相应竖直半导体沟道、以及定位在所述相应竖直半导体沟道上方的相应漏极区。
6.根据权利要求2所述的三维存储器器件，其中所述多个介电板中的所述相应相邻一对介电板的侧壁区段的所述子组包括：
第一纵向侧壁，所述第一纵向侧壁包括所述相应相邻一对介电板中的一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段；和
第二纵向侧壁，所述第二纵向侧壁包括所述相应相邻一对介电板中的另一个介电板的连续一组多个竖直直侧壁区段和侧向凸形侧壁区段。
7.根据权利要求1所述的三维存储器器件，其中所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构竖直延伸穿过所述导电层的充当漏极侧选择栅极电极并且定位在漏极选择层级处的第一子组，但不延伸到所述导电层的充当字线并且定位在位于所述漏极选择层级下面的字线层级处的第二子组中。
8.根据权利要求1所述的三维存储器器件，其中所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括相应一对侧向波状的纵向侧壁，所述相应一对侧向波状的纵向侧壁包括相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。
9.根据权利要求8所述的三维存储器器件，其中所述相应一对侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括：
上部表面部分，所述上部表面部分接触所述多个介电板中的一个介电板的侧向波状的纵向侧壁；和
下部表面部分，所述下部表面部分接触所述绝缘层中的一个或多个绝缘层的至少一个侧向波状的纵向侧壁。
10.根据权利要求8所述的三维存储器器件，其中所述绝缘层中的一个或多个绝缘层的所述至少一个侧向波状的纵向侧壁中的每个侧向波状的纵向侧壁包括相应绝缘层的相应连续一组彼此邻接的竖直直侧壁区段和侧向凹形侧壁区段。
11.根据权利要求1所述的三维存储器器件，其中：
所述存储器开口填充结构中的每个存储器开口填充结构包括覆盖在存储器元件的所述相应竖直堆叠上的相应介电盖结构；并且
所述多个介电板中的每个介电板接触并侧向地包围定位在所述存储器开口填充结构的多个阵列中的存储器开口填充结构的相应阵列内的每个介电盖结构；并且
穿过所述多个介电板中的每个介电板的开口的总数与位于存储器开口填充结构的所述相应阵列内的存储器开口填充结构的总数相同。
12.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括：
支撑柱结构，所述支撑柱结构竖直延伸穿过位于所述交替堆叠内的层的子组；和
分立环形介电间隔物，所述分立环形介电间隔物侧向地包围所述支撑柱结构中的相应一个支撑柱结构的顶端，所述分立环形介电间隔物的介电材料与所述多个介电板的介电材料相同，并且在外侧壁与内侧壁之间的均匀的侧向距离与所述均匀的侧向偏移距离相同。
13.根据权利要求1所述的三维存储器器件，其中：
所述存储器开口填充结构的每个阵列包括沿所述第二水平方向彼此间隔开第一距离的所述相应一组存储器开口填充结构行；
所述存储器开口填充结构的多个阵列沿所述第二水平方向彼此侧向地间隔开大于所述第一距离的第二距离；并且
伪存储器开口填充结构不定位在所述漏极选择层级隔离结构下方。
14.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括：
附加绝缘层和附加导电层的附加交替堆叠，所述附加交替堆叠通过沿所述第一水平方向侧向地延伸的一对线沟槽与所述交替堆叠侧向地间隔开；和
一对线沟槽填充结构，所述一对线沟槽填充结构包括接触所述交替堆叠的侧壁和所述附加交替堆叠中的一个附加交替堆叠的侧壁的相应介电材料部分，
其中附加存储器开口填充结构竖直延伸穿过所述附加交替堆叠。
15.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成穿过所述交替堆叠的存储器开口的多个阵列；
在所述存储器开口的多个阵列中形成存储器开口填充结构的多个阵列，其中所述存储器开口填充结构中的每个存储器开口填充结构包括存储器元件的相应竖直堆叠，并且存储器开口填充结构的每个阵列包括沿第一水平方向布置的相应一组存储器开口填充结构行，并且所述存储器开口填充结构的多个阵列沿第二水平方向彼此侧向地间隔开；
形成侧向地包围存储器开口填充结构的相应阵列的多个介电板，其中所述多个介电板中的每个介电板具有外侧壁，所述外侧壁与位于存储器开口填充结构的相应阵列内的最近存储器开口填充结构侧向地间隔均匀的侧向偏移距离；以及
在存储器开口填充结构的阵列的相应相邻对之间形成穿过所述介电板的相邻对之间的间隙进入位于所述交替堆叠内的层的子组中的漏极选择层级隔离结构，其中所述漏极选择层级隔离结构中的每个漏极选择层级隔离结构包括相应一对纵向侧壁，所述相应一对纵向侧壁与所述多个介电板中的相应相邻一对介电板的侧壁区段的子组竖直地重合。
16.根据权利要求15所述的方法，还包括：
在所述多个介电板上方形成接触层级介电层；
在所述接触层级介电层上方形成并且图案化光致抗蚀剂层，其中线形开口是在位于所述多个介电板中的所述介电板的相邻对之间的间隙的区域上方形成的；以及
采用所述光致抗蚀剂层和所述多个介电板的组合作为蚀刻掩模来各向异性地蚀刻所述交替堆叠的层的子组，其中形成漏极选择层级腔，所述漏极选择层级腔具有从中移除所述交替堆叠的层的所述子组的材料的体积，并且其中所述漏极选择层级隔离结构是通过在所述漏极选择层级腔中沉积介电材料形成的。
17.根据权利要求15所述的方法，还包括：
在所述交替堆叠上方形成绝缘盖层，其中所述存储器开口的多个阵列是穿过所述绝缘盖层形成的；以及
对于所述存储器开口填充结构的多个阵列选择性地使所述绝缘盖层竖直凹陷，其中所述多个介电板是在所述绝缘盖层的凹陷的水平表面上形成的。
18.根据权利要求17所述的方法，所述方法还包括：
将介电材料层保形地沉积在所述存储器开口填充结构的多个阵列上方和所述绝缘盖层的凹陷的水平表面上方；以及
各向异性地蚀刻所述介电材料层，其中所述介电材料层的剩余部分包括所述多个介电板。
19.根据权利要求17所述的方法，所述方法还包括：
在所述存储器开口的多个阵列中的每个存储器开口内形成存储器膜、竖直半导体沟道以及漏极区的组合；
通过使所述漏极区竖直凹陷来形成圆柱形凹槽腔；以及
在所述圆柱形凹槽腔中形成介电盖结构。
20.根据权利要求17所述的方法，其中：
所述存储器开口填充结构中的每个存储器开口填充结构包括覆盖在存储器元件的所述相应竖直堆叠上的相应介电盖结构；并且
通过执行蚀刻工艺来对于所述介电盖结构选择性地使所述绝缘盖层竖直凹陷，所述蚀刻工艺对于所述介电盖结构的材料选择性地蚀刻所述绝缘盖层的材料。
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