CN117337488A - 具有列存储器开口布置的三维存储器器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种三维存储器器件，其包括：位于衬底上方的绝缘层与导电层的交替堆叠、竖直延伸穿过该交替堆叠的存储器开口的多个周期性二维阵列、存储器开口填充结构的多个周期性二维阵列和位线。该位线沿第二水平方向横向延伸。存储器开口的每个周期性二维阵列包括存储器开口的多个列，其中存储器开口的相邻列沿第一水平方向以列间节距横向间隔开。存储器开口的每个列内的存储器开口沿该第二水平方向以最近邻节距横向间隔开。

Description

具有列存储器开口布置的三维存储器器件及其制造方法
相关申请的交叉引用
出于所有目的，本申请要求2021年7月29日提交的标题为“具有列存储器开口布置的三维存储器器件及其制造方法(THREE-DIMENSIONAL MEMORY DEVICE WITH A COLUMNARMEMORY OPENING ARRANGEMENT AND METHOD OF MAKING THEREOF)”的美国非临时申请17/388,547号的全部内容的权益并据此将这些内容以引用方式并入。
技术领域
本公开整体涉及半导体器件领域，具体涉及采用列存储器开口布置的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的名称为“具有堆叠的包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，一种三维存储器器件包括：位于衬底上方的绝缘层与导电层的交替堆叠；竖直延伸穿过该交替堆叠的存储器开口的多个周期性二维阵列，其中存储器开口的每个周期性二维阵列包括存储器开口的多个列，其中存储器开口的相邻列沿第一水平方向以列间节距横向间隔开，其中存储器开口的每个列内的存储器开口沿第二水平方向以大于该列间节距的最近邻节距横向间隔开，并且存储器开口的每个相邻列沿第二水平方向横向偏移最近邻节距的一半；存储器开口填充结构的多个周期性二维阵列，其中该存储器开口填充结构中的每一者位于存储器开口的周期性二维阵列内的相应存储器开口内并且包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；和上覆于交替堆叠和存储器开口填充结构的二维阵列并且沿第二水平方向横向延伸的位线，其中该位线中的每一者电连接到漏极区的相应子集。
根据另一个实施方案，一种三维存储器器件包括绝缘层与包括字线和漏极侧选择栅极电极的导电层的交替堆叠；竖直延伸穿过该交替堆叠的多个存储器开口填充结构，其中多个存储器开口填充结构中的每一者包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；和上覆于交替堆叠和多个存储器开口填充结构并且沿位线方向横向延伸的位线，其中该位线中的每一者电连接到漏极区的相应子集。该存储器开口填充结构中的每一者具有沿位线方向并且沿从位线方向倾斜45度的两个对角线方向的最近邻存储器开口结构。
根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；穿过该交替堆叠形成存储器开口的多个周期性二维阵列，其中存储器开口的每个周期性二维阵列包括存储器开口的多个列，其中存储器开口的相邻列沿第一水平方向以列间节距横向间隔开，其中存储器开口的每个列内的存储器开口沿第二水平方向以大于列间节距的最近邻节距横向间隔开，并且存储器开口的每个相邻列沿第二水平方向横向偏移最近邻节距的一半；在存储器开口的多个周期性二维阵列内形成存储器开口填充结构的多个周期性二维阵列，其中存储器开口填充结构的多个周期性二维阵列内的每个存储器开口填充结构包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；以及在交替堆叠和存储器开口填充结构的二维阵列上方形成位线，其中该位线沿第二水平方向横向延伸，并且其中该位线中的每一者电连接到漏极区的相应子集。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3A是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
图3B是图3A的示例性结构的自顶向下视图。竖直平面A-A’为图3A的剖面的平面。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的自顶向下视图。竖直平面A-A’为图4A的剖面的平面。
图4C是图4B的区C的放大视图。
图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6A是根据本公开的实施方案的在形成漏极选择层级隔离沟槽之后的示例性结构的示意性竖直剖面图。
图6B是图6A的示例性结构的第一构型的俯视图。竖直平面A-A’为图6A的示意性竖直剖面图的平面。
图6C是图6A的示例性结构的第二构型的俯视图。竖直平面A-A’为图6A的示意性竖直剖面图的平面。
图7是根据本公开的实施方案的在形成漏极选择层级背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图8是根据本公开的实施方案的在形成漏极选择层级导电层之后的示例性结构的示意性竖直剖面图。
图9A是根据本公开的实施方案的在形成漏极选择层级隔离结构之后的示例性结构的示意性竖直剖面图。
图9B是图9A的示例性结构的第一构型的自顶向下视图。竖直平面A-A’为图9A的示意性竖直剖面图的平面。
图9C是图9A的示例性结构的第二构型的俯视图。竖直平面A-A’为图9A的示意性竖直剖面图的平面。
图10A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的第一构型的自顶向下视图。竖直平面A-A’为图10A的示意性竖直剖面图的平面。
图10C是图10A的示例性结构的第二构型的俯视图。竖直平面A-A’为图10A的示意性竖直剖面图的平面。
图10D是图10A的区域的放大视图。
图11A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图11B是图11A的区域的放大视图。
图12A至图12C是根据本公开的实施方案的在形成导电层期间的示例性结构的区的顺序竖直剖面图。
图13A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的第一构型的自顶向下视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。
图13C是图13A的示例性结构的第二构型的俯视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。
图13D是图13A的区域的放大视图。
图14是根据本公开的实施方案的在每个背侧沟槽内在形成绝缘间隔物和背侧接触结构之后的示例性结构的竖直剖面图。
图15A是根据本公开的实施方案的在形成各种接触通孔结构之后的示例性结构的示意性竖直剖面图。
图15B是图15A的示例性结构的第一构型的自顶向下视图。竖直平面A-A’为图15A的示意性竖直剖面图的平面。
图15C是图15A的示例性结构的第二构型的俯视图。竖直平面A-A’为图15A的示意性竖直剖面图的平面。
图15D是图15A的区域的放大视图。
图16A是根据本公开的实施方案的在形成连接层级金属互连结构之后的示例性结构的示意性竖直剖面图。
图16B是图16A的示例性结构的第一构型的自顶向下视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。
图16C是图16A的示例性结构的第二构型的俯视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。
图17A是根据本公开的实施方案的在形成位线层级金属互连结构之后的示例性结构的示意性竖直剖面图。
图17B是图17A的示例性结构的自顶向下视图。竖直平面A-A’为图17A的示意性竖直剖面图的平面。
图17C是图17B的区C的放大视图。
具体实施方式
如上文所讨论的，本公开的实施方案涉及含有列存储器开口布置的三维存储器器件及其制造方法，其各个方面在下文中进行描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
一般来讲，半导体裸片或半导体封装可以包括存储器芯片。每个半导体封装包括一个或多个裸片(例如，一个、两个或四个裸片)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片包括一个或多个平面(通常为一个或两个平面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包括多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包括多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂剂的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包括随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列下CMOS配置中位于存储器阵列区100下。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层42(例如控制栅极电极或牺牲材料层)的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
一般来讲，绝缘层32与间隔物材料层的交替堆叠可形成在衬底(9,10)上方。间隔物材料层形成为导电层，或者随后被该导电层替换。在随后用导电层替换间隔物材料层的情况下，间隔物材料层可形成为牺牲材料层42。虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在体积内形成阶梯式腔体，通过形成阶梯式表面从体积移除交替堆叠(32,42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包括用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一个或多个层级，该第二类型的蚀刻工艺横向扩展在随后的第一类型的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直偏移，使得牺牲材料层42中的每个牺牲材料层在相应列的楼梯中具有物理地暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
参考图4A至图4C，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，则存储器开口49和支撑开口19的底表面可能与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可在存储器阵列区100中形成存储器开口49的至少一个二维阵列。可在接触区300中形成支撑开口19的至少一个二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9,10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
在图4C所示的一个实施方案中，可穿过交替堆叠(32,42)形成存储器开口49的多个周期性二维阵列。存储器开口49的每个周期性二维阵列可形成在沿第一水平方向hd1横向延伸的相应相邻的一对伸长区之间，这些伸长区随后用以形成穿过其的背侧沟槽。根据本发明的一个方面，存储器开口49的周期性二维阵列中的每一者包括存储器开口49的多个列Ci，其中存储器开口49的相邻列Ci沿第一水平方向hd1(即，字线方向)以列间节距pc横向间隔开。在符号Ci中，索引i是指附加到存储器开口49的相应列的整数索引。可以沿第一水平方向hd1增加或减少索引i的数值的任何顺序递增方式或任何顺序递减方式来分配索引i。虽然图4C的实施方案中的结构具有最接近接触区300的存储器开口49的一个列，针对该列，索引i被赋值为1，并且针对沿第一水平方向hd1远离接触区300的存储器开口49的每个连续列，索引i的数值递增1，但也可采用针对索引i的替代标记方案。
存储器开口49的每个列Ci内的存储器开口49沿第二水平方向hd2(即，位线方向)以大于列间节距oc的最近邻节距pn横向间隔开。在一些实施方案中，第二水平方向hd2可垂直于第一水平方向。在一个实施方案中，存储器开口49的每个相邻列Ci可沿第二水平方向hd2横向偏移最近邻节距pn的一半，即，pn/2。
在一个实施方案中，存储器开口49的周期性二维阵列中的每一者可具有沿第一水平方向hd1的第一周期性和沿第二水平方向hd2的第二周期性，第一周期性是列间节距pc的两倍，第二周期性与最近邻节距pn相同。在这种情况下，作为存储器开口49的每个周期性二维阵列内的二维重复单位的存储器层级单位单元MLUC的面积可具有两个列间节距pc乘以一个最近邻节距pn的乘积的面积。
在一个实施方案中，第一周期性(即，两倍的列间节距pc)在第二周期性(即，最近邻节距pn)的1.4倍至2倍的范围内。在一个实施方案中，第一周期性可在第二周期性的1.55倍至第二周期性的1.9倍的范围内，和/或可在第二周期性的1.65倍至第二周期性的1.8倍的范围内，和/或可在第二周期性的1.70倍至第二周期性的1.76倍的范围内。在一个实施方案中，存储器开口49中的每一者可具有相同半径的圆形水平横截面形状，并且存储器开口49的每个周期性二维阵列可形成为存储器开口49的二维六边形周期性阵列。在这种情况下，第一周期性与第二周期性的比率可以是3除以2的平方根，即，√3/2。
在一个实施方案中，存储器开口49的多个列Ci内的存储器开口49的每个列Ci由N个存储器开口49的相应集合组成，其中N为选自2、3、4、5和6的整数。在该实施方案中，如图4C所示，N＝3(即，在每个列Ci中有三个存储器开口49)。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口49的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49’存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图5C，包括任选的阻挡介电层52、存储器材料层54、介电材料衬垫56和任选的牺牲覆盖材料层601的层的堆叠可通过相应保形沉积工艺依序沉积在存储器开口49中。
任选的阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。可采用保形沉积工艺来形成阻挡介电层52。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的氮掺杂化合物、它们的合金及它们的堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或它们的组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，存储器材料层54可以通过诸如化学气相沉积工艺或原子层沉积工艺等保形沉积工艺来沉积为连续材料层。存储器材料层54包括存储器材料，即可通过选择材料的状态来存储数据的材料。例如，存储器材料层54可包括电荷存储材料，诸如氮化硅、多晶硅或金属材料、可以铁电极化方向的形式存储信息的铁电材料，或可通过改变电阻率来存储数据的任何其他存储器材料。
存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。在一个实施方案中，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
介电材料衬垫56包括介电材料。介电材料衬垫56可采用保形沉积工艺形成于存储器材料层54上。在一个实施方案中，介电材料衬垫56包括隧穿介电层，可以在适当的电偏置条件下通过该隧穿介电层执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的三维NAND串存储器器件的操作模式。介电材料衬垫56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、它们的合金和/或它们的组合。在一个实施方案中，介电材料衬垫56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，介电材料衬垫56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电材料衬垫56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的牺牲覆盖材料层601包括可随后对于介电材料衬垫56的材料选择性地被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如非晶碳或类金刚石碳(DLC)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49’形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺依序各向异性地蚀刻上覆于绝缘帽盖层70的任选的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的在每个存储器腔体49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
牺牲覆盖材料层601的每个剩余部分可以具有管状配置。存储器材料层54可包含电荷捕获材料、浮栅材料、铁电材料、可提供至少两种不同水平的电阻率的电阻性存储器材料(诸如相变材料)，或可通过状态改变来存储信息的任何其他存储器材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49’的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49’下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。介电材料衬垫56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和介电材料衬垫56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54)，多个电荷存储区通过阻挡介电层52和介电材料衬垫56与围绕材料绝缘。在一个实施方案中，牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。可随后对于介电材料衬垫56的材料选择性地移除牺牲覆盖材料层601。在牺牲覆盖材料层601包括半导体材料的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以移除牺牲覆盖材料层601。另选地，如果牺牲覆盖材料层601包括半导体材料，则其可以被保持在最终器件中。
参考图5E，半导体沟道层60L可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在介电材料衬垫56上。半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。半导体沟道层60L可具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道位置11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60L可以部分地填充每个存储器开口49存储器腔体49’，或者可以完全地填充每个存储器开口49腔体。
参考图5F，在每个存储器开口49存储器腔体49’未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62C沉积在存储器腔体49’中以填充每个存储器开口49存储器腔体49’的任何剩余部分。介电核心层62C包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62C。
参考图5G，可以例如通过凹陷蚀刻工艺来移除介电核心层62C的水平部分，使得介电核心层62C的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电核心层62C的每个剩余部分构成介电核心62。
参考图5H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60L的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。竖直半导体沟道60直接形成于介电材料衬垫56上。
介电材料衬垫56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和介电材料衬垫56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。此外，如果使用铁电存储器材料层54，则可以省略介电材料衬垫56。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、介电材料衬垫、包括存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。一般来讲，存储器开口填充结构58可形成于每个存储器开口49内。存储器开口填充结构58包括任选的阻挡介电层52、存储器材料层54、任选的介电材料衬垫56、竖直半导体沟道60、漏极区63和任选的介电核心62。
在阻挡介电层52存在于每个存储器开口填充结构58中的情况下，阻挡介电层52可形成在存储器开口49的侧壁上，并且存储器元件的竖直堆叠(其可包括存储器材料层54的部分)可形成在阻挡介电层52上。在一个实施方案中，存储器元件的竖直堆叠包括位于牺牲材料层42的层级处的电荷存储层的部分(包括存储器材料层54)。在介电材料衬垫56存在于每个存储器开口填充结构58中的情况下，介电材料衬垫56可形成在存储器元件的竖直堆叠上。在一个实施方案中，介电材料衬垫56可包括隧穿介电层。在这种情况下，竖直半导体沟道60可形成在隧穿介电层上。阻挡介电层52横向围绕电荷存储层，并且隧穿介电层可位于电荷存储层与竖直半导体沟道60之间。在随后用导电层替换牺牲材料层42时，可在每个存储器开口49中形成竖直NAND串。
参考图6A至图6C，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
光致抗蚀剂层(未图示)可施加在绝缘帽盖层70上，并且可被光刻地图案化以在沿第一水平方向hd1布置的存储器开口填充结构58的相应相邻的一对行与位于接触区300中的邻接区之间的区域上形成伸长开口。伸长开口包括：第一类型伸长开口，其形成在包括存储器开口填充结构58的相应列Ci的存储器开口填充结构58的二维阵列的相邻对之间；和第二类型伸长开口，其形成在其中不存在存储器开口填充结构58和支撑柱结构20的区域上方。第二类型伸长开口可以是具有相应矩形水平横截面形状的矩形开口。
在图6B中示出其自顶向下视图的示例性结构的第一构型中，每个第一类型伸长开口大致沿第一水平方向hd1延伸并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的横向摆动的周期性重复。在一个实施方案中，可形成光致抗蚀剂层中的第一类型伸长开口，使得光致抗蚀剂层中的狭缝形开口不具有与存储器开口填充结构58的区域或与支撑柱结构20的区域的任何面积重叠。
在图6C中示出其自顶向下视图的示例性结构的第二构型中，第一类型伸长开口可沿第一水平方向hd1横向延伸，具有平行于第一水平方向hd1的直的纵向侧壁。
可执行各向异性蚀刻工艺以将光致抗蚀剂层中的伸长开口的图案转移穿过绝缘帽盖层70、位于漏极选择层级处的牺牲材料层42的子集和位于牺牲材料层42的子集中的最底层上方的绝缘层32的子集。位于漏极选择层级处的牺牲材料层42的总数量可以在1至6的范围内，诸如在2至4的范围内，但是也可以采用更少和更多的数量。
漏极选择层级背侧沟槽171和漏极选择层级隔离沟槽71形成在从中移除绝缘帽盖层70、牺牲材料层42的子集和绝缘层32的子集的材料的体积中。漏极选择层级背侧沟槽171可具有直边，并且可具有相应矩形水平横截面形状。漏极选择层级背侧沟槽171形成在其中不存在存储器开口填充结构58和支撑柱结构20的区中，并且沿第一水平方向hd1横向延伸穿过存储器阵列区100和接触区300的整个长度。
在图6B所示的示例性结构的第一构型中，漏极选择层级隔离沟槽71大致沿第一水平方向hd1横向延伸并且沿第二水平方向hd1具有横向摆动的相应周期性重复。如本文所用，横向摆动是指表面沿垂直于表面的总体横向传播方向的方向的横向双向起伏，使得表面的至少两个横向起伏沿表面的总体横向传播交替。每个漏极选择层级隔离沟槽71竖直延伸穿过绝缘帽盖层70以及漏极选择层级中的牺牲材料层42的子集和绝缘层32的子集中的每一者。在一个实施方案中，一个或多个漏极选择层级隔离沟槽71可形成在存储器开口填充结构58的二维周期性阵列的区域内，该存储器开口填充结构位于随后在其中形成背侧沟槽的相邻的一对背侧沟槽区之间。
一般来讲，沿第二水平方向hd2的横向摆动的周期性可与存储器开口填充结构58中每一行存储器开口填充结构58内的存储器开口填充结构58的周期性相同。在一个实施方案中，漏极选择层级隔离沟槽71不接触存储器开口填充结构58和/或支撑柱结构20，并且可通过绝缘罩帽盖层70的剩余部分、牺牲材料层42的子集和绝缘层32的子集而与存储器开口填充结构58和/或支撑柱结构20中的每一者横向间隔开。一般来讲，漏极选择层级隔离沟槽71可穿过牺牲材料层42的至少一个子集而形成在存储器开口填充结构58的相邻的一对行之间。
在图6C所示的示例性结构的第二构型中，漏极选择层级隔离沟槽71可具有相应矩形水平横截面形状。存储器开口填充结构58的侧壁可或可不物理地暴露于漏极选择层级隔离沟槽71，取决于漏极选择层级隔离沟槽71的宽度和存储器开口填充结构58的布局。
在第一构型和第二构型中，漏极选择层级隔离沟槽71中的每一者可沿第二水平方向hd2具有在沿第一水平方向hd1平移下不变的均匀宽度。换句话讲，沿第二水平方向hd2测量的每个漏极选择层级隔离沟槽71的一对纵向侧壁之间的距离可以是相同的，而与测量位置无关。漏极选择层级隔离沟槽71的一对纵向侧壁之间的距离大于位于漏极选择层级处的牺牲材料层42中的任一者的高度。每个漏极选择层级隔离沟槽71的两个纵向侧壁界定一对竖直平面，该一对竖直平面以均匀间隔彼此横向间隔开。
参考图7，可通过对绝缘帽盖层70和绝缘层32的材料选择性地移除暴露于漏极选择层级隔离沟槽71或暴露于漏极选择层级背侧沟槽171的牺牲材料层42的漏极选择层级子集的材料来形成漏极选择层级背侧凹陷部343。可采用各向同性蚀刻工艺将相对于绝缘帽盖层70和绝缘层32的材料选择性地蚀刻牺牲材料层42的子集的材料的蚀刻剂引入漏极选择层级隔离沟槽71中以及引入漏极选择层级背侧沟槽171中。各向同性蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入漏极选择层级隔离沟槽71中以及引入漏极选择层级背侧沟槽171中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当漏极选择层级背侧凹陷部343存在于先前由位于漏极选择层级处的牺牲材料层42的漏极选择层级子集占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器开口填充结构58提供结构支撑。存储器开口填充结构58的圆柱形侧壁段和支撑柱结构20的圆柱形侧壁段可物理地暴露于每个漏极选择层级背侧凹陷部343。
参考图8，漏极选择层级背侧阻挡介电层(未示出)可任选地沉积在绝缘帽盖层70和绝缘层32的物理暴露表面上。漏极选择层级阻挡介电层包括至少一种介电材料，诸如氧化硅和/或介电金属氧化物。漏极选择层级阻挡介电层(如果存在)的厚度可在1nm至6nm的范围内，但是也可采用更小和更大的厚度。
至少一种导电材料沉积在漏极选择层级背侧凹陷部343中、漏极选择层级隔离沟槽71和漏极选择层级背侧沟槽171的侧壁上、和牺牲平面化停止层373的顶表面上方。至少一种导电材料可包括例如包含金属阻挡材料(诸如TiN、TaN、MoN或WN)的漏极选择层级金属阻挡衬垫和包含诸如W、Co、Ru、Mo等的金属的漏极选择层级金属填充材料。至少一种导电材料可通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。
可通过对绝缘帽盖层70和绝缘层32的材料选择性地执行各向异性蚀刻工艺来移除存在于绝缘帽盖层70上方、漏极选择层级隔离沟槽71中或漏极选择层级背侧沟槽171中的至少一种导电材料的部分。位于漏极选择层级背侧凹陷部343内的至少一种导电材料的剩余部分构成漏极选择层级导电层(即，漏极侧选择栅极电极)346。位于漏极选择层级处的牺牲材料层42的至少一个子集中的每一者用至少一个漏极选择层级导电层346替换。至少一个漏极选择层级导电层346中的每一者包括由漏极选择层级隔离沟槽71与漏极选择层级背侧沟槽171的组合横向间隔开的多个离散段。
参考图9A至图9C，可在漏极选择层级隔离沟槽71和漏极选择层级背侧沟槽171中沉积介电填充材料，诸如氧化硅。可通过平面化工艺从包括绝缘帽盖层70的顶表面的水平平面上方移除介电填充材料的多余部分，该平面化工艺可采用化学机械抛光(CMP)工艺或凹陷蚀刻工艺。填充漏极选择层级隔离沟槽71的介电填充材料的剩余部分包括漏极选择层级隔离结构72。填充漏极选择层级背侧沟槽171的介电填充材料的剩余部分包括漏极选择层级背侧沟槽结构172。漏极选择层级隔离结构72直接形成在至少一个漏极选择层级导电层346的侧壁上。每个漏极选择层级隔离结构72可形成在漏极选择层级隔离沟槽71的体积内。
在图9B中示出其自顶向下视图的示例性结构的第一构型中，至少一个漏极选择层级隔离结构72中的每一者包括沿第二水平方向hd2的横向摆动的周期性重复。在一个实施方案中，存储器开口填充结构58包括沿第一水平方向hd1以第一节距布置的多行存储器开口填充结构58，并且横向摆动的周期性重复沿第一水平方向hd1具有第一节距的周期性。
在图9C中示出其自顶向下视图的示例性结构的第二构型中，至少一个漏极选择层级隔离结构72中的每一者可具有一对纵向侧壁，该一对纵向侧壁彼此平行并且沿第一水平方向hd1横向延伸。
虽然采用其中两个或两个以上漏极选择层级隔离结构72形成在用于随后形成相邻的一对背侧沟槽的区域之间的实施方案来描述本公开，但在单个漏极选择层级隔离结构72形成在用于随后形成相邻的一对背侧沟槽的区域之间的情况下，可在省略图7和图8的处理步骤的同时实践本发明的实施方案。换句话讲，在单个漏极选择层级隔离结构72形成在用于随后形成相邻的一对背侧沟槽的区域之间的情况下，可省略用漏极选择层级导电层346替换位于漏极选择层级处的牺牲材料层42的子集。在该另选的实施方案中，所有牺牲材料层42可随后在形成穿过交替堆叠(32,42)的背侧沟槽之后用导电层替换。在这种情况下，可省略在图6A至图6C的处理步骤处的漏极选择层级背侧沟槽171的形成。因此，可省略漏极选择层级背侧沟槽填充结构172的形成。
一般来讲，包含介电材料的至少一个漏极选择层级隔离结构72可穿过包括交替堆叠(32,42)内的最顶部间隔物材料层的至少一个间隔物材料层而形成。在其中省略图7和图8的处理步骤并且省略在图6A至图6C的处理步骤处的漏极选择层级背侧沟槽171的形成的另选的实施方案中，至少一个间隔物材料层可以是至少一个牺牲材料层42。在图6A至图6C、图7、图8和图9A至图9C中所描述的实施方案中，包含介电材料的至少一个漏极选择层级隔离结构72可穿过至少一个导电层(即，至少一个漏极选择层级导电层346)而形成，该至少一个导电层包括绝缘层32与间隔物材料层的交替堆叠内的最顶部导电层，该间隔物材料层包括剩余牺牲材料层42和漏极选择层级导电层346。
存储器开口49的周期性二维阵列的相邻对通过相应漏极选择层级隔离结构72沿第二水平方向hd2横向间隔开，该漏极选择层级隔离结构竖直延伸穿过绝缘层32与间隔物材料层的交替堆叠内的至少一个间隔物材料层(在另选的实施方案中，其可为包括最顶部导电层的至少一个导电层，或包括最顶部牺牲材料层42的至少一个牺牲材料层42)。在示例性结构的第一构型中，相应漏极选择层级隔离结构72沿第一水平方向hd1横向延伸，其中横向摆动沿第二水平方向hd2，并且横向摆动具有与列间节距pc的两倍相同的周期性。在第二构型中，相应漏极选择层级隔离结构72沿第一水平方向hd1横向延伸，具有平行于第一水平方向hd1的直的纵向侧壁。在图9B和图9C所示的实施方案中，存储器开口49的每个列Ci在一对相邻的漏极选择层级隔离结构72之间具有三个存储器开口49。
参考图10A至图10D，接触层级介电层73可以形成在绝缘层32与牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加在接触层级介电层73上，并且被光刻地图案化以在存储器开口填充结构58的集群之间的区域中形成开口。在漏极选择层级背侧沟槽填充结构172存在于示例性结构中的情况下，光致抗蚀剂层中的开口的图案可与漏极选择层级背侧沟槽填充结构172的图案相同。一般来讲，在其中不存在存储器开口填充结构58的相应区域中，光致抗蚀剂层中的开口形成在存储器开口填充结构58的二维周期性阵列簇之间。
光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。
在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向地延伸，并且可以沿第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可被布置成沿第一水平方向hd1延伸的行和沿第二水平方向hd2延伸的列Ci。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸并且沿或不沿第二水平方向hd1横向摆动。每个背侧沟槽79可具有沿纵向方向(即，沿第一水平方向hd1)不变的均匀宽度，并且可没有横向摆动。
存储器开口填充结构58的二维周期性阵列可位于相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者相邻的一对漏极选择层级隔离结构72之间。存储器开口填充结构58的每个二维周期性阵列可包括沿第一水平方向hd1横向间隔开的存储器开口填充结构58的多个列Ci。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。一般来讲，可以穿过接触层级介电层73和交替堆叠(32,42，任选地346)形成沿第一水平方向hd1横向延伸的背侧沟槽79。图9A至图9C的处理步骤的交替堆叠(32,42，任选地346)通过背侧沟槽79被分成沿第二水平方向hd2横向间隔开的多个交替堆叠(32,42，任选地346)。形成层堆叠(32,42，任选地346,70,73)，该层堆叠中的每个层堆叠包括接触层级介电层73的相应经图案化部分和交替堆叠(32,42，任选地346)的相应经图案化部分，如在图9A至图9C的处理步骤处所形成并且通过背侧沟槽79彼此横向间隔开。
第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9,10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9,10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。
参考图11A和图11B，可例如采用蚀刻工艺将蚀刻剂引入背侧腔79’中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。在存在漏极选择层级导电层346的情况下，蚀刻剂对漏极选择层级导电层346的材料选择性地蚀刻牺牲材料层42的第二材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料、漏极选择层级导电层346(如果存在)的材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。通常，可以通过移除对于绝缘层32(其为如图3的处理步骤处形成的绝缘层32的图案化部分)具有选择性的牺牲材料层42(其为如图3的处理步骤处形成的牺牲材料层的图案化部分)来形成背侧凹陷部43。
参考图12A，可通过将半导体材料热转换和/或等离子体转换成介电材料来将可选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图12B，可选地，可形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图12C，可以通过穿过背侧沟槽79将至少一种反应物气体提供到背侧凹陷部43中而在背侧凹陷部43中沉积至少一种导电材料。金属阻挡层46A可被沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、MoN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或它们的堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧沟槽79的侧壁上以及在接触层级介电层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
由于存储器开口填充结构58在垂直于背侧沟槽79的方向上按列布置，在存储器开口填充结构58的列之间存在沿第二水平方向hd2的直线路径。因此，可以更容易地用金属填充材料层46B和金属阻挡层46A填充背侧凹陷部43，因为金属前体可从背面沟槽79穿过背侧凹陷部43以直线路径流动。
多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触层级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参考图13A至图13D，连续的导电材料层46L的沉积的金属材料通过执行蚀刻连续导电材料层46L的至少一种导电材料的各向同性蚀刻工艺而从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79’存在于每个背侧沟槽79内。每个背侧腔体79’可沿第一水平方向hd1连续延伸。
参考图14，可通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触层级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。
源极区61的顶表面可物理地暴露在每个背侧沟槽79的底部处。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59,11,60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔体79’内。每个接触通孔结构76可以填充相应腔体79’。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或它们的堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、它们的合金或它们的堆叠。
可以将上覆于交替堆叠(32,46)的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触相应源极区61的顶表面。如果采用背侧阻挡介电层44，则每个背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
通常，可以在形成绝缘间隔物74之后通过在背侧沟槽79的未填充有绝缘间隔物74的体积中沉积和平面化至少一种导电材料而在所述背侧沟槽79中的每个背侧沟槽内形成背侧接触通孔结构76。绝缘间隔物74和背侧接触通孔结构76的每个连续组合填充相应背侧沟槽79，并且在本文中被称为背侧沟槽填充结构(74,76)。在一个实施方案中，绝缘层32与导电层(46，任选地346)的交替堆叠(或每个交替堆叠)接触：第一背侧沟槽填充结构(74,76)，其沿第一水平方向hd1横向延伸并且接触交替堆叠内的每个层的第一侧壁；和第二背侧沟槽填充结构(74,76)，其沿第一水平方向hd1横向延伸并且接触交替堆叠内的每个层的第二侧壁。在一个实施方案中，第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)中的每一者包括：绝缘间隔物74，其接触交替堆叠(32,46，任选地346)；和背侧接触通孔结构76，其由绝缘间隔物74横向围绕并且接触嵌入衬底(9,10)内的相应源极区61。
另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可以省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可以接触半导体沟道60的下部部分的一侧。
参考图15A至图15D，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可以穿过接触层级介电层73并穿过后向阶梯式介电材料部分65形成在导电层(46,346)上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
一般来讲，包括掺杂半导体区(诸如漏极区63)的二维阵列的半导体器件阵列可形成在衬底(9,10)上。在一个实施方案中，半导体器件阵列包括三维存储器阵列，该三维存储器阵列包括：位于衬底(9,10)上方的绝缘层32与导电层(46,346)的交替堆叠；竖直延伸穿过交替堆叠(32,46)的存储器开口49的二维阵列；以及存储器开口填充结构58的二维阵列，其位于存储器开口49的二维阵列内且包括相应竖直半导体沟道60及存储器元件的相应竖直堆叠(诸如位于导电层46的级处的存储器材料层54的部分)。掺杂半导体材料区(诸如漏极区63)邻接竖直半导体沟道60中的相应一者的顶端。
参考图16A至图16C，连接级介电层90可形成在接触级介电层73上方，该连接级介电层嵌入接触通孔结构(诸如接触漏极区63的漏极接触通孔结构88)。连接层级介电层90是基本上由至少一种介电材料组成的连接层级材料层。连接层级介电层90可以包括互连层级介电材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃，或者可以包括随后被移除的牺牲材料(诸如半导体材料或碳基材料)。连接层级介电层90的厚度可以在100nm至1,000nm诸如200nm至500nm的范围内，但是也可以采用更小和更大的厚度。
通过在连接层级介电层90上沉积和光刻图案化光致抗蚀剂层，并且采用各向异性蚀刻工艺通过连接层级介电层90转印光致抗蚀剂层中的开口的图案，可以通过连接层级介电层90形成连接通孔腔体。随后可以例如通过灰化移除光致抗蚀剂层。
可在连接通孔腔体中沉积至少一种导电材料，并且可通过平面化工艺从包括连接级介电层的顶表面的水平平面上方移除至少一种导电材料的多余部分，该平面化工艺可包括化学机械平面化工艺和/或凹陷蚀刻工艺。位于连接通孔腔体中的相应一者内的至少一种导电材料的每个剩余部分均包括连接层级通孔结构(98,96,9P)。连接级通孔结构(98,96,9P)可包括接触漏极接触通孔结构88中的相应一个漏极接触通孔结构的顶表面的漏极连接通孔结构98、接触字线接触通孔结构86中的相应一个字线接触通孔结构的顶表面的字线连接通孔结构96、接触背侧接触通孔结构76的源极连接通孔结构91以及接触外围器件接触通孔结构8P中的相应一个外围器件接触通孔结构的顶表面的外围区连接通孔结构9P。
一般来讲，连接层级材料层(诸如连接层级介电层90)和嵌入在连接层级材料层90中的连接通孔结构(诸如漏极连接通孔结构98)的二维阵列的组合可以形成在半导体器件阵列上方。连接通孔结构的二维阵列内的每个连接通孔结构(诸如漏极连接通孔结构98)覆盖并电连接到掺杂半导体材料区(诸如漏极区63)中的相应一者。
在一个实施方案中，漏极接触通孔结构88可以穿过接触层级介电层73形成在漏极区63的顶表面上，并且漏极连接通孔结构98可以形成在漏极接触通孔结构88的顶表面上。在一个实施方案中，漏极连接通孔结构98可以沿垂直于背侧沟槽79的纵向方向的第二水平方向hd2横向伸长。例如，漏极连接通孔结构98可沿位线方向(即，第二水平方向)hd2横向伸长，该第二水平方向是随后要形成的位线的纵向方向。如下文将讨论的，沿随后要形成的位线的纵向方向伸长漏极连接通孔结构98可松弛(即，加宽)位线的节距，即，位线沿字线方向hd1的周期性，而不减小器件密度。这改善了位线形成的工艺裕度并且改善了位线的RC延迟。
根据本发明的一个方面，位于存储器开口填充结构58的同一列内的每个漏极连接通孔结构98可彼此横向偏移，如图16B和图16C所示。在一个实施方案中，存储器开口填充结构58的每个列可包括N个存储器开口填充结构(并且因此，N个漏极区63)，并且上覆于存储器开口填充结构58的列的N个漏极连接通孔结构98可沿第一水平方向hd1彼此横向偏移单位横向偏移距离的倍数，该单位横向偏移距离等于列间节距pc除以N。N为选自2、3、4、5和6的整数。
在图16B和图16C所示的一个实施方案中，N＝3，并且每个列中的三个漏极连接通孔结构98接触相应下层漏极接触通孔结构88的左侧、中心和右侧水平部分。例如，每个列中的中间漏极连接通孔结构98可接触相应下层漏极接触通孔结构88的中心，而每个列中的第一端部和第二端部漏极连接通孔结构98接触相应下层漏极接触通孔结构88的相应左部分和右部分。
如上文所讨论的，存储器开口填充结构58的列的相邻对可沿第二水平方向hd2横向偏移最近邻节距pn的一半，即，pn/2。上覆于存储器开口填充结构58的相邻的一对列的N个漏极连接通孔结构98的相邻集合可沿第二水平方向hd2彼此横向偏移最近邻节距pn的一半。在这种情况下，包括漏极连接通孔结构98的单位集合的一维周期性重复的周期性结构可具有沿第一水平方向hd1并与列间节距pc的两倍(即，2pc)相同的周期性。因此，包括漏极连接通孔结构98的一维周期性重复的周期性结构内的漏极连接通孔结构98的单位集合具有列间节距pc的两倍的宽度，并且具有至少是最近邻节距pn的N倍的沿第二水平方向hd2的长度。在漏极连接通孔结构98的一维周期性重复内重复的漏极连接通孔结构98的单位集合在本文中被称为连接层级单位单元CLUC。连接层级单位单元CLUC具有存储器层级单位单元MLUC的尺寸的至少N倍的尺寸。
参见图17A至图17C，位线层级介电层110可形成在连接层级介电层90上方。线沟槽可穿过位线层级介电层110而形成，并且可填充有至少一种金属材料。至少一种金属材料可包括任选的金属阻挡衬垫材料(诸如TiN、TaN和/或WN)和金属填充材料(诸如铜、钨、钼、钴、钌以及它们的组合或合金)。可从包括位线层级介电层110的顶表面的水平平面上方移除该至少一种金属材料的多余部分。至少一种金属材料的剩余图案化部分包括形成在存储器阵列区100中的位线118以及形成在接触区300和外围器件区200中的附加通孔层级金属互连结构(111,115,11P)。附加通孔层级金属互连结构(111,115,11P)可包括例如与字线连接通孔结构96接触的字线连接线结构115、与源极连接通孔结构91接触的源极连接线结构111、以及与外围区连接通孔结构9P接触的外围连接线结构11P。
在一个实施方案中，位线118可在连接级介电层90上方形成为位线118的一维周期性阵列。可形成位线118的一维阵列，使得位线118中的每个位线接触漏极连接通孔结构98的相应子集的顶表面。在一个实施方案中，位线118可沿第一水平方向(即，字线方向)hd1横向间隔开，并且可沿垂直于第一水平方向hd1的第二水平方向hd2横向延伸。
一般来讲，位线118可形成在交替堆叠(32,46，任选地346)以及存储器开口填充结构58的二维阵列上方。位线118沿第二水平方向hd2横向延伸，并且位线118中的每一者电连接到漏极区63的相应子集。位线118中的每一者可形成在漏极连接通孔结构98的相应子集上。
在一个实施方案中，漏极接触通孔结构88可接触漏极区63中的相应一者的顶表面，并且漏极连接通孔结构98可接触漏极接触通孔结构88中的相应一者的顶表面。位线118中的每一者可接触漏极连接通孔结构98的相应子集。在一个实施方案中，漏极接触通孔结构88可具有与存储器开口49相同的二维周期性。在这种情况下，漏极接触通孔结构88的每个二维阵列内的重复单位可具有与存储器开口49的下层二维阵列中的重复单位相同的尺寸。换句话讲，漏极接触通孔结构88的每个二维阵列内的重复单位可具有与存储器层级单位单元MLUC的面积相同的面积，存储器层级单位单元MLUC是存储器开口49的每个周期性二维阵列内的二维重复单位。因此，漏极接触通孔结构88的每个二维阵列内的重复单位可具有两个列间节距pc乘以最近邻节距pn的乘积的面积。
在一个实施方案中，接触存储器开口49的周期性二维阵列内的漏极区63的所有漏极连接通孔结构88的集合可被布置为包括漏极连接通孔结构98的单位集合的一维周期性重复的周期性结构。存储器开口填充结构58的二维周期性阵列可位于选自漏极选择层级隔离结构72和背侧沟槽填充结构(74,76)的相邻的一对结构之间。
在存储器开口填充结构58的每个列包括N个存储器开口填充结构58的情况下，位线节距pb(即，位线118沿第一水平方向hd1的节距)可为列间节距pc除以N，即，pc/N。一般来讲，漏极连接通孔结构98的单位集合内(连接层级单位单元CLUC内)的每个漏极连接通孔结构98沿第一水平方向hd1和沿第二水平方向hd2从单位集合内的所有其他漏极连接通孔结构98横向偏移。沿第一水平方向hd1的横向偏移距离是列间节距pc除以N的整数倍。沿第二水平方向hd2的横向偏移距离是上覆于存储器开口填充结构58的相同列的漏极连接通孔结构98的每个子集是最近邻节距pn的整数倍。例如，如果N＝3，则三个位线118可越过每个漏极接触通孔结构88个每个下伏存储器开口填充结构58。然而，三个位线118中仅一者经由相应漏极连接通孔结构98电连接到漏极接触通孔结构88和下伏存储器开口填充结构58。
图17B和图17C中示出的存储器开口49、漏极连接通孔结构98和位线118的布局提供了沿第一水平方向hd1的松弛位线节距pb。这改善了位线的工艺裕度和RC延迟。本发明的实施方案的存储器开口49、漏极连接通孔结构98和位线118的布局不同于采用沿垂直于位线的纵向方向的方向横向延伸的存储器开口49的行的现有技术布局。
参考所有附图并且根据本公开的各种实施方案，三维存储器器件包括：位于衬底(9,10)上方的绝缘层32与导电层(46，任选地346)的交替堆叠；竖直延伸穿过交替堆叠(32,46,346)的存储器开口49的多个周期性二维阵列，其中存储器开口49的每个周期性二维阵列包括存储器开口49的多个列Ci，其中存储器开口49的相邻列Ci沿第一水平方向hd1以列间节距pc横向间隔开，其中存储器开口的每个列内的存储器开口沿第二水平方向以大于列间节距pc的最近邻节距pn横向间隔开，并且存储器开口49的每个相邻列沿第二水平方向hd2横向偏移最近邻节距pn的一半；存储器开口填充结构58的多个周期性二维阵列，其中存储器开口填充结构58中的每一者位于存储器开口49的周期性二维阵列内的相应存储器开口49内并且包括相应竖直半导体沟道60、存储器元件的相应竖直堆叠和相应漏极区63；和上覆于交替堆叠(32,46,346)以及存储器开口填充结构58的二维阵列并且沿第二水平方向hd2横向延伸的位线118，其中位线118中的每一者电连接到漏极区63的相应子集。
在一个实施方案中，存储器开口49的多个周期性二维阵列的存储器开口49的每个周期性二维阵列具有：沿第一水平方向hd1的第一周期性，其是列间节距pc的两倍；和沿第二水平方向hd2的第二周期性，其与最近邻节距pn相同。在一个实施方案中，第一周期性在第二周期性的1.4倍至第二周期性的2.0倍的范围内。
在一个实施方案中，存储器开口49的多个列内的存储器开口49的每个列Ci由N个存储器开口49的相应集合组成；并且在平面图(诸如沿垂直于衬底(9,10)的顶表面的方向的自顶向下视图)中，存储器开口49的多个列内的存储器开口49中的每一者具有与位线118的N个上覆位线118的相应集合的面积重叠，其中N为选自2、3、4、5或6的整数。在一个实施方案中，N＝3，并且在平面图中，存储器开口49的多个列Ci内的存储器开口49中的每一者与除位线118的N个上覆位线118的相应集合之外的任何位线118不具有任何面积重叠。
在一个实施方案中，存储器开口49的周期性二维阵列中的存储器开口49的周期性二维阵列的相邻对沿第二水平方向hd2由相应漏极选择层级隔离结构72横向间隔开，该相应漏极选择层级隔离结构竖直延伸穿过至少一个导电层(46或346)，该至少一个导电层包括交替堆叠(32,46,346)内的最顶部导电层(46或346)。
在一个实施方案中，相应漏极选择层级隔离结构72沿第一水平方向hd1横向延伸，其中横向摆动沿第二水平方向hd2；并且横向摆动具有与列间节距pc的两倍相同的周期性。另选地，相应漏极选择层级隔离结构72沿第一水平方向hd1横向延伸，具有平行于第一水平方向hd1的直的纵向侧壁。
在一个实施方案中，交替堆叠(32,46,346)接触：第一背侧沟槽填充结构(74,76)，其沿第一水平方向hd1横向延伸并且接触交替堆叠(32,46,346)内的每个层的第一侧壁；和第二背侧沟槽填充结构(74,76)，其沿第一水平方向hd1横向延伸并且接触交替堆叠(32,46,346)内的每个层的第二侧壁。在一个实施方案中，第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)中的每一者包括：绝缘间隔物74，其接触交替堆叠(32,46,346)；和背侧接触通孔结构76，其由绝缘间隔物74横向围绕并且接触嵌入衬底(9,10)内的相应源极区61。
在一个实施方案中，三维存储器器件包括：漏极接触通孔结构88，其接触漏极区63中的相应一者的顶表面；和漏极连接通孔结构98，其接触漏极接触通孔结构88中的相应一者的顶表面，其中位线118中的每一者接触漏极连接通孔结构98的相应子集。
在一个实施方案中，电连接到存储器开口49的多个周期性二维阵列的存储器开口49的周期性二维阵列内的漏极区63的所有漏极连接通孔结构98的集合被布置为包括漏极连接通孔结构98的单位集合(其可包括2N个漏极连接通孔结构98，N是存储器开口49的每个列Ci内的存储器开口49的数量)的一维周期性重复的周期性结构，其中周期性结构具有沿第一水平方向hd1的周期性，该周期性与列间节距pc的两倍相同。
在一个实施方案中，漏极连接通孔结构98的单位集合内的每个漏极连接通孔结构98沿第一水平方向hd1和沿第二水平方向hd2从单位集合内的所有其他漏极连接通孔结构98横向偏移。
在一个实施方案中，存储器开口49的多个列内的存储器开口49的每个列Ci由N个存储器开口49的相应集合组成；N为选自2、3、4、5或6的整数；并且漏极连接通孔结构98的单位集合内的每个漏极连接通孔结构98沿第一水平方向hd1从单位集合内的所有其他漏极连接通孔结构98横向偏移等于列间节距pc除以N的单位横向偏移距离的整数倍。
在一个实施方案中，N＝3；并且每个列Ci中的三个漏极连接通孔结构98接触漏极接触通孔结构88中的相应一者的相应左侧、中心或右侧水平部分。
在一个实施方案中，存储器开口填充结构58中的每一者具有沿位线方向hd2并且沿从位线方向倾斜45度的两个对角线方向的最近邻存储器开口填充结构58。然而，不存在沿垂直于位线方向hd2的字线方向hd1的最近邻存储器开口填充结构58。
参考所有附图并且根据本公开的各种实施方案，三维存储器器件包括：绝缘层32与包括字线46和漏极侧选择栅极电极346的导电层的交替堆叠；竖直延伸穿过交替堆叠的多个存储器开口填充结构58，其中多个存储器开口填充结构中的每一者包括相应竖直半导体沟道60、存储器元件54的相应竖直堆叠和相应漏极区63；和上覆于交替堆叠和多个存储器开口填充结构58并且沿位线方向hd2横向延伸的位线118。位线118中的每一者电连接到漏极区63的相应子集。存储器开口填充结构58中的每一者具有沿位线方向hd2并且沿从位线方向倾斜45度的两个对角线方向的最近邻存储器开口结构58。
在一个实施方案中，器件还包括：第一背侧沟槽填充结构(74,76)，其沿垂直于位线方向hd2的字线方向hd1横向延伸并且接触交替堆叠内的每个层的第一侧壁；第二背侧沟槽填充结构(74,76)，其沿字线方向hd1横向延伸并且接触交替堆叠内的每个层的第二侧壁；和漏极选择层级隔离结构72，其竖直延伸穿过漏极侧选择栅极电极346并且沿字线方向hd1横向延伸。存储器开口填充结构58被布置在沿位线方向hd2延伸的列Ci中。
在一个实施方案中，漏极接触通孔结构88接触漏极区63中的相应一者的顶表面，并且漏极连接通孔结构98接触漏极接触通孔结构88中的相应一者的顶表面，位线118中的每一者接触漏极连接通孔结构98的相应子集，存储器开口填充结构58的每个列由位于一对相邻的漏极选择层级隔离结构72之间的三个存储器开口填充结构组成，并且每个列Ci中的三个漏极连接通孔结构98接触漏极接触通孔结构88中的相应一者的相应左侧、中心或右侧水平部分。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由......组成”或词语“由......组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，所述三维存储器器件包括：
位于衬底上方的绝缘层与导电层的交替堆叠；
竖直延伸穿过所述交替堆叠的存储器开口的多个周期性二维阵列，其中存储器开口的每个周期性二维阵列包括存储器开口的多个列，其中存储器开口的相邻列沿第一水平方向以列间节距横向间隔开，其中存储器开口的每个列内的存储器开口沿第二水平方向以大于所述列间节距的最近邻节距横向间隔开，并且存储器开口的每个相邻列沿所述第二水平方向横向偏移所述最近邻节距的一半；
存储器开口填充结构的多个周期性二维阵列，其中所述存储器开口填充结构中的每个存储器开口填充结构位于所述存储器开口的周期性二维阵列内的相应存储器开口内并且包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；和
位线，所述位线上覆于所述交替堆叠和所述存储器开口填充结构的二维阵列并且沿所述第二水平方向横向延伸，其中所述位线中的每条位线电连接到所述漏极区的相应子集。
2.根据权利要求1所述的三维存储器器件，其中所述存储器开口的多个周期性二维阵列中的存储器开口的每个周期性二维阵列具有：
沿所述第一水平方向的第一周期性，所述第一周期性是所述列间节距的两倍；和
沿所述第二水平方向的第二周期性，所述第二周期性与所述最近邻节距相同。
3.根据权利要求2所述的三维存储器器件，其中所述第一周期性在所述第二周期性的1.4倍至所述第二周期性的2倍的范围内。
4.根据权利要求1所述的三维存储器器件，其中：
所述存储器开口的多个列内的存储器开口的每个列由N个存储器开口的相应集合组成；并且
在沿垂直于所述衬底的顶表面的方向的平面图中，所述存储器开口的多个列内的所述存储器开口中的每个存储器开口具有与所述位线中的N个上覆位线的相应集合的面积重叠，其中N为选自2、3、4、5或6的整数。
5.根据权利要求4所述的三维存储器器件，其中在所述平面图中，所述存储器开口的多个列内的所述存储器开口中的每个存储器开口与除所述位线中的所述N个上覆位线的相应集合之外的任何位线不具有任何面积重叠，并且其中N＝3。
6.根据权利要求1所述的三维存储器器件，其中所述存储器开口的周期性二维阵列中的存储器开口的周期性二维阵列的相邻对通过相应漏极选择层级隔离结构沿所述第二水平方向横向间隔开，所述相应漏极选择层级隔离结构竖直延伸穿过至少一个导电层，所述至少一个导电层包括所述交替堆叠内的最顶部导电层。
7.根据权利要求6所述的三维存储器器件，其中：
所述相应漏极选择层级隔离结构沿所述第一水平方向横向延伸并且沿所述第二水平方向横向摆动；并且
所述横向摆动具有与所述列间节距的两倍相同的周期性。
8.根据权利要求6所述的三维存储器器件，其中所述相应漏极选择层级隔离结构沿所述第一水平方向横向延伸，具有平行于所述第一水平方向的直的纵向侧壁。
9.根据权利要求6所述的三维存储器器件，其中所述交替堆叠接触：
第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿所述第一水平方向横向延伸并且接触所述交替堆叠内的每个层的第一侧壁；和
第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿所述第一水平方向横向延伸并且接触所述交替堆叠内的每个层的第二侧壁。
10.根据权利要求6所述的三维存储器器件，其中所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的每一者包括：
绝缘间隔物，所述绝缘间隔物接触所述交替堆叠；和
背侧接触通孔结构，所述背侧接触通孔结构由所述绝缘间隔物横向围绕并且接触嵌入所述衬底内的相应源极区。
11.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括：
漏极接触通孔结构，所述漏极接触通孔结构接触所述漏极区中的相应一个漏极区的顶表面；和
漏极连接通孔结构，所述漏极连接通孔结构接触所述漏极接触通孔结构中的相应一个漏极接触通孔结构的顶表面，
其中所述位线中的每条位线接触所述漏极连接通孔结构的相应子集。
12.根据权利要求11所述的三维存储器器件，其中电连接到所述存储器开口的多个周期性二维阵列中的存储器开口的周期性二维阵列内的所述漏极区的所有漏极连接通孔结构的集合被布置为包括漏极连接通孔结构的单位集合的一维周期性重复的周期性结构，其中所述周期性结构具有沿所述第一水平方向的周期性，所述周期性与所述列间节距的两倍相同。
13.根据权利要求12所述的三维存储器器件，其中所述漏极连接通孔结构的单位集合内的每个漏极连接通孔结构沿所述第一水平方向并且沿所述第二水平方向从所述单位集合内的所有其他漏极连接通孔结构横向偏移。
14.根据权利要求13所述的三维存储器器件，其中：
所述存储器开口的多个列内的存储器开口的每个列由N个存储器开口的相应集合组成；
N为选自2、3、4、5或6的整数；并且
所述漏极连接通孔结构的单位集合内的每个漏极连接通孔结构沿所述第一水平方向从所述单位集合内的所有其他漏极连接通孔结构横向偏移等于所述列间节距除以N的单位横向偏移距离的整数倍。
15.根据权利要求14所述的三维存储器器件，其中：
N＝3；并且
每个列中的三个漏极连接通孔结构接触所述漏极接触通孔结构中的相应一个漏极接触通孔结构的相应左侧、中心或右侧水平部分。
16.根据权利要求1所述的三维存储器器件，其中所述存储器开口填充结构中的每个存储器开口填充结构具有沿所述第二水平方向并且沿从所述第二水平方向倾斜45度的两个对角线方向的最近邻存储器开口结构。
17.一种三维存储器器件，所述三维存储器器件包括：
绝缘层与包括字线和漏极侧选择栅极电极的导电层的交替堆叠；
竖直延伸穿过所述交替堆叠的多个存储器开口填充结构，其中所述多个存储器开口填充结构中的每个存储器开口填充结构包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；和
位线，所述位线上覆于所述交替堆叠和所述多个存储器开口填充结构并且沿位线方向横向延伸，其中所述位线中的每条位线电连接到所述漏极区的相应子集，
其中所述存储器开口填充结构中的每个存储器开口填充结构具有沿所述位线方向并且沿从所述位线方向倾斜45度的两个对角线方向的最近邻存储器开口结构。
18.根据权利要求17所述的三维存储器器件，所述三维存储器器件还包括：
第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿垂直于所述位线方向的字线方向横向延伸，并且接触所述交替堆叠内的每个层的第一侧壁；
第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿所述字线方向横向延伸并且接触所述交替堆叠内的每个层的第二侧壁；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构竖直延伸穿过所述漏极侧选择栅极电极并且沿所述字线方向横向延伸，
其中所述存储器开口填充结构被布置在沿所述位线方向延伸的列中。
19.根据权利要求18所述的三维存储器器件，所述三维存储器器件还包括：
漏极接触通孔结构，所述漏极接触通孔结构接触所述漏极区中的相应一个漏极区的顶表面；和
漏极连接通孔结构，所述漏极连接通孔结构接触所述漏极接触通孔结构中的相应一个漏极接触通孔结构的顶表面，
其中：
所述位线中的每条位线接触所述漏极连接通孔结构的相应子集；
所述存储器开口填充结构的每个列由位于一对相邻的漏极选择层级隔离结构之间的三个存储器开口填充结构组成；并且
每个列中的三个漏极连接通孔结构接触所述漏极接触通孔结构中的相应一个漏极接触通孔结构的相应左侧、中心或右侧水平部分。
20.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
穿过所述交替堆叠形成存储器开口的多个周期性二维阵列，其中存储器开口的每个周期性二维阵列包括存储器开口的多个列，其中存储器开口的相邻列沿第一水平方向以列间节距横向间隔开，其中存储器开口的每个列内的存储器开口沿第二水平方向以大于所述列间节距的最近邻节距横向间隔开，并且存储器开口的每个相邻列沿所述第二水平方向横向偏移所述最近邻节距的一半；
在所述存储器开口的多个周期性二维阵列内形成存储器开口填充结构的多个周期性二维阵列，其中所述存储器开口填充结构的多个周期性二维阵列内的每个存储器开口填充结构包括相应竖直半导体沟道、存储器元件的相应竖直堆叠和相应漏极区；以及
在所述交替堆叠和所述存储器开口填充结构的二维阵列上方形成位线，其中所述位线沿所述第二水平方向横向延伸，并且其中所述位线中的每条位线电连接到所述漏极区的相应子集。
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