CN110832643B - 具有自对准多层级漏极选择栅极电极的三维存储器器件及其制造方法 - Google Patents

具有自对准多层级漏极选择栅极电极的三维存储器器件及其制造方法 Download PDF

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Abstract

本发明公开了一种通过绝缘层和牺牲材料层的交替堆叠形成的牺牲存储器开口填充结构。采用包括线性开口的光致抗蚀剂层和作为蚀刻掩模的一对牺牲存储器开口填充结构行的组合来形成延伸穿过漏极选择层级牺牲材料层的漏极选择层级隔离沟槽。牺牲间隔物形成在所述漏极选择层级隔离沟槽的侧壁上。漏极选择层级隔离介电结构形成在所述漏极选择层级隔离沟槽的剩余体积中。用存储器堆叠结构替换所述牺牲存储器开口填充结构。用导电材料替换所述牺牲材料层和所述牺牲间隔物以形成导电层和导电连接器间隔物。所述漏极选择层级隔离介电结构与所述存储器堆叠结构自对准，并将漏极选择层级导电层分开。

Description

具有自对准多层级漏极选择栅极电极的三维存储器器件及其 制造方法
相关申请
本申请要求于2017年9月14日提交的美国非临时申请序列号15/704,286的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及采用自对准多层级漏极选择层级栅极电极的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了三维存储器器件，其包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；以及存储器堆叠结构，该存储器堆叠结构延伸穿过该交替堆叠，其中每个存储器堆叠结构包括存储器膜以及接触该存储器膜的内侧壁的竖直半导体沟道。导电层中的两个或更多个最上层包括通过漏极选择层级隔离介电结构彼此横向间隔开的第一条带部分和第二条带部分，该漏极选择层级隔离介电结构包括一对非凹面侧壁部分和凹面侧壁部分的交替序列。
根据本公开的另一方面，三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠；延伸穿过该交替堆叠的存储器堆叠结构，其中每个存储器堆叠结构包括存储器膜以及接触该存储器膜的内侧壁的竖直半导体沟道；第一导电连接器间隔物，其连接到导电层中的两个或更多个最上层的每个第一条带部分；以及第二导电连接器间隔物，其连接到导电层中的该两个或更多个最上层的每个第二条带部分。第一导电连接器间隔物和第二导电连接器间隔物中的每一者均包括导电非凹面侧壁部分和导电凹面侧壁部分的交替序列。
根据本公开的另一方面，提供了形成三维存储器器件的方法，该方法包括以下步骤：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过牺牲材料层中的两个或更多个最上层形成漏极选择层级隔离沟槽；在漏极选择层级隔离沟槽的侧壁上形成牺牲间隔物；形成延伸穿过该交替堆叠的存储器堆叠结构，其中每个存储器堆叠结构包括存储器膜以及接触存储器膜的内侧壁的竖直半导体沟道；以及用导电材料部分替换牺牲材料层和牺牲材料。在一个实施方案中，导电层形成在牺牲材料层的体积内，并且导电连接器间隔物形成在牺牲间隔物的体积内。每一个导电连接器间隔物在导电层的两个或更多个最上层之间提供电连接。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的示例性结构的竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。
图5是根据本公开的实施方案的在形成基座沟道部分之后的示例性结构的竖直剖面图。
图6是根据本公开的实施方案的在形成牺牲半导体氧化物板、牺牲存储器开口填充结构和牺牲支撑开口填充结构之后的示例性结构的竖直剖视图。
图7A是根据本公开的实施方案的在应用和图案化光致抗蚀剂层之后的示例性结构的竖直剖面图。
图7B是图7A的示例性结构的俯视图。竖直平面A-A'是图7A的剖面的平面。
图8A是根据本公开的实施方案的在形成漏极选择层隔离沟槽之后的示例性结构的竖直剖面图。
图8B是图8A的示例性结构的俯视图。竖直平面A-A'是图8A的剖面的平面。
图9是根据本公开的实施方案的在形成牺牲间隔物材料层之后的示例性结构的竖直剖面图。
图10A是根据本公开的实施方案的在形成牺牲间隔物之后的示例性结构的竖直剖面图。
图10B是图10A的示例性结构的俯视图。竖直平面A-A'是图10A的剖面的平面。
图11是根据本公开的实施方案的在通过移除牺牲间隔物的纵向端部部分而将牺牲间隔物分开之后的示例性结构的俯视图。
图12A是根据本公开的实施方案的在形成漏极选择层隔离介电结构之后的示例性结构的竖直剖面图。
图12B是图12A的示例性结构的俯视图。竖直平面A-A'是图12A的剖面的平面。
图13A至图13H是根据本公开的实施方案的在形成存储器堆叠结构期间存储器开口的顺序竖直剖面图。
图14是根据本公开的实施方案的在形成存储器堆叠结构之后的示例性结构的竖直剖面图。
图15A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。
图15B是图15A的示例性结构的俯视图。竖直平面A-A'是图15A的竖直剖面图的平面。
图16是根据本公开的实施方案的在通过相对于绝缘层移除牺牲材料层而形成背侧凹陷部之后的示例性结构的竖直剖面图。
图17A至图17D是根据本公开的实施方案的在形成背侧凹陷部和形成导电层之间的示例性结构在背侧沟槽和存储器开口之间的区域的顺序竖直剖面图。
图18A是图17D的处理步骤处的示例性结构的竖直剖面图。
图18B是沿图18A中的水平平面B-B'截取的示例性结构的区域的水平剖面图。
图18C是沿图18A中的水平平面C-C'截取的示例性结构的区域的水平剖面图。
图19是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的竖直剖面图。
图20A是根据本公开的实施方案的在每个背侧沟槽内形成绝缘间隔物和背侧接触结构之后的示例性结构的竖直剖面图。
图20B是图20A的示例性结构在背侧沟槽和存储器开口之间的区域的竖直剖面图。
图21A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的竖直剖面图。
图21B是图21A的示例性结构的俯视图。竖直平面A-A'是图21A的竖直剖面图的平面。
具体实施方式
如上文所讨论的，本公开涉及采用自对准多层级漏极选择层级栅极电极的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(150,152,154,158)，所述栅极结构中的每一个可以包括栅极电介质150、栅极电极(152,154)和栅极帽盖电介质158。栅极电极(152,154)可以包括第一栅极电极部分152和第二栅极电极部分154的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在至少一个栅极结构(150,152,154,158)周围形成至少一个栅极间隔物156。有源区130可以例如通过引入采用至少一个栅极结构(150,152,154,158)作为掩模结构的电掺杂剂来形成在衬底半导体层9的上部部分中。根据需要可以采用附加掩模。有源区130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫161和第二介电衬垫162。第一介电衬垫161和第二介电衬垫162中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层170。在一个实施方案中，平面化介电层170的平面化顶表面可以与介电衬垫(161,162)的顶表面共面。随后，可以从某个区域移除平面化介电层170和介电衬垫(161,162)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10可以通过沉积单晶半导体材料(例如通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分可以例如通过化学机械平面化(CMP)移除。在这种情况下，半导体材料层10可以具有与平面化介电层170的顶表面共面的顶表面。半导体材料层10可以掺杂有第一导电类型的电掺杂剂，所述掺杂剂可以是p型或n型。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的器件区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，阶梯式腔体可在定位在存储器阵列区100和外围器件区200之间的接触区300内形成，该外围区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔体之后，交替堆叠(32,42)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过图案化交替堆叠(32,42)来形成平台区域。在交替堆叠(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32，42)内的任何覆盖牺牲材料层42横向延伸得远。平台区域包括交替堆叠(32,42)的阶梯式表面，该阶梯式表面从交替堆叠(32,42)内的最底层持续延伸至交替堆叠(32,42)内的最顶层。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100上方的第一组开口和形成在接触区域300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区域300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可从交替堆叠(32,42)的顶表面至少延伸到包括衬底(9,10)的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可以从半导体材料层10的未加工顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
在一个实施方案中，存储器开口49可以形成为二维周期性阵列，使得每个二维周期性阵列均包括沿第一水平方向hd1延伸的行，并且具有沿可垂直于第一水平方向hd1的第二水平方向hd2的均一行间间距p。在一个实施方案中，可以形成多个二维周期性阵列，使得每个二维周期性阵列形成为沿着第二水平方向与相邻二维周期性阵列横向间隔开的集群。每个二维周期性阵列可以包括沿着第一水平方向hd1延伸的相应行，并且沿着第二水平方向hd2具有均一行间间距p。
参考图5，可以例如通过选择性半导体材料沉积工艺在每个存储器开口49和每个支撑开口19的底部部分处形成任选的基座沟道部分11。该选择性半导体材料沉积工艺使半导体材料从物理暴露的半导体表面生长，并且不使半导体材料从介电表面生长。基座沟道部分11可为单晶或多晶。在半导体材料层10包括单晶半导体材料的情况下，每个基座沟道部分11可以包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。
在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面下方的最底部牺牲材料层42，可随后形成至少一个源极选择栅极电极。每个基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。腔体存在于每个基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，每个基座沟道部分11可包括单晶硅。在一个实施方案中，每个基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则每个基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图6，可通过氧化基座沟道部分11的表面部分来形成牺牲半导体氧化物板113。可通过将牺牲材料分别沉积在存储器开口49和支撑开口19的剩余体积中来形成牺牲存储器开口填充结构31和牺牲支撑开口填充结构131。可从包括绝缘帽盖层70的顶表面的水平平面上方移除牺牲材料的多余部分。牺牲存储器开口填充结构31和牺牲支撑开口填充结构131包括可以对绝缘层32、牺牲材料层42、绝缘帽盖层70和后向阶梯式介电材料部分65的材料具有选择性的方式移除的牺牲材料。在非限制性例示性示例中，绝缘层32、绝缘帽盖层70和后向阶梯式介电材料部分65可包括氧化硅，牺牲材料层42可包括氮化硅，并且牺牲存储器开口填充结构31和牺牲支撑开口填充结构131可包括非晶硅、多晶硅、硅锗合金、非晶碳、类金刚石碳(DLC)或含硅聚合物。
参考图7A和图7B，光致抗蚀剂层147可施加在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可进行光刻图案化以形成开口，诸如穿过其中的线性开口148。如本文所用，“线性开口”是指具有由彼此平行的一对纵向边缘限定的线形形状的开口。因此，每个线性开口148沿线性开口的纵向方向可具有恒定的均匀宽度。在一个实施方案中，穿过光致抗蚀剂层147的线性开口148可包括矩形开口。光致抗蚀剂层147围绕每个线性开口的纵向侧壁覆盖在相应行的牺牲存储器开口填充结构31上面，该行牺牲存储器开口填充结构为部分暴露在光致抗蚀剂层147中的线性开口下面的两个相邻行的存储器开口填充结构31中的一行存储器开口填充结构。在一个实施方案中，线性开口148不延伸到接触区域300或外围器件区域200中。
可选择穿过光致抗蚀剂层147的线性开口的形状，使得随后将形成的线性开口或背侧沟槽设置在相邻的存储器开口子块之间。如本文所用，“子块”是指由公共漏极选择栅极电极激活的存储器堆叠结构的最小单元组，或其中随后形成由公共漏极选择栅极电极激活的存储器堆叠结构的相应最小单元组的存储器开口的最小单元组。如本文所用，“块”是指位于一对相邻的背侧沟槽(随后将形成)的一组存储器堆叠结构，或其中随后将形成位于一对相邻的背侧沟槽之间的一组存储器堆叠结构的一组存储器开口。位于相同块中的所有存储器堆叠结构可由给定器件层级中的相同字线围绕(例如，同一组竖直间隔开的字线可围绕给定块中的每个存储器堆叠结构)。
在一个实施方案中，可选择穿过光致抗蚀剂层147的线性开口148的形状，使得线性开口的每个纵向边缘在一对相邻行的牺牲存储器开口填充结构31中的相应行的牺牲存储器开口填充结构上方延伸。例如，一对相邻行的牺牲存储器开口填充结构31可包括沿第一水平方向hd1布置的第一行牺牲存储器开口填充结构31以及沿第一水平方向hd1布置并且沿第二水平方向hd2横向间隔开的第二行牺牲存储器开口填充结构31。在一个实施方案中，牺牲存储器开口填充结构31的位置可沿第一水平方向hd1横向偏移牺牲存储器开口填充结构31沿第一水平方向hd1在第一行和第二行之间的间距的一半。因此，光致抗蚀剂层147的第一竖直侧壁可接触第一行牺牲存储器开口填充结构31并在该第一行牺牲存储器开口填充结构上方横向延伸，并且光致抗蚀剂层147的第二竖直侧壁可接触第二行牺牲存储器开口填充结构31并在该第二行牺牲存储器开口填充结构上方横向延伸。每个牺牲存储器开口填充结构31的物理暴露的顶表面部分相对于相应牺牲存储器开口填充结构31的顶表面的总面积的百分比可在20％至80％诸如40％至60％的范围内。
参考图8A和图8B，可执行各向异性蚀刻工艺以形成漏极选择层级隔离沟槽119，该各向异性蚀刻工艺蚀刻绝缘帽盖层70、绝缘层32和牺牲材料层42的材料，并对牺牲存储器开口填充结构31的材料具有选择性。光致抗蚀剂层147和牺牲存储器开口填充结构31共同用作蚀刻掩模，以形成漏极选择层级隔离沟槽119。漏极选择层级隔离沟槽119的区域与光致抗蚀剂层147中的线性开口148的区域的交汇和牺牲存储器开口填充结构31的区域的互补对应。穿过随后将形成漏极选择栅极电极的每个层级形成漏极选择层级隔离沟槽119。如本文所用，漏极选择栅极电极是指通过将偏置电压施加到竖直场效应晶体管的漏极附近的半导体沟道的区域来激活存储器堆叠结构的子集的电极。漏极选择层级隔离沟槽119穿过绝缘帽盖层70、穿过牺牲材料层42中的两个或更多个最上层并且穿过任何一个或多个居间绝缘层32来形成，但优选地不显著蚀刻牺牲存储器开口填充结构31。
在一个实施方案中，每个漏极选择层级隔离沟槽119可竖直延伸穿过两个最顶部牺牲材料层42以及它们之间的绝缘层32。在另一个实施方案中，每个漏极选择层级隔离沟槽119可竖直延伸穿过三个最顶部牺牲材料层42以及它们之间的两个绝缘层32。在另一个实施方案中，每个漏极选择层级隔离沟槽119可竖直延伸穿过四个最顶部牺牲材料层42以及它们之间的三个绝缘层。漏极选择层级隔离沟槽119竖直延伸穿过的牺牲材料层42的层级在本文中被称为漏极选择层级。
每个漏极选择层级隔离沟槽119形成为具有一对纵向侧壁，这对纵向侧壁大致沿第一水平方向hd1延伸，如图8B所示。漏极选择层级隔离沟槽119的这对纵向侧壁中的每一者均可包括一对非凸面侧壁部分29P和凸面侧壁部分29C的交替序列。如果容纳牺牲存储器开口填充结构31的相邻存储器开口49间隔开的距离长到足以提供平坦部分，则每个非凸面侧壁部分29P可以是平坦部分，或者如果相邻存储器开口间隔为彼此太靠近而无法留下用于平坦部分的空间，则每个部分29P可以是凹面部分。每个凸面侧壁部分均可包括牺牲存储器开口填充结构31中的相应一个牺牲存储器开口填充结构的侧壁。具体地讲，每个凸面侧壁部分29C可以是牺牲存储器开口填充结构31的物理暴露的侧壁，并且每个非凸面(例如，平坦或凹面)侧壁29P可包括位于随后将形成的漏极选择栅极电极的层级处的绝缘层32和牺牲材料层42的竖直重合的侧壁。随后可例如通过灰化移除光致抗蚀剂层147。
参考图9，牺牲间隔物材料层122L可沉积在漏极选择层级隔离沟槽119的物理暴露的表面以及绝缘帽盖层70和后向阶梯式介电材料部分65的顶表面上。牺牲间隔物材料层122L包括与绝缘层32、绝缘帽盖层70、后向阶梯式介电材料部分65和牺牲存储器开口填充结构31的材料不同的材料。牺牲间隔物材料层122L的材料可以与牺牲材料层42的材料相同或不同。在一个实施方案中，牺牲间隔物材料层122L和牺牲材料层42可包括氮化硅材料。可通过保形沉积方法(诸如低压化学气相沉积或原子层沉积)来沉积牺牲间隔物材料层122L。牺牲间隔物材料层122L的厚度可小于每个漏极选择层级隔离沟槽119的一对纵向侧壁之间的最窄部分的一半。因此，连续的腔体大致沿第一水平方向hd1在每个漏极选择层级隔离沟槽119内横向延伸。
参考图10A和图10B，执行各向异性蚀刻工艺以移除牺牲间隔物材料层122L的水平部分。漏极选择层级隔离沟槽119中的牺牲间隔物材料层122L的剩余竖直部分构成牺牲间隔物122。
参考图11，可在示例性结构上方施加光致抗蚀剂层(未示出)。可通过光刻曝光和显影穿过光致抗蚀剂层形成开口。光致抗蚀剂层中的开口可形成在位于漏极选择层级隔离沟槽119的纵向端部处的区域中。可执行移除牺牲间隔物122的材料的蚀刻工艺以移除牺牲间隔物122的物理暴露部分。可将每个牺牲间隔物122分成两个物理分离的牺牲间隔物122。
每个牺牲间隔物122可形成在牺牲存储器开口填充结构31的凸面侧壁以及牺牲材料层42中的漏极选择层级隔离沟槽119竖直延伸穿过的该两个或更多个最上层的非凸面(例如，平坦或凹面)侧壁(即，牺牲材料层42的位于漏极选择层级的平坦或凹面侧壁)上。漏极选择层级隔离沟槽119竖直延伸穿过的每个牺牲材料层42均包括在一对相邻的漏极选择层级隔离沟槽119之间沿第一水平方向hd1横向延伸的条带部分。在每个漏极选择层级隔离沟槽119内，第一牺牲间隔物122A可接触牺牲材料层42中的位于漏极选择层级处的两个或更多个最上层中的每一个最上层的第一条带部分的侧壁，并且第二牺牲间隔物122B可接触牺牲材料层42中的位于漏极选择层级处的该两个或更多个最上层中的每一个最上层的第二条带部分的侧壁。第一牺牲间隔物和第二牺牲间隔物(122A,122B)中的每一者均包括外侧壁，该外侧壁包括非凹面(例如，平坦或凸面)侧壁部分和凹面侧壁部分的交替序列。非凹面侧壁部分接触交替堆叠(32,42)内的层的子集的侧壁。牺牲间隔物(122A,122B)还具有内侧壁，该内侧壁包括非凸面(例如，平坦或凹面)侧壁部分和物理暴露的凸面侧壁部分的交替序列。牺牲间隔物122的每一个内凹面侧壁部分可接触牺牲存储器开口填充结构31中的相应一个牺牲存储器开口填充结构，并且牺牲间隔物122的每一个外凸面侧壁部分可与牺牲存储器开口填充结构31中的相应一个牺牲存储器开口填充结构等距。在每个漏极选择层级隔离沟槽119中形成牺牲间隔物122之后，每个漏极选择层级隔离沟槽119的未填充体积内存在腔体。
参考图12A和图12B，介电材料沉积在漏极选择层级隔离沟槽119中的腔体内。介电材料包括与牺牲间隔物122和牺牲存储器开口填充结构31的材料不同的材料。例如，介电材料可包括氧化硅。可通过平面化工艺从包括绝缘帽盖层70和后向阶梯式介电材料部分65的顶表面的水平平面上方移除介电材料的多余部分，该平面化工艺可包括化学机械平面化(CMP)和/或凹陷蚀刻。漏极选择层级隔离沟槽119中的介电材料的每个剩余部分构成介电结构，其在本文中被称为漏极选择层级隔离介电结构124。漏极选择层级隔离介电结构124沿第一水平方向hd1横向延伸。
位于漏极选择层级处的每个牺牲材料层42包括沿第一水平方向hd1横向延伸并通过漏极选择层级隔离介电结构124彼此横向间隔开的条带部分。每个漏极选择层级隔离介电结构124包括一对非凹面(例如，平坦或凸面)侧壁部分和凹面侧壁部分的交替序列。如果存储器开口49间隔开的距离足够长，则非凹面侧壁部分可以是平坦的，或者如果存储器开口49间隔开的距离不足以形成平坦部分，则该非凹面侧壁部分可以是凸面的。每个凹面侧壁部分与牺牲存储器开口填充结构31中的相应一个牺牲存储器开口填充结构的外侧壁等距。每个凹面侧壁部分与牺牲存储器开口填充结构31中的相应一个牺牲存储器开口填充结构之间的距离可以是牺牲间隔物122的横向厚度。在一个实施方案中，每对非凹面侧壁部分和凹面侧壁部分的交替序列可包括接触漏极选择层级隔离沟槽119中的一对牺牲间隔物122内的第一牺牲间隔物的第一平坦侧壁部分和第一凹面侧壁部分的第一交替序列，以及接触这对牺牲间隔物122内的第二牺牲间隔物的第二平坦侧壁部分和第二凹面侧壁部分的第二交替序列。在一个实施方案中，第一平坦侧壁部分可位于第一竖直平面内，并且第二平坦侧壁部分可位于平行于第一竖直平面的第二竖直平面内。
图13A至图13H示出了在用存储器堆叠结构替换存储器开口填充结构31期间存储器开口49的结构变化，该存储器开口是图12A和图12B的示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和支撑开口19中。
参考图13A，示出了图12A和图12B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。每个存储器开口49可填充有基座沟道部分11、牺牲半导体氧化物板113和牺牲存储器开口填充结构31。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。
参考图13B，可以对绝缘帽盖层70、交替堆叠(32,42)、漏极选择层级隔离介电结构124和牺牲半导体氧化物板113具有选择性的方式移除存储器开口填充结构31。例如，如果存储器开口填充结构31包括非晶硅，则可采用使用KOH溶液或三甲基-2羟乙基氢氧化铵(TMY)溶液的湿法蚀刻来移除存储器开口填充结构31，该湿法蚀刻对绝缘帽盖层70、交替堆叠(32,42)、漏极选择层级隔离介电结构124和牺牲半导体氧化物板113具有选择性。随后，可通过各向同性蚀刻(诸如采用稀释氢氟酸的湿法蚀刻)或各向异性蚀刻来移除牺牲半导体氧化物板113。
参考图13C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有垂直地重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为垂直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被垂直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层含有导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图13D，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一个。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体衬底层10的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体衬底层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图13E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上(或者如果部分11被省略的话，则直接沉积在半导体衬底层10上)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可完全填充每个存储器开口49中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图13F，在每个存储器开口中的存储器腔体49'未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图13G，可例如通过从绝缘帽盖层70的顶表面上方进行凹陷蚀刻来移除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图13H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在的话)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构(11,55,62,63)。
参考图14，示出了在图13H的处理步骤之后的示例性结构。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应的支撑开口19并且构成支撑柱结构20。
参考图15A和图15B，漏极层级介电材料层73可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方。漏极层级介电材料层73包括介电材料诸如氧化硅、有机硅酸盐玻璃、氮化硅或它们的组合。在一个实施方案中，漏极层级介电材料层73可包括氧化硅。漏极层级介电材料层73的厚度可以在30nm至600nm诸如60nm至300nm的范围内，但也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在漏极层级介电材料层73上方，并且光刻图案化以在存储器堆叠结构55的块之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻通过漏极层级介电材料层73、绝缘帽盖层70、交替堆叠(32,42)和/或后向阶梯式介电材料部分65转移，以形成背侧沟槽79。背侧沟槽79至少竖直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。
位于一对相邻的背侧沟槽79之间的存储器堆叠结构55的每个子集构成存储器堆叠结构55的块。位于整个背侧沟槽79集中的一对相邻的背侧沟槽之间的存储器堆叠结构55的每个子集和漏极选择层级隔离介电结构124构成存储器堆叠结构55的子块。存储器堆叠结构55的每个块包括存储器堆叠结构55的两个或更多个子块。随后，牺牲材料层42和牺牲间隔物122具有导电材料部分。
参考图16和图17A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。延伸穿过每个漏极选择层级并且沿第一水平方向hd1横向延伸的横向起伏腔体123可形成在从其中移除牺牲间隔物122的体积。可在相同的各向同性蚀刻工艺期间移除牺牲材料层42和牺牲间隔物122。
可以对绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的方式移除牺牲材料层42的第二材料和牺牲间隔物122的材料。在一个实施方案中，牺牲材料层42和牺牲间隔物122可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
每个横向起伏腔体123在位于一对漏极选择层级之间的绝缘层32的每个层级处可具有均匀宽度。每个牺牲间隔物122具有与通过移除牺牲间隔物122形成的横向起伏腔体123相同的形状。因此，每个横向起伏腔体123具有横向起伏的水平横截面形状和均匀的宽度，该宽度是牺牲间隔物122的宽度。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图17B，可任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。
背侧阻挡介电层44可形成在背侧凹陷部43中、在横向起伏腔体123中以及在背侧沟槽79的侧壁上。背侧阻挡介电层44可直接形成在绝缘层32的水平表面上，并且直接形成在漏极选择层级隔离介电结构124的物理暴露的侧壁、围绕每个横向绝缘腔体123的绝缘层32的物理暴露的侧壁以及背侧凹陷部43内的存储器堆叠结构55的侧壁上。背侧阻挡介电层44可形成为单个连续材料层。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或除此之外，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧阻挡介电层形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面的电介质部分616的顶部表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。
参考图17C，金属阻挡层46A可沉积在背侧凹陷部43中、在横向起伏腔体123中、在该至少一个背侧沟槽79的侧壁上以及在接触层级介电层73的顶表面上方。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参考图17D以及图18A至图18C，将金属填充材料沉积在金属阻挡层46A的物理暴露表面上以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，可以采用含氟前体气体诸如WF6来沉积金属填充材料层46B。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
该至少一种导电材料(诸如金属阻挡层46A和金属填充材料层46B的材料)的沉积同时形成导电层46、导电连接器间隔物126和连续金属材料层46L。多个导电层46可以形成在多个背侧凹陷部43中。多个导电连接器间隔物126可形成在该多个横向起伏腔体123中。连续金属材料层46L可形成在每个背侧沟槽79的侧壁上并且在接触层级介电层73上方。导电层46、导电连接器间隔物126和连续金属材料层46L中的每一者均包括金属阻挡层46A的相应部分和金属填充材料层46B的相应部分。
在牺牲材料层42的体积内形成导电层46。在牺牲间隔物122的体积内形成导电连接器间隔物126。每一个导电连接器间隔物126在导电层46的两个或更多个最上层之间提供电连接，该导电层为漏极选择层级导电层。
一对导电连接器间隔物126和漏极选择层级隔离介电结构124形成在每个漏极选择层级隔离沟槽119内。这对导电连接器间隔物126包括通过漏极选择层级隔离介电结构124彼此横向间隔开并且电隔离的第一导电连接器间隔物和第二导电连接器间隔物。第一导电连接器间隔物126和导电层46中的该两个或更多个最上层46SGD(例如，漏极选择栅极电极)的第一条带部分形成为第一连续导电结构。第二导电连接器间隔物和导电层46中的该两个或更多个最上层46SGD的第二条带部分形成为第二连续导电结构。导电层46中的最下层46SGS中的一个或多个最下层形成源极选择栅极电极。剩余导电层46WL用作字线/控制栅极电极。
绝缘层32和导电层46形成交替堆叠(32,46)。形成多个交替堆叠(32,46)，使得每个交替堆叠(32,46)通过背侧沟槽79与相邻的交替堆叠(32,46)横向间隔开。在一个实施方案中，一对背侧沟槽79可沿漏极选择层级隔离介电结构124的纵向方向(即，第一水平方向hd1，例如，字线方向)横向延伸。在一个实施方案中，第一条带部分形成在漏极选择层级隔离介电结构124与这对背侧沟槽79中的一个背侧沟槽之间，并且第二条带部分形成在漏极选择层级隔离介电结构124与这对背侧沟槽79中的另一背侧沟槽之间。
因此，每个牺牲材料层42可被导电层46替换。可用导电连接器间隔物126替换每个牺牲间隔物122。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参考图19，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀刻连续导电材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
参见图20A和图20B，可以通过保形沉积工艺在该至少一个背侧沟槽79中并且在漏极层级介电材料层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从漏极层级介电材料层73上方和每个背侧接触沟槽79的底部处移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。
各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除任选的背侧阻挡介电层44和平面的介电部分616的位于穿过绝缘间隔物74的开口下方的部分。半导体材料层10的顶部表面可以在每个背侧接触沟槽79的底部处物理地暴露。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分中，可以在每个背侧腔体79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。每个源极区61可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。
接触通孔结构76可以在每个腔体79'内形成。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧接触沟槽79的剩余未填充体积(即，背侧腔体79')中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以采用覆盖在交替堆叠(32,46)上面的漏极层级介电材料层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么漏极层级介电材料层73可以用作CMP停止层。背侧接触沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图21A和图21B，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73形成，并且任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考本公开的所有附图，提供了一种三维存储器器件，该三维存储器器件包括：定位在衬底(9,10)上方的绝缘层32和导电层46的交替堆叠，以及延伸穿过交替堆叠(32,46)的存储器堆叠结构55。每个存储器堆叠结构55包括存储器膜50和接触存储器膜50的内侧壁的竖直半导体沟道60。导电层46中的两个或更多个最上层46SGD包括通过漏极选择层级隔离介电结构124彼此横向间隔开的第一条带部分和第二条带部分。漏极选择层级隔离介电结构124可以包括一对非凹面(例如，平坦或凸面)侧壁部分(12P1或12P2)和凹面侧壁部分(12C1或12C2)的交替序列，如图18B和图18C所示。每个凹面侧壁部分(12C1,12C2)均与存储器堆叠结构55中的相应一个存储器堆叠结构的侧壁等距。
在一个实施方案中，这对非凹面(例如，平坦或凸面)侧壁部分(12P1或12P2)和凹面侧壁部分(12C1或12C2)的交替序列包括：第一平坦侧壁部分12P1和第一凹面侧壁部分12C1的第一交替序列，以及第二平坦侧壁部分12P2和第二凹面侧壁部分12C2的第二交替序列。在一个实施方案中，第一平坦侧壁部分12P1位于第一竖直平面VP1内，并且第二平坦侧壁部分12P2位于与第一竖直平面VP1平行的第二竖直平面VP2内，如图18B和图18C所示。
在一个实施方案中，导电层46中的该两个或更多个最上层46SGD包括漏极选择层级导电层，并且导电层46的位于导电层46中的该两个或更多个最上层下方的子集包括存储器堆叠结构55的字线导电层46WL。
在一个实施方案中，三维存储器器件还可包括：第一导电连接器间隔物126A，其连接到导电层46中的该两个或更多个最上层46SGD的每个第一条带部分；以及第二导电连接器间隔物126B，其连接到导电层46中的该两个或更多个最上层46SGD的每个第二条带部分，如图18C所示。
在一个实施方案中，第一导电连接器间隔物和第二导电连接器间隔物(126A,126B)中的每一者均包括与存储器堆叠结构55中的相应一个存储器堆叠结构等距的导电非凹面(例如，平坦或凸面)侧壁部分6P和导电凹面侧壁部分6C的交替序列，如图18B和图18C所示。在一个实施方案中，第一导电连接器间隔物和第二导电连接器间隔物(126A,126B)包括与导电层46相同的材料。
在一个实施方案中，三维存储器器件还包括背侧阻挡介电层44，该背侧阻挡介电层包括位于每对相邻的绝缘层32和导电层46之间的水平部分，以及位于漏极选择层级隔离介电结构124与第一导电连接器间隔物和第二导电连接器间隔物(126A,126B)之间的竖直部分。在一个实施方案中，背侧阻挡介电层44还包括接触绝缘层32的子集的侧壁的附加竖直部分，该绝缘层的子集位于导电层46中的该两个或更多个最上层46SGD中的最底层与导电层46中的该两个或更多个最上层46SGD中中的最顶层之间，即，位于最底部的漏极选择层级导电层46SGD和最顶部的漏极选择层级导电层46SGD之间，如图18B所示。
在一个实施方案中，第一导电连接器间隔物126A和导电层46中的该两个或更多个最上层46SGD的第一条带部分构成第一连续导电结构，并且第二导电连接器间隔物126B和导电层46中的该两个或更多个最上层46SGD的第二条带部分构成第二连续导电结构。
在一个实施方案中，三维存储器器件还可包括一对背侧沟槽79，这对背侧沟槽竖直延伸穿过交替堆叠(32,46)并且沿漏极选择层级隔离介电结构124的纵向方向横向延伸。第一条带部分位于漏极选择层级隔离介电结构124与这对背侧沟槽79中的一个背侧沟槽之间，并且第二条带部分位于漏极选择层级隔离介电结构124与这对背侧沟槽79中的另一背侧沟槽之间。
在一个实施方案中，交替堆叠(32,46)包括平台区，其中在交替堆叠(32,46)内除最顶部导电层46之外的每个导电层46比在交替堆叠(32,46)内的任何覆盖导电层46横向延伸得更远。平台区域包括交替堆叠(32,46)的阶梯式表面，该阶梯式表面从交替堆叠(32,46)内的最底层连续延伸到交替堆叠(32,46)内的最顶层。支撑柱结构20延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。
示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括垂直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46WL的层级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于定位在其上的存储器器件的驱动电路。导电层46WL可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸(例如在一对背侧沟槽79之间)的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串阵列可以包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每一个半导体沟道的至少一个端部部分(60)基本上垂直于衬底(9,10)的顶表面延伸；和多个电荷存储元件(如实施为电荷捕获材料部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个定位。
本公开的实施方案提供位于多个层级处并通过相应的导电连接器间隔物126彼此电短路的漏极选择栅极电极。每个导电连接器间隔物126与存储器堆叠结构55自对准，并且通过漏极选择层级隔离介电结构124与相邻的导电连接器间隔物124横向间隔开。漏极选择层级隔离介电结构124与导电连接器间隔物126和存储器堆叠结构55自对准。漏极选择栅极电极的多个层级降低了漏极选择栅极电极的总电阻。导电连接器间隔物126与存储器堆叠结构55的自对准使漏极选择层级隔离介电结构124占据的体积最小化，并从而为三维存储器器件提供更紧凑的设计布局。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (18)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
漏极选择层级隔离介电结构；和
存储器堆叠结构，所述存储器堆叠结构延伸穿过所述交替堆叠，其中每个所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道，
其中：
所述导电层中的两个或更多个最上层包括通过所述漏极选择层级隔离介电结构彼此横向间隔开的第一条带部分和第二条带部分；并且
所述漏极选择层级隔离介电结构包括一对非凹面侧壁部分和凹面侧壁部分的交替序列；并且
所述三维存储器器件还包括：
第一导电连接器间隔物，所述第一导电连接器间隔物接触所述导电层中的所述两个或更多个最上层的每个所述第一条带部分；和
第二导电连接器间隔物，所述第二导电连接器间隔物接触所述导电层中的所述两个或更多个最上层的每个所述第二条带部分；
其中：
所述第一导电连接器间隔物和所述导电层中的所述两个或更多个最上层的所述第一条带部分构成第一连续导电结构；并且
所述第二导电连接器间隔物和所述导电层中的所述两个或更多个最上层的所述第二条带部分构成第二连续导电结构。
2.根据权利要求1所述的三维存储器器件，所述一对非凹面侧壁部分和凹面侧壁部分的交替序列包括：
第一平坦侧壁部分和第一凹面侧壁部分的第一交替序列；和
第二平坦侧壁部分和第二凹面侧壁部分的第二交替序列，
其中：
所述第一平坦侧壁部分位于第一竖直平面内；并且
所述第二平坦侧壁部分位于平行于所述第一竖直平面的第二竖直平面内。
3.根据权利要求1所述的三维存储器器件，其中：
每个所述凹面侧壁部分均与所述存储器堆叠结构中的相应一个存储器堆叠结构的侧壁等距；
所述导电层中的所述两个或更多个最上层包括漏极选择层级导电层；并且
所述导电层的位于所述导电层中的所述两个或更多个最上层下方的子集包括所述存储器堆叠结构的字线导电层。
4.根据权利要求1所述的三维存储器器件，其中所述第一导电连接器间隔物和所述第二导电连接器间隔物中的每一者均包括导电非凹面侧壁部分和导电凹面侧壁部分的交替序列。
5.根据权利要求1所述的三维存储器器件，其中所述第一导电连接器间隔物和所述第二导电连接器间隔物均包括与所述导电层相同的材料。
6.根据权利要求1所述的三维存储器器件，还包括背侧阻挡介电层，所述背侧阻挡介电层包括位于每对相邻的所述绝缘层和所述导电层之间的水平部分以及位于所述漏极选择层级隔离介电结构与所述第一导电连接器间隔物和所述第二导电连接器间隔物之间的竖直部分。
7.根据权利要求6所述的三维存储器器件，其中所述背侧阻挡介电层还包括接触所述绝缘层的子集的侧壁的附加竖直部分，所述绝缘层的子集位于所述导电层中的所述两个或更多个最上层中的最底层与所述导电层中的所述两个或更多个最上层中的最顶层之间。
8.根据权利要求1所述的三维存储器器件，还包括一对背侧沟槽，所述一对背侧沟槽竖直延伸穿过所述交替堆叠并且沿所述漏极选择层级隔离介电结构的纵向方向横向延伸，
其中：
所述第一条带部分位于所述漏极选择层级隔离介电结构与所述一对背侧沟槽中的一个背侧沟槽之间；并且
所述第二条带部分位于所述漏极选择层级隔离介电结构与所述一对背侧沟槽中的另一背侧沟槽之间。
9.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层的子集包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有基本上平行于所述衬底的顶表面延伸的条带形状，并且所述多个控制栅极电极至少包括位于所述第一器件层级中的第一控制栅极电极和位于所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个半导体沟道中的相应一个相邻。
10.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
穿过所述牺牲材料层中的两个或更多个最上层形成漏极选择层级隔离沟槽；
在所述漏极选择层级隔离沟槽的侧壁上形成牺牲间隔物；
形成延伸穿过所述交替堆叠的存储器堆叠结构，其中每个所述存储器堆叠结构包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道；以及
用导电材料部分替换所述牺牲材料层和所述牺牲间隔物；
其中：
在所述牺牲材料层的体积内形成导电层；
在所述牺牲间隔物的体积内形成导电连接器间隔物；
每一个所述导电连接器间隔物在所述导电层的两个或更多个最上层之间提供电连接；
在形成所述牺牲间隔物之后，所述漏极选择层级隔离沟槽的未填充体积内存在腔体；并且
所述方法还包括通过在所述腔体内沉积介电材料来形成漏极选择层级隔离介电结构。
11.根据权利要求10所述的方法，还包括：
穿过所述交替堆叠形成存储器开口；以及
在所述存储器开口中形成牺牲存储器开口填充结构，
其中所述漏极选择层级隔离沟槽通过各向异性蚀刻工艺来形成，所述各向异性蚀刻工艺蚀刻所述绝缘层和牺牲材料层的材料，对所述牺牲存储器开口填充结构的材料具有选择性。
12.根据权利要求11所述的方法，还包括在所述交替堆叠上方施加光致抗蚀剂层并对其进行图案化以形成具有均匀宽度的线性开口，
其中：
所述光致抗蚀剂层的纵向侧壁覆盖在相应行的牺牲存储器开口填充结构上面；并且
在所述各向异性蚀刻工艺期间将所述光致抗蚀剂层用作蚀刻掩模。
13.根据权利要求11所述的方法，其中：
所述漏极选择层级隔离沟槽形成为具有一对纵向侧壁；
所述一对纵向侧壁中的每一个纵向侧壁均包括一对非凸面侧壁部分和凸面侧壁部分的交替序列；并且
每一个所述凸面侧壁部分均包括所述牺牲存储器开口填充结构中的相应一个牺牲存储器开口填充结构的侧壁。
14.根据权利要求13所述的方法，还包括：
沉积并各向异性蚀刻所述漏极选择层级隔离沟槽中的牺牲间隔物材料层，其中所述牺牲间隔物包括所述牺牲间隔物材料层的剩余部分；
采用相同的各向同性蚀刻工艺移除所述牺牲材料层和所述牺牲间隔物；以及
通过沉积至少一种导电材料同时形成所述导电层和所述导电连接器间隔物。
15.根据权利要求11所述的方法，还包括在形成所述牺牲间隔物之后用存储器堆叠结构替换所述牺牲存储器开口填充结构，其中每一个所述存储器堆叠结构均包括存储器膜以及接触所述存储器膜的内侧壁的竖直半导体沟道。
16.根据权利要求15所述的方法，其中：
所述牺牲间隔物形成在所述牺牲存储器开口填充结构的凸面侧壁和所述牺牲材料层中的所述两个或更多个最上层的非凸面侧壁上；并且
在形成所述存储器堆叠结构之后形成所述导电层和所述导电连接器间隔物。
17.根据权利要求10所述的方法，其中：
所述导电连接器间隔物包括通过所述漏极选择层级隔离介电结构彼此横向间隔开并且电隔离的第一导电连接器间隔物和第二导电连接器间隔物；
所述第一导电连接器间隔物和所述导电层中的所述两个或更多个最上层的第一条带部分形成为第一连续导电结构；并且
所述第二导电连接器间隔物和所述导电层中的所述两个或更多个最上层的第二条带部分形成为第二连续导电结构。
18.根据权利要求17所述的方法，还包括形成一对背侧沟槽，所述一对背侧沟槽竖直延伸穿过所述交替堆叠并且沿所述漏极选择层级隔离介电结构的纵向方向横向延伸，
其中：
所述第一条带部分形成在所述漏极选择层级隔离介电结构与所述一对背侧沟槽中的一个背侧沟槽之间；并且
所述第二条带部分形成在所述漏极选择层级隔离介电结构与所述一对背侧沟槽中的另一背侧沟槽之间。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US11037943B2 (en) * 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
TWI707432B (zh) 2017-10-20 2020-10-11 王振志 電晶體、半導體元件及形成記憶體元件的方法
US11239235B2 (en) 2017-10-20 2022-02-01 Chen-Chih WANG Transistor and logic gate
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
US10297611B1 (en) * 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN111373534B (zh) 2018-06-27 2023-09-01 桑迪士克科技有限责任公司 包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法
US10748927B1 (en) 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10685979B1 (en) 2019-02-05 2020-06-16 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10685978B1 (en) 2019-02-05 2020-06-16 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
CN113169119B (zh) * 2019-02-05 2024-07-12 桑迪士克科技有限责任公司 竖直半导体沟道在漏极选择层级处具有半管状区段的三维存储器器件及其制造方法
US10943917B2 (en) 2019-02-05 2021-03-09 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10937800B2 (en) 2019-03-13 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device with on-axis self-aligned drain-select-level isolation structure and methods of manufacturing the same
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
US10777575B1 (en) 2019-03-22 2020-09-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned vertical conductive strips having a gate-all-around configuration and method of making the same
WO2020197597A1 (en) * 2019-03-25 2020-10-01 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US10818542B2 (en) 2019-03-25 2020-10-27 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US10707233B1 (en) 2019-03-25 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US11107901B2 (en) * 2019-04-03 2021-08-31 Sandisk Technologies Llc Charge storage memory device including ferroelectric layer between control gate electrode layers and methods of making the same
CN111341780B (zh) * 2020-03-03 2021-06-15 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
US11222954B2 (en) * 2020-03-24 2022-01-11 Sandisk Technologies Llc Three-dimensional memory device containing inter-select-gate electrodes and methods of making the same
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
CN112534577B (zh) * 2020-10-26 2024-04-05 长江存储科技有限责任公司 具有用于阶梯区的支撑结构和用于接触结构的间隔体结构的三维存储器件及其形成方法
CN112466883A (zh) * 2020-11-24 2021-03-09 长江存储科技有限责任公司 三维nand存储器及其制备方法
CN112614848B (zh) * 2020-12-02 2024-06-18 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11342382B1 (en) 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
CN112614850B (zh) * 2020-12-14 2024-04-16 长江存储科技有限责任公司 存储单元及其制造方法、3d nand存储器及其制造方法
US11634320B2 (en) * 2021-02-22 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Micro-electromechanical system device including a precision proof mass element and methods for forming the same
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US20220319601A1 (en) * 2021-04-01 2022-10-06 Applied Materials, Inc. Selection gate separation for 3d nand
US12004347B2 (en) * 2021-04-22 2024-06-04 Sandisk Technologies Llc Three-dimensional memory device including self-aligned drain-select-level isolation structures and method of making thereof
US12010835B2 (en) 2021-04-27 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device with a conductive drain-select-level spacer and methods for forming the same
CN113192858B (zh) * 2021-04-27 2022-04-01 长江存储科技有限责任公司 一种测量方法和3d存储器件
CN113644074B (zh) * 2021-06-04 2023-12-15 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
US11935784B2 (en) 2021-06-11 2024-03-19 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned bit line contacts and methods for forming the same
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11968827B2 (en) 2021-09-02 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device with replacement select gate electrodes and methods of manufacturing the same
US12087628B2 (en) 2021-10-25 2024-09-10 Sandisk Technologies Llc High aspect ratio via fill process employing selective metal deposition and structures formed by the same
US12087626B2 (en) 2021-10-25 2024-09-10 Sandisk Technologies Llc High aspect ratio via fill process employing selective metal deposition and structures formed by the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8963231B2 (en) * 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9460931B2 (en) 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9530787B2 (en) 2014-10-20 2016-12-27 Sandisk Technologies Llc Batch contacts for multiple electrically conductive layers
US9484357B2 (en) * 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
US9711524B2 (en) 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9984963B2 (en) 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9406693B1 (en) * 2015-04-20 2016-08-02 Sandisk Technologies Llc Selective removal of charge-trapping layer for select gate transistors and dummy memory cells in 3D stacked memory
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9842907B2 (en) 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9935124B2 (en) 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9679907B1 (en) 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof

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