CN112614848B - 三维存储器结构及其制备方法 - Google Patents
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Abstract
本发明提供一种三维存储器结构及其制备方法，所该三维存储器结构包括半导体层，包括沿第一方向依次设置的核心区域、台阶区域及外围区域；底部选择栅堆叠结构，形成于所述半导体层上；介质支撑结构，位于所述台阶区域内，所述介质支撑结构依次贯穿所述底部选择栅堆叠结构和所述半导体层；存储栅堆叠结构，形成于所述底部选择栅极堆叠结构上；栅线间隙，沿所述第一方向延伸，所述栅线间隙依次贯穿所述存储栅堆叠结构和所述底部选择栅堆叠结构并延伸进入所述半导体层中。利用本发明，在基于栅线间隙蚀刻去除半导体牺牲层时介质支撑结构不会被破坏，介质支撑结构起到支撑作用，改善三维存储器结构的蚀刻过程中的坍塌现象。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
背景技术
三维存储器的半导体衬底上具有堆叠结构，垂直沟道结构位于堆叠结构中并贯穿堆叠结构，在半导体衬底上沉积堆叠结构(包括叠置的氮化硅和氧化物薄膜)时，会在半导体衬底与堆叠结构之间引入牺牲多晶硅层，完成栅线缝隙蚀刻后，需要在栅线缝隙里面多次沉积各种保护膜并进行多次蚀刻，然后基于栅线缝隙将该牺牲多晶硅层和被所述牺牲多晶硅层包围位置的垂直沟道结构的功能侧壁(该功能侧壁是由氧化硅-氮化硅-氧化硅组成的ONO结构)去除以形成牺牲间隙，最后于该牺牲间隙内形成多晶硅层以实现垂直沟道结构的沟道层的侧壁底部引出。在该过程中，由于位于台阶区域的伪沟道孔中填充的是氧化硅，在对核心区域的垂直沟道结构底部的ONO结构移除时，台阶区域的伪沟道孔中氧化硅也会被一起移除，从而使台阶区域的台阶支撑出现问题。
另外，在基于背部选择的三维存储器中，容易出现金属接触和与金属接触连接的外围导电柱会存在底部高掺杂多晶硅直接接触的问题，这会影响器件的可靠性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中基于栅线间隙移除牺牲多晶硅层和被所述牺牲多晶硅层包围位置的垂直沟道结构的功能侧壁以形成牺牲间隙时会引起器件坍塌、以及在基于背部选择的三维存储器中金属接触和与金属接触连接的外围导电柱会存在底部高掺杂多晶硅直接接触的风险的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，所述三维存储器结构包括：
半导体层，包括沿第一方向依次设置的核心区域、台阶区域及外围区域；
底部选择栅堆叠结构，形成于所述半导体层上；
介质支撑结构，位于所述台阶区域内，所述介质支撑结构依次贯穿所述底部选择栅堆叠结构和所述半导体层；
存储栅堆叠结构，形成于所述底部选择栅极堆叠结构上；
栅线间隙，沿所述第一方向延伸，所述栅线间隙依次贯穿所述存储栅堆叠结构和所述底部选择栅堆叠结构并延伸进入所述半导体层中。
在一可选实施例中，所述栅线间隙包括用于分隔块存储区的第一栅线间隙及用于分割块所述存储区内部指存储区的第二栅线间隙；所述三维存储器结构还包括底栅切槽填充结构，所述底栅切槽填充结构贯穿所述底部选择栅堆叠结构，所述底栅切槽填充结构沿所述第二栅线间隙的长度方向间隔设置，位于所述底部选择栅堆叠结构中的所述第二栅线间隙在所述底栅切槽填充结构处间断。
在一可选实施例中，所述介质支撑结构包括环状介质支撑结构，围绕部分所述半导体层及部分所述底部选择栅堆叠结构设置。
在一可选实施例中，所述介质支撑结构包括实心介质支撑结构。
在一可选实施例中，所述介质支撑结构的材料包括氧化硅、氮氧化硅或正硅酸乙酯。
在一可选实施例中，所述底部选择栅堆叠结构和所述存储栅堆叠结构在所述台阶区域形成有多级台阶。
在一可选实施例中，所述三维存储器结构还包括，形成于各级所述台阶上的若干连接柱。
在一可选实施例中，述三维存储器结构还包括蚀刻停止层，所述蚀刻停止层位于所述半导体层的远离所述底部选择栅堆叠结构的表面。
在一可选实施例中，所述蚀刻停止层的材料包括氧化铝、氮氧化硅、氧化硅或氮氧化硅。
在一可选实施例中，所述半导体层包括依次设置的第一半导体层、第二半导体层及第三半导体层，所述底部选择栅堆叠结构形成于所述第三半导体层上。
在一可选实施例中，所述三维存储器结构还包括形成于所述外围区域的外围填充结构，所述外围填充结构贯穿所述半导体层。
在一可选实施例中，所述外围填充结构的材料包括氧化硅、氮氧化硅、或正硅酸乙酯。
在一可选实施例中，所述外围填充结构包括环状外围填充结构，所述环状外围填充结构围绕位于所述外围区域的部分所述半导体层设置。
在一可选实施例中，所述介质支撑结构为实心外围填充结构。
在一可选实施例中，所述三维存储器结构包括台阶覆盖层和外围连接柱，所述台阶覆盖层覆盖所述台阶区域和外围区域，所述外围连接柱贯穿位于所述外围区域的所述台阶覆盖层并延伸至所述外围填充结构。
在一可选实施例中，所述三维存储器结构还包括金属接触，所述金属接触贯穿至少部分所述外围填充结构并与所述外围连接柱连接。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器结构的制备方法，所述制备方法包括：
提供一半导体衬底，所述半导体衬底包括沿第一方向依次设置的核心区域、台阶区域及外围区域，所述半导体衬底上依次形成有半导体牺牲层及底部堆叠结构，所述底部堆叠结构包括交替叠置的第一牺牲层和第一介质层；
于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构；
于所述底部堆叠结构上形成牺牲栅堆叠结构，所述牺牲栅堆叠结构包括交替叠置的第二牺牲层和第二介质层；
形成沿所述第一方向延伸的栅线间隙，所述栅线间隙依次贯穿所述牺牲栅堆叠结构和所述底部堆叠结构并延伸进入所述半导体牺牲层中；
基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层；
基于所述栅线间隙，利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层。
在一可选实施例中，所述栅线间隙包括用于分隔块存储区的第一栅线间隙及用于分割块所述存储区内部指存储区的第二栅线间隙；所述制备方法还包括形成底栅切槽填充结构的步骤，所述底栅切槽填充结构贯穿所述底部堆叠结构，所述底栅切槽填充结构沿所述第二栅线间隙的长度方向间隔设置，位于所述底部选择栅堆叠结构中的所述第二栅线间隙在所述底栅切槽填充结构处间断。
在一可选实施例中，所述介质支撑结构包括环状介质支撑结构；
在基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙的步骤中，位于所述环状介质支撑结构内部的半导体牺牲层被保留；
在基于所述栅线间隙，利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层的步骤中，位于所述环状介质支撑结构内部的第一牺牲层被保留。
在一可选实施例中，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中，所述介质支撑结构包括实心介质支撑结构。
在一可选实施例中，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤包括：
于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的支撑凹槽；
于所述支撑凹槽中形成介质支撑结构。
在一可选实施例中，所述介质支撑结构的材料包括氧化硅、氮氧化硅或正硅酸乙酯。
在一可选实施例中，所述制备方法还包括，所述底部堆叠结构和所述牺牲栅堆叠结构在所述台阶区域形成多级台阶的步骤。
在一可选实施例中，所述制备方法还包括，于各级所述台阶上形成若干连接柱的步骤。
在一可选实施例中，所述制备方法还包括，于所述半导体衬底与所述半导体牺牲层之间形成蚀刻停止层的步骤。
在一可选实施例中利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层的步骤之后还包括，去除所述半导体衬底及所述蚀刻停止层的步骤。
在一可选实施例中，所述蚀刻停止层的材料包括氧化铝、氮氧化硅、氧化硅或氮氧化硅。
在一可选实施例中，所述制备方法还包括，于所述半导体牺牲层与所述半导体衬底之间形成第一半导体层的步骤及于所述半导体牺牲层与所述底部堆叠结构之间形成第三半导体层的步骤；
在于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中，所述介质支撑结构依次贯穿所述第三半导体层、所述第二半导体层及所述第一半导体层。
在一可选实施例中，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中还包括，于所述外围区域的所述半导体衬底上形成外围填充结构，所述外围填充结构贯穿所述半导体牺牲层。
在一可选实施例中，所述外围填充结构的材料包括氧化硅、氮氧化硅、或正硅酸乙酯。
在一可选实施例中，所述外围填充结构包括环状外围填充结构，所述基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙的步骤中，位于所述环状外围填充结构内的所述半导体牺牲层被保留。
在一可选实施例中，所述介质支撑结构为实心外围填充结构。
在一可选实施例中，所述于所述外围区域的所述半导体衬底上形成外围填充结构的步骤包括：
于所述外围区域内形成贯穿所述半导体牺牲层的外围凹槽；
于所述外围凹槽中形成外围填充结构。
在一可选实施例中，所述外围填充结构的材料包括氧化硅、氮氧化硅、或正硅酸乙酯。
在一可选实施例中，所述制备方法还包括：
形成台阶覆盖层和外围连接柱的步骤，其中，所述台阶覆盖层覆盖所述台阶区域和外围区域，所述外围连接柱贯穿位于所述外围区域的所述台阶覆盖层并延伸至所述外围填充结构。
在一可选实施例中，所述制备方法还包括，所述制备方法还包括，于所述外围填充结构内形成金属接触的步骤，其中，所述金属接触贯穿至少部分所述外围填充结构并与所述外围连接柱连接。
在本发明中，在进行底栅切槽填充结构(BSG-Cut)的工艺过程中，在台阶区域的底部堆叠结构和半导体牺牲层(多晶硅牺牲层)中通过蚀刻-沉积-化学机械研磨工艺形成依次贯穿所述底部堆叠结构和所述半导体牺牲层的介质支撑结构，从而在栅线间隙蚀刻后移除半导体牺牲层时，在核心区域由垂直沟道结构支撑、在台阶区域由介质支撑结构进行支撑，可有效改善器件的坍塌现象，起到加固结构的作用。
在本发明中，在进行底栅切槽填充结构(BSG-Cut)的工艺过程中，在外围区域的底部堆叠结构和半导体牺牲层(多晶硅牺牲层)中通过蚀刻-沉积-化学机械研磨工艺形成依次贯穿所述底部堆叠结构和所述半导体牺牲层的外围填充结构，后续的金属接触及外围连接柱的形成工艺均在所述外围填充结构进行，所述金属接触及外围连接柱与所述外围填充结构之外的第二半导体层(多晶硅)之间通过外围填充结构隔离，可解决第二半导体层与金属接触/外围连接柱直接接触的问题，提高器件的可靠性。
本发明的三维存储器结构及其制备方法，是在进行底栅切槽填充结构(BSG-Cut)的工艺过程中，同步形成所述介质支撑结构和所述外围填充结构的，故不会增加额外的工艺步骤，不会增加额外成本。
附图说明
图1显示为本发明的三维存储器结构的制备方法的流程示意图。
图2显示为本发明的第一种示例的三维存储器结构制备中于半导体衬底上依次形成半导体牺牲层及底部堆叠结构后的截面示意图。
图3显示为对应图2中第三半导体层顶面处的俯视图。
图4显示为本发明的第一种示例的三维存储器结构制备中于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的支撑凹槽后的截面示意图。
图5显示为对应图4中第三半导体层顶面处的俯视图。
图6显示为本发明的第一种示例的三维存储器结构制备中于所述支撑凹槽中形成介质支撑结构后的截面示意图。
图7显示为对应图6中第三半导体层顶面处的俯视图。
图8显示为本发明的第一种示例的三维存储器结构的截面示意图。
图9显示为本发明的第一种示例的三维存储器结构的第三半导体层顶面处的俯视图。
图10显示为本发明的第二种示例的三维存储器结构制备中于半导体衬底上依次形成半导体牺牲层及底部堆叠结构后的截面示意图。
图11显示为对应图10中第三半导体层顶面处的俯视图。
图12显示为本发明的第二种示例的三维存储器结构制备中于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的支撑凹槽后的截面示意图。
图13显示为对应图12中第三半导体层顶面处的俯视图。
图14显示为本发明的第二种示例的三维存储器结构制备中于所述支撑凹槽中形成介质支撑结构后的截面示意图。
图15显示为对应图14中第三半导体层顶面处的俯视图。
图16显示为本发明的第二种示例的三维存储器结构的截面示意图。
图17显示为本发明的第二种示例的三维存储器结构的第三半导体层顶面处的俯视图。
图18显示为本发明的第三种示例的三维存储器结构的第三半导体层顶面处的俯视图。
图19显示为本发明的第四种示例的三维存储器结构的第三半导体层顶面处的俯视图。
元件标号说明
101 半导体衬底
102 蚀刻停止层
103 第一半导体叠层结构
104 第一半导体层
105 半导体牺牲层
106 第三半导体层
107 底部堆叠结构
108 第一牺牲层
109 第一介质层
110 支撑凹槽
111 介质支撑结构
112 外围凹槽
113 外围填充结构
114 存储栅堆叠结构
115 存储栅层
116 第二介质层
117a 字线连接柱
117b 选择栅连接柱
117c 外围连接柱
118 底选择栅切槽
119 底栅切槽填充结构
120 底部选择栅层
121 底部选择栅堆叠结构
122 第二半导体层
123 半导体层
124 栅线间隙
125 金属接触
S101～S106 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
为了解决现有技术中基于栅线间隙移除牺牲多晶硅层和被所述牺牲多晶硅层包围位置的垂直沟道结构的功能侧壁以形成牺牲间隙时会引起器件坍塌、以及在基于背部选择的三维存储器中金属接触和与金属接触连接的外围导电柱会存在底部高掺杂多晶硅直接接触的风险的技术问题，本发明的实施例提供一种三维存储器结构及其制备方法。
实施例一
本实施例介绍一种三维存储器结构的制备方法，其中，图1示出了本实施例的三维存储器结构的制备方法的流程示意图，图2、4、6及8分别示出了三维存储器结构制备过程中不同工艺步骤所对应的截面示意图，图3、5、7及9分别示出了对应图2、4、6及8的结构中器件中沿第三半导体层106顶面处的俯视图。
下面将结合各步骤对应的示意图详细说明本实施例的三维存储器结构的制备方法。
首先，请参阅图1-3，执行步骤S101：提供一半导体衬底101，所述半导体衬底101包括沿X方向(定义为第一方向)依次设置的核心区域、台阶区域及外围区域(分别对应图2及图3中从左向右被虚线分隔的三个区域，图4-图19亦如此)，所述半导体衬底101上依次形成有半导体牺牲层105及底部堆叠结构107，所述底部堆叠结构107包括交替叠置的第一牺牲层108和第一介质层109。
请参阅图1-3，在步骤S101中，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底101例如可以选用单晶硅衬底。
请参阅图1-3，在步骤S101中，在所述半导体牺牲层105与所述半导体衬底101之间还形成有第一半导体层104，于所述半导体牺牲层105与所述底部堆叠结构107之间还形成第三半导体层106，所述第一半导体层104、所述半导体牺牲层105及所述第三半导体层106共同组成第一半导体叠层结构103。作为示例，所述第一半导体层104、所述半导体牺牲层105及所述第三半导体层106的材料例如可以为多晶硅。可以理解的是，在一些实施例中，也可以不设置所述第一半导体层104及所述第三半导体层106。
请参阅图1-3，在步骤S101中，所述底部堆叠结构107包括交替叠置的第一牺牲层108和第一介质层109；需要说明的是，在同一蚀刻工艺下，所述第一介质层109和所述第一牺牲层108具有较高的刻蚀选择比，以确保在后续去除所述第一牺牲层108时所述第一介质层109几乎不被去除；具体的，所述第一牺牲层108的材料包括但不仅限于氮化硅层，所述第一介质层109的材料包括但不仅限于氧化硅。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一牺牲层108及所述第一介质层109，譬如化学气相沉积法。
请参阅图1-3，在步骤S101中，所述半导体衬底101与所述第一半导体层104之间还形成有蚀刻停止层102，所述蚀刻停止层102的材料例如可以是氧化铝、氮氧化硅、氧化硅或氮氧化硅，譬如氧化铝。
接着，请参阅图4-7，执行步骤S102：于所述台阶区域内形成依次贯穿所述底部堆叠结构107及所述半导体牺牲层105的介质支撑结构111。
为了节约制造成本，可先于同一蚀刻工艺中分别形成依次贯穿所述底部堆叠结构107及所述半导体牺牲层105的支撑凹槽110和外围凹槽112，所述支撑凹槽110和外围凹槽112蚀刻停止于所述蚀刻停止层102；所述支撑凹槽110位于所述台阶区域，所述外围凹槽112位于所述外围区域，如图4和5所示。接着通过沉积工艺和机械化学研磨工艺分别于所述支撑凹槽110和外围凹槽112中同步形成介质支撑结构111及外围填充结构113，所述介质支撑结构111及外围填充结构113的材料例如可以是氧化硅、氮氧化硅或正硅酸乙酯，譬如正硅酸乙酯，如图6和图7所示。需要说明的是，在其他实施例中，所述介质支撑结构111及外围填充结构113也可以是分别于不同的工艺步骤中形成。可以理解的是，在一些实施例中，所述外围区域可以不设置底部堆叠结构107，所述外围填充结构113也可以只贯穿所述半导体牺牲层105。
需要说明的是，在步骤S102中，所述制备方法还包括形成贯穿底部堆叠结构107的底选择栅切槽118步骤，及于底选择栅切槽118中填充绝缘材料形成底栅切槽填充结构119的步骤。所述底栅切槽填充结构119沿后文将要介绍的所述第二栅线间隙的长度方向(X方向)间隔设置，位于所述底部选择栅堆叠结构121内的所述第二栅线间隙在所述底栅切槽填充结构119处间断。所述底栅切槽填充结构119在形成第二栅线间隙时，连接在第二栅线间隙两侧的膜层之间，可以加强三维存储器结构的应力，改善三维存储器结构的稳定性；另外所述底栅切槽填充结构119还可以在栅线间隙蚀刻后移除半导体牺牲层时作为支撑结构，可有效改善器件的坍塌现象，起到加固结构的作用。
请参阅图6和图7，在本实施例中，所述介质支撑结构111、外围填充结构113及底栅切槽填充结构119分别是实心结构；作为示例，所述介质支撑结构111和所述外围填充结构113例如可以为矩形实心结构。
接着，请参阅图8和图9，在本实施例中，执行步骤S103：于形成有所述介质支撑结构111的所述底部堆叠结构107上形成牺牲栅堆叠结构，所述牺牲栅堆叠结构包括交替叠置的第二牺牲层和第二介质层116，所述牺牲栅堆叠结构位于所述核心区域和所述台阶区域上。在同一蚀刻工艺下，所述第二介质层116和所述第二牺牲层具有较高的刻蚀选择比，以确保在后续去除所述第二牺牲层时所述第二介质层116几乎不被去除；具体的，所述第二牺牲层的材料包括但不仅限于氮化硅层，所述第二介质层116的材料包括但不仅限于氧化硅。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第二牺牲层及所述第二介质层116，譬如化学气相沉积法。
在步骤S103中，请参阅图8和图9，在台阶区域，例如可通过蚀刻-修剪工艺于所述牺牲栅堆叠结构及底部堆叠结构107在所述台阶区域形成有多级台阶；在所述底部堆叠结构107中，每个所述台阶分别显露一第一牺牲层108或一第一介质层109的端部表面，每个台阶可包括至少一个由相邻的一第一牺牲层108和一第一介质层109构成层级，图8中示出了包括2个层级的情形；而在牺牲栅堆叠结构(后续形成存储栅堆叠结构114)中，每个所述台阶分别显露一第二牺牲层或一第二介质层116的端部表面，每个台阶可包括至少一个由相邻的一第二牺牲层(对应图8中的存储栅层)和一第二介质层116构成层级，图8中示出了包括1个层级的情形。在核心区域，所述牺牲栅堆叠结构中还形成有依次贯穿所述牺牲栅堆叠结构、所述底部堆叠结构107、所述第三半导体层106及所述半导体牺牲层105并延伸进入所述第一半导体层104中的垂直沟道结构(未图示)，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁和沟道层。
请继续参阅图8和图9，执行步骤S104：例如可通过蚀刻工艺形成沿所述第一方向延伸的栅线间隙124，所述栅线间隙124依次贯穿所述牺牲栅堆叠结构、所述底部堆叠结构107及第三半导体层106并显露出所述半导体牺牲层105中，位于所述第一半导体层104、所述半导体牺牲层105、所述第三半导体层106及所述底部选择栅堆叠结构121内的所述栅线间隙124在所述底栅切槽填充结构119处间断。所述栅线间隙124包括用于分隔块存储区(Block)的第一栅线间隙及用于分割块存储区内部指存储区(Finger)的第二栅线间隙。需要说明的是，在图9中，从上向下依次包括三条栅线间隙124，其中，最上面的一条栅线间隙124是用于分割块存储区(Block)的第一栅线间隙，中间及下面的两条栅线间隙124是用于将一个块存储区划分为三个指存储区(Finger)的第二栅线间隙，图9中只示出了底栅切槽填充结构119位于第二栅线间隙内的情形，但可以理解的是，所述底栅切槽填充结构119也可以位于所述第一栅线间隙内。
请继续参阅图8和图9，执行步骤S105：基于所述栅线间隙124去除所述半导体牺牲层105和被所述半导体牺牲层105包围部分的垂直沟道结构的功能侧壁以形成牺牲间隙，并可通过外延生长工艺于所述牺牲间隙中形成第二半导体层122，所述第二半导体层122的材料例如可以是多晶硅或其他导电材料，所述第二半导体层122可实现垂直沟道结构的沟道层的侧壁引出(CH Side Wall Poly)。需要说明的是，在基于所述栅线间隙124去除所述半导体牺牲层105和被所述半导体牺牲层105包围部分的垂直沟道结构的功能侧壁以形成牺牲间隙的过程中，由于介质支撑结构111不被去除，在核心区域由垂直沟道结构支撑、在台阶区域由介质支撑结构111进行支撑，从而可有效改善器件的坍塌的问题，起到加固结构的作用。
请继续参阅图8和图9，执行步骤S106：基于所述栅线间隙124，利用导电材料替换所述第一牺牲层108和所述第二牺牲层以分别形成底部选择栅层120和存储栅层115。具体地，可先基于所述栅线间隙124采用湿法蚀刻工艺去除位于所述底部堆叠结构107中的第一牺牲层108和牺牲栅堆叠结构中的第二牺牲层，以形成栅极间隙；随后采用沉积工艺于所述栅极间隙中填充导电材料，以形成底部选择栅层120和存储栅层115，交替叠置所述底部选择栅层120和所述第一介质层109构成底部选择栅堆叠结构121，交替叠置的所述存储栅层115和所述第二介质层116构成存储栅堆叠结构114。作为示例，所述底部选择栅层120和存储栅层115的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
请继续参阅图8和图9，本实施例的三维存储器制备方法还包括于所述台阶区域和外围区域形成台阶覆盖层(未图示)以及于各级台阶及外围填充结构113上形成连接柱的步骤，所述连接柱的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。所述连接柱包括形成于存储栅堆叠结构114的端部的各级台阶上的字线连接柱117a、形成于底部选择栅堆叠结构121的端部的各级台阶上的选择栅连接柱117b及位于所述外围填充结构113上的外围连接柱117c，所述外围连接柱117c贯穿位于所述外围区域的所述台阶覆盖层并延伸至所述外围填充结构113内并与后文将要介绍的金属接触125(TSC)连接。
请继续参阅图8和图9，本实施例的三维存储器制备方法还包括于所述外围区域形成贯穿所述半导体衬底101并延伸进入所述外围填充结构113内以与所述外围连接柱117c连接的金属接触125的步骤，换句话所，所述金属接触125贯穿至少部分所述外围填充结构113并与所述外围连接柱117c连接；其中，所述外围填充结构113包覆所述金属接触125及外围连接柱117c的侧壁，从而使所述金属接触125及外围连接柱117c与所述外围填充结构113之外的第二半导体层122(例如可以是多晶硅或者其他到合适的导电材料)之间通过外围填充结构113隔离，避免第二半导体层122与金属接触125/外围连接柱117c直接接触，提高三维存储器结构的可靠性。作为示例，所述金属接触125的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，在一些实施例中，也可以先移除所述半导体衬底101及所述蚀刻停止层102后，再于所述外围填充结构113内形成金属接触125。
实施例二
本实施例介绍另一种三维存储器结构的制备方法，其中，图1示出了本实施例的三维存储器结构的制备方法的流程示意图，图10、12、14及16分别示出了三维存储器结构制备过程中不同工艺步骤所对应的截面示意图，图11、13、15及17分别示出了对应图10、12、14及16的结构中沿第三半导体层106顶面处的俯视图。
在本实施例中与实施例一的区别在于步骤S102中介质支撑结构111的形状不同，在本实施例中，介质支撑结构111为环状介质支撑结构，而在实施例一中介质支撑结构111为实心介质支撑结构111，其他结构基本相同，故不再赘述。
在本实施例中，所述支撑凹槽110为环状凹槽(见图12和13)，形成于支撑凹槽110中的所述介质支撑结构111为环状介质支撑结构(见图14和15)，具体地，所述环状介质支撑结构为矩形环状结构，当然也可以是圆环、椭圆环或其他闭合环状结构。由于支撑凹槽110蚀刻时，会保留环形支撑凹槽110内部的第一半导体层104、半导体牺牲层105、第三半导体层106及底部堆叠结构107，这可以有效减少内部应力，提高结构的稳定性。
由于介质支撑结构111为环状介质支撑结构，故而在基于所述栅线间隙124去除所述半导体牺牲层105和被所述半导体牺牲层105包围部分的垂直沟道结构的功能侧壁以形成牺牲间隙时，被所述环状介质支撑结构包围区域的半导体牺牲层105会被保留(步骤S105)；在基于所述栅线间隙124，利用导电材料替换所述第一牺牲层108和所述第二牺牲层以分别形成底部选择栅层120和存储栅层115的步骤中，位于所述环状介质支撑结构内部的第一牺牲层108被保留(步骤S106)，所述环状介质支撑结构及其内部的第一半导体层104、半导体牺牲层105、第三半导体层106及底部堆叠结构107共同作为台阶区域的支撑结构，可以提高器件结构的稳定性，改善器件的坍塌的问题。
实施例三
本实施例介绍第三种三维存储器结构的制备方法。本实施例与实施例一的区别在于步骤S102中外围填充结构113的形状不同，其他结构基本相同，故不再赘述。
具体地，请参阅图18，在本实施例中，外围凹槽为环状凹槽，形成于所述外围凹槽中的所述外围填充结构113为环状外围填充结构，所述环状外围填充结构为矩形环状结构，当然也可以是圆环、椭圆环或其他闭合环状结构。由于外围凹槽蚀刻时，会保留环形外围凹槽内部的第一半导体层104、半导体牺牲层105、第三半导体层106，这可以有效减少蚀刻过程中的内部应力，提高结构的稳定性。由于所述外围填充结构113为环状外围填充结构，在基于所述栅线间隙124去除所述半导体牺牲层105以形成牺牲间隙的步骤中，位于所述环状外围填充结构内的所述第一半导体层104、半导体牺牲层105及第三半导体层106皆被保留，并且位于环状外围填充结构的内外侧的结构相互独立隔离，因此，后续形成外围区域的金属接触125和外围连接柱117c也可以实现与环状外围填充结构外的半导体层123(包括第一半导体层104、第二半导体层122及第三半导体层106)的电绝缘，提高器件的可靠性。
实施例四
本实施例介绍第四种三维存储器结构的制备方法。本实施例与实施例二的区别在于步骤S102中形成的外围填充结构113的形状不同，其他结构基本相同，故不再赘述。
具体地，在本实施例中，请参阅图19，外围凹槽为环状凹槽，形成于所述外围凹槽中的所述外围填充结构113为环状外围填充结构，所述环状外围填充结构为矩形环状结构，当然也可以是圆环、椭圆环或其他闭合环状结构。由于外围凹槽蚀刻时，会保留环形外围凹槽内部的第一半导体层104、半导体牺牲层105、第三半导体层106，这可以有效减少蚀刻过程中的内部应力，提高结构的稳定性。由于所述外围填充结构113为环状外围填充结构，在基于所述栅线间隙124去除所述半导体牺牲层105以形成牺牲间隙的步骤中，位于所述环状外围填充结构内的半导体牺牲层105被保留，位于所述第一半导体层104、半导体牺牲层105及第三半导体层106皆被保留，并且位于环状外围填充结构的内外侧的结构相互独立隔离，因此，后续形成外围区域的金属接触125和外围连接柱117c也可以实现与环状外围填充结构外的半导体层123(包括第一半导体层104、第二半导体层122及第三半导体层106)的电绝缘，提高器件的可靠性。
实施例五
本实施例介绍一种采用实施例一所述的三维存储器结构的制备方法制备的三维存储器结构，其中，图8示出了本实施例的三维存储器结构的截面示意图，图9示出了本实施例的三维存储器结构的第三半导体层106顶面处的俯视图。
请参阅图8和9，在本实施例中，所述三维存储器结构包括半导体衬底101，第二半导体层122，底部选择栅堆叠结构121，介质支撑结构111，存储栅堆叠结构114及栅线间隙124。所述半导体衬底101包括沿第一方向依次设置的核心区域、台阶区域及外围区域；所述第二半导体层122形成于所述半导体衬底101上；所述介质支撑结构111位于所述台阶区域内，所述介质支撑结构111依次贯穿所述底部选择栅堆叠结构121和所述第二半导体层122；所述存储栅堆叠结构114，形成于所述底部选择栅极堆叠结构上；所述栅线间隙124沿所述第一方向延伸，所述栅线间隙124依次贯穿所述存储栅堆叠结构114和所述底部选择栅堆叠结构121并延伸进入所述第二半导体层122中。可以理解的是，在一些实施例中，所述三维存储器结构也可以不包括所述半导体衬底101。
请参阅图8和9，在本实施例中，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底101例如可以选用单晶硅衬底。
请参阅图8和9，在本实施例中，所述三维存储器结构还包括形成于所述第二半导体层122与所述半导体衬底101之间的第一半导体层104，以及形成于所述第二半导体层122与所述底部选择栅堆叠结构121之间的第三半导体层106，所述第一半导体层104、所述第二半导体层122及所述第三半导体层106共同构成半导体层123。作为示例，所述第一半导体层104、所述半导体牺牲层105及所述第三半导体层106的材料例如可以为多晶硅。需要说明的是，在一些实施例中，所述半导体层123也可以只包含所述第二半导体层122。
请参阅图8和9，在本实施例中，所述底部选择栅堆叠结构121包括交替叠置的底部选择栅层120和第一介质层109；所述底部选择栅层120的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料，所述第一介质层109的材料可以包括但不仅限于氧化硅。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述底部选择栅层120及所述第一介质层109，譬如化学气相沉积法。
请参阅图8和9，在本实施例中，所述存储栅堆叠结构114包括交替叠置的存储栅层115和第二介质层116；所述存储栅层115的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料，所述第二介质层116的材料可以包括但不仅限于氧化硅。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述存储栅层115及所述第二介质层116，譬如化学气相沉积法。
请参阅图8和图9，在本实施例中，所述三维存储器结构还包括形成于所述底部选择栅堆叠结构121和所述存储栅堆叠结构114的台阶区域的多级台阶，在所述底部选择栅堆叠结构121中每个所述台阶分别显露一底部选择栅层120或一第一介质层109的端部表面，每个台阶可包括至少一个由相邻的一底部选择栅层120和一第一介质层109构成层级，图8中示出了包括2个层级的情形；而在存储栅堆叠结构114中每个所述台阶分别显露一存储栅层115或一第二介质层116的端部表面，每个台阶可包括至少一个由相邻的一存储栅层115和一第二介质层116构成层级，图8中示出了包括1个层级的情形。在核心区域，所述存储栅堆叠结构114中还形成有依次贯穿所述存储栅堆叠结构114、所述底部选择栅堆叠结构121、所述第三半导体层106及所述第二半导体层122并延伸进入所述第一半导体层104中的垂直沟道结构(未图示)，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁和沟道层。
请参阅图8和9，在本实施例中，所述三维存储器结构还包括底栅切槽填充结构119，所述底栅切槽填充结构119依次贯穿所述底部选择栅堆叠结构121、所述第三半导体层106、所述第二半导体层122及所述第一半导体层104，所述底选择栅切槽118位于台阶区域和所述核心区域(图9中只示出了位于台阶区域的情形)，所述底栅切槽填充结构119沿所述栅线间隙124的长度方向(X方向)间隔设置，位于所述第一半导体层104、所述半导体牺牲层105、所述第三半导体层106及所述底部选择栅堆叠结构121内的所述栅线间隙124在所述底栅切槽填充结构119处间断。
具体地，请参阅图8和图9，所述栅线间隙124包括用于分隔块存储区(Block)的第一栅线间隙及用于分割块存储区内部指存储区(Finger)的第二栅线间隙。需要说明的是，在图9中，从上向下依次包括三条栅线间隙124，其中，最上面的一条栅线间隙124是用于分割块存储区(Block)的第一栅线间隙，中间及下面的两条栅线间隙124是用于将一个块存储区划分为三个指存储区(Finger)的第二栅线间隙，图9中只示出了底栅切槽填充结构119位于第二栅线间隙内的情形，但可以理解的是，所述底栅切槽填充结构119也可以位于所述第一栅线间隙内。
作为示例，所述介质支撑结构111、底栅切槽填充结构119及后文将要介绍的外围填充结构113的材料例如可以是氧化硅、氮氧化硅或正硅酸乙酯，譬如正硅酸乙酯。
请参阅图8和9，在本实施例中，所述三维存储器结构还包括外围填充结构113，所述外围填充结构113依次贯穿所述底部选择栅堆叠结构121、所述第三半导体层106、所述第二半导体层122及所述第一半导体层104，所述外围填充结构113位于所述外围区域，所述外围填充结构113、所述底栅切槽填充结构119及所述介质支撑结构111的顶面位于同一研磨平面。可以理解的是，在一些实施例中，所述外围区域可以不设置底部堆叠结构107，所述外围填充结构113也可以只贯穿所述第三半导体层106、所述第二半导体层122及所述第一半导体层104。
需要说明的是，在本实施例中，在基于所述栅线间隙124去除所述半导体牺牲层105和被所述半导体牺牲层105包围部分的垂直沟道结构的功能侧壁以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层122中，由于介质支撑结构111不被去除，故在核心区域由垂直沟道结构支撑、在台阶区域由介质支撑结构111进行支撑，可有效改善器件的坍塌的问题，起到加固结构的作用。
请参阅图8和图9，在本实施例中，所述三维存储器结构还包括覆盖于所述台阶区域的台阶覆盖层(图中未示出)，以及形成于各级台阶及外围填充层上的连接柱，所述连接柱贯穿所述台阶覆盖层，所述连接柱的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。所述连接柱包括形成于存储栅堆叠结构114的端部的各级台阶上的字线连接柱117a、形成于底部选择栅堆叠结构121的端部的各级台阶上的选择栅连接柱117b及位于所述外围填充结构113上的外围连接柱117c，所述外围连接柱117c贯穿所述台阶覆盖层并延伸进入所述外围填充结构内并与后文将要介绍的金属接触125(TSC)连接。
请参阅图8和图9，在本实施例中，所述三维存储器结构还包括金属接触125，所述金属接触125贯穿所述半导体衬底101并延伸进入所述外围填充结构113内以与所述外围连接柱117c连接，其中，所述外围填充结构113包覆所述金属接触125及外围连接柱117c的侧壁，从而使所述金属接触125及外围连接柱117c与所述外围填充结构113之外的第二半导体层122(多晶硅)之间通过外围填充结构113隔离，避免第二半导体层122与金属接触125/外围连接柱117c直接接触，提高三维存储器结构的可靠性。作为示例，所述金属接触125的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，在一些实施例中，也可以先移除所述半导体衬底101及所述蚀刻停止层102后，再于所述外围填充结构113内形成金属接触125，也即所述金属接触125形成于所述外围填充结构内。
实施例六
本实施例介绍一种采用实施例二所述的三维存储器结构的制备方法制备的三维存储器结构，其中，图16示出了本实施例的三维存储器结构的截面示意图，图17示出了本实施例的三维存储器结构的第三半导体层106顶面处的俯视图。
本实施例的三维存储器结构与实施例五的三维存储器结构的主要区别在于介质支撑结构111的形状不同，在本实施例中，介质支撑结构111为环状介质支撑结构，而在实施例一中介质支撑结构111为实心介质支撑结构111，其他结构基本相同，故不再赘述。
在本实施例中，所述介质支撑结构111为环状介质支撑结构，围绕部分所述半导体层及部分所述底部选择栅堆叠结构设置。具体地，所述环状介质支撑结构为矩形环状结构，当然也可以是圆环、椭圆环或其他闭合环状结构。由于介质支撑结构111为环状介质支撑结构，故而在基于所述栅线间隙124去除所述半导体牺牲层105和被所述半导体牺牲层105包围部分的垂直沟道结构的功能侧壁以形成牺牲间隙时，被所述环状介质支撑结构包围区域的半导体牺牲层105会被保留。在基于所述栅线间隙124，利用导电材料替换所述第一牺牲层108和所述第二牺牲层以分别形成底部选择栅层120和存储栅层115时，位于所述环状介质支撑结构内部的第一牺牲层108被保留，所述环状介质支撑结构及其内部的第一半导体层104、半导体牺牲层105、第三半导体层106及底部堆叠结构107共同作为台阶区域的支撑结构，提高器件结构的稳定性，改善器件的坍塌的问题。
实施例七
本实施例介绍一种采用实施例三所述的三维存储器结构的制备方法制备的三维存储器结构，其中，图18示出了本实施例的三维存储器结构的第三半导体层106顶面处的俯视图。
本实施例的三维存储器结构与实施例五的三维存储器结构的主要区别在于外围填充结构113的形状不同，其他结构基本相同，故不再赘述。
具体地，在本实施例中，请参阅图18，所述外围填充结构113为环状外围填充结构，围绕部分所述半导体层设置。在基于所述栅线间隙124去除所述半导体牺牲层105以形成牺牲间隙(其内形成第二半导体层122)时，位于所述环状外围填充结构内的所述第一半导体层104、半导体牺牲层105及第三半导体层106皆被保留，并且位于环状外围填充结构的内外侧的结构相互独立隔离，因此，后续形成外围区域的金属接触125和外围连接柱117c也可以实现与环状外围填充结构外的半导体层123(包括第一半导体层104、第二半导体层122及第三半导体层106)的电绝缘。
实施例八
本实施例介绍一种采用实施例四所述的三维存储器结构的制备方法制备的三维存储器结构，其中，图19示出了本实施例的三维存储器结构的第三半导体层106顶面处的俯视图。
本实施例的三维存储器结构与实施例六的三维存储器结构的主要区别在于外围填充结构113的形状不同，其他结构基本相同，故不再赘述。
具体地，在本实施例中，请参阅图19，所述外围填充结构113为环状外围填充结构，围绕部分所述半导体层设置。在基于所述栅线间隙124去除所述半导体牺牲层105以形成牺牲间隙(其内形成第二半导体层122)时，位于所述环状外围填充结构内所述第一半导体层104、半导体牺牲层105及第三半导体层106皆被保留，并且位于环状外围填充结构的内外侧的结构相互独立隔离，因此，后续形成外围区域的金属接触125和外围连接柱117c也可以实现与环状外围填充结构外的半导体层123(包括第一半导体层104、第二半导体层122及第三半导体层106)的电绝缘。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (30)
1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
半导体层，包括沿第一方向依次设置的核心区域、台阶区域及外围区域；
底部选择栅堆叠结构，形成于所述半导体层上；
垂直沟道结构，所述垂直沟道结构的功能侧壁是由氧化硅-氮化硅-氧化硅组成的 ONO结构；
介质支撑结构，位于所述台阶区域内，所述介质支撑结构依次贯穿所述底部选择栅堆叠结构和所述半导体层，所述介质支撑结构的材料为氮氧化硅或正硅酸乙酯；所述介质支撑结构包括环状介质支撑结构，围绕部分所述半导体层及部分所述底部选择栅堆叠结构设置；
存储栅堆叠结构，形成于所述底部选择栅极堆叠结构上；
栅线间隙，沿所述第一方向延伸，所述栅线间隙依次贯穿所述存储栅堆叠结构和所述底部选择栅堆叠结构并延伸进入所述半导体层中。
2.根据权利要求1所述的三维存储器结构，其特征在于，所述栅线间隙包括用于分隔块存储区的第一栅线间隙及用于分割块存储区内部指存储区的第二栅线间隙；所述三维存储器结构还包括底栅切槽填充结构，所述底栅切槽填充结构贯穿所述底部选择栅堆叠结构，所述底栅切槽填充结构沿所述第二栅线间隙的长度方向间隔设置，位于所述底部选择栅堆叠结构中的所述第二栅线间隙在所述底栅切槽填充结构处间断。
3.根据权利要求1所述的三维存储器结构，其特征在于，所述介质支撑结构包括实心介质支撑结构。
4.根据权利要求1所述的三维存储器结构，其特征在于，所述底部选择栅堆叠结构和所述存储栅堆叠结构在所述台阶区域形成有多级台阶。
5.根据权利要求4所述的三维存储器结构，其特征在于，所述三维存储器结构还包括，形成于各级所述台阶上的若干连接柱。
6.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括蚀刻停止层，所述蚀刻停止层位于所述半导体层的远离所述底部选择栅堆叠结构的表面。
7.根据权利要求6所述的三维存储器结构，其特征在于，所述蚀刻停止层的材料包括氧化铝、氧化硅或氮氧化硅。
8.根据权利要求1所述的三维存储器结构，其特征在于，所述半导体层包括依次设置的第一半导体层、第二半导体层及第三半导体层，所述底部选择栅堆叠结构形成于所述第三半导体层上。
9.根据权利要求1-8中任意一项所述的三维存储器结构，其特征在于，所述三维存储器结构还包括形成于所述外围区域的外围填充结构，所述外围填充结构贯穿所述半导体层，所述外围填充结构的材料包括氮氧化硅、或正硅酸乙酯。
10.根据权利要求9所述的三维存储器结构，其特征在于，所述外围填充结构包括环状外围填充结构，围绕位于所述外围区域的部分所述半导体层设置。
11.根据权利要求9所述的三维存储器结构，其特征在于，所述外围填充结构为实心外围填充结构。
12.根据权利要求9所述的三维存储器结构，其特征在于，所述三维存储器结构包括台阶覆盖层和外围连接柱，所述台阶覆盖层覆盖所述台阶区域和外围区域，所述外围连接柱贯穿位于所述外围区域的所述台阶覆盖层并延伸至所述外围填充结构。
13.根据权利要求12所述的三维存储器结构，其特征在于，所述三维存储器结构还包括金属接触，所述金属接触贯穿至少部分所述外围填充结构并与所述外围连接柱连接。
14.一种三维存储器结构的制备方法，其特征在于，所述制备方法包括：
提供一半导体衬底，所述半导体衬底包括沿第一方向依次设置的核心区域、台阶区域及外围区域，所述半导体衬底上依次形成有半导体牺牲层及底部堆叠结构，所述底部堆叠结构包括交替叠置的第一牺牲层和第一介质层；
于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构，所述介质支撑结构的材料包括氮氧化硅或正硅酸乙酯；
于所述底部堆叠结构上形成牺牲栅堆叠结构，所述牺牲栅堆叠结构包括交替叠置的第二牺牲层和第二介质层；
形成垂直沟道结构，所述垂直沟道结构的功能侧壁是由氧化硅-氮化硅-氧化硅组成的ONO 结构；
形成沿所述第一方向延伸的栅线间隙，所述栅线间隙依次贯穿所述牺牲栅堆叠结构和所述底部堆叠结构并延伸进入所述半导体牺牲层中；
基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层；
基于所述栅线间隙，利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层。
15.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述栅线间隙包括用于分隔块存储区的第一栅线间隙及用于分割块存储区内部指存储区的第二栅线间隙；所述制备方法还包括形成底栅切槽填充结构的步骤，所述底栅切槽填充结构贯穿所述底部堆叠结构，所述底栅切槽填充结构沿所述第二栅线间隙的长度方向间隔设置，位于所述底部选择栅堆叠结构中的所述第二栅线间隙在所述底栅切槽填充结构处间断。
16.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述介质支撑结构包括环状介质支撑结构；
在基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙的步骤中，位于所述环状介质支撑结构内部的半导体牺牲层被保留；
在基于所述栅线间隙，利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层的步骤中，位于所述环状介质支撑结构内部的第一牺牲层被保留。
17.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中，所述介质支撑结构包括实心介质支撑结构。
18.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤包括：
于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的支撑凹槽；
于所述支撑凹槽中形成介质支撑结构。
19.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，所述底部堆叠结构和所述牺牲栅堆叠结构在所述台阶区域形成多级台阶的步骤。
20.根据权利要求19所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，于各级所述台阶上形成若干连接柱的步骤。
21.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，于所述半导体衬底与所述半导体牺牲层之间形成蚀刻停止层的步骤。
22.根据权利要求21所述的三维存储器结构的制备方法，其特征在于，利用导电材料替换所述第一牺牲层和所述第二牺牲层以分别形成底部选择栅层和存储栅层的步骤之后还包括，去除所述半导体衬底及所述蚀刻停止层的步骤。
23.根据权利要求21所述的三维存储器结构的制备方法，其特征在于，所述蚀刻停止层的材料包括氧化铝、氧化硅或氮氧化硅。
24.根据权利要求14所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，于所述半导体牺牲层与所述半导体衬底之间形成第一半导体层的步骤及于所述半导体牺牲层与所述底部堆叠结构之间形成第三半导体层的步骤；
在于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中，所述介质支撑结构依次贯穿所述第三半导体层、所述第二半导体层及所述第一半导体层。
25.根据权利要求14-24中任意一项所述的三维存储器结构的制备方法，其特征在于，所述于所述台阶区域内形成依次贯穿所述底部堆叠结构及所述半导体牺牲层的介质支撑结构的步骤中还包括，于所述外围区域的所述半导体衬底上形成外围填充结构，所述外围填充结构贯穿所述半导体牺牲层，所述外围填充结构的材料包括氮氧化硅、或正硅酸乙酯。
26.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，所述外围填充结构包括环状外围填充结构，所述基于所述栅线间隙去除所述半导体牺牲层以形成牺牲间隙的步骤中，位于所述环状外围填充结构内的所述半导体牺牲层被保留。
27.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，所述介质支撑结构为实心外围填充结构。
28.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，所述于所述外围区域的所述半导体衬底上形成外围填充结构的步骤包括：
于所述外围区域内形成贯穿所述半导体牺牲层的外围凹槽；
于所述外围凹槽中形成外围填充结构。
29.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括：
形成台阶覆盖层和外围连接柱的步骤，其中，所述台阶覆盖层覆盖所述台阶区域和外围区域，所述外围连接柱贯穿位于所述外围区域的所述台阶覆盖层并延伸至所述外围填充结构。
30.根据权利要求29所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，于所述外围填充结构内形成金属接触的步骤，其中，所述金属接触贯穿至少部分所述外围填充结构并与所述外围连接柱连接。
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