CN112071851A - 堆叠结构及其制造方法、3d nand存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种堆叠结构及其制造方法、3D NAND存储器及其制造方法，在衬底上形成底部叠层，在底部叠层中形成阻挡环，在底部叠层上方形成堆叠结构，在堆叠结构中形成沿堆叠方向贯穿堆叠结构的桥接柱，该桥接柱的底部由阻挡环环绕。在形成栅线缝隙以及栅线缝隙底部开口时，该阻挡环能够有效保护阻挡环之外的其余底部叠层不被破坏，由此在后续通过栅线缝隙去除底部叠层中的源极牺牲层过程中，能够有效保留底部叠层的其余材料层，对堆叠结构起到支撑作用，减少堆叠结构的坍塌风险，提高器件的成品率及良率。另外，可以在形成焊盘接触以及通孔接触的零沟槽时同时形成上述阻挡环，无需增加工艺步骤，不会增加工艺成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种堆叠结构及其制造方法、3D NAND存储器及其制造方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、96层、128层或更多层数据单元的堆叠。随着堆叠层数的增加，堆叠结构堆叠稳定性面临越来越大的考验。在存储器件的形成过程中，涉及到在堆叠结构中形成镂空结构的制程，此时很容易出现对堆叠结构的支撑结构被破坏或者支撑结构太少，难以支撑堆叠结构而造成结构的坍塌，影响器件的成品率及良率。
有必要提供一种能够有效支撑堆叠结构放置其倒塌的工艺方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种堆叠结构及其制造方法、3D NAND存储器及其制造方法，该方法中，通过在堆叠结构中增加贯穿堆叠结构的桥接柱，增加堆叠结构中相邻存储区块之间的拉紧力。同时在堆叠结构下方衬底上方的底部叠层中形成阻挡环，该阻挡环可以有效防止桥接柱底部周围的叠层被破坏，增加工艺过程中对堆叠结构的支撑，从而减少堆叠结构坍塌的风险。
为实现上述目的及其它相关目的，本发明提供了一种用于形成3D NAND存储器的堆叠结构的制造方法，该方法包括如下步骤：
提供衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
在所述衬底表面形成沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
在所述底部叠层中形成多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；
在所述底部叠层上形成沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；
在所述堆叠结构中形成在所述第三方向上贯穿所述堆叠结构的多个桥接柱，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的底部叠层区域被所述阻挡环环绕。
可选地，在所述衬底表面形成沿垂直于所述衬底表面的第三方向堆叠的底部叠层还包括以下步骤：
在所述衬底上形成阻挡层；
在所述阻挡层上方依次形成第一半导体层、源极牺牲层以及第二半导体层。
可选地，在所述底部叠层中形成阻挡环，还包括以下步骤：
在所述底部叠层中形成多个环形沟槽，多个所述环形沟槽在所述第一方向上间隔排列；
在所述环形沟槽中填充绝缘材料。
可选地，在所述堆叠结构中形成在所述第三方向上贯穿所述堆叠结构的多个桥接柱，还包括以下步骤：
形成在所述第三方向上贯穿所述堆叠结构的多个通孔，多个所述通孔与多个所述阻挡环一一对应；
在所述通孔中填充绝缘材料。
可选地，所述第一半导体层、所述源极牺牲层以及所述第二半导体层为具有不同掺杂浓度的多晶硅层。
可选地，所述桥接柱在所述第三方向上的投影面积小于所述阻挡环所环绕的区域在所述第三方向上的投影面积。
本发明的另一实施例还提供了一种3D NAND存储器制造方法，该方法包括以下步骤：
采用本发明所述的堆叠结构的制造方法在衬底上形成堆叠结构；
形成在所述第三方向上贯穿所述堆叠结构的阵列排布的沟道结构；
在所述堆叠结构中形成在第三方向上贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在第一方向上与多个桥接柱对齐地延伸并且被所述桥接柱断开，所述栅线缝隙的底部形成在阻挡环内；
替换底部叠层中的源极牺牲层形成源极层；
在所述堆叠结构中形成字线层。
可选地，在所述堆叠结构中形成在第三方向上贯穿所述堆叠结构的栅线缝隙，包括沿所述第三方向刻蚀所述堆叠结构至所述衬底上的至少部分底部叠层以暴露所述源极牺牲层。
可选地，上述制造方法还包括以下步骤：
在所述栅线缝隙的侧壁上形成第二间隔层；
在所述栅线缝隙中形成与所述源极层连通的共源极。
本发明的又一实施例提供了一种用于形成3D NAND存储器的堆叠结构，包括：
衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
形成在所述衬底表面沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
形成在所述底部叠层中的多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的底部叠层区域被所述阻挡环环绕。
可选地，所述底部叠层包括：
形成在所述衬底表面的阻挡层；
依次形成在所述阻挡层上方的第一半导体层、源极牺牲层以及第二半导体层。
可选地，所述第一半导体层、所述源极牺牲层以及所述第二半导体层为具有不同掺杂浓度的多晶硅层。
可选地，在所述第三方向上，所述桥接柱的投影面积小于所述阻挡环所环绕的区域的投影面积。
本发明的再一实施例提供了一种3D NAND存储器，包括：
衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
形成在所述衬底表面沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
形成在所述底部叠层中的多个阻挡环；
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和字线层，所述堆叠结构包括用于形成存储结构的存储区块；
形成在所述存储区块中的阵列排布的沟道结构，所述沟道结构的底部形成在部分衬底中；
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱，所述桥接柱形成在相邻的所述存储区块之间，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的所述底部叠层区域被所述阻挡环环绕。
可选地，所述底部叠层包括：
形成在所述衬底表面的阻挡层；
依次形成在所述阻挡层上方的第一半导体层、源极层以及第二半导体层。
可选地，所述沟道结构包括：
形成在所述第三方向上贯穿所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔中的存储器层、沟道层及介电层，其中与所述源极层对应的部分，所述沟道结构的所述沟道层与所述源极层连接。
可选地，该3D NAND存储器还包括：
形成在所述堆叠结构的相邻的存储区块之间在第三方向上贯穿所述堆叠结构与所述源极层连通的共源极，所述共源极在第一方向上与多个桥接柱对齐地延伸并且环绕所述桥接柱，所述共源极的底部形成在所述阻挡环内。
可选地，在所述第三方向上，所述桥接柱的投影面积小于所述阻挡环所环绕的区域的投影面积。
可选地，在所述第三方向上，所述共源极的投影面积小于所述阻挡环所环绕的区域的投影面积。
可选地，在所述第三方向上，所述共源极的投影面积大于所述桥接柱的投影面积。
如上所述，本发明提供的堆叠结构及其制造方法、3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法在衬底上形成底部叠层，在底部叠层中形成阻挡环，在底部叠层上方形成堆叠结构，在堆叠结构中形成沿堆叠方向贯穿堆叠结构的桥接柱，该桥接柱的底部由阻挡环环绕。在形成栅线缝隙以及栅线缝隙底部开口时，该阻挡环能够有效保护阻挡环之外的其余底部叠层不被破坏，由此在后续通过栅线缝隙去除底部叠层中的源极牺牲层过程中，能够有效保留底部叠层的其余材料层，对堆叠结构起到支撑作用，减少堆叠结构的坍塌风险，提高器件的成品率及良率。
另外，可以在形成焊盘接触以及通孔接触的零沟槽时同时形成上述阻挡环，无需增加工艺步骤，不会增加工艺成本。
本发明的3D NAND存储器由上述方法制备，因此同样具备上述有益效果。
附图说明
图1a显示为在形成有桥接柱的堆叠结构上方形成栅线缝隙硬掩模的结构示意图。图1b显示为经图1a所示的硬掩模形成栅线缝隙的结构示意图。
图1c显示为在栅线缝隙的侧壁及底部形成间隔层的结构示意图。
图1d显示为去除栅线缝隙底部的间隔层打开底部开口的结构示意图。
图1e显示为经栅线缝隙去除源极牺牲层的结构示意图。
图2显示为本发明提供的3D NAND存储器制造方法的流程图。
图3显示为本实施例提供的衬底的平面示意图。
图4a显示为在衬底上形成底部叠层的平面示意图。
图4b显示为沿图4a所示的线L0-L0的剖面结构示意图。
图5a显示为在图4a和图4b所示结构中形成环形沟槽的平面结构示意图。
图5b显示为沿图5a所示的线L1-L1的剖面结构示意图。
图6a显示为在图5a和图5b所示结构中形成阻挡环的平面结构示意图。
图6b显示为图6a所示的线L2-L2的剖面结构示意图。
图7a显示为在图6a和图6b所示结构上方形成堆叠结构的平面结构示意图。
图7b显示为图7a所示的线L3-L3的剖面结构示意图。
图8a显示为在图7a和图7b所示的堆叠结构中形成通孔的平面结构示意图。
图8b显示为沿图8a所示的线L4-L4的剖面结构示意图。
图9a显示为在图8a和图8b所示的堆叠结构中形成桥接柱的平面结构示意图。
图9b沿图9a所示的线L5-L5的剖面结构示意图。
图10显示为本发明另一实施例提供的3D NAND存储器制造方法的流程图。
图11a显示在图9a和图9b所述堆叠结构中形成沟道结构的平面结构示意图。
图11b显示为图11a所示的线L6-L6的剖面结构示意图。
图12a显示为在图11a和图11b所述堆叠结构中形成栅线缝隙的平面结构示意图。
图12b显示为图12a所示的线L7-L7的剖面结构示意图。
图13显示为经图12a和图12b所示的栅线缝隙形成源极层的剖面结构示意图。
图14显示为在图13所示的结构中形成栅线缝隙的剖面结构示意图。
图15显示为在图14所示的结构中形成字线层的剖面结构示意图。
图16a显示为在图15所示的栅线缝隙中形成共源极的平面结构示意图。
图16b显示为沿图16a所示的线L8-L8的剖面结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
随着3D NAND存储器层数的增加，堆叠结构的稳定性面临巨大的挑战。目前，通常采用在堆叠结构中形成桥接柱的方式增加对堆叠结构的支撑。
如图1a所示，在衬底01上形成底部叠层02以及堆叠结构03之后，在堆叠结构03中形成桥接块04，然后在堆叠结构上方形成栅线缝隙的硬掩模，如图1b所示，在硬掩模的作用下刻蚀堆叠结构形成栅线缝隙05，在形成栅线缝隙时，由于氧化物和氮化物(例如底部叠层中的氮化硅)的蚀刻速率不同，会导致桥接块和底部叠层区域的刻蚀速率比堆叠结构中的ON (氧化物/氮化物)叠层的蚀刻速率快。栅线缝隙刻蚀停止在底部叠层中的氮化硅层时，在桥接块周围，底部叠层自蚀刻停止的氮化硅层至下方的底部多晶硅层会出现斜坡020；如图1c 所示，在栅线缝隙的底部及侧壁形成间隔层051，在桥接柱底部，该间隔层同样形成在斜坡 020上方；然后如图1d所示，去除栅线缝隙底部的间隔层，打开栅线缝隙的底部开口052，暴露出作为蚀刻停止层的氮化硅层，此时斜坡020上方的间隔层也被去除或者被部分去除，失去对叠层中底部多晶硅的保护；如图1e所示，当经栅线缝隙去除底部叠层的牺牲层多晶硅形成源极层沟槽06时，底部多晶硅层也会被去除，从而失去对堆叠结构的支撑，造成堆叠结构坍塌。
针对在堆叠结构中形成桥接块所面临的堆叠结构坍塌的缺陷，本发明提供一种堆叠结构及其制造方法、3D NAND存储器及其制造方法，以解决上述缺陷。现通过下面的具体实施例并结合附图对本发明的方法进行详细描述。
实施例一
本实施例提供一种用于形成3D NAND存储器的堆叠结构，该堆叠结构包括：衬底；如图3所示，该衬底100在X方向和Y方向上延伸形成衬底表面100-1。
形成在所述衬底表面上方的底部叠层，底部叠层沿垂直于所述衬底表面的Z方向堆叠；参照图4b该底部叠层101包括依次形成在衬底表面100-1上的阻挡层1010、第一半导体层 1011、源极牺牲层1012及第二半导体层1013。在可选实施例中，该阻挡层1010可以是多层材料层，例如可以是氧化硅、氮化硅的叠层。源极牺牲层1012与第一半导体层1011和第二半导体层1013之间还可以分别形成有绝缘保护层，例如氧化硅层等。
形成在所述底部叠层中的多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；参照图 6a和图6b，该阻挡环1014形成在底部叠层101中，并且阻挡环1014的底部形成在底部叠层的至少部分阻挡层1011中。该阻挡环1014由绝缘层材料形成，该绝缘层材料可以是氧化物、氮氧化物等与源极牺牲层以及后续形成的堆叠结构中的叠层具有较大蚀刻比差异的材料。优选地，该绝缘材料相对于源极牺牲层以及堆叠结构中的叠层具有更小的蚀刻速率，由此能够在刻蚀堆叠结构以及去除源极牺牲层的过程中不被破坏，有效保护第一半导体层和第二半导体层。
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；参照图7a和图7b，该堆叠结构102包括沿Z方向交替堆叠的绝缘层1021 及牺牲层1022。作为示例，牺牲层1022相较于绝缘层1021具有较高的刻蚀选择比，以确保在后续去除牺牲层1022时绝缘层1021几乎不被去除。具体的，所述牺牲层1022的材料可以包括但不仅限于氮化硅(Si3N4)层，绝缘层1021的材料可以包括但不仅限于氧化硅。
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱。如图9a和 9b所示，在堆叠结构中形成多个桥接柱103，多个桥接柱103在X方向和Y方向上均间隔分布，优选地，在Y方向上对齐地间隔分布。如图9a所示，在Z方向上，桥接柱103与所述阻挡环1014一一对应，并且所述桥接柱的底部对应的底部叠层区域被所述阻挡环环绕。并且，桥接柱103在Z方向上的投影面积小于阻挡环103所环绕的区域在Z方向上的投影面积。在可选实施例中，桥接柱103在Z方向上的投影面积也可以等于阻挡环103所环绕的区域在Z 方向上的投影面积。
如图2所示，本实施例还提供了上述用于形成3D NAND存储器的堆叠结构的制造方法，该方法包括如下步骤：
步骤S101：提供衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
参照图3，首先提供一衬底100，该衬底100在第一方向(X方向)和第二方向(Y方向)上延伸形成衬底表面100-1。作为示例，衬底100可以根据器件的实际需求进行选择，例如，可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述衬底100包括单晶硅衬底。
需要说明的是，衬底100可以为进行离子掺杂后的衬底，具体地，可以为P型掺杂衬底，也可以为N型掺杂衬底。
步骤S102：在所述衬底表面形成沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
如图4a及图4b所示，在衬底表面100-1上方形成底部叠层101，该底部叠层包括依次形成在衬底表面100-1上的阻挡层1010、第一半导体层1011、源极牺牲层1012及第二半导体层1013。在可选实施例中，该阻挡层1010可以是多层材料层，例如可以是氧化硅、氮化硅的叠层。源极牺牲层1012与第一半导体层1011和第二半导体层1013之间还可以分别形成有绝缘保护层，例如氧化硅层等。在可选实施例中，该第一半导体层1011、源极牺牲层1012 及第二半导体层1013均为不同的材料层，或者第一半导体层1011和第二半导体层1013是相同的材料层，源极牺牲层1012是与第一半导体层1011和第二半导体层1013不同的材料层。在优选实施例中，第一半导体层1011、源极牺牲层1012及第二半导体层1013均为多晶硅层，但是具有不同的掺杂程度，使得第一半导体层1011、源极牺牲层1012及第二半导体层1013 具有不同的蚀刻速率，或者使得第一半导体层1011和第二半导体层1013蚀刻速率相同，而源极牺牲层1012与第一半导体层1011和第二半导体层1013的蚀刻速率不同。更优选地，源极牺牲层的蚀刻速率明显大于第一半导体层1011和第二半导体层1013的蚀刻速率，以使得在后续去除源极牺牲层时，不会破坏、损伤或者去除第一半导体层1011和第二半导体层1013。
步骤S103：在所述底部叠层中形成多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；
参照图5a和5b，首先在底部叠层中形成多个环形沟槽1014＇，该环形沟槽1014＇在X方向上间隔分布，同样地，在Y方向也是间隔分布。如图5b所示，刻蚀底部叠层101至部分阻挡层1011，形成该环形沟槽1014＇。如图5a所示，该环形槽104＇可以在形成焊盘接触以及通孔接触的零沟槽1015(即，对准标记沟槽)时同时形成，即，通过同一个掩膜版刻蚀底部叠层同时形成零沟槽1015及环形沟槽1014′。这样无需增加形成环形沟槽的工艺步骤，过程简单，不会增加工艺成本。
然后参照图6a和6b，在环形沟槽1014＇中填充绝缘材料形成阻挡环1014。当然，还可以包括平坦化步骤，使得阻挡环与底部叠层平齐。在可选实施例中，可以在阻挡环中填充氧化物、氮氧化物等与源极牺牲层以及后续形成的堆叠结构中的叠层具有较大蚀刻比差异的绝缘材料。优选地，该绝缘材料相对于源极牺牲层以及堆叠结构中的叠层具有更小的蚀刻速率，由此能够在刻蚀堆叠结构以及去除源极牺牲层的过程中不被破坏，有效保护第一半导体层和第二半导体层。
步骤S104：在所述底部叠层上形成沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；
参照图7a和图7b，在形成有上述阻挡环1014底部叠层101上方形成堆叠结构102，即，沿图7b所述的Z方向形成该堆叠结构102。该堆叠结构102包括在Z方向上依次叠置的绝缘层1021及牺牲层1022。作为示例，牺牲层1022相较于绝缘层1021具有较高的刻蚀选择比，以确保在后续去除牺牲层1022时绝缘层1021几乎不被去除。具体的，所述牺牲层1022的材料可以包括但不仅限于氮化硅(Si3N4)层，绝缘层1021的材料可以包括但不仅限于氧化硅。
作为示例，堆叠结构102中的绝缘层1021及牺牲层1022的层数可以包括32层、64层、 96层或128层等。绝缘层1021及牺牲层1022的层数可以根据实际需要进行设定，此处不做限定。
作为示例，可以采用但不仅限于可以采用物理气相沉积(Physical VaporDeposition，PVD) 工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成绝缘层1021及牺牲层1022。
S105：在所述堆叠结构中形成在所述第三方向上贯穿所述堆叠结构的多个桥接柱，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的所述底部叠层区域被所述阻挡环环绕。
参照图8a及图8b，首先，如图8b所示，沿Z方向刻蚀堆叠结构102，形成在Z方向上贯穿堆叠结构102的通孔103′，优选地，沿Z方向刻蚀堆叠结构102及部分底部叠层101，例如刻蚀底部叠层中的部分第二半导体材料层，形成该通孔103′。如图8a所示，该通孔103′同样在X方向上间隔分布，在Y方向上同样间隔分布，并且与阻挡环1014一一对应。
然后如图9a和图9b所示，在通孔103′中同样填充绝缘材料形成桥接柱103，该绝缘材料可以是与形成阻挡环1014的绝缘材料相同的材料，也可以是不同的材料。在可选实施例中，同样可以在通孔103′中填充氧化物、氮氧化物等与源极牺牲层以及后续形成的堆叠结构中的叠层具有较大蚀刻比差异的绝缘材料。优选地，该绝缘材料相对于牺牲绝缘层以及堆叠结构中的叠层具有更小的蚀刻速率，由此能够在刻蚀堆叠结构以及去除源极牺牲层的过程中不被破坏，有效起到连接堆叠结构的作用。
如图9a所示，桥接柱103在Z方向上的投影面积小于阻挡环103所环绕的区域在Z方向上的投影面积。在可选实施例中，桥接柱103在Z方向上的投影面积也可以等于阻挡环103所环绕的区域在Z方向上的投影面积。
由于上述阻挡环的形成，在形成栅线缝隙以及栅线缝隙底部开口时，该阻挡环能够有效保护阻挡环之外的其余底部叠层不被破坏，由此在后续通过栅线缝隙去除底部叠层中的源极牺牲层过程中，能够有效保留底部叠层的其余材料层，对堆叠结构起到支撑作用，减少堆叠结构的坍塌风险。
实施例二
本实施例提供一种3D NAND存储器，该存储器包括：
衬底，同样如图3所示，该衬底100在X方向和Y方向上延伸形成衬底表面100-1。
形成在所述衬底表面沿垂直于所述衬底表面的第三方向堆叠的底部叠层；参照图16b所示，该底部叠层包括形成在所述衬底表面的阻挡层1011，依次形成在所述阻挡层上方的第一半导体层1011、源极层106以及第二半导体层1012。
形成在所述底部叠层中的多个阻挡环；参照图6a和图6b，该阻挡环1014形成在底部叠层101中，并且阻挡环1014的底部形成在底部叠层的至少部分阻挡层1011中。
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层1021和字线层108，所述堆叠结构包括用于形成存储结构的存储区块；
形成在所述存储区块中的贯穿所述堆叠结构的沟道结构，所述沟道结构的底部形成在部分衬底中；参照图11a和图11b，该沟道结构104包括在沟道孔的侧壁及底部依次形成的电荷阻挡层1041、电荷捕获层1042以及遂穿层1043、沟道层1044以及填充在沟道孔的中央的介质层1045。上述电荷阻挡层1041、电荷捕获层1042以及遂穿层1043形成沟道结构的存储器层。其中，与所述源极层对应的部分，所述沟道结构104的所述沟道层1044与所述源极层106连接。
在优选实施例中，电荷阻挡层1041的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1042可以由SiN制成。在另一个实施例中，电荷捕获层1042可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1043同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044 可以是多晶硅。
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱。如图16a和 16b所示，桥接柱103形成在相邻的所述存储区块之间，桥接柱103在X方向和Y方向上间隔分布，并且在Z向上，桥接柱103与所述阻挡环1014一一对应。如图16b所示，桥接柱 103的底部对应的所述底部叠层区域被所述阻挡环1014环绕。参照图16a，在Z方向上，桥接柱103的投影面积小于阻挡环1014所环绕的区域的投影面积。
参照图16a和16b，该存储器还包括形成在堆叠结构的相邻的存储区块之间的共源极109。共源极109在Z方向上贯穿所述堆叠结构并与所述源极层106连通。该共源极109与堆叠结构之间还设置有第二间隔层1090，以形成与字线层之间的间隔，同时间隔堆叠结构的不同存储区块。共源极109在第一方向上与多个桥接柱对齐地延伸并且环绕所述桥接柱，所述共源极的底部形成在所述阻挡环内。参照图16a所示，共源极109在Z方向上的投影面积小于阻挡环1014所环绕的区域在Z方向上的投影面积，同时大于桥接柱103在Z方向上的投影面积。
本实施例还提供一种3D NAND存储器制造方法，如图10所示，该方法包括如下步骤：
S201：在衬底上形成堆叠结构；
本实施例中形成堆叠结构的方法与实施例一所述的方法相同，可参照实施例一的描述，在此不再赘述。
S202：在所述堆叠结构中形成在第三方向上贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在第一方向上与多个桥接柱对齐地延伸并且被所述桥接柱断开，所述栅线缝隙的底部形成在阻挡环内；
参照图11a和图11b，在形成上述栅线缝隙之前，还包括在堆叠结构中形成沟道结构104 的步骤。首先，沿Z方向刻蚀堆叠结构至部分衬底100形成沟道孔，该沟道孔沿Z方向贯穿堆叠结构并且在X、Y方向形成的平面内阵列排布。然后在沟道孔的侧壁及底部依次形成电荷阻挡层1041、电荷捕获层1042以及遂穿层1043，然后在沟道孔中形成沟道层1044，并且在沟道孔的中央填充介质层1045。上述电荷阻挡层1041、电荷捕获层1042以及遂穿层1043 形成沟道结构的存储器层。
在优选实施例中，电荷阻挡层1041的材料可以是高k电介质。高k电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高k电介质可以例如是氧化铝，氧化铪，氧化锆等。电荷阻挡层可以是单层的介电氧化物，亦可是多层模型，如高k氧化物及氧化硅等。电荷捕获层1042可以由SiN制成。在另一个实施例中，电荷捕获层1042可以是多层结构，例如SiN/SiON/SiN的多层结构。在一些实施例中，隧穿层1043同样可以是多层结构，例如SiO/SiON/SiO多层结构。沟道层1044 可以由多晶硅经由炉低压化学气相沉积(CVD)工艺制成。
然后如图12a和图12b所示，在堆叠结构102中形成栅线缝隙105。如图12b所示，沿Z方向刻蚀堆叠结构102至部分底部叠层101，优选地，刻蚀至底部叠层的部分源极牺牲层1012，以暴露源极牺牲层1012，形成栅线缝隙105。
如图12a所示，栅线缝隙105在X方向上延伸，并且在Z方向上与桥接柱103上下对齐。在Y方向上，栅线缝隙105的宽度小于等于所述桥接柱103的宽度，由于桥接柱103在Y方向上宽度小于阻挡环1014在Y方向所围绕的区域的宽度，因此，在Y方向上，栅线缝隙105 形成在阻挡环内部。如实施例一所述，形成阻挡环的绝缘材料可以是氧化物、氮氧化物等与源极牺牲层以及堆叠结构中的叠层具有较大蚀刻比差异的绝缘材料。优选地，该绝缘材料相对于源极牺牲层以及堆叠结构中的叠层具有更小的蚀刻速率，由此在刻蚀堆叠结构形成栅线缝隙105过程中，阻挡环不会被刻蚀，能够有效保护阻挡环之外的底部叠层中的其余材料层，例如第一半导体层和第二半导体层，因此不会形成图1b所示的斜坡，不会出现后续的结构破坏以及堆叠结构坍塌等现象。
步骤S203：替换底部叠层中的源极牺牲层形成源极层；
如图13a和图13b所示，形成上述栅线缝隙105之后，通过栅线缝隙105去除底部叠层中的源极牺牲层1012以及源极牺牲层1012与第一半导体层1011和第二半导体层1013之间的绝缘保护层，形成空腔，在该空腔中形成源极层106。在优选实施例中，该源极层106为多晶硅层。该源极层形成在衬底上方，与衬底及沟道结构的沟道层1044连通。
在优选实施例中，如图13a所示，去除底部叠层中的源极牺牲层1012之前还包括在栅线缝隙105的侧壁及底部形成间隔层1051，以在后续替换源极牺牲层时，保护堆叠结构中的牺牲层和绝缘层免受损伤。该间隔层1051可以是多层结构，例如可以是SiO/SiON/SiO形成的多层结构。形成该间隔层1051的材料相对上述阻挡环1014以及桥接柱103具有更高的蚀刻选择比，即具有更快的蚀刻速率。形成上述间隔层1051之后，去除栅线缝隙底部(即形成在源极牺牲层上)的间隔层1051，再次打开栅线缝隙的底部开口1050，暴露源极牺牲层1012。由于形成该间隔层1051的材料相对上述阻挡环1014以及桥接柱103具有更高的蚀刻选择比，因此，在去除栅线缝隙底部的间隔层时，阻挡环和桥接柱同样不会被破坏，有效保护阻挡环之外的底部叠层免受损伤或者破坏。不会出现图1d中所示的，暴露底部叠层中的第一半导体层的现象。
然后，通过栅线缝隙105去除源极牺牲层1012，去除该第一牺牲材料层1012之后，暴露出沟道结构的电荷阻挡层1031。然后依次去除沟道结构暴露的该电荷阻挡层1041以及与该部分电荷阻挡层1041对应的电荷捕获层1042以及遂穿层1043直至暴露出沟道层1044，形成空腔106′。之后，在形成的空腔106′中沉积多晶硅，形成源极层106，在更加优选的实施例中，该多晶硅为P型掺杂的多晶硅。如上所述，由于形成阻挡环的绝缘材料可以是氧化物、氮氧化物等与源极牺牲层具有较大蚀刻比差异的绝缘材料。优选地，该绝缘材料相对于源极牺牲层具有更小的蚀刻速率，因此在去除源极牺牲层时，阻挡环不会被刻蚀，能够有效保护阻挡环之外的底部叠层中的其余材料层，不会出现图1e所示的暴露底部叠层中的第一半导体层的现象，进而避免堆叠结构的坍塌。
步骤S204：在所述堆叠结构中形成字线层。
然后如图14所示，去除堆叠结构中的牺牲层1021，形成栅极沟槽107。例如可以采用酸液腐蚀法，酸液通过栅线缝隙105进入到堆叠结构中，对牺牲层进行腐蚀并最终去除牺牲层，在牺牲层的位置处形成字线沟槽107。如图15所示，形成字线沟槽之后在字线沟槽107填充导电材料，例如金属材料，形成字线层108。在优选实施例中，还包括首先在字线沟槽107 的侧壁上形成，即在形成字线沟槽107的绝缘层1021的表面形成包绕该绝缘层的介电层。该介电层优选为高k介电层，例如氧化铝，氧化给，氧化锆等。进一步减少栅极漏电，同时保持器件的良好性能。
在本实施例的优选实施例中，该3D NAND存储器制备方法还包括形成共源极的步骤。如图16a和图16b所示，在栅线缝隙105的侧壁上形成第二间隔层1090。形成该第二间隔层1090之前，还可以经栅线缝隙对字线层108进行回蚀刻。该第二间隔层1090同时形成在回蚀刻字线层108形成的空腔中，以增强与字线层108的隔离。该第二隔离层同样可以是高k介电材料层。然后在栅线缝隙105中填充共源极材料层形成共源极109，该共源极材料层也可以是多晶硅层。
如上所述，本发明提供的堆叠结构及其制造方法、3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法在衬底上形成底部叠层，在底部叠层中形成阻挡环，在底部叠层上方形成堆叠结构，在堆叠结构中形成沿堆叠方向贯穿堆叠结构的桥接柱，该桥接柱的底部由阻挡环环绕。在形成栅线缝隙以及栅线缝隙底部开口时，该阻挡环能够有效保护阻挡环之外的其余底部叠层不被破坏，由此在后续通过栅线缝隙去除底部叠层中的源极牺牲层过程中，能够有效保留底部叠层的其余材料层，对堆叠结构起到支撑作用，减少堆叠结构的坍塌风险，提高器件的成品率及良率。
另外，可以在形成焊盘接触以及通孔接触的零沟槽(对准标记沟槽)时同时形成上述阻挡环，无需增加工艺步骤，不会增加工艺成本。
本发明的3D NAND存储器由上述方法制备，因此同样具备上述有益效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (20)
1.一种用于形成3D NAND存储器的堆叠结构的制造方法，其特征在于，包括如下步骤：
提供衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
在所述衬底表面形成沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
在所述底部叠层中形成多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；
在所述底部叠层上形成沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；
在所述堆叠结构中形成在所述第三方向上贯穿所述堆叠结构的多个桥接柱，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的底部叠层区域被所述阻挡环环绕。
2.根据权利要求1所述的堆叠结构的制造方法，其特征在于，在所述衬底表面形成沿垂直于所述衬底表面的第三方向堆叠的底部叠层还包括以下步骤：
在所述衬底上形成阻挡层；
在所述阻挡层上方依次形成第一半导体层、源极牺牲层以及第二半导体层。
3.根据权利要求1所述的堆叠结构的制造方法，其特征在于，在所述底部叠层中形成阻挡环，还包括以下步骤：
在所述底部叠层中形成多个环形沟槽，多个所述环形沟槽在所述第一方向上间隔排列；
在所述环形沟槽中填充绝缘材料。
4.根据权利要求1所述的堆叠结构的制造方法，其特征在于，在所述堆叠结构中形成在所述第三方向上贯穿所述堆叠结构的多个桥接柱，还包括以下步骤：
形成在所述第三方向上贯穿所述堆叠结构的多个通孔，多个所述通孔与多个所述阻挡环一一对应；
在所述通孔中填充绝缘材料。
5.根据权利要求2所述的堆叠结构的制造方法，其特征在于，所述第一半导体层、所述源极牺牲层以及所述第二半导体层为具有不同掺杂浓度的多晶硅层。
6.根据权利要求1所述的堆叠结构的制造方法，其特征在于，所述桥接柱在所述第三方向上的投影面积小于所述阻挡环所环绕的区域在所述第三方向上的投影面积。
7.一种3D NAND存储器制造方法，其特征在于，包括以下步骤：
采用权利要求1-6中任意一项所述的堆叠结构的制造方法在衬底上形成堆叠结构；
形成在所述第三方向上贯穿所述堆叠结构的阵列排布的沟道结构；
在所述堆叠结构中形成在第三方向上贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙在第一方向上与多个桥接柱对齐地延伸并且被所述桥接柱断开，所述栅线缝隙的底部形成在阻挡环内；
替换底部叠层中的源极牺牲层形成源极层；
在所述堆叠结构中形成字线层。
8.根据权利要求7所述的3D NAND存储器制造方法，其特征在于，在所述堆叠结构中形成在第三方向上贯穿所述堆叠结构的栅线缝隙，包括沿所述第三方向刻蚀所述堆叠结构至所述衬底上的至少部分底部叠层以暴露所述源极牺牲层。
9.根据权利要求7所述的3D NAND存储器制造方法，其特征在于，还包括以下步骤：
在所述栅线缝隙的侧壁上形成第二间隔层；
在所述栅线缝隙中形成与所述源极层连通的共源极。
10.一种用于形成3D NAND存储器的堆叠结构，其特征在于，包括：
衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
形成在所述衬底表面沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
形成在所述底部叠层中的多个阻挡环，所述阻挡环在所述底部叠层中间隔分布；
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和牺牲层；
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的底部叠层区域被所述阻挡环环绕。
11.根据权利要求10所述的堆叠结构，其特征在于，所述底部叠层包括：
形成在所述衬底表面的阻挡层；
依次形成在所述阻挡层上方的第一半导体层、源极牺牲层以及第二半导体层。
12.根据权利要求11所述的堆叠结构，其特征在于，所述第一半导体层、所述源极牺牲层以及所述第二半导体层为具有不同掺杂浓度的多晶硅层。
13.根据权利要求10所述的堆叠结构，其特征在于，在所述第三方向上，所述桥接柱的投影面积小于所述阻挡环所环绕的区域的投影面积。
14.一种3D NAND存储器，其特征在于，包括：
衬底，所述衬底在第一方向和第二方向上延伸形成衬底表面；
形成在所述衬底表面沿垂直于所述衬底表面的第三方向堆叠的底部叠层；
形成在所述底部叠层中的多个阻挡环；
形成在所述底部叠层上沿所述第三方向堆叠的堆叠结构，所述堆叠结构包括依次层叠的绝缘层和字线层，所述堆叠结构包括用于形成存储结构的存储区块；
形成在所述存储区块中的贯穿所述堆叠结构的沟道结构，所述沟道结构的底部形成在部分衬底中；
形成在所述堆叠结构中在所述第三方向上贯穿所述堆叠结构的多个桥接柱，所述桥接柱形成在相邻的所述存储区块之间，在所述第三方向上，所述桥接柱与所述阻挡环一一对应，并且所述桥接柱的底部对应的所述底部叠层区域被所述阻挡环环绕。
15.根据权利要求14所述的3D NAND存储器，其特征在于，所述底部叠层包括：
形成在所述衬底表面的阻挡层；
依次形成在所述阻挡层上方的第一半导体层、源极层以及第二半导体层。
16.根据权利要求15所述的3D NAND存储器，其特征在于，所述沟道结构包括：
形成在所述第三方向上贯穿所述堆叠结构的阵列排布的沟道孔；
依次形成在所述沟道孔中的存储器层、沟道层及介电层，其中与所述源极层对应的部分，所述沟道结构的所述沟道层与所述源极层连接。
17.根据权利要求14所述的3D NAND存储器，其特征在于，还包括：
形成在所述堆叠结构的相邻的存储区块之间在第三方向上贯穿所述堆叠结构与所述源极层连通的共源极，所述共源极在第一方向上与多个桥接柱对齐地延伸并且环绕所述桥接柱，所述共源极的底部形成在所述阻挡环内。
18.根据权利要求14所述的3D NAND存储器，其特征在于，在所述第三方向上，所述桥接柱的投影面积小于所述阻挡环所环绕的区域的投影面积。
19.根据权利要求17所述的3D NAND存储器，其特征在于，在所述第三方向上，所述共源极的投影面积小于所述阻挡环所环绕的区域的投影面积。
20.根据权利要求19所述的3D NAND存储器，其特征在于，在所述第三方向上，所述共源极的投影面积大于所述桥接柱的投影面积。
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