CN113725222A - 半导体结构的制作方法以及半导体结构 - Google Patents

半导体结构的制作方法以及半导体结构 Download PDF

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Abstract

本申请提供了一种半导体结构的制作方法以及半导体结构，该方法包括：提供基底，基底包括依次层叠的衬底和堆叠结构；在各第一牺牲层的远离衬底的裸露表面上形成第二牺牲层，得到多个预备台阶，第二牺牲层包括层叠的多个第二子牺牲层，且任意相邻的两个第二子牺牲层中，第一个第二子牺牲层的掺杂浓度小于第二个第二子牺牲层的掺杂浓度；在基底的裸露表面上以及各预备台阶的裸露表面上沉积介质材料；将各预备台阶中的第一牺牲层的材料以及第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层，置换后的预备台阶为台阶；对形成有多个台阶的基底进行刻蚀，使得各台阶的导电层裸露，形成多个沟槽。该方法保证了制作良率较高。

Description

半导体结构的制作方法以及半导体结构
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
3D NAND存储器中的每一个WL(word line，字线)都需要CT(contact，接触孔)将WL连接出去到metal(金属)端，给单个WL，也就是单个存储单元提供电压，从而实现对存储器的控制。目前通常的工艺做法是在台阶区形成大头，通过加厚刻蚀停止层，降低刻蚀时刻穿的风险。但从工艺上来说，因为不同的WL所处的位置不一样，距离top film(顶部膜层)的高度也不同，此时在刻蚀CT的时候需要保证接触到下方的WL的同时，还要保证处于上方的WL不被穿透，因此，每层的刻蚀停止层的厚度较难控制，造成工艺良率较低。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中字线连接工艺中，刻蚀停止层的厚度较难控制，造成工艺良率较低的问题。
根据本发明实施例的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底包括依次层叠的衬底和堆叠结构，所述堆叠结构包括本体结构和位于所述本体结构中的台阶区域，所述本体结构包括交替叠置的绝缘介质层和第一牺牲层；在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，得到多个预备台阶，所述预备台阶包括依次叠置的所述绝缘介质层、所述第一牺牲层以及所述第二牺牲层，所述第二牺牲层不与其他的所述预备台阶的侧壁接触，所述第二牺牲层包括层叠的多个第二子牺牲层，且任意相邻的两个所述第二子牺牲层中，第一个所述第二子牺牲层的掺杂浓度小于第二个所述第二子牺牲层的掺杂浓度，其中，第一个所述第二子牺牲层与所述第一牺牲层的距离为H1，第二个所述第二子牺牲层与所述第一牺牲层的距离为H2，H1＜H2；在所述基底的裸露表面上以及各所述预备台阶的裸露表面上沉积介质材料；将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层，置换后的所述预备台阶为台阶，其中，所述预定部分为一个或者多个连续的所述第二子牺牲层，且所述预定部分包括与所述第一牺牲层接触的所述第二子牺牲层，剩余的所述第二子牺牲层为阻挡层；对形成有多个所述台阶的所述基底进行刻蚀，使得各所述台阶的所述导电层裸露，形成多个沟槽。
可选地，在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，包括：在所述基底的裸露表面上依次形成多个叠置的预备子牺牲层，任意相邻的两个所述预备子牺牲层中，后一个形成的所述预备子牺牲层的掺杂浓度小于前一个形成的所述预备子牺牲层的掺杂浓度；对形成有多个所述预备子牺牲层的所述基底进行刻蚀，去除各所述预备子牺牲层的部分，形成多个所述预备台阶，剩余的所述预备子牺牲层为各所述第二子牺牲层。
可选地，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：将各所述预备台阶中的各所述第一牺牲层的材料置换为所述导电材料；将各所述预备台阶中与所述第一牺牲层接触的所述第二子牺牲层的材料置换为所述导电材料。
可选地，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：将各所述预备台阶中的各所述第一牺牲层的材料置换为所述导电材料；将各所述预备台阶中的多个所述第二子牺牲层的材料置换为所述导电材料，其中，多个所述第二子牺牲层包括与所述第一牺牲层接触的所述第二子牺牲层，且多个所述第二子牺牲层连续。
可选地，所述台阶区域包括顶层台阶区域以及底层台阶区域，所述顶层台阶区域与所述衬底的距离大于所述底层台阶区域与所述衬底的距离，所述顶层台阶区中所述第二牺牲层的厚度大于所述底层台阶区域中所述第二牺牲层的厚度。
可选地，在对形成有多个所述台阶的所述基底进行刻蚀，使得各所述台阶的所述导电层裸露，形成多个沟槽之后，所述方法还包括：在各所述沟槽中填充所述导电材料，形成多个接触孔。
可选地，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：刻蚀去除各所述预备台阶上的所述第一牺牲层以及所述第二牺牲层的预定部分，形成多个凹槽；在所有的所述凹槽中填充所述导电材料。
可选地，各所述第二子牺牲层中的掺杂材料独立地选自碳、硼以及氧中的一种或者几种。
可选地，所述介质材料包括氧化硅，所述第二牺牲层的材料包括氮化硅。
根据本发明实施例的另一方面，还提供了一种半导体结构，所述半导体结构由任一种所述的方法制作得到。
根据本发明的实施例，所述的半导体结构的制作方法中，在各所述第一牺牲层的上表面上形成第二牺牲层，所述绝缘介质层、所述第一牺牲层以及所述第二牺牲层形成预备台阶，且所述预备台阶中的所述第二牺牲层不与其他的预备台阶的侧壁接触，所述第二牺牲层包括层叠的多个第二子牺牲层，且各所述第二子牺牲层的掺杂浓度沿远离所述衬底的方向依次增大；再将各预备台阶中的所述第一牺牲层和所述第二牺牲层的预定部分都置换为导电层，得到多个台阶，其中，所述预定部分为一个与所述第一牺牲层接触的所述第二子牺牲层，或者所述预定部分为多个连续的所述第二子牺牲层，且多个连续的所述第二子牺牲层包括与所述第一牺牲层接触的所述第二子牺牲层；最后刻蚀形成有所述台阶的所述基底，使得各所述台阶中的导电层裸露，形成多个沟槽。所述制作方法中，每个台阶中有多个不同掺杂浓度的第二子牺牲层，这样可以根据台阶的位置选择需要置换的所述第二子牺牲层的厚度，即可以根据台阶的位置灵活设置所述阻挡层的厚度以及所述导电层的厚度，保证了不同位置的字线对应不同厚度的阻挡层和导电层，进而保证了不同位置的字线不被穿透并且每层的字线都被接触到，从而保证了所述制作方法的良率较高。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的半导体结构的制作方法生成的流程示意图；
图2至图9示出了根据本申请的半导体结构的制作方法在不同工艺步骤后形成的结构示意图。
其中，上述附图包括以下附图标记：
100、衬底；101、绝缘介质层；102、第一牺牲层；103、第二子牺牲层；104、介质材料；105、导电层；106、阻挡层；107、沟槽；108、预备子牺牲层；200、预备台阶；201、台阶。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
正如背景技术中所说的，现有技术中字线连接工艺中，刻蚀停止层的厚度较难控制，造成工艺良率较低，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法以及半导体结构。
根据本申请的实施例，提供了一种半导体结构的制作方法。
图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，提供基底，上述基底包括依次层叠的衬底100和堆叠结构，上述堆叠结构包括本体结构和位于上述本体结构中的台阶区域，上述本体结构包括交替叠置的绝缘介质层101和第一牺牲层102，如图2所示；
步骤S102，如图4所示，在各上述第一牺牲层102的远离上述衬底100的裸露表面上形成第二牺牲层，得到多个预备台阶200，上述预备台阶200包括依次叠置的上述绝缘介质层101、上述第一牺牲层102以及上述第二牺牲层，上述第二牺牲层不与其他的上述预备台阶的侧壁接触，上述第二牺牲层包括层叠的多个第二子牺牲层103，且任意相邻的两个上述第二子牺牲层中，第一个上述第二子牺牲层的掺杂浓度小于第二个上述第二子牺牲层的掺杂浓度，其中，第一个上述第二子牺牲层与上述第一牺牲层的距离为H1，第二个上述第二子牺牲层与上述第一牺牲层的距离为H2，H1＜H2；
步骤S103，在上述基底的裸露表面上以及各上述预备台阶的裸露表面上沉积介质材料104，得到如图4所示的半导体结构；
步骤S104，将各上述预备台阶200中的上述第一牺牲层102的材料以及上述第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层105，置换后的上述预备台阶200为台阶201，其中，上述预定部分为一个或者多个连续的上述第二子牺牲层103，且上述预定部分包括与上述第一牺牲层102接触的上述第二子牺牲层103，剩余的上述第二子牺牲层103为阻挡层106，得到如图5所示的结构；
步骤S105，对形成有多个上述台阶201的上述基底进行刻蚀，使得各上述台阶201的上述导电层105裸露，形成多个沟槽107，得到如图6所示的结构。
上述的半导体结构的制作方法中，在各上述第一牺牲层的上表面上形成第二牺牲层，上述绝缘介质层、上述第一牺牲层以及上述第二牺牲层形成预备台阶，且上述预备台阶中的上述第二牺牲层不与其他的预备台阶的侧壁接触，上述第二牺牲层包括层叠的多个第二子牺牲层，且各上述第二子牺牲层的掺杂浓度沿远离上述衬底的方向依次增大；再将各预备台阶中的上述第一牺牲层和上述第二牺牲层的预定部分都置换为导电层，得到多个台阶，其中，上述预定部分为一个与上述第一牺牲层接触的上述第二子牺牲层，或者上述预定部分为多个连续的上述第二子牺牲层，且多个连续的上述第二子牺牲层包括与上述第一牺牲层接触的上述第二子牺牲层；最后刻蚀形成有上述台阶的上述基底，使得各上述台阶中的导电层裸露，形成多个沟槽。上述制作方法中，每个台阶中有多个不同掺杂浓度的第二子牺牲层，这样可以根据台阶的位置选择需要置换的上述第二子牺牲层的厚度，即可以根据台阶的位置灵活设置上述阻挡层的厚度以及上述导电层的厚度，保证了不同位置的字线对应不同厚度的阻挡层和导电层，进而保证了不同位置的字线不被穿透并且每层的字线都被接触到，从而保证了上述制作方法的良率较高。
形成本申请的上述第二牺牲层的方法可以采用现有技术中任意可行的方法，本领域技术人员可以根据实际情况确定合适的方法形成本申请的上述第二牺牲层。为了较为简单快捷地形成上述第二牺牲层，根据本申请的一种具体的实施例，如图3和图4所示，在各上述第一牺牲层的远离上述衬底的裸露表面上形成第二牺牲层，包括：在上述基底的裸露表面上依次形成多个叠置的预备子牺牲层108，任意相邻的两个上述预备子牺牲层108中，后一个形成的上述预备子牺牲层108的掺杂浓度小于前一个形成的上述预备子牺牲层108的掺杂浓度；对形成有多个上述预备子牺牲层108的上述基底进行刻蚀，去除各上述预备子牺牲层108的部分，形成多个上述预备台阶200，剩余的上述预备子牺牲层108为各上述第二子牺牲层103。
根据本申请的另一种具体的实施例，将各上述预备台阶中的上述第一牺牲层的材料以及上述第二牺牲层的预定部分的材料分别置换为导电材料，包括：将各上述预备台阶中的各上述第一牺牲层的材料置换为上述导电材料；将各上述预备台阶中与上述第一牺牲层接触的上述第二子牺牲层的材料置换为上述导电材料。当上述台阶与衬底的距离较远的情况下，刻蚀形成沟道时较难停住，容易穿透上述导电层，此时仅将与上述第一牺牲层接触的上述第二子牺牲层的材料置换为上述导电材料，其他的上述第二子牺牲层形成上述阻挡层，这样进一步地避免了刻蚀时穿透导电层，造成不良品的问题，从而进一步地保证了上述制作方法的制作良率较高。
一种具体的实施例中，如图4和图5所示，上述第二子牺牲层103有两个，置换时，将上述第一牺牲层102的材料以及与上述第一牺牲层102接触的上述第二子牺牲层103的材料置换为导电材料，得到如图5所示的结构。
当上述台阶与衬底的距离较近的情况下，刻蚀形成沟道时较为容易停住，不容易穿透导电层，这种情况下为了进一步地保证形成的沟槽能使得导电层裸露，本申请的再一种具体的实施例中，将各上述预备台阶中的上述第一牺牲层的材料以及上述第二牺牲层的预定部分的材料分别置换为导电材料，包括：将各上述预备台阶中的各上述第一牺牲层的材料置换为上述导电材料；将各上述预备台阶中的多个上述第二子牺牲层的材料置换为上述导电材料，其中，多个上述第二子牺牲层包括与上述第一牺牲层接触的上述第二子牺牲层，且多个上述第二子牺牲层连续。这样保证了形成的阻挡层的厚度较薄，从而进一步地保证了刻蚀时能接触到上述导电层，从而进一步地保证了上述半导体结构的制作良率较高。
另一种具体的实施例中，如图7至图9所示，上述预备子牺牲层108有三层，刻蚀后，每个台阶的第二牺牲层具有依次层叠的3个第二子牺牲层103，置换时，可以仅将上述第一牺牲层102的材料以及与上述第一牺牲层102接触的上述第二子牺牲层103的材料置换为导电材料，剩余的两个上述第二子牺牲层103为阻挡层106，得到如图8所示的结构；也可以将上述第一牺牲层102的材料以及两个连续的上述第二子牺牲层103的材料置换为导电材料，两个上述第二子牺牲层103包括与上述第一牺牲层102接触的上述第二子牺牲层103，剩余的一个上述第二子牺牲层103为阻挡层106，得到如图9所示的结构。
本申请的又一种具体的实施例中，上述台阶区域包括顶层台阶区域以及底层台阶区域，上述顶层台阶区域与上述衬底的距离大于上述底层台阶区域与上述衬底的距离，上述顶层台阶区中上述第二牺牲层的厚度大于上述底层台阶区域中上述第二牺牲层的厚度。这样进一步地实现了根据台阶区域的位置，灵活调整阻挡层以及导电层的厚度，从而进一步地保证了刻蚀时停在导电层且不会把导电层刻穿，这样进一步地解决了不同结构的匹配适应问题。
根据本申请的另一种具体的实施例，在对形成有多个上述台阶的上述基底进行刻蚀，使得各上述台阶的上述导电层裸露，形成多个沟槽之后，上述方法还包括：在各上述沟槽中填充上述导电材料，形成多个接触孔。
在实际的应用过程中，本领域技术人员可以选择现有技术中任意可行的材料作为上述的导电材料。一种具体的实施例中，上述导电材料为钨。
本申请上述的置换过程可以采用现有技术中任意可行的方法实现，本领域技术人员可以根据实际情况灵活选择现有技术中的方法将各预备台阶中的第一牺牲层以及第二牺牲层的预定部分置换为导电层，根据本申请的一种具体的实施例，将各上述预备台阶中的上述第一牺牲层的材料以及上述第二牺牲层的预定部分的材料分别置换为导电材料，包括：刻蚀去除各上述预备台阶上的上述第一牺牲层以及上述第二牺牲层的预定部分，形成多个凹槽；在所有的上述凹槽中填充上述导电材料。
本申请的更为具体的一种实施例中，刻蚀去除各上述预备台阶上的上述第一牺牲层以及上述第二牺牲层的预定部分，包括：采用磷酸对上述第一牺牲层以及上述第二牺牲层进行湿法刻蚀，以去除各上述预备台阶上的上述第一牺牲层以及上述第二牺牲层的预定部分。当然，本领域技术人员还可以选用其他的刻蚀溶液来去除各上述预备台阶上的上述第一牺牲层以及上述第二牺牲层的预定部分。通过对上述刻蚀溶液的成分以及浓度进行调整，可以实现对不同的掺杂浓度的第二子牺牲层的选择性去除。
在实际的应用过程中，本领域技术人员可以选择现有技术中任意可行的掺杂材料对各第二预备子牺牲层进行掺杂，来形成不同掺杂浓度的第二子牺牲层，本领域技术人员可以根据实际情况进行选择。为了较为容易地得到各上述第二预备牺牲层，一种具体的实施例中，各上述第二子牺牲层中的掺杂材料独立地选自碳、硼以及氧中的一种或者几种。
具体地，本领域技术人员可以通过调整掺杂材料中碳的浓度、硼的浓度以及氧的浓度，来调整各个第二子牺牲层的掺杂浓度，进而控制刻蚀选择比，来实现对阻挡层厚度以及导电层的厚度的灵活调整。一种具体的实施例中，上述氧的浓度可以为0％～50％。
通过对各上述第二预备子牺牲层进行掺杂，得到掺杂浓度不同的多个层叠的上述第二子牺牲层，使得需要被置换的各上述第二子牺牲层与不用被置换的各上述第二子牺牲层之间具有很高的湿法刻蚀选择比，可以较为容易地实现上述置换工艺。
在实际的应用过程中，上述第一牺牲层、上述第二牺牲层、上述介质材料以及上述绝缘介质层可以采用现有技术中常规的材料。根据本申请的又一种具体的实施例，上述介质材料包括氧化硅，上述第二牺牲层的材料包括氮化硅，上述第一牺牲层的材料包括氮化硅。更为具体的一种实施例中，上述介质材料为氮化硅，上述第二牺牲层为多个氮化硅层，上述第一牺牲层为氮化硅层，上述绝缘介质层为氧化硅层。
上述的这些结构层可由经由分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、氢化物气相外延(HVPE)和/或其它公知的晶体生长工艺中的一种或多种形成。
在实际的应用过程中，提供基底，包括：提供衬底；在上述衬底的裸露表面上交替设置上述绝缘介质层以及上述第一牺牲层，形成预备堆叠结构；对上述预备堆叠结构进行刻蚀，形成上述台阶区域，剩余的上述预备堆叠结构形成上述堆叠结构。其中，上述堆叠结构的层数可以根据具体的需要来确定。
需要说明的是，上述形成基底的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述基底中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、SOI(绝缘体上硅，Silicon On Insulator)衬底或者GOI(绝缘体上锗，Germaniun On Insulator)衬底。在其他实施例中，上述衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如GaAs、InP或者SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。当然，其还可以为现有技术中可行的其他衬底。
本申请的上述堆叠结构可以为一次堆叠以及一次刻蚀形成的，也可以为多次堆叠以及多次刻蚀形成的。
根据本发明实施例的另一方面，还提供了一种半导体结构，上述半导体结构由任一种上述的方法制作得到。
上述的半导体结构是由任一种上述的制作方法制作得到的，上述制作方法中，每个台阶中有多个不同掺杂浓度的第二子牺牲层，这样可以根据台阶的位置选择需要置换的上述第二子牺牲层的厚度，即可以根据台阶的位置灵活设置上述阻挡层的厚度以及上述导电层的厚度，保证了不同位置的字线对应不同厚度的阻挡层和导电层，进而保证了不同位置的字线不被穿透并且每层的字线都被接触到，从而保证了上述制作方法的良率较高，从而保证了上述半导体结构的制作良率较高。
在实际的应用过程中，上述半导体结构可以用来形成二维存储结构，也可以用来形成三维存储结构。一种具体的实施例中，上述半导体结构用来形成3D NAND器件。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请上述的半导体结构的制作方法中，在各上述第一牺牲层的上表面上形成第二牺牲层，上述绝缘介质层、上述第一牺牲层以及上述第二牺牲层形成预备台阶，且上述预备台阶中的上述第二牺牲层不与其他的预备台阶的侧壁接触，上述第二牺牲层包括层叠的多个第二子牺牲层，且各上述第二子牺牲层的掺杂浓度沿远离上述衬底的方向依次增大；再将各预备台阶中的上述第一牺牲层和上述第二牺牲层的预定部分都置换为导电层，得到多个台阶，其中，上述预定部分为一个与上述第一牺牲层接触的上述第二子牺牲层，或者上述预定部分为多个连续的上述第二子牺牲层，且多个连续的上述第二子牺牲层包括与上述第一牺牲层接触的上述第二子牺牲层；最后刻蚀形成有上述台阶的上述基底，使得各上述台阶中的导电层裸露，形成多个沟槽。上述制作方法中，每个台阶中有多个不同掺杂浓度的第二子牺牲层，这样可以根据台阶的位置选择需要置换的上述第二子牺牲层的厚度，即可以根据台阶的位置灵活设置上述阻挡层的厚度以及上述导电层的厚度，保证了不同位置的字线对应不同厚度的阻挡层和导电层，进而保证了不同位置的字线不被穿透并且每层的字线都被接触到，从而保证了上述制作方法的良率较高。
2)、本申请上述的半导体结构是由任一种上述的制作方法制作得到的，上述制作方法中，每个台阶中有多个不同掺杂浓度的第二子牺牲层，这样可以根据台阶的位置选择需要置换的上述第二子牺牲层的厚度，即可以根据台阶的位置灵活设置上述阻挡层的厚度以及上述导电层的厚度，保证了不同位置的字线对应不同厚度的阻挡层和导电层，进而保证了不同位置的字线不被穿透并且每层的字线都被接触到，从而保证了上述制作方法的良率较高，从而保证了上述半导体结构的制作良率较高。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括依次层叠的衬底和堆叠结构，所述堆叠结构包括本体结构和位于所述本体结构中的台阶区域，所述本体结构包括交替叠置的绝缘介质层和第一牺牲层；
在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，得到多个预备台阶，所述预备台阶包括依次叠置的所述绝缘介质层、所述第一牺牲层以及所述第二牺牲层，所述第二牺牲层不与其他的所述预备台阶的侧壁接触，所述第二牺牲层包括层叠的多个第二子牺牲层，且任意相邻的两个所述第二子牺牲层中，第一个所述第二子牺牲层的掺杂浓度小于第二个所述第二子牺牲层的掺杂浓度，其中，第一个所述第二子牺牲层与所述第一牺牲层的距离为H1，第二个所述第二子牺牲层与所述第一牺牲层的距离为
H2，H1＜H2；
在所述基底的裸露表面上以及各所述预备台阶的裸露表面上沉积介质材料；
将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层，置换后的所述预备台阶为台阶，其中，所述预定部分为一个或者多个连续的所述第二子牺牲层，且所述预定部分包括与所述第一牺牲层接触的所述第二子牺牲层，剩余的所述第二子牺牲层为阻挡层；
对形成有多个所述台阶的所述基底进行刻蚀，使得各所述台阶的所述导电层裸露，形成多个沟槽。
2.根据权利要求1所述的方法，其特征在于，在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，包括：
在所述基底的裸露表面上依次形成多个叠置的预备子牺牲层，任意相邻的两个所述预备子牺牲层中，后一个形成的所述预备子牺牲层的掺杂浓度小于前一个形成的所述预备子牺牲层的掺杂浓度；
对形成有多个所述预备子牺牲层的所述基底进行刻蚀，去除各所述预备子牺牲层的部分，形成多个所述预备台阶，剩余的所述预备子牺牲层为各所述第二子牺牲层。
3.根据权利要求1所述的方法，其特征在于，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：
将各所述预备台阶中的各所述第一牺牲层的材料置换为所述导电材料；
将各所述预备台阶中与所述第一牺牲层接触的所述第二子牺牲层的材料置换为所述导电材料。
4.根据权利要求1所述的方法，其特征在于，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：
将各所述预备台阶中的各所述第一牺牲层的材料置换为所述导电材料；
将各所述预备台阶中的多个所述第二子牺牲层的材料置换为所述导电材料，其中，多个所述第二子牺牲层包括与所述第一牺牲层接触的所述第二子牺牲层，且多个所述第二子牺牲层连续。
5.根据权利要求1所述的方法，其特征在于，所述台阶区域包括顶层台阶区域以及底层台阶区域，所述顶层台阶区域与所述衬底的距离大于所述底层台阶区域与所述衬底的距离，所述顶层台阶区中所述第二牺牲层的厚度大于所述底层台阶区域中所述第二牺牲层的厚度。
6.根据权利要求1所述的方法，其特征在于，在对形成有多个所述台阶的所述基底进行刻蚀，使得各所述台阶的所述导电层裸露，形成多个沟槽之后，所述方法还包括：
在各所述沟槽中填充所述导电材料，形成多个接触孔。
7.根据权利要求1至6中任一项所述的方法，其特征在于，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：
刻蚀去除各所述预备台阶上的所述第一牺牲层以及所述第二牺牲层的预定部分，形成多个凹槽；
在所有的所述凹槽中填充所述导电材料。
8.根据权利要求1至6中任一项所述的方法，其特征在于，各所述第二子牺牲层中的掺杂材料独立地选自碳、硼以及氧中的一种或者几种。
9.根据权利要求1至6中任一项所述的方法，其特征在于，所述介质材料包括氧化硅，所述第二牺牲层的材料包括氮化硅。
10.一种半导体结构，其特征在于，所述半导体结构由权利要求1至9中任一项所述的方法制作得到。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116682837A (zh) * 2023-08-02 2023-09-01 武汉楚兴技术有限公司 一种半导体结构及其制备方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270631A1 (en) * 2012-04-13 2013-10-17 Bi-O KIM Semiconductor device and method of manufacturing the same
CN107305839A (zh) * 2016-04-18 2017-10-31 中芯国际集成电路制造(上海)有限公司 防止自掺杂效应的方法
CN109417078A (zh) * 2018-09-26 2019-03-01 长江存储科技有限责任公司 3d存储器件和用于形成3d存储器件的方法
US20190280001A1 (en) * 2018-03-09 2019-09-12 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
CN111211134A (zh) * 2020-01-14 2020-05-29 长江存储科技有限责任公司 一种3d存储器及其制造方法
CN111316441A (zh) * 2018-03-08 2020-06-19 闪迪技术有限公司 用于三维存储器件的存储器开口和接触开口的同时形成
US10700089B1 (en) * 2019-02-12 2020-06-30 Sandisk Technologies Llc Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
CN111564445A (zh) * 2020-03-31 2020-08-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111952319A (zh) * 2020-08-21 2020-11-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN112071851A (zh) * 2020-08-10 2020-12-11 长江存储科技有限责任公司 堆叠结构及其制造方法、3d nand存储器及其制造方法
US20210013210A1 (en) * 2019-07-12 2021-01-14 SK Hynix Inc. Vertical memory device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270631A1 (en) * 2012-04-13 2013-10-17 Bi-O KIM Semiconductor device and method of manufacturing the same
CN107305839A (zh) * 2016-04-18 2017-10-31 中芯国际集成电路制造(上海)有限公司 防止自掺杂效应的方法
CN111316441A (zh) * 2018-03-08 2020-06-19 闪迪技术有限公司 用于三维存储器件的存储器开口和接触开口的同时形成
US20190280001A1 (en) * 2018-03-09 2019-09-12 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
CN109417078A (zh) * 2018-09-26 2019-03-01 长江存储科技有限责任公司 3d存储器件和用于形成3d存储器件的方法
US10700089B1 (en) * 2019-02-12 2020-06-30 Sandisk Technologies Llc Three-dimensional memory device including locally thickened electrically conductive layers and methods of manufacturing the same
US20210013210A1 (en) * 2019-07-12 2021-01-14 SK Hynix Inc. Vertical memory device
CN111211134A (zh) * 2020-01-14 2020-05-29 长江存储科技有限责任公司 一种3d存储器及其制造方法
CN111564445A (zh) * 2020-03-31 2020-08-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112071851A (zh) * 2020-08-10 2020-12-11 长江存储科技有限责任公司 堆叠结构及其制造方法、3d nand存储器及其制造方法
CN111952319A (zh) * 2020-08-21 2020-11-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116682837A (zh) * 2023-08-02 2023-09-01 武汉楚兴技术有限公司 一种半导体结构及其制备方法
CN116682837B (zh) * 2023-08-02 2023-10-24 武汉楚兴技术有限公司 一种半导体结构及其制备方法

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