TWI685950B - 記憶體元件以及形成記憶體元件的方法 - Google Patents

記憶體元件以及形成記憶體元件的方法 Download PDF

Info

Publication number
TWI685950B
TWI685950B TW107136846A TW107136846A TWI685950B TW I685950 B TWI685950 B TW I685950B TW 107136846 A TW107136846 A TW 107136846A TW 107136846 A TW107136846 A TW 107136846A TW I685950 B TWI685950 B TW I685950B
Authority
TW
Taiwan
Prior art keywords
layer
openings
forming
stacked layer
dielectric
Prior art date
Application number
TW107136846A
Other languages
English (en)
Other versions
TW202008565A (zh
Inventor
峻 劉
霍宗亮
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202008565A publication Critical patent/TW202008565A/zh
Application granted granted Critical
Publication of TWI685950B publication Critical patent/TWI685950B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本案公開了三維記憶體元件的方法和結構。在示例中，記憶體元件包括基底以及設置於基底上的第一交互導體/介電堆疊層和設置於第一交互導體/介電堆疊層之上的介電層。第二交互導體/介電堆疊層設置在介電層上。NAND記憶體元件包括相對於該基底表面正交地延伸通過該第一堆疊層和該第二堆疊層的一或多個陣列共同源極接觸點，其中該一或多個陣列共同源極接觸點中的至少一者包括第一導電接觸點以及設置於該第一導電接觸點之上並與該第一導電接觸點電連接的第二導電接觸點。

Description

記憶體元件以及形成記憶體元件的方法
本揭露書之實施例涉及三維(3D)記憶體元件及其製造方法。
快閃記憶體元件經歷了快速發展。快閃記憶體元件可以在相當長的時間內儲存資料而無需供電，並且具有諸如高整合度、高速存取、易於刪除和重寫的優點。為了進一步提高位元密度並降低快閃記憶體元件的成本，業界已經開發出三維的NAND快閃記憶體元件。
三維NAND快閃記憶體元件包括設置於基底之上的閘電極堆疊層，多個半導體通道穿過字元線並與字元線相交，進入p型和/或n型佈植基底。底部/下部閘電極充當底部/下部選擇閘(bottom select gate,BSG)。頂部/上部閘電極充當頂部/上部選擇閘(top select gate,TSG)。後段製程(back end of line,BEOL)金屬起到位元線(bit line,BL)的作用。頂部/上部選擇閘電極和底部/下部閘電極之間的字元線/閘電極充當字元線(word line,WL)。字元線和半導體通道的交點形成儲存單元。WL和BL典型彼此垂直設置(例如，在X方向和Y方向上)，並且TSG設置在垂直於WL和BL兩者的方向上(例如，在Z方向上)。
本文公開了三維記憶體元件架構及其製造方法的實施例，所公開的 結構和方法提供了眾多益處，其包括但不限於能在製造期間達到更低的應力以及使層結構更少彎折。
在一些實施例中，記憶體元件包括基底和設置在基底上的第一交互導體/介電堆疊層以及設置在第一交互導體/介電堆疊層之上的介電層。第二交互導體/介電堆疊層設置在介電層上。NAND記憶體元件包括相對於所述基底表面正交地延伸通過第一堆疊層和第二堆疊層的一或多個陣列共同源極接觸點，其中所述一或多個陣列共同源極接觸點中的至少一者會包括第一導電接觸點以及設置於所述第一導電接觸點之上並與其電連接的第二導電接觸點。
在一些實施例中，一或多個陣列共同源極接觸點中的至少一者還包括設置於第一導電接觸點之上並圍繞第二導電接觸點一端的第一導電材料。
在一些實施例中，第一導電材料包括多晶矽。
在一些實施例中，記憶體元件包括延伸通過第一堆疊層的一或多個第一NAND串以及延伸通過第二堆疊層的一或多個第二NAND串。每個該一或多個第二NAND串都設置在一或多個第一NAND串中對應NAND串之上。
在一些實施例中，每個該一或多個第一NAND串以及一或多個第二NAND串都包括內部半導體通道和一或多個外部介電層。
在一些實施例中，一或多個外部介電層包括至少一個氧化物層和至少一個氮化物層。
在一些實施例中，記憶體元件還包括設置於所述一個或多個第一NAND串和一個或多個第二NAND串中的每個之間的第二導電材料，其中所述第二導電材料的至少一部分被設置為穿過頂蓋介電層。
在一些實施例中，第二導電材料包括多晶矽。
在一些實施例中，一或多個第二NAND串包括所述一或多個第二NAND串中遠離所述基底表面一端處的多晶矽層。
在一些實施例中，記憶體元件包括延伸通過第一堆疊層和第二堆疊層的一或多個NAND串。
在一些實施例中，每個該一或多個NAND串都包括內部半導體通道和一或多個外部介電層。
在一些實施例中，一或多個外部介電層包括至少一個氧化物層和至少一個氮化物層。
在一些實施例中，一或多個NAND串包括一或多個NAND串中遠離所述基底表面一端處的多晶矽層。
在一些實施例中，第一導電接觸點延伸到基底中的摻雜區域中。
在一些實施例中，每個該第一導電接觸點和第二導電接觸點都包括鎢。
在一些實施例中，第一堆疊層和第二堆疊層包括氧化物和鎢的交互層。
在一些實施例中，第一堆疊層和第二堆疊層包括真空和鎢的交互層。
在一些實施例中，第一堆疊層和第二堆疊層被設置成階梯圖案。
在一些實施例中，一種用於形成NAND記憶體元件的方法包括在基底之上形成第一交互犧牲介電堆疊層。該方法還包括在第一交互犧牲介電堆疊層之上形成頂蓋介電層，以及通過頂蓋介電層並通過第一交互犧牲介電堆疊層形成一或多個第一開口。該方法還包括在一或多個第一開口中形成一或多個第一導電接觸點，以及在介電層之上形成第二交互犧牲介電堆疊層。該方法還包括通過第二交互犧牲介電堆疊層形成一或多個第二開口。一或多個第二開口與一或多個第一導電接觸點對準。該方法還包括在所述一或多個第二開口中形成一或多個第二導電接觸點。在一或多個第一導電接觸點與一或多個第二導電接觸點之間形成歐姆接觸，第一導電接觸點和第二導電接觸點一起形成對應的陣列 共同源極接觸點。
在一些實施例中，該方法還包括通過第一堆疊層形成一或多個第三開口，該一或多個第三開口在基底中形成對應凹陷，在對應凹陷中形成材料，以及在一或多個第一開口中形成一或多個第一NAND串。
在一些實施例中，該方法還包括通過所述一或多個第一NAND串之上的所述頂蓋介電層形成一或多個凹陷，以及利用導電材料填充一或多個凹陷。
在一些實施例中，導電材料包括多晶矽。
在一些實施例中，該方法還包括通過第二堆疊層形成一或多個第四開口，該一或多個第四開口與一或多個第一NAND串對準，以及在一或多個第四開口中形成一或多個第二NAND串。
在一些實施例中，該方法還包括通過第一堆疊層形成一或多個第三開口，該一或多個第三開口在基底中形成對應凹陷，在對應凹陷中形成材料，以及在一或多個第三開口中形成一或多個豎直犧牲結構。
在一些實施例中，該方法還包括通過第二堆疊層形成一或多個第四開口，該一或多個第四開口與一或多個豎直犧牲結構對準，從一或多個第三開口去除一或多個豎直犧牲結構，以及在一或多個第三開口和與一或多個第三開口對準的一或多個第四開口中形成一或多個NAND串。
在一些實施例中，該方法還包括，在形成所述一或多個第一開口之後，從所述第一堆疊層去除所述犧牲層，以及利用導電層替換所去除的犧牲層。
在一些實施例中，去除所述犧牲層包括從所述第一堆疊層去除氮化物層，並且所述替換步驟包括利用鎢替換所述氮化物層。
在一些實施例中，該方法還包括，在形成所述一或多個第一導電接觸點之後，去除所述一或多個第一導電接觸點的一部分，以及在所述一或多個第一導電接觸點之上形成多晶矽。
在一些實施例中，形成所述一或多個第二開口的步驟還包括通過所述多晶矽形成所述一或多個第二開口。
在一些實施例中，形成所述一或多個第二導電接觸點的步驟包括形成所述一或多個第二導電接觸點，使得所述多晶矽圍繞所述一或多個第二導電接觸點的下端。
在一些實施例中，該方法還包括在形成一或多個第二開口之後，從第二交互犧牲介電堆疊層去除犧牲層，以及利用多個導電層替換去除的多個介電層。
在一些實施例中，所述多個介電層包括氮化物，且所述多個導電層包括鎢。
在一些實施例中，該方法還包括，在形成所述一或多個第一開口之後，對由所述一或多個第一開口裸露的部分基底進行摻雜。
本案提供的三維記憶體元件是使用在製造過程期間能夠減少堆疊層上應力和應變的製程所製造的。根據實施例，多個閘極層的製造是在兩個獨立階段中進行的，其中接觸點開口和閘縫隙形成於兩個階段之間的堆疊構造中。經由在獨立階段中形成NAND記憶體元件的堆疊部件，其可減小每次蝕刻製程的深寬比，並可以減小層上的總應力和/或應變。
100‧‧‧快閃記憶體元件
101‧‧‧基底
103‧‧‧絕緣層
104‧‧‧下部選擇閘電極
107-1,107-2,107-3‧‧‧控制閘電極
108-1,108-2‧‧‧閘縫隙
109‧‧‧上部選擇閘電極
111‧‧‧位元線
113‧‧‧記憶體膜
114‧‧‧NAND串
115‧‧‧內核填充膜
117‧‧‧金屬接觸點
119‧‧‧金屬互連結構
120‧‧‧摻雜源極線區域
200‧‧‧結構
202‧‧‧基底
203‧‧‧交互犧牲/介電堆疊層
204‧‧‧介電層
206‧‧‧犧牲層
208‧‧‧介電材料
210‧‧‧犧牲豎直結構
212‧‧‧磊晶生長的材料
214‧‧‧犧牲襯層
216‧‧‧內核材料
300‧‧‧結構
302‧‧‧介電層
304‧‧‧遮罩層
400‧‧‧結構
402‧‧‧開口
404‧‧‧摻雜區域
500‧‧‧結構
502‧‧‧導體層
504‧‧‧堆疊層
506‧‧‧第一導電接觸點
508‧‧‧阻擋層
510‧‧‧內核導體
600‧‧‧結構
602‧‧‧導體材料
700‧‧‧結構
702‧‧‧堆疊層
704‧‧‧介電層
706‧‧‧犧牲層
708‧‧‧介電材料
710‧‧‧頂部介電層
800‧‧‧結構
802‧‧‧開口
900‧‧‧結構
901‧‧‧高開口
902‧‧‧記憶體層
1000‧‧‧結構
1002‧‧‧NAND串
1004‧‧‧絕緣材料
1006‧‧‧導體材料
1100‧‧‧結構
1102‧‧‧開口
1200‧‧‧結構
1202‧‧‧導體層
1204‧‧‧絕緣體/導體堆疊層
1206‧‧‧第二導電接觸點
1300‧‧‧方法
1302,1304,1306,1308,1310,1312,1314,1316,1318,1320,1322,1324‧‧‧步驟
1400‧‧‧結構
1402‧‧‧NAND串
1404‧‧‧記憶體層
1406‧‧‧內核絕緣體
1408‧‧‧頂部通道層
1410‧‧‧頂蓋介電層
1412‧‧‧開口
1500‧‧‧結構
1600‧‧‧結構
1700‧‧‧結構
1702‧‧‧導體材料
1800‧‧‧結構
1900‧‧‧結構
1902‧‧‧開口
2000‧‧‧結構
2002‧‧‧第二NAND串
2004‧‧‧記憶體層
2006‧‧‧內核絕緣體
2008‧‧‧導電材料
2100‧‧‧結構
2200‧‧‧方法
2202,2204,2206,2208,2210,2212,2214,2216,2218,2220,2222,2224‧‧‧步驟
在閱讀附圖時，根據以下具體實施方式可以最好地理解本公開的各方面。要注意，根據業內慣例，各種特徵未必是按比例繪製的。實際上，為了例示和論述清晰，可以任意增大或減小各種特徵的尺寸。
第1圖是三維記憶體元件的圖示。
第2A圖和第2B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第3A圖和第3B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第4A圖和第4B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第5A圖和第5B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第6A圖和第6B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第7A圖和第7B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第8A圖和第8B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第9A圖和第9B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第10A圖和第10B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第11A圖和第11B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第12A圖和第12B圖示出了根據一些實施例中在示例性製造過程的階段的三維儲存結構的側視圖。
第13圖是根據一些實施例中用於形成三維儲存結構的製造過程的圖示。
第14A圖和第14B圖示出了根據一些實施例中在示例性製造過程的階段的另 一三維儲存結構的側視圖。
第15A圖和第15B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第16A圖和第16B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第17A圖和第17B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第18A圖和第18B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第19A圖和第19B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第20A圖和第20B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第21A圖和第21B圖示出了根據一些實施例中在示例性製造過程的階段的另一三維儲存結構的側視圖。
第22圖是根據一些實施例中用於形成另一三維儲存結構的製造過程的圖示。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和設置而不脫離本案的精神和範圍。對相關領域的技術人員顯而易見的是，本案還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性 實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一或多個」可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語「基於」可以被理解為不一定旨在傳達一組排他性的因素，而是可以選擇性地至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層結構的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層結構(即直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中所示出者。空間相關術語旨在涵蓋除了在附圖所描繪的位向以外在設備使用或操作中所採用的不同位向。設備可以以其他的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被對應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。加設在基底頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層結構可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層結構可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何水平面對之間。層結構可以水平、豎直和/或沿傾斜表面延伸。基底可以是層結構，其中可以包括一或多個層，和/或可以在其上、其上方和/或其下方具有一或多個層。層可以包括多個層。例如，互連層可以包括一或多個導體和接觸點層(其中形成互連線和/或通孔接觸點)和一或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與標的半導體元件相關聯的特定技術節點而變化的給定量值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如文中所使用的，術語「3D記憶體元件」指的是在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為「記憶體串」，例如NAND記憶體串)，而使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如本文所使用的，術語「垂直/垂直地」意味著標稱上正交於基底的橫向表面。
在本揭露書中，為了容易描述，「臺階」用於指稱沿著豎直方向大體上相同高度的元件。例如，字元線和下方的閘極介電層可以被稱為“臺階”， 字元線和下方的絕緣層可以一起被稱為「臺階」，大體上相同高度的字元線可以被稱為「字元線臺階」或類似，等等。
本文所描述的記憶體元件中的任何記憶體元件可以用於電子系統中，例如，可擕式電子設備、電腦或可穿戴電子設備。
第1圖示出了三維NAND快閃記憶體元件100的一部分。快閃記憶體元件100包括基底101、基底101之上的絕緣層103、絕緣層103之上的下部選擇閘電極104的臺階、以及堆疊在下部選擇閘電極104頂部的控制閘電極107的多個臺階，以形成交互的導體/介電堆疊層。快閃記憶體元件還包括控制閘電極107的堆疊層之上的上部選擇閘電極109的臺階、位於相鄰下部選擇閘電極104之間的基底101部分中的摻雜源極線區域120、以及穿過上部選擇閘電極109、控制閘電極107、下部選擇閘電極104和絕緣層103的NAND串114。NAND串114包括NAND串114的內表面之上的記憶體膜113以及由記憶體膜113圍繞的內核填充膜115。快閃記憶體記憶體元件100還包括連接到上部選擇閘電極109之上的NAND串114的多條位元線111和經由多個金屬接觸點117連接到閘電極的多個金屬互連結構119。為了圖示清楚起見，其未在第1圖中示出閘電極相鄰臺階之間的絕緣層。閘電極包括上部選擇閘電極109、控制閘電極107(例如也稱為字元線)和下部選擇閘電極104。
在第1圖中，出於例示之目的，其與上部選擇閘電極109的一個臺階和下部選擇閘電極104的一個臺階一起示出了控制閘電極107-1、107-2和107-3的三個臺階。閘電極的每個臺階在基底101上具有大體上相同的高度。閘電極的每個臺階都是由閘縫隙108-1和108-2通過閘電極的堆疊層而分隔。同一臺階中的每個閘電極都是經由金屬接觸點117電連接到金屬互連結構119。亦即，閘電極上所形成的金屬接觸點數量係等於閘電極的數量(即所有上部選擇閘電極109、控制閘電極107和下部選擇閘電極104之總和)。此外，也會形成同樣數量的金屬互連 結構以連接到每個金屬接觸點通孔。在一些設置中，額外的金屬接觸點被形成為連接到閘電極之外其它結構的態樣，例如，虛設(dummy)結構。
在形成NAND串114時，還可以形成其它豎直結構，其延伸穿過控制閘電極107-1、107-2和107-3的臺階向下到達基底101。其它豎直結構的示例包括貫穿陣列接觸點(through array contact,TAC)，其可以用於與閘電極臺階上方和/或下方的部件形成電連接。為了清晰起見，第1圖中未示出這些其它的豎直結構，但參照後面的附圖會有他們它們更詳細的描述。
出於例示之目的，三維NAND元件中類似或相同的部分會使用相同的元件符號來標記。不過，元件符號僅僅用於在具體實施方式中區分相關部分，並不代表其功能、組成或位置方面的任何相似性或區別。第2圖到第12圖中示出的結構200-1200是三維NAND記憶體元件的每個部分。第14圖到第21圖21中示出的結構1400-2100是另一三維NAND記憶體元件的每個部分。為了容易描述，其未示出記憶體元件的其它部分。儘管使用三維NAND元件作為示例，但在各種應用和設計中，文中公開的結構也可以應用於類似或不同半導體元件中，例如，用來減少金屬連接結構或佈線的數量。所公開結構的具體應用不應受到本案實施例的限制。出於例示的目的，可互換地使用字元線和閘電極來描述本發明揭露。
第2圖-第12圖示出了根據一些實施例的示例性NAND記憶體元件的各製造階段的不同側視圖(沿X軸和沿Y軸)。類似地，第14圖-第21圖示出了根據一些實施例的另一示例性NAND記憶體元件的各製造階段的不同側視圖(沿X軸和沿Y軸)。對於製造的每個階段，以“A”表示的圖代表沿X軸的當前製造階段的截面側視圖，並且以“B”表示的圖代表沿Y軸的同一製造階段的截面側視圖。
第2A圖和第2B圖示出了根據一些實施例中用於形成三維儲存結構的示例性結構200。在一些實施例中，結構200包括基底202。基底202可以提供用於 形成後續結構的平臺。這種後續結構形成於基底202的正面(如頂面)上，且這種後續結構會被描述成形成於豎直方向上(例如與基底202正面正交)。在第2A圖和第2B圖中，並且對於所有後續示出的結構，X和Y方向沿著平行於基底202的正面和背面的平面，而Z方向在與基底202的正面和背面正交的方向上。
在一些實施例中，基底202可以包括用於形成三維記憶體元件的任何適合的材料。例如，基底202可以包括矽、矽鍺、碳化矽、覆矽絕緣體(silicon-on-insulator,SOI)基板、覆鍺絕緣體(germanium-on-insulator,GOI)基板、玻璃、氮化鎵、砷化鎵和/或其它適合的III-V化合物。
在一些實施例中，交互犧牲/介電堆疊層203形成在基底202之上。堆疊層203包括與犧牲層206交互的介電層204。堆疊層203的形成可以涉及將犧牲層206沉積為具有相同厚度或具有不同厚度。犧牲層206的示例性厚度可以在20nm到500nm的範圍內。類似地，介電層204可以具有相同的厚度或具有不同的厚度。介電層204的示例性厚度可以在20nm到500nm的範圍內。另一介電材料208沉積在堆疊層203之上。根據一些實施例，介電材料208具有與介電層204相同的材料組成。
根據實施例，犧牲層206的介電材料與介電層204的介電材料不同。例如，每個犧牲層206可以是由氮化矽材料形成，而每個介電層204都可以是由二氧化矽形成。用於犧牲層206中的其它示例性材料還包括多晶矽、多晶鍺和多晶鍺矽。用於介電層204或犧牲層206中的任何層結構的介電材料可以包括氧化矽、氮化矽、氮氧化矽或其任何組合。儘管在堆疊層203中僅示出了總共十一層，但應當理解，這僅僅出於例示的目的，堆疊層203中是可以包括任何數量的介電層。
堆疊層203包括具有階梯結構的部分，其中至少每個犧牲層206都會終止于水平“x”方向上的不同長度。該階梯結構允許電接觸點連接記憶體元件中的每條字元線。
在一些實施例中，多個犧牲豎直結構210被形成為通過堆疊層203並向下延伸到磊晶生長的材料212。磊晶生長的材料212可以包括磊晶生長的矽，並可以延伸到基底202的部分中。多個犧牲豎直結構210可以包括犧牲襯層214和內核材料216。犧牲襯層214可以是多晶矽、氮化鈦或由多個層結構製成，例如氧化矽/氮化矽/氧化矽(ONO)。內核材料216可以是諸如鎢的金屬。犧牲豎直結構210的直徑可以在大約100nm到200nm之間。
在一些實施例中，形成多個犧牲豎直結構210包括通過堆疊層203並在部分的基底202中蝕刻多個開口。然後在多個開口的底部形成磊晶生長的材料212，接著沉積犧牲襯層214並沉積內核材料216。在形成多個犧牲豎直結構210之後，也可以進行化學機械拋光製程(chemical mechanical polishing,CMP)以對結構200的頂面進行平坦化。
第3A圖和第3B圖示出了根據一些實施例中用於形成三維記憶體元件的示例性結構300。根據一些實施例，介電層302形成於堆疊層203之上，而遮罩層304形成於介電層302上。介電層302可以是氧化物或可以與介電層204具有相同的材料組成。介電層302在本文中也可以被稱為頂蓋介電層，因為該層蓋住其下方所形成的堆疊層203。遮罩層304可以是多晶矽、氮化物、或與介電材料302相比具有足夠大蝕刻選擇性的任何其它材料。可以使用諸如濺射、蒸發或化學氣相沉積(chemical vapor deposition,CVD)的任何適當的沉積技術來形成每個介電層302和遮罩層304。示例性的CVD技術包括電漿輔助式CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(atomic layer deposition,ALD)。
第4A圖和第4B圖示出了根據一些實施例中用於形成三維記憶體元件的示例性結構400。根據一些實施例，通過介電層302和堆疊層203形成開口402。儘管圖中僅示出了一個開口402，但應當理解，可以跨越結構400形成多個這種開口。在一些示例中，開口402代表通過堆疊層203蝕刻並沿X方向延伸的溝槽。根 據一些實施例，開口402暴露基底202的部分，並且可以延伸到基底202中。可以使用任何適當的乾蝕刻技術形成開口402，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(deep reactive ion etching,DRIE)或感應耦合電漿(inductively coupled plasma,ICP)蝕刻。
根據一些實施例，環繞開口402底部的基底202的裸露部分會受到摻雜以形成摻雜區域404。可以使用離子佈植或向基底202中擴散摻雜劑來形成摻雜區域404。摻雜劑可以包括任何p型摻雜劑(例如硼)或任何n型摻雜劑(例如磷)。
第5A圖和第5B圖示出了根據一些實施例中用於形成三維記憶體元件的結構500。根據一些實施例，堆疊層203的犧牲層206會被去除並替換成導體層502，以形成交互設置的絕緣體/導體堆疊層504。可以通過例如等向性乾蝕刻或濕蝕刻等適當的蝕刻製程來去除犧牲層206。相對於結構500的其它部分的材料，蝕刻製程可以對犧牲層206的材料具有足夠高的蝕刻選擇性，使得該蝕刻製程能夠對結構500的其它部分具有最小影響。在一些實施例中，犧牲層206包括氮化矽，並且等向性乾蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一或多種。等向性乾蝕刻的射頻(RF)功率可以低於大約100W，且其偏壓可以低於大約10V。在一些實施例中，犧牲層206包括氮化矽，且濕蝕刻的蝕刻劑包括磷酸。在一些實施例中，介電層204可以被去除，使得導體層502之間存有空白空間(真空)。導體層502之間的真空空間充當絕緣層，並可以幫助減少寄生電容。
導體層502可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以使用諸如CVD、濺射、有機金屬CVD(MOCVD)和/或ALD的適當沉積方法向通過去除犧牲層206所留下的區域中沉積每個導體層502。
根據一些實施例，在使用導體層502替換犧牲層206之後，將第一導電接觸點506形成在開口402內。第一導電接觸點506可以包括阻擋層508和內核導 體510。阻擋層508可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體510可以包括諸如鎢的金屬，或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、蒸發或CVD的任何適當沉積技術來形成阻擋層508。可以使用任何適當的電鍍或無電鍍技術來形成內核導體510。可以在形成內核導體510之後進行CMP製程以對結構500的頂面進行平坦化。
第6A圖和第6B圖示出了根據一些實施例中用於形成三維記憶體元件的結構600。使用例如CMP製程將遮罩層304連同第一導電接觸點506的頂部部分一起去除。然後可以使用蝕刻製程去除內核導體510位於第一導電接觸點506頂部的剩餘部分，並使用導電材料602填充該剩餘部分。蝕刻製程可以是任何適當的濕蝕刻或乾蝕刻製程。導電材料602可以是多晶矽，並且其存在能夠減少結構600中由內核導體510所導致的應力。
第7A圖和第7B圖示出了根據一些實施例中用於形成三維記憶體元件的結構700。根據一些實施例，第二交互犧牲/介電堆疊層702形成於介電層302之上。堆疊層702包括與犧牲層706交互設置的介電層704。堆疊層702的形成可以涉及將犧牲層706沉積為具有相同厚度或具有不同厚度的步驟。犧牲層706的示例性厚度可以在20nm到500nm的範圍內。類似地，介電層704可以具有相同的厚度或具有不同的厚度。介電層704的示例性厚度可以在20nm到500nm的範圍內。另一介電材料708沉積在堆疊層702之上。根據一些實施例，介電材料708具有與介電層704相同的材料組成。
根據實施例，犧牲層706的介電材料與介電層704的介電材料不同。 例如，每個犧牲層706都可以是用氮化矽形成，而每個介電層704都可以是用二氧化矽形成。用來形成犧牲層706的其它示例性材料還包括多晶矽、多晶鍺和多晶鍺矽。用於形成介電層704或犧牲層706的任何層結構的介電材料可以包括氧化矽、氮化矽、氮氧化矽或其任何組合。儘管圖示在堆疊層702方面僅示出了總共 十一層，但應當理解，這僅僅出於例示的目的，堆疊層702是可以包括任何數量的介電層。介電層704可以具有與來自堆疊層203的介電層204相同的材料組成。 犧牲層706可以具有與來自堆疊層203的犧牲層206相同的材料組成。
堆疊層702包括具有階梯結構的部分，其中至少每個犧牲層706都會終止于水平“x”方向上的不同長度。該階梯結構允許電接觸點連接記憶體元件的每條字元線。還可沉積額外的頂部介電層710在堆疊層702之上。僅舉幾例，頂部介電層710可以是氧化物。
第8A圖和第8B圖示出了根據一些實施例中用於形成三維記憶體元件的結構800。使用例如DRIE或ICP製程來通過堆疊層702和頂部介電層710形成多個開口802。根據一些實施例，多個開口802與犧牲豎直結構210大體上對準，並延伸通過介電層302，以裸露出犧牲豎直結構210的頂面。多個開口802可以具有與犧牲豎直結構210大體上相同的直徑或截面形狀。應當理解，僅僅為了例示容易，圖中的多個開口802會被繪示成具有豎直側壁，且該多個開口802又可以具有傾斜或錐形側壁。
根據一些實施例，保護層804沉積在通過堆疊層702和頂部介電層710的多個開口802的側壁上。保護層804可以是多晶矽，並被供來在後續處理步驟期間保護堆疊層702中的層結構。
第9A圖和第9B圖示出了根據一些實施例中用於形成三維記憶體元件的結構900。去除犧牲豎直結構210之後，接著去除保護層804而留下高開口901，其延伸通過堆疊層702和堆疊層504兩者。可以使用諸如食人魚溶液(piranha solution，硫酸和過氧化氫的混合物)的濕法化學物質去除犧牲豎直結構210。在去除犧牲豎直結構210和保護層804之後，可以在高開口901的側壁上沉積多個記憶體層902。多個記憶體層902可以包括半導體通道層，如非晶矽、多晶矽或單晶矽等。多個記憶體層902還可以包括穿隧層、儲存層(也稱為「電荷捕獲/儲存層」) 和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層按照所列次序被彼此堆疊地設置在高開口901的側壁上(首先沉積阻擋層，最後沉積半導體通道層)。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)介電或其任何組合。儲存層可以包括氮化矽、氧氮化矽、矽或其任何組合。在一些實施例中，多個記憶體層902包括氧化矽/氮化矽/氧化矽(ONO)介電(如包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層)。
應當理解，僅僅為了例示容易，圖示中高開口901會被繪示成具有豎直的側壁特徵，且高開口901又可以具有傾斜或錐形側壁。
第10A圖和第10B圖示出了根據一些實施例中用於形成三維記憶體元件的結構1000。根據一些實施例，利用絕緣材料1004填充高開口901剩餘的部分以完成豎直NAND串1002的形成。例如，絕緣材料1004可以是諸如氧化物的任何介電材料。可以使用任何適當的蝕刻製程來使絕緣材料1004的頂部部分重新凹陷，利於導電材料1006填充該部分。在一些示例中，導電材料1006包括多晶矽。
第11A圖和第11B圖示出了根據一些實施例中用於形成三維記憶體元件的結構1100。根據一些實施例，通過頂部介電層710和堆疊層702形成開口1102。儘管圖示中僅繪示出了一個開口1102，但應當理解，跨越結構1100可以形成多個這種開口。在一些示例中，開口1102代表蝕刻通過堆疊層702並沿X方向延伸的溝槽，其可以使用任何適當的乾蝕刻技術來形成開口1102，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。
開口1102可以大體上在第一導電接觸點506之上對準，使得開口1102延伸到第一導電接觸點506的部分中。例如，開口1102可以延伸穿過導電材料602，或者開口1102的形成可以導致導電材料602被完全去除。在一些實施例中，導電材料602維持著環繞開口1102下端的態樣。
第12A圖和第12B圖示出了根據一些實施例中用於形成三維記憶體元件的結構1200。根據一些實施例，去除堆疊層702的犧牲層706並使用導體層1202替換犧牲層706，以形成交互設置的絕緣體/導體堆疊層1204。可以透過例如等向性乾蝕刻或濕蝕刻的適當蝕刻製程來去除犧牲層706。相對於結構1200其它部分的材料，蝕刻製程可以對犧牲層706的材料具有足夠高的蝕刻選擇性，使得該蝕刻製程能夠對結構1200的其它部分具有最小影響。在一些實施例中，犧牲層706包括氮化矽，且等向性乾蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一或多種。等向性乾蝕刻的射頻(RF)功率可以低於大約100W，且其偏壓可以低於大約10V。在一些實施例中，犧牲層706包括氮化矽且濕蝕刻的蝕刻劑包括磷酸。在一些實施例中，介電層704可以被去除，使得導體層1202之間存有空白空間(真空)。導體層1202之間的真空空間係充當絕緣層，並可以幫助減少寄生電容。
導體層1202可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以使用諸如CVD、濺射、MOCVD和/或ALD的適當沉積方法來在去除犧牲層706所留下的區域中沉積導體層1202。
根據一些實施例，在使用導體層1202替換犧牲層706之後，在開口1102內形成第二導電接觸點1206。第二導電接觸點1206可以包括阻擋層1208和內核導體1210。阻擋層1208可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體1210可以包括諸如鎢的金屬，或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)的任何適當沉積技術來形成阻擋層1208。可以使用任何適當的電鍍或無電鍍技術形成內核導體1210。可以在形成內核導體1210之後進行CMP製程以對結構1200的頂面進行平坦化動作。在一些實施例中，阻擋層1210具有與第一導電接觸點506的阻擋層508相同的材料組成，且內核導體1210具有與第一導電接觸點506的內核 導體510相同的材料組成。第二導電接觸點1206可以與第一導電接觸點506形成歐姆接觸，使得第一導電接觸點506和第二導電接觸點1206組合，以形成用於記憶體元件的堆疊陣列共同源極(array common source,ACS)。
在一些實施例中，第二導電接觸點1206的底端可以延伸通過導電材料602(未示出)，使得導電材料602圍繞第二導電接觸點1206的底端。
第13圖是根據一些實施例中用於形成NAND記憶體元件的示例性方法1300的流程圖。第2圖-第12圖中在總體上繪示出了方法1300的各步驟。應當理解，方法1300中所示的步驟不是窮舉性的，並且也可以在例示步驟中的任何步驟之前、之後或之間進行其它步驟。在本案的各種實施例中，方法1300的步驟可以按照不同次序來進行和/或可以改變。應當指出，在第2A圖和第2B圖中將方法1300的前三個步驟(步驟1302-1306)一起示出。
在步驟1302中，第一交互介電堆疊層形成於基底之上。第一交互介電堆疊層可以包括與具有不同材料組成的介電層交互的犧牲介電層。第一交互介電堆疊層的層結構可以包括如下材料，所述材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第一交互介電堆疊層的層結構可以包括通過一或多種薄膜沉積製程所沉積的介電材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
根據一些實施例，第一交互介電堆疊層的層結構具有階梯結構，其中至少每個犧牲層在基底表面上都終止于水平方向上的不同長度。該階梯結構允許電接觸點連接記憶體元件的每條字元線。
在步驟1304中，通過交互介電堆疊層蝕刻一或多個第一開口，從而裸露出基底表面。可以使用RIE製程通過交互的介電堆疊層蝕刻出一或多個第一開口中的每個開口。在一些實施例中，材料會在裸露的基底上的一或多個第一開口底部磊晶生長。磊晶生長的材料可以是磊晶矽。
在步驟1306中，一或多個豎直犧牲結構形成在一或多個第一開口內。形成一或多個犧牲豎直結構可以包括首先形成犧牲襯層，接著形成內核材料以填充一或多個第一開口的剩餘部分。犧牲襯層可以是多晶矽或氮化鈦。內核材料可以是諸如鎢的金屬。可以使用適當的薄膜沉積技術來沉積犧牲襯層，所述薄膜沉積技術例如是CVD、PVD、ALD或其任何組合。可以使用電鍍或無電鍍技術沉積內核材料。
在步驟1308中，介電層形成在第一交互介電堆疊層之上。介電層可以是氧化物，並且可以被稱為頂蓋介電層。在一些實施例中，遮罩層可以被沉積在頂蓋介電層之上，並且可以是與多晶矽、氮化物或介電層等相比具有足夠大蝕刻選擇性的任何其它材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)等任何適當的薄膜沉積技術來形成每個頂蓋介電層和遮罩層。示例性CVD技術包括電漿輔助CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(ALD)。
在步驟1310中，通過第一交互介電堆疊層並通過頂蓋介電層形成一或多個第二開口。一或多個第二開口可以是通過第一交互介電堆疊層蝕刻的溝槽。根據一些實施例，一或多個第二開口裸露出部分的基底並可以延伸到基底之中。可以使用任何適當的乾蝕刻技術來形成一或多個第二開口，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。
根據一些實施例，對基底所環繞的一或多個第二開口底部的裸露部分進行摻雜以在基底內形成摻雜區域。可以使用離子佈植或將摻雜劑擴散到基底中等方式來形成摻雜區域。摻雜劑可以包括任何p型摻雜劑(如硼)或任何n型摻雜劑(如磷)。
根據一些實施例，可以去除交互設置的第一介電堆疊層中的犧牲層並使用導體層替換該犧牲層以在步驟1310期間或在步驟1310之後立即形成第一交互導體/絕緣體堆疊層。
在步驟1312中，一或多個第一導電接觸點形成在一或多個第二開口內。形成一或多個第一導電接觸點的步驟可包括形成阻擋層、然後形成內核導體，所述內核導體會填充一或多個第二開口的剩餘部分。阻擋層可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體可以包括諸如鎢的金屬、或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)的任何適當沉積技術來形成阻擋層。 可以使用任何適當的電鍍或無電鍍技術來形成內核導體。在形成內核導體之後可以進行CMP製程使得基底的頂面平坦化。
在一些實施例中，步驟1312還包括使內核導體的頂部產生部分凹陷，並利用不同的導電材料來填充該些凹陷部分。例如，不同的導電材料可以是多晶矽。
在步驟1314中，第二交互介電堆疊層形成在頂蓋介電層之上。第二交互介電堆疊層可以包括與具有不同材料組成的介電層交互設置的犧牲介電層。第二交互介電堆疊層的層結構可以包括如下材料，所述材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第二交互介電堆疊層的層結構可以包括經由一或多種薄膜沉積製程所沉積的介電材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
根據一些實施例，第二交互介電堆疊層的層結構具有階梯結構，其中至少每個犧牲層在基底表面上都會終止于水平方向上的不同長度。該階梯結構允許電接觸點連接記憶體元件的每條字元線。
在步驟1316中，通過第二交互介電堆疊層蝕刻一或多個第三開口。 該一或多個第三開口可以與一或多個第一開口中所形成的豎直犧牲結構大體上對準。該一或多個第三開口可以延伸通過介電層以裸露出豎直犧牲結構的頂面。可以將一或多個第三開口形成為具有與豎直犧牲結構大體上相同的直徑或 截面形狀。在一些實施例中，步驟1316還包括在一或多個第三開口內形成多晶矽的犧牲層。該多晶矽的犧牲層會覆蓋一或多個第三開口的側壁並可用於在後續步驟期間保護第二交互介電堆疊層。
在步驟1318中，從一或多個第一開口中去除豎直犧牲結構，留下一或多個高開口，該高開口會延伸通過第二交互介電堆疊層和第一交互導體/介電堆疊層。可以使用諸如食人魚溶液(硫酸和過氧化氫的混合物)等濕法化學物質來去除豎直犧牲結構。
在步驟1320中，一或多個豎直結構形成在一或多個高開口內。根據一些實施例，形成一或多個豎直結構的步驟可以包括：首先在一或多個高開口的側壁之上形成多個記憶體層。所形成的多個記憶體層可以包括沉積諸如非晶矽、多晶矽或單晶矽的半導體通道層、穿隧層、儲存層(也稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層可以都按照所列次序依序沉積在一或多個高開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)介電或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。 在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽(ONO)介電(例如包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層)。
在形成多個記憶體層之後，接著可以利用絕緣材料填充一或多個高開口的剩餘部分。例如，絕緣材料可以是諸如氧化物的任何介電材料。在一些實施例中，步驟1320還包括使用任何適當的蝕刻製程來使絕緣材料的頂部部分凹陷並使用導電材料填充該凹陷區域。在一些示例中，導電材料包括多晶矽，而該一或多個豎直結構可以是NAND記憶體串。
在步驟1322中，通過第二交互介電堆疊層形成一或多個第四開口。 一或多個第四開口可以是通過第二交互介電堆疊層蝕刻的溝槽。一或多個第四 開口可以與一或多個第二開口內所形成的一或多個第一導電接觸點大致對準。根據一些實施例，一或多個第四開口會裸露出部分一或多個第一導電接觸點。可以使用任何適當的乾蝕刻技術形成一或多個第四開口，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。在一些實施例中，一或多個第四開口會延伸到足夠遠的位置以裸露出一或多個第一導電接觸點的內核導體。
根據一些實施例，可以去除第二交互介電堆疊層的犧牲層並由導體層替換犧牲層，以在步驟1322期間或在步驟1322之後立即形成第二交互導體/絕緣體堆疊層。
在步驟1324中，一或多個第二導電接觸點會形成在一個或多個第四開口內。形成一或多個第二導電接觸點的步驟可以包括形成阻擋層，然後形成內核導體，其填充一或多個第四開口的剩餘部分。阻擋層可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體可以包括諸如鎢的金屬、或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)的任何適當沉積技術形成阻擋層。可以使用任何適當的電鍍或無電鍍技術形成內核導體。在形成內核導體之後可以進行CMP製程使得基底的頂面平坦化。形成一或多個第二導電接觸點的步驟可以包括在一或多個第一導電接觸點與一或多個第二導電接觸點之間形成歐姆接觸。根據一些實施例，其形成堆疊在一或多個第一導電接觸點上的一或多個第二導電接觸點是記憶體元件形成ACS。
第14A圖和第14B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構1400。使用與前文參考第2圖所述的相同方式來形成犧牲/介電堆疊層203，故此處將不再提供關於其形成步驟的進一步細節描述。
在結構1400中，取代使用前述的犧牲豎直結構210，多個第一NAND 串1402豎直延伸通過犧牲/介電堆疊層203。每個第一NAND串1402都包括多個記憶體層1404和內核絕緣體1406。多個記憶體層1404還可包括半導體通道層，如非晶矽、多晶矽或單晶矽。多個記憶體層1404還可包括穿隧層、儲存層(也稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層會按照所列次序依序彼此堆疊地設置於側壁上(其中首先沉積阻擋層，最後沉積半導體通道層)。穿隧層可以包括氧化矽、氮化矽或其任何組合。 阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)介電或其任何組合。儲存層可以包括氮化矽、氧氮化矽、矽或其任何組合。在一些實施例中，多個記憶體層1404包括氧化矽/氮化矽/氧化矽(ONO)介電(例如包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻擋層)。例如，內核絕緣體1406可以是諸如氧化物等任何介電材料。
根據一些實施例，多個記憶體層1404的半導體通道層也會被沿著結構1400的頂面沉積，其作為頂部通道層1408。頂蓋介電層1410可以沉積在結構1400的剩餘部分上。此外，根據一些實施例，穿過頂蓋介電層1410、頂部通道層1408和堆疊層203中等形成開口1412。儘管僅示出了一個開口1412，但應當理解，跨越結構1400可以形成多個這種開口。在一些示例中，開口1412代表通過堆疊層203蝕刻且沿X方向延伸的溝槽。根據一些實施例，開口1412會裸露出一部分的基底202，且可延伸到基底202之中。可以使用任何適當的乾蝕刻技術來形成開口1412，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。根據一些實施例，基底202環繞開口1412底部的裸露部位會受到摻雜而形成摻雜區域404。可以使用離子佈植或在基底202中擴散摻雜劑之方式來形成摻雜區域404。摻雜劑可以包括任何p型摻雜劑(如硼)或任何n型摻雜劑(如磷)。
第15A圖和第15B圖繪示出了根據一些實施例中用於形成另一三維儲 存結構的示例性結構1500。根據一些實施例，如前文參考第5圖所述者，去除堆疊層203的犧牲層206並使用導體層502來替換犧牲層206，以形成交互的絕緣體/導體堆疊層504。根據一些實施例，被頂部通道層1408和頂蓋介電層1410兩者所保護的NAND串1402可以不受到用來去除犧牲層206的蝕刻劑的影響。
第16A圖和第16B圖示出了根據一些實施例的用於形成另一三維儲存結構的示例性結構1600。具有阻擋層508和內核導體510的導電接觸點506係形成在開口1412內，恰好如前文中參考第5圖所述者。之後可以進行CMP製程來至少去除頂蓋介電層1410。
第17A圖和第17B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構1700。過程中，去除頂部通道層1408，並可以在導電接觸點506的頂部部位上形成另一凹陷，並且接下來利用導電材料602填充所述另一凹陷，如前文參考第6B圖所述者。在一些實施例中，導電材料602還會被在凹陷底部上方突出的內核導體510頂部部位所圍繞。
根據一些實施例，其中還通過第一NAND串1402的頂部部位形成其它凹陷。形成這些凹陷的步驟可以涉及蝕刻多個記憶體層1408和內核絕緣體材料1410。同樣地使用導電材料1702填充這些其它凹陷。在一些實施例中，導電材料1702是多晶矽。
第18A圖和第18B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構1800。第二交互犧牲/介電堆疊層702係形成在結構1700的頂面上且被頂部介電層710蓋住。以與前文參照第7A圖和第7B圖所述者相同之方式來形成第二交互犧牲/介電堆疊層702和頂部介電層710，故此處將不再提供其形成相關的進一步描述。
第19A圖和第19B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構1900。例如，使用DRIE或ICP製程通過堆疊層702和頂部介電 層710而形成多個開口1902。根據一些實施例，多個開口1902與第一NAND串1402大體上對準，且會延伸穿過堆疊層702以裸露出導電材料1702的頂面。多個開口1902還可以延伸到導電材料1702的厚度中。該多個開口1902可以具有與第一NAND串1402大體上相同的直徑或截面形狀。應當理解，僅僅為了例示容易，圖中的多個開口1902會被例示為具有豎直側壁，且多個開口1902又可以具有傾斜或錐形側壁。
第20A圖和第20B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構2000。多個第二NAND串2002形成於多個開口1902中，並且都包括圍繞內核絕緣體2006的多個記憶體層2004。以與前文針對類似的第一NAND串1402所述之相同方式來形成多個記憶體層2004和內核絕緣體2006。根據一些實施例，第二NAND串2002的半導體層係經由導電材料1702來與第一NAND串1402的半導體層導電連接。可以使用任何適當的蝕刻製程來使內核絕緣體2006的頂部產生凹陷並利用導電材料2008填充該頂部凹陷部分。在一些示例中，導電材料2008包括多晶矽。
第21A圖和第21B圖示出了根據一些實施例中用於形成另一三維儲存結構的示例性結構2100。以與前文中參考第11圖-第12圖所述之相同方式來形成絕緣體/導體堆疊層1204和第二導電接觸點1206，故此處將不再提供其形成相關的進一步描述。
第22圖是根據一些實施例中用於形成另一NAND記憶體元件的示例性方法2200的流程圖。儘管先前在第2圖-第12圖中已示出了一些步驟並因而不再重複，但第14圖-第21圖中總體上還是示出了方法2200的步驟。應當理解，方法2200中所示之步驟並非窮舉性質，其也可以在例示步驟中的任何步驟之前、之後或之間進行其它步驟。在本案的各種實施例中，方法2200的步驟可以按照不同次序來進行和/或可以加以改變。應當指出，在第14A圖和第14B圖中將方法2200的 前八個步驟(步驟2202-2208)一起示出。
在步驟2202中，第一交互介電堆疊層形成於基底之上。第一交互介電堆疊層可以包括與具有不同材料組成的介電層交互設置的犧牲介電層。第一交互介電堆疊層的層結構可以包括如下材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第一交互介電堆疊層的層結構還可以包括經由一或多種薄膜沉積製程所沉積的介電材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
根據一些實施例，第一交互介電堆疊層的層結構具有階梯結構，其中至少每個犧牲層都會在基底表面上終止於水平方向上的不同長度。該階梯結構允許電接觸點連接記憶體元件的每條字元線。
在步驟2204中，經由交互介電堆疊層蝕刻一或多個第一開口，從而裸露出基底表面。可以使用RIE製程通過交互的介電堆疊層來蝕刻出一或多個第一開口。在一些實施例中，材料係以磊晶方式生長在裸露的基底上一或多個第一開口的底部。該磊晶生長的材料可以是磊晶矽。
在操作2206中，一或多個豎直結構形成於一或多個第一開口內。在一些實施例中，一或多個豎直結構包括一或多個第一NAND串。形成一或多個豎直結構的步驟可以包括首先在一或多個第一開口的側壁上形成多個記憶體層。 形成多個記憶體層的步驟可以包括沉積諸如非晶矽、多晶矽或單晶矽等材料的半導體通道層、穿隧層、儲存層(也稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層可以都按照所列次序依序沉積在一或多個第一開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)介電或其任何組合。儲存層可以包括氮化矽、氧氮化矽、矽或其任何組合。在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽(ONO)介電(例如包括氧化矽的穿隧 層、包括氮化矽的儲存層和包括氧化矽的阻擋層)。
在步驟2208中，介電層會形成在第一交互介電堆疊層之上。介電層可以是氧化物，並且可以被稱為頂蓋介電層。在一些實施例中，遮罩層可以被沉積在頂蓋介電層之上，並且可以是與多晶矽、氮化物、或/與介電層等相比具有足夠大蝕刻選擇性的任何其它材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)等任何適當的薄膜沉積技術來形成頂蓋介電層和遮罩層。示例性CVD技術包括電漿輔助式CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(ALD)。
在步驟2210中，通過第一交互介電堆疊層並通過頂蓋介電層形成一或多個第二開口。一或多個第二開口可以是通過第一交互介電堆疊層蝕刻的溝槽。根據一些實施例，一或多個第二開口裸露出了基底部分並可以延伸到基底中。可以使用任何適當的乾蝕刻技術來形成一或多個第二開口，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。
根據一些實施例，其對基底所環繞一或多個第二開口底部的裸露部分進行摻雜，以在基底內形成摻雜區域。可以使用離子佈植或將摻雜劑擴散到基底中等方式來形成摻雜區域。摻雜劑可以包括任何p型摻雜劑(如硼)或任何n型摻雜劑(如磷)。
根據一些實施例，可以去除交互設置的第一介電堆疊層中的犧牲層並使用導體層來替換犧牲層，以在步驟2010期間或在步驟2010之後立即形成第一交互導體/絕緣體堆疊層。
在步驟2212中，一或多個第一導電接觸點形成在一或多個第二開口內。形成一或多個第一導電接觸點的步驟可以包括形成阻擋層，然後形成內核導體，其填充一或多個第二開口的剩餘部分。阻擋層可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體可以包括諸如鎢的金屬、或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、 蒸發或化學氣相沉積(CVD)的任何適當沉積技術形成阻擋層。可以使用任何適當的電鍍或無電鍍技術形成內核導體。在形成內核導體之後可以進行CMP製程使得基底的頂面平坦化。
在步驟2214中，一或多個第一接觸點的內核導體頂部部位中會形成凹陷，且還會形成為通過在一或多個第一NAND串之上大體上對準的頂蓋介電層。可以使用諸如多晶矽等導電材料來填充每個所形成的凹陷。
在步驟2216中，第二交互介電堆疊層形成在頂蓋介電層之上。第二交互介電堆疊層可以包括與具有不同材料組成的介電層交互設置的犧牲介電層。第二交互介電堆疊層的層結構可以包括如下材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。第二交互介電堆疊層的層結構可以包括通過一或多種薄膜沉積製程所沉積的介電材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
根據一些實施例，第二交互介電堆疊層的層結構具有階梯結構，其中至少每個犧牲層都會終止在基底表面的水平方向上的不同長度位置。該階梯結構允許電接觸點連接記憶體元件的每條字元線。
在步驟2218中，通過第二交互介電堆疊層蝕刻出一或多個第三開口。一或多個第三開口可以與一或多個第一開口中形成的一或多個第一NAND串大體上對準。一或多個第三開口可以延伸通過第二交互介電堆疊層，以裸露出一或多個第一NAND串上方受蝕刻而內凹的導電材料頂面。在一些實施例中，一或多個第三開口可以延伸到導電材料的厚度中。可以將一或多個第三開口形成為具有與豎直犧牲結構大體上相同的直徑或截面形狀。
在步驟2220中，一或多個第二NAND串形成在一或多個第三開口內。 可以使用與用於形成一或多個第一NAND串的製程和材料大體上相同的製程和材料來形成一或多個第二NAND串。在一些實施例中，步驟2220還包括使用任何 適當的蝕刻製程來使一或多個第二NAND串的內核絕緣體的頂部部分凹陷並利用諸如多晶矽等導電材料來填充該凹陷區域。根據一些實施例，在形成一或多個第二NAND串之後，進行退火製程來允許來自NAND串之間和一或多個第二NAND串頂部的導電材料的摻雜劑擴散到一或多個第一NAND串和一或多個第二NAND串的半導體通道中。
在步驟2222中，通過第二交互介電堆疊層形成一或多個第四開口。 一或多個第四開口可以是通過第二交互介電堆疊層所蝕刻出的溝槽。一或多個第四開口可以與一或多個第二開口內所形成的一或多個第一導電接觸點大體上對準。根據一些實施例，一或多個第四開口裸露出一或多個第一導電接觸點的部分。可以使用任何適當的乾蝕刻技術形成一或多個第四開口，僅舉幾例，所述乾蝕刻技術包括深反應性離子蝕刻(DRIE)或感應耦合電漿(ICP)蝕刻。在一些實施例中，一或多個第四開口會延伸到足夠遠的位置以裸露出一或多個第一導電接觸點的內核導體。
根據一些實施例，第二交互介電堆疊層的犧牲層可以被去除並使用導體層來加以替換，以在步驟2222期間或在步驟2222之後立即形成第二交互導體/絕緣體堆疊層。
在步驟2224中，一或多個第二導電接觸點形成在一或多個第四開口內。形成一或多個第二導電接觸點的步驟可包括形成阻擋層，然後形成內核導體，其填充一或多個第四開口的剩餘開口部位。阻擋層可以包括氧化物或任何其它電絕緣材料。僅舉幾例，內核導體可以包括諸如鎢的金屬、或諸如Co、Cu、Al、摻雜矽、矽化物或其任何組合的任何其它導電材料。可以使用諸如濺射、蒸發或化學氣相沉積(CVD)的任何適當沉積技術形成阻擋層。可以使用任何適當的電鍍或無電鍍技術形成內核導體。在形成內核導體之後可以進行CMP製程使得基底的頂面平坦化。形成一或多個第二導電接觸點可以包括在一或多個 第一導電接觸點與一或多個第二導電接觸點之間形成歐姆接觸。根據一些實施例，堆疊在一或多個第一導電接觸點上的一或多個第二導電接觸點的形成為記憶體元件形成了ACS。
本案描述了三維NAND記憶體元件及其製造方法的各種實施例。在一些實施例中，NAND記憶體元件包括基底，該基底在基底表面中具有多個凹陷。 磊晶生長的材料形成在多個凹陷中。NAND記憶體元件包括設置於基底上的第一交互導體/介電堆疊層和設置於第一交互導體/介電堆疊層之上的介電層。第二交互導體/介電堆疊層設置在介電層上。NAND記憶體元件包括相對於基底表面正交延伸並且在多個凹陷中所設置的磊晶生長材料之上延伸的一或多個結構，以及相對於基底表面正交地延伸通過第一交互導體/介電堆疊層和第二交互導體/介電堆疊層的一或多個導電接觸點。
在一些實施例中，形成第一三維記憶體元件的方法包括：在基底之上形成第一交互犧牲介電堆疊層，以及通過第一交互犧牲介電堆疊層形成一或多個第一開口，一或多個第一開口在基底中形成對應凹陷。該方法還包括利用絕緣材料填充一或多個第一凹陷。該方法包括在對應的凹陷中形成材料以及在一或多個第一開口中形成一或多個豎直犧牲結構。該方法還包括在第一交互犧牲介電堆疊層之上形成介電層，以及通過介電層並通過第一交互犧牲介電堆疊層形成一或多個第二開口。該方法還包括：在一或多個第二開口中形成一或多個第一導電接觸點，以及在介電層之上形成第二交互犧牲介電堆疊層。該方法還包括通過第二交互犧牲介電堆疊層形成一或多個第三開口。一或多個第三開口與一或多個豎直犧牲結構對準。該方法還包括：從一或多個第一開口去除一或多個豎直犧牲結構，以及在一或多個第一開口中以及與一或多個第一開口對準的一或多個第三開口中形成一或多個豎直結構。該方法還包括形成通過第二交互犧牲介電堆疊層並與一或多個第一導電接觸點對準的一或多個第四開口， 以及在一個或多個第四開口中形成一或多個第二導電接觸點。在一或多個第一導電接觸點與一或多個第二導電接觸點之間形成歐姆接觸。
對特定實施例的上述說明因此將揭示本案的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，且不脫離本案的一般概念。因此，基於本文呈現的教示和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
前文已經借助於功能區塊來描述了本案的實施例，功能區塊例示出了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能區塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本案的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本案和所附申請專利範圍。
本案的廣度和範疇不應受任何上述示例性實施例的限制，並且應當僅根據所附申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
202‧‧‧基底
302‧‧‧介電層
704‧‧‧介電層
902‧‧‧記憶體層
1004‧‧‧絕緣材料
1006‧‧‧導體材料
1200‧‧‧結構
1202‧‧‧導體層
1204‧‧‧絕緣體/導體堆疊層

Claims (18)

  1. 一種記憶體元件，包括：基底；該基底上方的第一堆疊層，其中該第一堆疊層具有交互的導體和絕緣體層；設置在該第一堆疊層之上的頂蓋介電層；設置在該頂蓋介電層之上的第二堆疊層，其中該第二堆疊層具有交互的導體和絕緣體層；以及一或多個陣列共同源極接觸點，相對於該基底的表面正交地延伸通過該第一堆疊層和該第二堆疊層，其中該一或多個陣列共同源極接觸點中的至少一個包括第一導電接觸點、設置於該第一導電接觸點之上並與該第一導電接觸點電連接的第二導電接觸點以及設置於第一導電接觸點之上並圍繞該第二導電接觸點一端的第一導電材料。
  2. 根據申請專利範圍第1項所述之記憶體元件，還包括延伸通過該第一堆疊層的一或多個第一NAND串、以及延伸通過該第二堆疊層的一或多個第二NAND串，其中每個該一或多個第二NAND串都設置在該一或多個第一NAND串中對應的NAND串之上。
  3. 根據申請專利範圍第2項所述之記憶體元件，還包括設置於每個該一或多個第一NAND串和該一或多個第二NAND串中之間的第二導電材料，其中通過該頂蓋介電層設置該第二導電材料的至少一部分。
  4. 根據申請專利範圍第1項所述之記憶體元件，還包括延伸通過該第一堆疊層和該第二堆疊層的一或多個NAND串。
  5. 根據申請專利範圍第1項所述之記憶體元件，其中該第一導電接觸點延伸到該基底中的摻雜區域中。
  6. 根據申請專利範圍第1項所述之記憶體元件，其中每個該第一導電接觸點和該第二導電接觸點包括鎢。
  7. 根據申請專利範圍第1項所述之記憶體元件，其中該第一堆疊層和該第二堆疊層包括氧化物和鎢的交互層。
  8. 根據申請專利範圍第1項所述之記憶體元件，其中該第一堆疊層和該第二堆疊層包括真空和鎢的交互層。
  9. 根據申請專利範圍第1項所述之記憶體元件，其中該第一堆疊層和該第二堆疊層被設置成階梯圖案。
  10. 一種用於形成記憶體元件的方法，包括：在基底之上形成第一堆疊層，其中該第一堆疊層具有交互的犧牲層和介電層；在該第一堆疊層之上形成頂蓋介電層；通過該頂蓋介電層並通過該第一堆疊層形成一或多個第一開口；在該一或多個第一開口中形成一或多個第一導電接觸點；在形成該一或多個第一導電接觸點之後，去除該一或多個第一導電接觸點的部分，並在該一或多個第一導電接觸點之上形成多晶矽； 在該頂蓋介電層之上形成第二堆疊層，其中該第二堆疊層具有交互的犧牲層和介電層；通過該第二堆疊層並與該一或多個第一導電接觸點對準地形成一或多個第二開口；以及在該一或多個第二開口中形成一或多個第二導電接觸點，從而在該一或多個第一導電接觸點與該一或多個第二導電接觸點之間形成歐姆接觸，其中在該一或多個第一導電接觸點之上對準的該一或多個第二導電接觸點中的每個是陣列共同源極接觸點。
  11. 根據申請專利範圍第10項所述之用於形成記憶體元件的方法，還包括：通過該第一堆疊層形成一或多個第三開口，該一或多個第三開口在該基底中形成對應凹陷；在該對應凹陷中形成材料；以及在該一或多個第三開口中形成一或多個第一NAND串。
  12. 根據申請專利範圍第11項所述之用於形成記憶體元件的方法，還包括：通過該一或多個第一NAND串之上的該頂蓋介電層形成一或多個凹陷；以及利用導電材料填充該一或多個凹陷。
  13. 根據申請專利範圍第12項所述之用於形成記憶體元件的方法，還包括：通過該第二堆疊層形成一或多個第四開口，其中該一或多個第四開口與該 一或多個第一NAND串對準；以及在該一或多個第四開口中形成一或多個第二NAND串。
  14. 根據申請專利範圍第10項所述之用於形成記憶體元件的方法，還包括：通過該第一堆疊層形成一或多個第三開口，該一或多個第三開口在該基底中形成對應凹陷；在該對應凹陷中形成材料；以及在該一或多個第三開口中形成一或多個豎直犧牲結構。
  15. 根據申請專利範圍第14項所述之用於形成記憶體元件的方法，還包括：通過該第二堆疊層形成一或多個第四開口，其中該一或多個第四開口與該一或多個豎直犧牲結構對準；從該一或多個第三開口去除該一或多個豎直犧牲結構；以及在該一或多個第三開口以及與該一或多個第三開口對準的該一或多個第四開口中形成一或多個NAND串。
  16. 根據申請專利範圍第10項所述之用於形成記憶體元件的方法，還包括：在形成該一或多個第一開口之後，從該第一堆疊層去除該犧牲層，以及利用導電層替換所去除的該犧牲層。
  17. 根據申請專利範圍第10項所述之用於形成記憶體元件的方法，其中 形成該一或多個第二開口的步驟還包括通過該多晶矽形成該一或多個第二開口。
  18. 根據申請專利範圍第17項所述之用於形成記憶體元件的方法，其中形成該一或多個第二導電接觸點的步驟包括形成該一或多個第二導電接觸點，以使得該多晶矽圍繞該一或多個第二導電接觸點的下端。
TW107136846A 2018-08-08 2018-10-19 記憶體元件以及形成記憶體元件的方法 TWI685950B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2018/099352 WO2020029115A1 (en) 2018-08-08 2018-08-08 Memory device and forming method thereof
WOPCT/CN2018/099352 2018-08-08

Publications (2)

Publication Number Publication Date
TW202008565A TW202008565A (zh) 2020-02-16
TWI685950B true TWI685950B (zh) 2020-02-21

Family

ID=64806272

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107136846A TWI685950B (zh) 2018-08-08 2018-10-19 記憶體元件以及形成記憶體元件的方法

Country Status (4)

Country Link
US (1) US10559592B1 (zh)
CN (1) CN109155319B (zh)
TW (1) TWI685950B (zh)
WO (1) WO2020029115A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729794B (zh) * 2020-05-04 2021-06-01 旺宏電子股份有限公司 半導體裝置及其製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
WO2021035739A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof
CN110828470B (zh) * 2019-10-25 2023-08-11 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2022539396A (ja) * 2020-01-17 2022-09-08 長江存儲科技有限責任公司 メモリデバイス及び方法
JP7313486B2 (ja) 2020-01-21 2023-07-24 長江存儲科技有限責任公司 隣接するソースコンタクト構造を有する三次元メモリデバイスおよびこれを形成するための方法
US11393672B2 (en) * 2020-02-12 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices including an interdeck region between deck structures
WO2021179273A1 (en) 2020-03-13 2021-09-16 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
CN115552569A (zh) * 2020-05-08 2022-12-30 朗姆研究公司 用于先进半导体应用的可膨胀掺杂氧化物膜
WO2021232409A1 (en) * 2020-05-22 2021-11-25 Yangtze Memory Technologies Co., Ltd. Memory device and formation method thereof
KR20220040846A (ko) 2020-09-24 2022-03-31 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템
JP7472324B2 (ja) 2021-02-08 2024-04-22 長江存儲科技有限責任公司 論理－物理（ｌ２ｐ）テーブルにキャッシュするためのオンダイスタティックランダムアクセスメモリ（ｓｒａｍ）
CN113571528B (zh) * 2021-07-26 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
CN113841239B (zh) * 2021-08-26 2024-07-26 长江存储科技有限责任公司 三维nand存储器及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603229A (zh) * 2014-07-07 2016-01-16 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
US20160104715A1 (en) * 2014-02-20 2016-04-14 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US20170229472A1 (en) * 2016-02-04 2017-08-10 Sandisk Technologies Inc. Multi-tier replacement memory stack structure integration scheme
US20170287926A1 (en) * 2016-04-01 2017-10-05 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
CN107771356A (zh) * 2015-08-21 2018-03-06 桑迪士克科技有限责任公司 具有外围晶体管的外延半导体基座的三维存储器器件
US20180182771A1 (en) * 2016-12-22 2018-06-28 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050445B (zh) * 2011-10-13 2015-09-09 旺宏电子股份有限公司 记忆体及其制作方法
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US10381364B2 (en) * 2017-06-20 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法
US10388666B1 (en) * 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160104715A1 (en) * 2014-02-20 2016-04-14 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
TW201603229A (zh) * 2014-07-07 2016-01-16 旺宏電子股份有限公司 接觸結構及形成方法以及應用其之回路
CN107771356A (zh) * 2015-08-21 2018-03-06 桑迪士克科技有限责任公司 具有外围晶体管的外延半导体基座的三维存储器器件
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构
US20170229472A1 (en) * 2016-02-04 2017-08-10 Sandisk Technologies Inc. Multi-tier replacement memory stack structure integration scheme
US20170287926A1 (en) * 2016-04-01 2017-10-05 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US20180182771A1 (en) * 2016-12-22 2018-06-28 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI729794B (zh) * 2020-05-04 2021-06-01 旺宏電子股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN109155319B (zh) 2019-09-10
TW202008565A (zh) 2020-02-16
WO2020029115A1 (en) 2020-02-13
US20200051992A1 (en) 2020-02-13
CN109155319A (zh) 2019-01-04
US10559592B1 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
TWI685950B (zh) 記憶體元件以及形成記憶體元件的方法
TWI693700B (zh) 記憶裝置
US10867983B2 (en) Three-dimensional memory device and fabrication method thereof
CN110462828B (zh) 存储器设备及其形成方法
US9881929B1 (en) Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
JP2021524157A (ja) マルチスタック３次元メモリデバイスおよびその作製方法
TWI664714B (zh) 記憶體裝置及其形成方法
KR20140025864A (ko) 수직형 반도체 소자 및 그 제조 방법
TW202213729A (zh) 三維記憶體元件中具有突出部分的通道結構及其製作方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
CN113644075B (zh) 三维存储器件及用于形成其的方法
TWI746071B (zh) 3d記憶體裝置