TW201603229A - 接觸結構及形成方法以及應用其之回路 - Google Patents

Abstract

通孔形成於藉由形成第一次堆疊、第二次堆疊、第一緩衝層、與第二緩衝層來形成的交替的主動層與絕緣層之一堆疊中。第二次堆疊位於第一次堆疊上。第一緩衝層形成於第一次堆疊與第二次堆疊間。第二緩衝層形成於第一次堆疊下。第一次堆疊之一上層藉由第一與第二蝕刻製程通過一組通孔暴露出。第一蝕刻製程形成通過第二次堆疊並止於第一緩衝層或止於其中的第一組蝕刻通孔。第二蝕刻製程蝕刻通過第一緩衝層至第一次堆疊之上層。第三蝕刻製程蝕刻通過第一組蝕刻通孔來通過第一次堆疊並止於第二緩衝層或止於其中。第四蝕刻製程蝕刻通過第二緩衝層。

Description

接觸結構及形成方法以及應用其之回路 【0001】

本揭露內容係有關於一種高密度元件。特別是，本發明之實施例係提供用於形成接觸結構之方法，其導體係連接於例如是記憶體元件之三維高密度半導體元件中的主動層。

【0002】

三維半導體元件之特色係具有多個層，以形成交替的主動層與絕緣層之堆疊。在記憶體元件中，各個層可包括記憶胞的平面陣列。對於某些三維堆疊的記憶體元件而言，主動層可包括主動串列，主動串列的材料係由用於堆疊於隔開的脊狀結構之記憶胞中的位元線或字元線所構成。主動層可由摻雜的(p型或n型)或未摻的半導體材料所組成。在此類三維記憶體中，記憶胞可配置於堆疊的位元線或字元線以及交叉的字元線或位元線的交叉點上，以形成一三維記憶體陣列。

【0003】

連接層間導體至堆疊中的主動層的其中一種方法可參照揭露於美國專利號8,383,512的多重光蝕刻製程(multiple lithographic-etch process)，其發明名稱為「用於製造多層連接結構的方法(Method for Making Multilayer Connection Structure)」，其揭露內容係作為本發明之參考。連接層間導體至堆疊中的主動層的另一種方法可稱為修整蝕刻製程(trim-etch process)，揭露於美國申請號13/735,922，申請日期為2013年1月7日，其發明名稱為「用於堆疊結構之導電層之中間連接件的形成方法(Method for Forming Interlayer Conductors to a Stack of Conductor Layers )」，其揭露內容係作為本發明之參考。

【0004】

可依據下列所述來進行一種在一層堆疊中形成通孔的方法。藉由形成第一次堆疊、第二次堆疊、第一緩衝層、與第二緩衝層來形成交替的主動層與絕緣層之一堆疊。第一次堆疊包括藉由絕緣層分開的N個主動層。第二次堆疊於第一次堆疊之上，且第二次堆疊包括藉由絕緣層分開的M個主動層。第一緩衝層係形成於第一次堆疊與第二次堆疊之間，且第二緩衝層係形成於第一次堆疊之下。第一次堆疊之一上層係藉由第一蝕刻製程與第二蝕刻製程通過一組通孔來暴露出。使用第一蝕刻製程來進行蝕刻，以形成通過第二次堆疊並停止於第一緩衝層或停止於第一緩衝層之中的一第一組蝕刻通孔。使用第二蝕刻製程來進行蝕刻，通過第一緩衝層至第一次堆疊之上層。藉由第三蝕刻製程與第四蝕刻製程以蝕刻通過第一次堆疊。使用第三蝕刻製程來進行蝕刻，通過第一組蝕刻通孔來通過第一次堆疊並停止於第二緩衝層或停止於第二緩衝層之中。且接著使用第四蝕刻製程來進行蝕刻，通過第二緩衝層。

【0005】

用於形成通孔的方法可包括下列所述的一個或多個步驟。可藉由蝕刻通過通孔以形成著陸區的階梯式結構，著陸區係位於第一次堆疊與第二次堆疊之主動層之上，且可形成延伸至著陸區的層間導體。用以形成階梯式結構之蝕刻可包括使用單一蝕刻製程，以形成著陸區於一N層的整數倍上，該N層的整數倍係至少為2。在使用對於第一緩衝層與第二次堆疊之各自的第二蝕刻製程與第一蝕刻製程之下，第一緩衝層的蝕刻時間係大於第二次堆疊之一絕緣層的蝕刻時間。第一緩衝層之可能的情況為(1)第一緩衝層可由與第一次堆疊之絕緣層相同的材料所組成，但是第一緩衝層的厚度不同於第一次堆疊之一絕緣層的厚度的情況，或者(2)第一緩衝層的材料組成可能不同於第一次堆疊的絕緣層的情況，或者是(3)之具有(1)與(2)兩者的情況。第一緩衝層的厚度可至少大於第一次堆疊中的一主動層的厚度的1.5倍。第一次堆疊可以一第一空間週期(spatial period)N1為特色，且第二次堆疊可以一第二空間週期N2為特色，其中N1等於N2。蝕刻遮罩可以形成於第二次堆疊之上，蝕刻遮罩具有蝕刻遮罩開孔，且暴露出上層的步驟可通過蝕刻遮罩開孔來進行。可進行第一次堆疊與第二次堆疊的形成步驟，使得各個第一次堆疊與第二次堆疊的上層的厚度係大於對應的次堆疊的主動層與絕緣層中的至少其一。

【0006】

一種階梯式接觸結構包括具有複數個非簡單空間週期(non-simple spatial period)的交替的主動層與絕緣層之堆疊、位於主動層上之著陸區的階梯式結構、及延伸至著陸區且藉由絕緣材料彼此分開的層間導體。交替的主動層與絕緣層之堆疊包括第一次堆疊與第二次堆疊、及介於第一次堆疊與第二次堆疊之間的第一緩衝層。第一次堆疊具有藉由絕緣層分開的N個主動層，N個主動層包括一上邊界主動層。第二次堆疊係位於第一次堆疊之上，第二次堆疊具有藉由絕緣層分開的M個主動層，M個主動層包括一上邊界主動層。在所進行的蝕刻製程之下，第一緩衝層之蝕刻時間係大於第二次堆疊之一絕緣層之蝕刻時間。

【0007】

階梯式接觸結構可包括一個或多個下述情形。第一緩衝層的可能情況為(1)第一緩衝層可由與第一次堆疊之一絕緣層相同的材料所組成，但是第一緩衝層的厚度不同於第一次堆疊之一絕緣層的厚度的情況，或者(2)第一緩衝層的材料組成可能不同於第一次堆疊的一絕緣層的情況，或者是(3)之具有(1)與(2)兩者的情況。堆疊可包括第三次堆疊及介於第二次堆疊與第三次堆疊之間的第二緩衝層。在所進行的蝕刻製程之下，第二緩衝層之蝕刻時間可大於第三次堆疊之一絕緣層之蝕刻時間。各個第一次堆疊與第二次堆疊之上邊界層可能比對應的次堆疊之主動層與絕緣層中之至少其一更厚。

【0008】

第一個範例的回路包括一基板以及位於基板上之具有電晶體的反及閘連接的串列。具有電晶體的反及閘連接的串列包括一第一複數個非揮發性記憶胞與一第二複數個非揮發性記憶胞。第一複數個非揮發性記憶胞具有一第一閘極長度。第二複數個非揮發性記憶胞具有一第二閘極長度，第二閘極長度係大於第一閘極長度。通過反及閘連接的串列的電性通道具有一垂直於基板的方向。在一些範例中，第一個範例的電路可包括一個或多個的下述情形。

【0009】

第一個範例的回路可包括一個或多個的下述情形。電路可控制反及閘連接的串列，電路供應不同的通路電壓至複數個非揮發性記憶胞與複數個電晶體。電路可包括以電路控制反及閘連接的串列，其中第一閘極長度係小於0.1微米，且第二閘極長度係大於0.1微米。反及閘連接的串列可包括一接地選擇線電晶體(GSL transistor)及一串列選擇線電晶體(SSL transistor)。

【0010】

第二個範例的電路可包括一基板、位於基板上之複數個半導體條之複數個堆疊、及複數個字元線。在複數個堆疊中的複數個半導體條包括至少一第一半導體條及一第二半導體條，第一半導體條具有一第一高度，第二半導體條具有一第二高度，第一高度不同於第二高度。複數個字元線係正交地配置於複數個堆疊之上，且複數個字元線具有共形於複數個堆疊的表面，使得記憶體元件之一三維陣列係建立於複數個堆疊的表面與複數個字元線之間的交叉點，且使得電晶體之反及閘連接的串列係沿著在複數個堆疊中的半導體條所形成。電晶體之反及閘連接的串列包括非揮發性記憶胞的一第一反及閘連接的串列及非揮發性記憶胞的一第二反及閘連接的串列。第一反及閘連接的串列具有第一高度。第二反及閘連接的串列具有第二高度。

【0011】

第二個範例的回路可包括一個或多個的下述情況。不同的第一高度與第二高度對於具有第一高度之第一半導體條中反及閘連接的串列可造成一第一組電特性，且對於具有第二高度之第二半導體條中反及閘連接的串列可造成一第二組電特性，第一組電特性係不同於第二組電特性。電路可包括第一感測放大器與第二感測放大器，並且電路根據第一組電特性來控制第一感測放大器，以進行電性量測，且電路根據第二組電特性來控制第二感測放大器，以進行電性量測。電路亦可在電晶體的反及閘連接的串列上進行記憶體之操作，以儲存第一數據於第一反及閘連接的串列上，並使用第二反及閘連接的串列，以校正第一數據中的至少一個錯誤。

【0012】

以下將參照詳細描述的實施方式、所附圖式及後附之申請專利範圍來對於本發明之其他方面與優點進行描述。

【0074】

67、68、69‧‧‧連線端點
100‧‧‧裝置
102、103、104、105‧‧‧主動串列
102B、103B、104B、105B、112B、113B、114B、115B‧‧‧半導體襯墊
102C1、102C2、102C3、103C1、103C2、104C1、208、210、214、214.1、214.2、222、280、282、286、288、292.1、292.2、294、296、299、302、306、366、442、482‧‧‧開孔
119‧‧‧源極線終端
125-1、125-N‧‧‧導體
126、127‧‧‧閘極選擇線
128‧‧‧源極線
152‧‧‧記憶體材料層
154‧‧‧層
202.1、202.2、202.3、202.4‧‧‧主動層
204.1、204.2、204.3、256、258、260、268、270、360、480‧‧‧絕緣層
200、330‧‧‧堆疊
216、308、368‧‧‧通孔
206、220、278、284、290、298、304、332、336、346、354、356、364‧‧‧遮罩
224、226、228、230、232、234、228、331、334‧‧‧部分
252.1、252.2、252.3、252.4‧‧‧次堆疊
254、262、264、266‧‧‧層配對
272‧‧‧層間導體
300‧‧‧結構
310、358‧‧‧著陸區
314‧‧‧絕緣體
338、340、342、344、348、349、350、351、452‧‧‧表面
362‧‧‧絕緣材料
370‧‧‧接觸結構
380、382、384、386、388、390、392、394、396、398、400、402、404、410、412、414、416、418、460、462、464、466、468、470、472‧‧‧步驟
440、490、492‧‧‧元件
446‧‧‧基板
450、477‧‧‧緩衝層
471、496‧‧‧三維非揮發性記憶體陣列
474‧‧‧垂直通道反及閘連接的電晶體
475‧‧‧串列
476‧‧‧串列選擇線
478‧‧‧接地選擇線
484、507‧‧‧捕捉結構
509‧‧‧層接觸區域
486‧‧‧通道層
488‧‧‧絕緣芯
498‧‧‧堆疊
500、502‧‧‧半導體條
503‧‧‧絕緣串列
504、506‧‧‧反及閘連接的串列的電晶體
508、510‧‧‧反及閘連接的串列
958‧‧‧平面解碼器
959‧‧‧位元線
960‧‧‧三維記憶體陣列
961‧‧‧列解碼器
962‧‧‧字元線
963‧‧‧行解碼器
964‧‧‧源極選擇線
965‧‧‧匯流排
966、968‧‧‧方塊
967‧‧‧資料匯流排
969‧‧‧狀態機
971‧‧‧資料輸入線
972‧‧‧資料輸出線
974‧‧‧其他電路
975‧‧‧積體電路
BL‧‧‧位元線
G‧‧‧閘極
GSL‧‧‧接地選擇線
H1、H2‧‧‧高度
L1、L2‧‧‧厚度
N1‧‧‧第一空間週期
N2‧‧‧第二空間週期
WL‧‧‧字元線

【0013】

第1圖繪示一種包括層間導體之半導體襯墊之半導體元件的透視圖。
第2A、2B、2C、2D、2E與2F圖繪示用於當堆疊具有簡單週期時之多重光蝕刻製程之範例來進行製程步驟的簡化視圖。
第3A、3B、3C、3D與3E圖繪示當堆疊具有非簡單週期時在製程期間產生蝕刻深度之問題的多重光蝕刻製程之範例的簡化視圖。
第4A、4B、4C、4D、4E、4F、與4G圖繪示用於當堆疊具有簡單週期時之修整蝕刻製程之範例來進行製程步驟的簡化視圖。
第5A、5B、5C、與5D圖繪示當堆疊具有非簡單週期時在製程期間產生蝕刻深度之問題的修整蝕刻製程之範例的簡化視圖。
第6圖繪示包括不具有簡單週期之交替的主動層與絕緣層之堆疊的接觸結構之範例的示意圖。
第7至25圖繪示使用多重光蝕刻製程來形成第6圖之接觸結構之範例的示意圖。
第7圖繪示主動層與絕緣層之一堆疊的示意圖。
第8圖繪示將第7圖之結構加上一第一蝕刻遮罩的示意圖。
第9圖繪示對第8圖之結構進行蝕刻之後的示意圖。
第10圖繪示將第9圖之結構的第一蝕刻遮罩移除之後的示意圖。
第11圖繪示將第10圖之結構加上一第二蝕刻遮罩的示意圖。
第12圖繪示對第11圖之結構進行蝕刻之後的示意圖。
第13圖繪示將第12圖之結構的第二蝕刻遮罩移除之後的示意圖。
第14圖繪示將第13圖之結構加上一第三蝕刻遮罩的示意圖。
第15圖繪示對第14圖之結構進行蝕刻之後的示意圖。
第16圖繪示將第15圖之結構的第三蝕刻遮罩移除之後的示意圖。
第17圖繪示將第16圖之結構加上一第四蝕刻遮罩的示意圖。
第18圖繪示對第17圖之結構進行蝕刻之後的示意圖。
第19圖繪示將第18圖之結構的第四蝕刻遮罩移除之後的示意圖。
第20圖繪示將第19圖之結構加上一第五蝕刻遮罩的示意圖。
第21圖繪示對第20圖之結構進行蝕刻之後的示意圖。
第22圖繪示將第21圖之結構的第五蝕刻遮罩移除之後並顯示出形成於堆疊中之通孔的示意圖。
第23圖繪示將第22圖之結構進行絕緣層之沉積之後的示意圖。
第24圖繪示將第23圖之結構的部分的絕緣層移除之後留下側壁絕緣體於通孔之中的示意圖。
第25圖繪示將第24圖之結構加上內連導體以形成第6圖之接觸結構的示意圖。
第26至43圖繪示使用修整蝕刻製程來形成接觸結構之範例的示意圖。
第26圖繪示具有一第一蝕刻遮罩之交替的主動層與絕緣層之堆疊的示意圖。
第27圖繪示對第26圖之結構進行蝕刻之後的示意圖。
第28圖繪示將第27圖之結構的第一蝕刻遮罩替換為第二蝕刻遮罩的示意圖。
第29圖繪示對第28圖之結構進行蝕刻之後的示意圖。
第30圖繪示將第29圖之結構的第二蝕刻遮罩移除之後的示意圖。
第31圖繪示將第30圖之結構加上第三蝕刻遮罩的示意圖。
第32圖繪示對第31圖之結構進行蝕刻之後的示意圖。
第33圖繪示對第32圖之結構的第三蝕刻遮罩進行第一修整之後的示意圖。
第34圖繪示對第33圖之結構進行蝕刻之後的示意圖。
第35圖繪示對第34圖之結構的第三蝕刻遮罩進行第二修整之後的示意圖。
第36圖繪示對第35圖之結構進行蝕刻之後的示意圖。
第37圖繪示將第36圖之結構的第三蝕刻遮罩移除之後的示意圖。
第38圖繪示對第37圖之結構進行絕緣/停止層之沉積之後的示意圖。
第39圖繪示對第38圖之結構進行絕緣材料之沉積之後的示意圖。
第40圖繪示對第39圖之結構加上第四蝕刻遮罩的示意圖。
第41圖繪示對第40圖之結構進行蝕刻之後的示意圖。
第42圖繪示將第41圖之結構的第四蝕刻遮罩移除之後顯示出形成於結構中之通孔的示意圖。
第43圖繪示對第42圖之結構形成通孔中的層間導體的示意圖。
第44圖繪示用於形成關於第7至25圖之下述的接觸結構的方法之概略步驟的簡化流程圖。
第45圖繪示用於形成關於第26至43圖之下述的接觸結構的方法之概略步驟的簡化流程圖。
第46圖繪示用於形成關於第7至25圖與第26至43圖之下述的接觸結構的方法之概略步驟的簡化流程圖。
第47圖繪示積體電路之簡化框圖。
第48至63圖繪示形成接觸結構之進一步範例的示意圖。
第48圖繪示在蝕刻遮罩中蝕刻通過開孔如何能夠造成具有不同深度之蝕刻開孔的示意圖。
第49圖繪示對第48圖的結構進行過度蝕刻製程的結果來使得被蝕刻的開孔完全地穿越通過主動層但仍位於不同深度的部分的下方絕緣層中的示意圖。
第50圖繪示層及/或蝕刻製程缺乏一致性的結過導致被蝕刻的開孔延伸至不同的層而非相同的層。
第51圖繪示類似於第8圖的結構之具有蝕刻遮罩於上絕緣層之上的主動層與絕緣層之堆疊的示意圖。
第52圖繪示對第51圖的結構進行蝕刻之後通過最上層的第一次堆疊並進入部分的最上層的第一緩衝層中的示意圖。
第53圖繪示對第52圖的結構進行蝕刻之後通過第一緩衝層的示意圖。
第54圖繪示對第53圖的結構進行蝕刻之後通過第二次堆疊並進入部分的第二緩衝層中的示意圖。
第55圖繪示對第54圖的結構進行蝕刻之後通過第二緩衝層的示意圖。
第56圖繪示對第55圖的結構進行蝕刻之後通過第三次堆疊並進入部分的第三緩衝層中的示意圖。
第57圖繪示對第56圖的結構進行蝕刻之後通過第三緩衝層的示意圖。
第58圖繪示對第57圖的結構進行蝕刻之後通過最下層的第四次堆疊並進入部分的最下層的第四緩衝層中的示意圖。
第59圖繪示對第58圖的結構進行蝕刻之後通過最下層的第四緩衝層中的示意圖。
第60圖繪示類似於第16圖之結構之已通過堆疊來形成至各個次堆疊的最上層的主動層之被蝕刻的開孔，以準備用於處理各個次堆疊之主動層來形成例如是第17至25圖所述之次堆疊的主動層上的著陸區的階梯式結構的示意圖。
第61圖繪示類似於第52圖之結構但其鄰近於覆蓋的緩衝層的上邊界層係比第52圖之範例更厚以擴大製程窗口的示意圖。
第62圖繪示對第61圖之結構進行蝕刻通過覆蓋的緩衝層之後，使被蝕刻的開孔係完全地穿越通過緩衝層，並進入厚度增加以容納此種過度蝕刻的上邊界層來擴大製程窗口的示意圖。
第63圖繪示用於形成階梯式接觸結構之方法的範例的流程圖。
第64圖繪示包括垂直通道反及閘連接的電晶體之串列的三維非揮發性記憶體陣列的剖面圖。
第65圖繪示第64圖之結構的上視圖。
第66圖繪示第64圖所示之反及閘串列之代表性示意圖。
第67圖繪示沿第68圖之67-67連線之包括在堆疊之表面與字元線之間的交叉點上形成有三維陣列之反及閘記憶體元件且在基板上具有交替的半導體條與絕緣串列之三維非揮發性記憶體陣列之剖面圖。
第68圖繪示第67圖之結構所顯示字元線之方向有關於交替的導體與絕緣串列之堆疊的上視圖。
第69圖繪示類似於第67圖之沿第68圖的69-69連線的剖面圖。
第70圖繪示垂直於第69圖之平面並藉由第67至69圖的結構來形成較低的第一高度之非揮發性記憶胞之反及閘連接的串列的代表性的示意圖。
第71圖繪示垂直於第69圖之平面並藉由第67至69圖的結構來形成較高的第二高度之非揮發性記憶胞之反及閘連接的串列的代表性的示意圖。

【0014】

關於本發明不同實施例的詳細描述請參閱圖式。以下揭露之內容大多需要配合參考特定結構的實施例及方法。應了解的是，本發明並非被限制於特定的揭露實施例與方法，本發明可使用其他特徵、元件、方法與實施例加以實行。本發明所揭露之內容雖然可以透過實施例來說明，但該些實施例不可用來限定本發明之範圍。本領域具有通常知識者於參考本發明揭露內容後，應可了解其他可能的均等實施方式。除非有特別說明，本發明所使用的特定關係詞，如「平行」、「對齊」、「具有一致的特性」或「在相同平面」代表在製程和變換製造當中所限制的特定關係。除非有特別描述，當以「耦接」、 「連結」、 「接觸於」或「彼此接觸」描述組成物件時，這些組成物件彼此並不需要物理性的直接接觸。不同實施例中相同的元件通常以相同的元件符號表示。

【0015】

第1圖繪示一種三維半導體裝置(如記憶體裝置)100之範例的透視圖，如美國公開號2012/0182806之申請案中所述，其申請日為2011年4月1日，發明名稱為「具有交替記憶體字串方向及字串選擇結構之三維陣列之記憶體架構(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)」。為了更清楚地繪示主動層，所形成的各種絕緣材料皆未繪示，主動層包括半導體條、用以連結層間導體的半導體襯墊和其他元件。三維半導體裝置100係形成以覆蓋於一基板(未顯示)上，基板具有絕緣層(未顯示)形成於其上。基板可包括一個或多個積體電路以及其他結構。圖中繪示主動層堆疊的近端具有4個半導體襯墊102B、103B、104B與105B，而於堆疊的遠端具有4個半導體襯墊112B、113B、114B與115B，但是主動層和對應之半導體襯墊的數量可以延伸至任一數字的N個層，其中N為大於1的整數。如圖所示，三維半導體裝置100包括主動串列(active string)(例如102、103、104、105)堆疊，此些堆疊係以絕緣材料分隔。半導體襯墊(例如102B、103B、104B、105B)終止對應的主動層中的串列。如圖所示，半導體襯墊102B、103B、104B和105B電性耦接於主動層，用於連結至解碼電路，以選擇陣列中的層。半導體襯墊102B、103B、104B與105B可在主動層圖案化時一同進行圖案化，而層間導體之通孔可能除外。在所繪示的實施例中，各個主動串列包括適於作為通道區域的半導體材料。串列係呈脊型，延伸於圖中的Y軸，使得主動串列102、103、104、105可構成主體，主體包括快閃記憶胞串列的通道區域，例如水平的反及閘(NAND)串列配置。如圖所示，在本範例中一記憶體材料層152係塗佈於複數個主動串列堆疊，在其他範例中記憶體材料層152係至少塗佈於主動串列之側壁。在其他實施例，主動串列可配置為垂直反及閘中的字元線。例如，請參照美國專利號8,363,476的申請案，申請日為2011年1月19日，發明名稱為「記憶體裝置，及其製造方法與操作方法(Memory Device, Manufacturing Method and Operating Method of The Same)」。

【0016】

各個主動串列堆疊的一端係終止於半導體襯墊，而另一端則終止於源極線。因此，主動串列102、103、104、105藉由半導體襯墊102B、103B、104B與105B終止於近端，且通過閘極選擇線127終止於主動串列的遠端上的源極線終端119。主動串列112、113、114、115藉由半導體襯墊112B、113B、114B、與115B終止於遠端，且源極線終端(如源極線128)在鄰近於主動串列的近端穿越通過的閘極選擇線126。

【0017】

在第1圖的實施例中，複數個導體125-1到125-N正交地排列於複數個主動串列堆疊之上。在以複數個堆疊定義的溝槽(trench)中，導體125-1至125-N具有與於複數個主動串列堆疊共形(conformal)的表面，和在堆疊上的主動串列102、103、104、105側面以及導體125-1到125-N(例如字元線或源極選擇線)之間的交叉點定義介面區域的多層陣列。如圖所示，矽化物(例如矽化鎢、矽化鈷、矽化鈦、或矽化鎳)層154可形成於導體(例如字元線或源極選擇線)的上表面。

【0018】

取決於實施方式，記憶體材料層152可包括多層介電電荷儲存結構。例如，多層介電電荷儲存結構包括含有氧化矽的穿隧層(tunneling layer)、含有氮化矽的電荷捕捉層(trapping layer)及含有氧化矽的隔離層(blocking layer)。在某些實施例中，介電電荷儲存層中的穿隧層可包括厚度小於約2奈米的第一氧化矽層、厚度小於約3奈米的氮化矽層以及厚度小於約3奈米的第二氧化矽層。在其他實施方式中，記憶體材料層152可只包括電荷捕捉層，而沒有穿隧層或隔離層。

【0019】

在另一實施例中，可使用例如是具有厚度為1至5奈米等級的反熔絲(Anti-fuse)材料，例如二氧化矽，氮氧化矽或其他氧化矽。亦可使用其他反熔絲材料，如氮化矽。在用於反熔絲的實施例中，主動串列102、103、104、105可以是第一導電型(如p型)的半導體材料。導體(如字元線或源極選擇線)125-N可以是第二導電型(如n型)的半導體材料。舉例來說，主動串列102、103、104、105可以利用p型多晶矽製成，而導體125-N則可利用相對重摻雜的n+型多晶矽製成。在用於反熔絲的實施例中，主動串列的寬度應提供足夠的空間給空乏區(depletion region)，以支持二極體運作。因此，包括一整流器的記憶胞係形成於多晶矽串列與導線之間的交叉點之三維陣列中，整流器係於陽極和陰極之間由可寫入的反熔絲層之p-n接面(junction)所形成。

【0020】

在其他實施例中，不同的可寫入電阻記憶體材料可作為記憶體材料，包括金屬氧化物，如鎢（tungsten）上的氧化鎢或摻雜的金屬氧化物等。某些此類材料可形成裝置，以在多種電壓或電流下被寫入與抹除，且可執行每個記憶體單元的多位元儲存。

【0021】

如第1圖所示，半導體襯墊102B、103B、104B與105B的一側在裝置的對應層中耦接於主動串列，如藉由半導體層的連續圖案化而形成。在一些實施例中，襯墊的兩側可以耦接於對應層中之主動串列。在其他實施例，襯墊可以利用其他材料和結構與主動串列連結，這些材料與結構可允許裝置操作所需的電壓和電流之電子通訊。並且，在本實施例中，一覆蓋的絕緣層(未顯示)和半導體襯墊102B、103B、104B與105B中除了最低的襯墊之外的半導體襯墊係包括開孔102C1、102C2、102C3、103C1、103C2、104C1，這些開孔於下方的襯墊上暴露出著陸區來形成一階梯結構。

【0022】

連接層間導體至堆疊中的主動層的其中一種方法可參照揭露於美國專利號8,383,512的多重光蝕刻製程(multiple lithographic-etch process)，其發明名稱為「用於製造多層連接結構的方法(Method for Making Multilayer Connection Structure)」，其揭露內容係作為本發明之參考。連接層間導體至堆疊中的主動層的另一種方法可稱為修整蝕刻製程(trim-etch process)，揭露於美國申請號13/735,922，申請日期為2013年1月7日，其發明名稱為「用於堆疊結構之導電層之中間連接件的形成方法(Method for Forming Interlayer Conductors to a Stack of Conductor Layers )」，其揭露內容係作為本發明之參考。

【0023】

第2A至2F圖繪示用於製造一接觸結構的多重光蝕刻製程的範例的簡化圖。第2A圖繪示交替的主動層202與絕緣層204的一堆疊200，在最上層主動層202.1上形成有一第一蝕刻遮罩206。第一蝕刻遮罩206具有第一蝕刻遮罩開孔208。主動層202可由不同種類的導電材料所形成，例如是摻雜的半導體、金屬與其之組合。第2B圖顯示蝕刻通過第2A圖中一主動層202與一絕緣層204的一個階層之後的結構。此第一蝕刻係在第一蝕刻遮罩開孔208開始進行，以形成第一蝕刻開孔210。在剝除第一蝕刻遮罩206之後，請參閱第2C圖，一第二蝕刻遮罩212係形成於堆疊200之上，請參閱第2D圖。第二蝕刻遮罩212具有第二蝕刻遮罩開孔214，其中一個第二蝕刻遮罩開孔214係與第一蝕刻遮罩開孔208對齊，而另一個第二蝕刻遮罩開孔214並沒有與第一蝕刻遮罩開孔208對齊。接著，如第2E圖所示，開始進行第二蝕刻並通過2個階層。結果係形成通孔216且延伸至第二、第三、與第四主動層202.2、202.3、與202.4，並藉由移除第二蝕刻遮罩212來暴露第一主動層202.1，如第2F圖所示。

【0024】

堆疊200係由具有共同蝕刻特性的主動層202以及具有共同蝕刻特性的絕緣層204所形成。在此範例中，主動層202係由相同的導電材料所形成，並具有相同的標稱厚度(nominal thickness)。類似地，絕緣層204係由具有相同的標稱厚度之相同的絕緣材料所形成。因此，各對絕緣層與主動層對於所進行的蝕刻製程將具有一致的蝕刻時間。絕緣層與主動層成對的此種配置可意指為具有一簡單周期(simple period)的堆疊層。

【0025】

第3A至3D圖繪示類似於第2A至第2F圖之不具有簡單周期的堆疊層的範例。在此例中，第三絕緣層204.3係較其上的絕緣層204.1或204.2更厚。因此，欲在第二蝕刻遮罩開孔214.1蝕刻通過最上層邊界的第一主動層202.1、第一絕緣層204.1、第二主動層202.2、以及第二絕緣層204.2以形成通孔216.1的所需時間在第二蝕刻遮罩開孔214.2僅足以蝕刻通過部分的第三絕緣層204.3以形成通孔216.2的所需時間。

【0026】

如本文所述，係提供具有非簡單周期的結構，此種結構中的主動層和/或絕緣層具有不同的蝕刻時間，典型地係因為主動層和/或絕緣層是由具有不同的蝕刻特性、或不同的厚度的材料所組成，或者主動層和/或絕緣層係由不同的材料與不同的厚度之組合所組成。

【0027】

第4A至4G圖繪示一修整蝕刻製程的簡化的範例。蝕刻遮罩220係形成於最上層的主動層202.1上，並具有一蝕刻遮罩開孔222來暴露最上層主動層的一部分224。第一蝕刻步驟係蝕刻通過主動層202.1與絕緣層204.1，以暴露出主動層202.2的一部分226，如第4B圖中所示。接著，在第一修整步驟的期間，蝕刻遮罩220的一部分係被移除，以暴露主動層202.1的另一部分228。如第4D圖所示，下一個蝕刻步驟係蝕刻通過一主動層202與一絕緣層204，以暴露出主動層202.2的一部分230及主動層202.3的一部分232。接著，請參閱第4E圖，在第二修整步驟的期間，蝕刻遮罩220的一部分係被移除，以暴露主動層202.1的一部分234。此步驟後係接續另一蝕刻步驟，請參閱第4F圖，於各個部分234、230與232通過一主動層與一絕緣層，以形成第4F圖的結構。第4G圖繪示剝除第4F圖中剩餘的蝕刻遮罩220之後，在不同的主動層202.1-202.4形成用於連接於層間導體(interlayer conductor)的多個著陸區(landing area)238的階梯式結構236。

【0028】

第5A至5D圖繪示類似於第4A至4G圖之不具有簡單周期的堆疊層的範例。在此範例中，第二絕緣層204.2係較其之上或之下的絕緣層更加地厚。在對應於第4D圖的蝕刻步驟之第5D圖的蝕刻步驟期間，蝕刻的進行係足以蝕刻主動層202.1的部分228，並蝕刻於下方的絕緣層204.1的部分，以暴露主動層202.2的部分230。然而，如第5D圖所示，由於第二絕緣層204.2的厚度較大，欲蝕刻通過第二絕緣層204.2需要較長的時間，此處的蝕刻係僅足以蝕刻通過部分的第二絕緣層204.2。因此，不同於第4D圖，第三主動層202.3並未藉由第二蝕刻步驟而暴露出。然而，若繼續進行第二蝕刻步驟以蝕刻通過第二絕緣層204.2直到第三主動層202.3暴露出，卻可能損害或毀損主動層202.2的暴露部分230。

【0029】

基於上述，不具有簡單週期的主動層與絕緣層堆疊中的接觸結構250的範例係顯示於第6圖中。接觸結構250包括交替的主動層202與絕緣層204之堆疊200。堆疊200亦包括次堆疊252，次堆疊252具有上邊界主動層202.1。次堆疊252亦包括第一層配對254，第一層配對254係位在各個上邊界主動層202.1之下的絕緣層與主動層202、204。在第6圖的範例中，具有4個標示為252.1至252.4的次堆疊252。絕緣層與主動層202、204的配對254於所進行的蝕刻製程中具有一致的第一蝕刻時間。堆疊200亦包括次堆疊252之間的次堆疊絕緣層256、258與260。在此範例中，絕緣層256與260的組成係相同，典型地係二氧化矽(SiO₂ )，而次堆疊絕緣層258的組成並不相同，例如是氮化矽(SiN)。次堆疊絕緣層256、260的厚度及組成係實質上相同，因此各個具有實質上相同的蝕刻特性。然而，絕緣層256與260的厚度係較絕緣層204的厚度更大，因此，在蝕刻製程的進行中，蝕刻通過絕緣層256與260的所需時間係大於蝕刻通過絕緣層204的所需時間。

【0030】

次堆疊絕緣層256與下方的鄰近的主動層202.1組成第二層配對262，第二層配對262於蝕刻製程的進行中具有第二蝕刻時間。次堆疊絕緣層260與下方的鄰近的主動層202.1組成第三層配對264，第三層配對264於蝕刻製程的進行中具有第三蝕刻時間，其中第三蝕刻時間等於第二蝕刻時間。次堆疊絕緣層258與下方的鄰近的主動層202.1組成第四層配對266，第四層配對266於蝕刻製程的進行中具有第四蝕刻時間。第四蝕刻時間不同於第一至第三蝕刻時間中的任何一者。用於不同的層配對254、262、264、266的蝕刻時間可以是相同或不同，使用一寬範圍之具有不同的蝕刻速率的不同的材料搭配使用相同的或不同厚度的絕緣層與主動層。

【0031】

接觸結構250亦包括上絕緣層268與下絕緣層270。上絕緣層268覆蓋於堆疊252.1之主動層202.1。下絕緣層270係位於次堆疊252.4之主動層202.4的下方。上絕緣層268與下絕緣層270皆可由二氧化矽所組成。一組層間導體272延伸通過上絕緣層268，以階梯(stairstep)的方式與各個次堆疊252的各個主動層202形成接觸。各個層間導體272係藉由側壁絕緣體314所環繞，側壁絕緣體314可由氮化矽所組成。

【0032】

第7至第25圖將顯示利用如第2A至第2F圖所討論的多重光蝕刻製程來製造如第6圖之接觸結構250的步驟的範例。

【0033】

第7圖顯示堆疊200包括位於上絕緣層268與下絕緣層270之間的次堆疊252.1至252.4，次堆疊係藉由次堆疊絕緣層256、258、260分開。第8圖顯示第7圖之結構中具有第一蝕刻遮罩278以及形成於其中的第一蝕刻遮罩開孔280。第9圖顯示將第8圖的結構於開孔280通過上絕緣層268進行蝕刻的結果，以於層268中往下蝕刻至次堆疊252.1之上邊界主動層202.1，形成第一蝕刻開孔282。第10圖顯示將第9圖的結構的第一蝕刻遮罩278去除之後的結構。

【0034】

第11圖顯示將第10圖的結構形成覆蓋第一蝕刻開孔282之一半的第二蝕刻遮罩284並具有與另一半的蝕刻開孔282對齊的第二蝕刻遮罩開孔286的結構。在第12圖中，第11圖的結構係通過開孔286進行蝕刻，以往下蝕刻至次堆疊252.3之上邊界主動層202.1，形成第二蝕刻開孔288。在第13圖中，第二蝕刻遮罩284已經被去除，暴露出第一蝕刻開孔282。

【0035】

第14圖顯示將第13圖的結構形成一第三蝕刻遮罩290之後具有暴露出第一蝕刻開孔282之一半的第三蝕刻遮罩開孔292.1與暴露出第二蝕刻開孔288之一半的第三蝕刻遮罩開孔292.2的結構。第15圖顯示將第14圖的結構於第三蝕刻遮罩開孔292.1蝕刻通過第一次堆疊252.1與次堆疊絕緣層256之後的結構。第15圖亦顯示於第三蝕刻遮罩開孔292.2蝕刻通過第三次堆疊252.3與次堆疊絕緣層260的結果。上述蝕刻的進行形成第三蝕刻開孔294與第四蝕刻開孔296。第16圖顯示將第15圖的結構的第三蝕刻遮罩290去除之後的結構。

【0036】

第17圖顯示在第16圖的結構形成具有暴露出相隔的第一蝕刻開孔282、第二蝕刻開孔288、第三蝕刻開孔294、與第四蝕刻開孔296之開孔299的第四蝕刻遮罩298的結構。第18圖顯示在各個次堆疊252.1、252.2、252.3、與252.4中蝕刻通過上邊界主動層202.1與下方的絕緣層204.1的結果。上述蝕刻形成一部分蝕刻結構300，第19圖顯示將第四蝕刻遮罩298移除的結果。部分蝕刻結構300具有在堆疊200中延伸至不同階層的開孔302。第20圖顯示在第19圖的結構形成一第五蝕刻遮罩304來交替地覆蓋與暴露2個開孔302。第五蝕刻遮罩304具有重疊於第19圖之暴露的開孔302的開孔306。第21圖顯示進行第二蝕刻過程的結果，使2個主動層202與2個絕緣層204被蝕刻通過各個開孔306。

【0037】

第22圖顯示將第21圖之結構剝除第五蝕刻遮罩304的結果，來顯現出往下延伸至主動層202之著陸區310的通孔308。第22圖之結構具有著陸區310的階梯式配置。第23圖顯示一沉積於第22圖之結構上的絕緣層312(例如是氮化矽)，因此沿著各個通孔308形成側壁絕緣體314之層。在第24圖中，重疊於上絕緣層268以及位於各個通孔308之底部的絕緣層312係被移除，以暴露著陸區310。第25圖顯示將第24圖的通孔308用導體(例如是鎢(W))填充之後的結構，以從上絕緣層268之上表面318延伸至各個主動層202的著陸區310來形成層間導體272，因而形成第6圖的接觸結構250。

【0038】

第26至第43圖繪示使用關於上述第4A至第4G圖所討論的簡化的範例之修整蝕刻製程來製造接觸結構之步驟的範例。

【0039】

第26圖繪示除了缺少上絕緣層268之外其他皆與第7圖之堆疊200相同的一堆疊330。第一蝕刻遮罩332係形成於堆疊330之上來覆蓋第一次堆疊252.1之主動層202.1的一部分331並暴露約一半的主動層。在進行第一蝕刻步驟的期間(其結果顯示於第27圖中)，堆疊330係在主動層202.1所暴露的部分被蝕刻通過次堆疊的一半，亦即是通過第一次堆疊252.1、次堆疊絕緣層256、第二次堆疊252.2、與次堆疊絕緣層258，因此暴露出第三次堆疊252.3之上邊界主動層202.1的一部分334。

【0040】

第28圖顯示對第27圖的結構進行第二蝕刻遮罩336來覆蓋約一半的部分331以及約一半的部分334。部分331的暴露區域係接著被蝕刻通過次堆疊252.1及次堆疊絕緣層256。部分334的暴露區域係被蝕刻通過次堆疊252.3及次堆疊絕緣層260。經由上述蝕刻過程而形成第29圖的結構，具有表面區域338、340、342與344。在第30圖中，第二蝕刻遮罩336已從第29圖中的結構去除。

【0041】

第31圖顯示形成於表面338至344之上的第三蝕刻遮罩346並暴露出各個表面的一部分。這些表面338至344的暴露部分係被蝕刻通過一主動層202及一絕緣層204，以形成第32圖之具有暴露表面348至351的結構。此後，如第33圖所示，第三蝕刻遮罩346係被修整，以形成被修整的蝕刻遮罩354，被修整的蝕刻遮罩354係暴露出各個次堆疊252.1至252.4之上邊界主動層202.1的另外的部分。接著進行另一蝕刻步驟，以蝕刻通過一主動層202與下方的絕緣層204，上述蝕刻結果顯示於第34圖中。第35圖顯示對被修整的蝕刻遮罩354進行修整的結果，以形成被修整的蝕刻遮罩356，再次地暴露出各個次堆疊252.1至252.4之上邊界主動層202.1的另外的部分。又一次，接著進行另一蝕刻步驟，以蝕刻通過一主動層202與下方的絕緣層204，上述蝕刻結果顯示於第36圖中。

【0042】

第37圖顯示將第36圖之結構移除被修整的蝕刻遮罩356之後使著陸區358形成階梯式配置的結果。如第38圖所示，接著進行絕緣層360的沉積，絕緣層360有時意指為停止層(stopping layer)360，停止層360可例如是氮化矽。接著，如第39圖所示，將第38圖的結構藉由例如是二氧化矽所形成的絕緣材料362覆蓋。接著，第四蝕刻遮罩364係形成於絕緣材料362之上，第四蝕刻遮罩364具有與著陸區358對齊的開孔366。通孔368係通過絕緣材料362與絕緣層360往下至著陸區358所形成。上述結過顯示於第41圖中。第42圖顯示將第41圖的結構移除第四蝕刻遮罩364之後的結構。第43圖顯示層間導體272，層間導體272係形成於通孔368之中，以形成接觸結構370，層間導體272可由鎢(W)所組成。

【0043】

第44圖係用於進行關於如上列第7至第25圖所述的接觸結構的形成方法之概述基本步驟的簡化流程圖。在步驟380，交替的主動層與絕緣層202與204之堆疊200係形成。在步驟382，複數個開孔294、288、與296係被蝕刻於堆疊中，開孔停止於上邊界層的主動層202.1上。在步驟384，對開孔294、288、與296中所選擇的開孔進行蝕刻使深度增加，以形成通孔308。在步驟386與388，絕緣體314係形成於通孔308中以及未受到蝕刻的開孔294、288、與296中。接著，在步驟390形成層間導體272。層間導體272係連接於主動層202的著陸區310。

【0044】

第45圖係用於進行關於如上列第26至第43圖所述的接觸結構的形成方法之概述基本步驟的簡化流程圖。在步驟392，交替的主動層與絕緣層202與204之堆疊330係形成。在步驟394，堆疊330係接著被蝕刻，以暴露次堆疊252之上邊界主動層202.1的部分338、342、與344。部分338、342、與344亦意指為表面區域338、342、與344。在步驟396，這些暴露的部分係被蝕刻，以暴露上邊界主動層202.1之下的主動層202.2、202.3、與202.4，且用以形成階梯式的結構。在步驟398，絕緣層360係形成於階梯式結構之上。在步驟400，絕緣層360係被絕緣材料362所覆蓋。在步驟402，通孔368係通過絕緣材料362與絕緣層360來形成。在步驟404，層間導體372係形成於通孔368中，以形成接觸結構370。

【0045】

第46圖係用於進行關於如上列第7至第25圖及第26至第43圖所述的接觸結構的形成方法之概述基本步驟的簡化流程圖。在步驟410，交替的主動層與絕緣層202與204之堆疊200、330係藉由形成第一次堆疊、第二次堆疊、第三次堆疊、與第四次堆疊252來形成。各個次堆疊252包括藉由絕緣層204所分開的主動層202。各個次堆疊的主動層包括上邊界主動層202.1。在步驟412，第一次堆疊絕緣層、第二次堆疊絕緣層、與第三次堆疊絕緣層256、258與260係形成於次堆疊252之間，在所進行的蝕刻製程中，次堆疊之間的絕緣層中的至少2個的蝕刻時間並不同於次堆疊的絕緣層204的蝕刻時間。在步驟414，係對上邊界主動層202.1進行處理。對於上邊界主動層202.1進行處理之後，在步驟416係對其他的主動層202.2至202.4進行處理，以形成如第22與第42圖所示的階梯式結構。在步驟418，係形成層間導體272，以延伸至著陸區310、358，層間導體係藉由絕緣材料彼此分開。

【0046】

第47圖係積體電路的簡化框圖。積體電路975包括一三維反及閘快閃記憶體陣列(3D NAND flash memory array)960，具有類似於第1圖的結構，例如，在半導體基板上具有高密度及窄間距(pitch)的總體位元線(global bit line)。一列解碼器(rowdecoder)961係耦接於複數個字元線962，並在記憶體陣列960中沿列(row)進行配置。一行解碼器(columndecoder)963係耦接於複數個源極選擇線(SSL line)964，並在記憶體陣列960中沿對應於堆疊的行(column) 進行配置，用於從記憶體陣列960中的記憶胞讀取數據或寫入數據。一平面解碼器(planedecoder)958係經由位元線959耦接於記憶體陣列960中的複數個平面。位址(Address)係於匯流排965上供應至行解碼器963、列解碼器961、與平面解碼器958。在此範例中，方塊966中的感測放大器與資料輸入結構係經由資料匯流排967耦接於行解碼器963。資料係經由資料輸入線(data-in line)971從積體電路上975上的輸入/輸出埠、或從其他積體電路975內部與外部的資料來源供應至方塊966中的資料輸入結構。在所示的實施例中，其他電路974係包括積體電路，例如是提供一般用途處理器(general purpose processor)或是特定用途應用電路(special purpose application circuit)，或是提供系統晶片(system-on-a-chip)功能且受到反及閘快閃記憶胞陣列所支援的整合模組。資料係經由資料輸出線972從方塊966中的感測放大器供應至積體電路975上的輸入/輸出埠，或者供應至積體電路975內部或外部的其他資料目的。

【0047】

此範例中所採用的控制器，是使用偏壓配置狀態機(bia arrangement state machine)969，經由方塊968中的電壓供應或供應器來控制偏壓配置供應電壓的產生或提供，例如是讀取、抹除、寫入、抹除驗證、與寫入驗證。控制器可以採用習知的特定用途邏輯電路。在另一實施例之中，控制器包括一般用途處理器，一般用途處理器可在同一積體電路中實施，且可執行電腦程式以控制元件操作。在又一實施例之中，控制器可以使用特定用途邏輯電路和一般用途的處理器之整合。

【0048】

第48至第63圖顯示又一如何形成例如是著陸區之階梯式結構的接觸結構的範例。

【0049】

第48至第51圖係提供一常見的問題，繪示蝕刻通括多個層時由於層之中缺乏一致性所產生的問題、或在蝕刻製程中缺乏一致性所產生的問題、或上述兩者所產生的問題。於層中缺乏一致性可例如是由於層的厚度與材料組成方面中至少其一的變化。

【0050】

第48圖繪示一堆疊的元件440之簡單範例，堆疊的元件440具有上絕緣層268與交替的主動層與絕緣層202、204。上絕緣層268之上的蝕刻遮罩278具有蝕刻遮罩開孔280，通過蝕刻遮罩開孔280係形成蝕刻開孔442。第48圖顯示蝕刻通過蝕刻遮罩278中的蝕刻遮罩開孔280如何能夠導致被蝕刻的開孔442由於缺乏一致性的問題而具有不同的深度。

【0051】

第49圖顯示對第48圖的結構進行過度蝕刻製程的結果，使得被蝕刻的開孔442完全地穿越通過主動層202，但仍位於不同深度的部分的下方絕緣層204中。當層202、204的厚度係相對大時，蝕刻製程與層厚度中一致性的缺乏可具有極小的影響。然而，由於層的厚度減小，製程窗口亦受到減小，因此蝕刻製程以及層202、204兩者之中一致性上的缺乏可能造成被蝕刻的開孔442並未延伸至適合的層。

【0052】

第50圖繪示層202、204相對薄的堆疊的元件440的範例。層202、204之厚度係持續地受到減少，以增加元件密度。由於層202、204以及蝕刻製程中之一者或兩者缺乏一致性的結果，被蝕刻的開孔442係延伸至不同的主動層202，而非本範例中所需的相同的主動層202。亦即，當使用較少的或較厚的層，有時候在被蝕刻的開孔442之蝕刻深度中可提供較大的容忍度，而使用許多較薄的層則通常無法。

【0053】

第51圖顯示類似於第8圖的結構。圖中顯示堆疊200延伸於基板446之上並包括次堆疊252，本範例中具有4個次堆疊，各個次堆疊具有主動層202與絕緣層204，並具有蝕刻遮罩278於上絕緣層268之上，類似於第8圖中的結構。各個次堆疊252之最上層有時候係意指為次堆疊之上邊界層。主動層可以由例如是導體或半導體所組成。下列關於第51至第60圖所討論的範例中，次堆疊開始並結束於藉由絕緣層204所分開的主動層202。次堆疊252係藉由緩衝層450來分開，緩衝層450係類似絕緣層204，由電性絕緣材料所形成。在一些範例中，次堆疊252可開始並結束於藉由導體或半導體材料層所分開的絕緣材料層。在這類的範例中，上邊界層可以是絕緣層。

【0054】

第52圖顯示對第51圖的結構進行蝕刻，通過最上層的次堆疊並進入部分的最上層的緩衝層450。由於蝕刻製程以及緩衝層450之組成與厚度的一致性的限制，被蝕刻的開孔442在緩衝層450中延伸至不同的深度。對第52圖的結構進行蝕刻而通過最上層的緩衝層450之後，在上邊界層202形成一致的蝕刻表面452，所得結構係顯示於第53圖。

【0055】

第54圖顯示對第53圖的結構進行蝕刻而通過下一個次堆疊252並部分地進入下一個緩衝層450中之後的結構，類似於第52圖的製程。第55圖顯示對第54圖的結構進行蝕刻而通過下一個緩衝層450之後的結構，類似於第53圖的製程，在上邊界層202形成一致的蝕刻表面452。類似於第52與第53圖中的蝕刻步驟係接續於第56與第57圖中，且亦接續於第58與第59圖中。如第59圖所示，被蝕刻的開孔442係延伸至基板446。藉由在各個次堆疊252的上邊界層202形成一致的蝕刻表面452，解決了關於上列第50圖中所討論的蝕刻深度的問題。亦即，在對重疊的次堆疊252進行蝕刻的期間，所造成的被蝕刻的開孔442之深度上的差異係減小，同時蝕刻通過緩衝層450，以在上邊界層202形成一致的蝕刻表面452。

【0056】

第60圖繪示類似於第16圖的堆疊200，其中開孔442係通過堆疊至各個次堆疊252的上邊界主動層202、在次堆疊中的各個主動層中的一個來形成。對於各個次堆疊252的主動層202進行處理，來通過第60圖的被蝕刻的開孔442，以在次堆疊252的主動層202上形成著陸區的階梯式結構，如第17至第25圖所示。

【0057】

第61圖類似於第52圖的示意圖，然而其中重疊於緩衝層450的上邊界層202a係較第52圖的範例更厚。如此可擴大相關的製程窗口。被蝕刻的開孔442係穿越通過次堆疊25並通過部分的緩衝層450。

【0058】

第62圖顯示對第61圖的結構進行蝕刻之後通過緩衝層450的結構，被蝕刻的開孔442係完全地穿越通過緩衝層450並進入厚度增加的上邊界層202a。上邊界層202a所增加的厚度係基於對於確認了即使當所選擇的蝕刻製程係被指定為緩衝層450之材料的選擇性蝕刻，並指定僅對於上邊界層202之材料進行最小地蝕刻，在一些情況下，完全地蝕刻通過緩衝層450仍將造成下方的上邊界層202受到蝕刻。在一範例中，上邊界層202a之厚度可以是堆疊252之其他主動層202之厚度的約1.5倍。上邊界層202之多餘的厚度容納此種過度的蝕刻，因而擴大製程窗口。

【0059】

用於形成一階梯式接觸結構之方法的範例可依下列所述進行。一繪示基本步驟以及一些其他實施例之步驟的流程圖係顯示於第63圖中。由交替的主動層202與絕緣層204所組成的堆疊200可藉由下列步驟進行。

【0060】

步驟460：形成一第一次堆疊252，第一次堆疊252包括N個主動層202並藉由絕緣層204分開。

【0061】

步驟462：形成一第二次堆疊252於第一次堆疊之上，第二次堆疊包括M個主動層並藉由絕緣層分開。第二次堆疊具有上邊界層，在第51圖的範例中，上邊界層亦為一主動層202。

【0062】

步驟464：形成一第一緩衝層450與一第二緩衝層。第一緩衝層450係位於第一次堆疊與第二次堆疊之間。第二緩衝層係位於第一次堆疊之下。在一些範例中，第一次堆疊係以一第一空間週期(spatial period)N1為特色，且第二次堆疊係以一第二空間週期N2為特色，請參閱第51圖，在一些範例中，N1等於N2。在一些範例中，各個第一次堆疊與第二次堆疊包括相同數量的主動層。在一些實施例中，對於個別的蝕刻製程，緩衝層的蝕刻時間係大於第二次堆疊的絕緣層的蝕刻時間。在一些範例中，具有(1)第一次堆疊緩衝層係由與第一次堆疊之絕緣層相同的材料所組成，但是第一次堆疊緩衝層的厚度不同於第一次堆疊之絕緣層的厚度的情況，或者(2)第一次堆疊緩衝層的材料組成不同於第一次堆疊的絕緣層的情況，或者是(3)之具有(1)與(2)兩者的情況。在一些範例中，緩衝層的厚度係大於第一次堆疊中的主動層的厚度，例如是至少大於1.5倍。在一些範例中，可進行第一次堆疊與第二次堆疊的形成步驟，使得各個第一次堆疊與第二次堆疊的上層係比對應的次堆疊之主動層及絕緣層中的至少其中一個更厚。

【0063】

步驟466：第一次堆疊的上層係藉由蝕刻暴露於一組通孔，使用第一蝕刻製程，以形成通過第二次堆疊並停止於第一緩衝層的第一組蝕刻通孔或通過第二次堆疊並停止於第一緩衝層之中的第一組蝕刻通孔，請參閱第52圖。並且再使用第二蝕刻製程來蝕刻通過第一緩衝層至第一次堆疊的上層，請參閱第53圖。在一些實施例中，蝕刻遮罩278係形成於第二次堆疊之上，蝕刻遮罩具有蝕刻遮罩開孔280，藉由通過蝕刻遮罩開孔來進行第一蝕刻製程。

【0064】

步驟468：藉由蝕刻來蝕刻通過第一次堆疊，使用第三蝕刻製程來蝕刻通過第一組的蝕刻通孔、通過第一次堆疊、並停止於第二緩衝層或停止於第二緩衝層之中，請參閱第54圖。

【0065】

步驟470：接著，使用第四蝕刻製程來蝕刻通過第二緩衝層，如第55圖所示。

【0066】

步驟472：著陸區310的階梯式結構係位於第一次堆疊與第二次堆疊的主動層上，著陸區310的階梯式結構可藉由蝕刻通過通孔來形成，請參閱第22圖，且層間導體可延伸至著陸區來形成，請參閱第25圖。在一些範例中，形成一階梯式結構的蝕刻過程包括使用單一蝕刻製程，以在N層的整數倍上形成著陸區，N層的整數倍係至少為2。

【0067】

在不同的實施例中，係提供一三維陣列元件，例如是記憶體元件。三維陣列元件包括複數個被圖案化的半導體材料之層。各個被圖案化的層包括平行的半導體材料串列，半導體材料串列的其中一端係連接於半導體襯墊的第一側。連接於複數個被圖案化之層的半導體襯墊係配置於一堆疊中。各個半導體襯墊包括一著陸區，著陸區係用於讓層間導體連接於沿著平行的半導體材料串列對齊的位於上方的內連導體(interconnect conductor)。在俯視圖中，層間導體係配置成列(row)並配置於藉由絕緣材料所環繞的通孔結構中。層間導體的各個列係沿著X方向對齊，X方向係平行於第一側。在不同的實施例中，層間導體可在Y方向上部分地偏移，Y方向係垂直於X方向。在不同的實施例中，著陸區可以形成於不同種類的階梯式配置中，例如是第6圖及第43圖中所繪示的階梯式配置。

【0068】

下列係對於第64至第71圖所示的結構進行描述，第64至第71圖所示的結構係進一步繪示藉由邊界層分開的交替的主動層與絕緣層之堆疊的範例，形成垂直的通道與垂直的閘極反及閘結構。

【0069】

第64至第66圖揭示一種三維非揮發性記憶體陣列(3D nonvolatile memory array)471，三維非揮發性記憶體陣列471包括垂直通道反及閘連接的電晶體(vertical channel NAND-connected transistor)474之串列(string)475。三維非揮發性記憶體陣列471包括上絕緣層268，上絕緣層268覆蓋一串列選擇線(String Select Line, SSL)476，串列選擇線476覆蓋3個次堆疊252。在本範例的各個次堆疊252中，交替的主動層202與絕緣層204係開始並結束於絕緣層204。在次堆疊252之間的是主動材料的主動緩衝層477，主動材料例如是摻雜的半導體材料，例如磷摻雜矽。主動層202、串列選擇線476、與主動緩衝層477可以由相同的材料所組成。主動緩衝層477一般對應於上述實施例中的緩衝層450，複數個主動緩衝層477亦將複數個次堆疊252分開，然主動緩衝層477的材料可不同於緩衝層450，緩衝層450可由絕緣體製成，而主動緩衝層477可由導體製成以作為閘極。。主動緩衝層477的厚度L2可以是大於主動層202之厚度L1的1.5倍。主動緩衝層477的厚度L2形成閘極，將描述如後。主動緩衝層477之厚度L2所形成的閘極之長度係大於主動層202之厚度L1所形成的閘極的長度的1.5倍。接地選擇線(Ground Select Line, GSL)478及下絕緣層480係位於最下層的次堆疊252與基板446之間。

【0070】

開孔482係形成於如第64圖所示的堆疊結構中並延伸至基板446，類似於第59至第62圖所示的被蝕刻的開孔442。開孔482可由上列關於第48至第63圖之範例所討論的方式所形成。開孔482係對捕捉結構(trapping structure)484形成襯裡，捕捉結構484典型地包括氧化物-氮化物-氧化物層(ONO)或者氧化物-氮化物-氧化物-氮化物-氧化物層(ONONO)。捕捉結構484接觸於各個上絕緣層268、串列選擇線、各個次堆疊252的主動層與絕緣層202、204、主動緩衝層477、接地選擇線478、與下絕緣層480之邊緣。形成襯裡的捕捉結構484係一通道層486，通道層486係一導電層且可由摻雜的半導體材料所組成，例如是矽或多晶矽。通道層486環繞絕緣芯488，絕緣芯488可由例如是氧化矽所組成。請參閱第66圖，元件490例如是可以作為非揮發性記憶胞的電晶體474，元件490係由主動層202、捕捉結構484、通道層486所形成，主動層202係接觸於捕捉結構484，捕捉結構484係接觸於通道層486。在此類範例中，主動層202係作為閘極。元件490具有較短的第一閘極長度L1。元件492有時候係意指為長通道元件492，元件492係在主動緩衝層477所形成，主動緩衝層477係接觸於捕捉結構484，捕捉結構484係接觸於通道層486。元件492具有較長的閘極長度L2。主動層202的厚度L1可形成閘極長度小於0.1微米的電晶體，且主動緩衝層477之厚度L2可形成閘極長度大於0.1微米的電晶體。第二閘極長度L2可以是第一閘極長度L1的至少1.5倍。請參閱第47圖，電路974控制反及閘連接的串列475，電路供應不同的通路電壓至複數個非揮發性記憶胞490以及具有不同的閘極長度L1與L2的複數個電晶體942。

【0071】

第67至第71圖揭露一種三維非揮發性記憶體陣列496，三維非揮發性記憶體陣列496包括基板446與基板446上的半導體條的複數個堆疊498，半導體條包括第一半導體條500與第二半導體條502。第一半導體條500具有較低的第一高度H1，第二半導體條502具有較高的第二高度H2。半導體條500、502係藉由絕緣串列503分開。堆疊498亦包括外捕捉結構507503，典型地係包括氧化物-氮化物-氧化物層(ONO)或者氧化物-氮化物-氧化物-氮化物-氧化物層(ONONO)。第一高度與第二高度並不相同。第二高度H2可以是第一高度H1的至少1.5倍。複數個字元線WL係正交地配置於各個複數個堆疊498的捕捉結構507之上，並與各個複數個堆疊498的捕捉結構507具有共形的(conformal)表面，複數個字元線WL中的4個係顯示於第68圖。第70與第71圖係垂直於第69圖之平面，繪示設置於複數個堆疊498的表面以及複數個字元線之間的交叉點的反及閘記憶體元件504、506的三維陣列。上述設置形成複數個反及閘連接的串列的電晶體504、506，反及閘連接的串列的電晶體504、506係在複數個堆疊498中沿著半導體條500、502所形成。上述設置形成非揮發性記憶胞504的第一反及閘連接的串列508，具有第一高度H1，請參閱第70圖，且非揮發性記憶胞506的第二反及閘連接的串列510具有第二高度H2，如第71圖所示。在此垂直的閘極結構中，較厚的半導體條502可例如是提供擴大的製程窗口，使得元件504可以被使用為記憶胞，而元件506可以被使用為錯誤校正碼記憶體(error correction code memory)。

【0072】

不同的第一高度H1與第二高度H2導致在具有第一高度之第一半導體條500中的第一反及閘連接的串列508形成第一組電特性，且在具有第二高度H2之第二半導體條502中的第二反及閘連接的串列510形成第二組電特性。不同的電特性可包括：臨界電壓(threshold voltage, Vt)與汲極至源極電流(drain to source current, Ids)。這些不同的第一組與第二組電特性係由半導體條之不同的高度所造成，改變各個電晶體之主動串列的體積。第47圖顯示積體電路975，積體電路975包括方塊966中的第一與第二感測放大器。電路974係被用來控制第一感測放大器，以根據第一組電特性在第一半導體條500中的第一反及閘連接的串列508中進行電晶體之電性量測，且電路974係被用來控制第二感測放大器，以根據第二組電特性在第二半導體條502中的第二反及閘連接的串列510中進行電晶體之電性量測。在一些範例中，電路974可在電晶體504的複數個第一反及閘連接的串列上進行記憶體之操作，以儲存資料於第一反及閘連接的串列508上，並使用第二反及閘連接的串列510來校正儲存於第一反及閘連接的串列508上的資料的錯誤。

【0073】

雖然本發明已以較佳實施例與範例揭露如上，然應理解的是，這些範例係用以描述本發明而非用以限定本發明。本發明所屬技術領域中具有通常知識者可清楚了解，可在不脫離本發明之精神和後附之申請專利範圍內，對本發明進行各種之更動與潤飾。

200‧‧‧堆疊

202.1、202.4‧‧‧主動層

204.1、204.3、256、258、260、268、270‧‧‧絕緣層

252.1、252.2、252.3、252.4‧‧‧次堆疊

254、262、264、266‧‧‧層配對

272‧‧‧層間導體

314‧‧‧絕緣體

Claims (21)

1. 【第1項】

   一種在一層堆疊中形成通孔的方法，包括：
   形成交替的主動層與絕緣層之一堆疊，包括：
   形成一第一次堆疊，該第一次堆疊包括藉由複數個絕緣層分開的N個主動層；
   形成一第二次堆疊於該第一次堆疊之上，該第二次堆疊包括藉由複數個絕緣層分開的M個主動層；以及
   形成一第一緩衝層於該第一次堆疊與該第二次堆疊之間，且形成一第二緩衝層於該第一次堆疊之下；
   藉由下列步驟通過一組通孔來暴露出該第一次堆疊之一上層：
   使用一第一蝕刻製程來進行蝕刻，以形成通過該第二次堆疊並停止於該第一緩衝層或停止於該第一緩衝層之中的一第一組蝕刻通孔，且接著
   使用一第二蝕刻製程來進行蝕刻，通過該第一緩衝層至該第一次堆疊之該上層；以及
   藉由下列步驟蝕刻通過該第一次堆疊：
   使用一第三蝕刻製程來進行蝕刻，通過該第一組蝕刻通孔來通過該第一次堆疊並停止於該第二緩衝層或停止於該第二緩衝層之中，且接著
   使用一第四蝕刻製程來進行蝕刻，通過該第二緩衝層。
2. 【第2項】

   如申請專利範圍第1項所述之方法，更包括：
   蝕刻通過該組通孔，以形成複數個著陸區的階梯式結構，該些著陸區係位於該第一次堆疊與該第二次堆疊之該些主動層之上；以及
   形成複數個層間導體，該些層間導體延伸至該些著陸區。
3. 【第3項】

   如申請專利範圍第2項所述之方法，其中用以形成階梯式結構之蝕刻包括使用一單一蝕刻製程，以形成複數個著陸區於一N層的整數倍上，該N層的整數倍係至少為2。
4. 【第4項】

   如申請專利範圍第1項所述之方法，其中在使用對於該第一緩衝層與該第二次堆疊之各自的該第二蝕刻製程與該第一蝕刻製程之下，該第一緩衝層的蝕刻時間係大於該第二次堆疊之該些絕緣層中的一絕緣層的蝕刻時間。
5. 【第5項】

   如申請專利範圍第1項所述之方法，其中具有(1)該第一緩衝層係由與該第一次堆疊之該些絕緣層相同的材料所組成，但是該第一緩衝層的厚度不同於該第一次堆疊之該些絕緣層中的一絕緣層的厚度的情況，或者(2)該第一緩衝層的材料組成不同於該第一次堆疊的該些絕緣層的情況，或者是(3)之具有(1)與(2)兩者的情況。
6. 【第6項】

   如申請專利範圍第1項所述之方法，其中該第一緩衝層的厚度係至少大於該第一次堆疊中的一主動層的厚度的1.5倍。
7. 【第7項】

   如申請專利範圍第1項所述之方法，其中該第一次堆疊係以一第一空間週期(spatial period)N1為特色，且該第二次堆疊係以一第二空間週期N2為特色，其中N1等於N2。
8. 【第8項】

   如申請專利範圍第1項所述之方法，更包括：
   形成一蝕刻遮罩，該蝕刻遮罩係位於該第二次堆疊之上，該蝕刻遮罩具有複數個蝕刻遮罩開孔；且其中：
   暴露出該上層的步驟係通過該些蝕刻遮罩開孔來進行。
9. 【第9項】

   如申請專利範圍第1項所述之方法，其中進行該第一次堆疊與該第二次堆疊的形成步驟，使得各個該第一次堆疊與該第二次堆疊的該上層的厚度係大於對應的次堆疊的該些主動層與該些絕緣層中的至少其一。
10. 【第10項】

    一種階梯式接觸結構，包括：
    一交替的主動層與絕緣層之堆疊，具有複數個非簡單空間週期(non-simple spatial period)；
    該交替的主動層與絕緣層之堆疊包括：
    一第一次堆疊，該第一次堆疊包括藉由複數個絕緣層分開的N個主動層，該N個主動層包括一上邊界主動層；
    一第二次堆疊，該第二次堆疊位於該第一次堆疊之上，該第二次堆疊包括藉由複數個絕緣層分開的M個主動層，該M個主動層包括一上邊界主動層；以及
    一第一緩衝層，該第一緩衝層係介於該第一次堆疊與該第二次堆疊之間，在所進行的蝕刻製程之下，該第一緩衝層之蝕刻時間係大於該第二次堆疊之一絕緣層之蝕刻時間；
    一複數個著陸區的階梯式結構，該些著陸區係位於該些主動層上；以及
    複數個層間導體，該些層間導體延伸至該些著陸區，該些層間導體係藉由絕緣材料彼此分開。
11. 【第11項】

    如申請專利範圍第10項所述之階梯式接觸結構，其中具有(1)該第一緩衝層係由與該第一次堆疊之一絕緣層相同的材料所組成，但是該第一緩衝層的厚度不同於該第一次堆疊之該絕緣層的厚度的情況，或者(2)該第一緩衝層的材料組成不同於該第一次堆疊的一絕緣層的情況，或者是(3)之具有(1)與(2)兩者的情況。
12. 【第12項】

    如申請專利範圍第10項所述之階梯式接觸結構，其中該堆疊包括：
    一第三次堆疊；以及
    一第二緩衝層，該第二緩衝層係介於該第二次堆疊與該第三次堆疊之間，在所進行的蝕刻製程之下，該第二緩衝層之蝕刻時間係大於該第三次堆疊之一絕緣層之蝕刻時間。
13. 【第13項】

    如申請專利範圍第10項所述之階梯式接觸結構，其中各個該第一次堆疊與該第二次堆疊之該上邊界層係比對應的次堆疊之該些主動層與該些絕緣層中之至少其一更厚。
14. 【第14項】

    一種接觸結構，包括：
    一基板；
    一交替的主動層與絕緣層之堆疊，位於該基板上，該交替的主動層與絕緣層之堆疊包括：
    一第一次堆疊，該第一次堆疊包括藉由複數個絕緣層分開的N個主動層；
    一第二次堆疊，該第二次堆疊位於該第一次堆疊之上，該第二次堆疊包括藉由複數個絕緣層分開的M個主動層；
    一第一緩衝層，該第一緩衝層係介於該第一次堆疊與該第二次堆疊之間，且該第一緩衝層之厚度係大於該第一次堆疊中之一主動層之厚度；以及
    一第二緩衝層，該第二緩衝層係位於該第二次堆疊之下，且該第二緩衝層之厚度係大於該第二次堆疊中之一主動層之厚度；
    一通孔，該通孔形成於該交替的主動層與絕緣層之堆疊中並延伸至該基板；以及
    一通道層，該通道層形成於該通孔中，其中該第一次堆疊中之該主動層、該第一緩衝層、該第二次堆疊中之該主動層、及該第二緩衝層係電性連接於該通道層。
15. 【第15項】

    一種回路，包括：
    一基板；以及
    複數個電晶體的一反及閘連接的串列，該反及閘連接的串列係位於該基板上，包括：
    一第一複數個非揮發性記憶胞，具有一第一閘極長度；
    一第二複數個非揮發性記憶胞，具有一第二閘極長度，該第二閘極長度係大於該第一閘極長度，
    其中一電性通道通過該反及閘連接的串列，該電性通道具有一垂直於該基板的方向。
16. 【第16項】

    如申請專利範圍第15項所述之回路，更包括：
    一電路，控制該反及閘連接的串列，該電路供應不同的通路電壓至該些非揮發性記憶胞與該些電晶體。
17. 【第17項】

    如申請專利範圍第15項所述之回路，更包括：
    一電路，控制該反及閘連接的串列，其中該第一閘極長度係小於0.1微米，且該第二閘極長度係大於0.1微米。
18. 【第18項】

    如申請專利範圍第15項所述之回路，其中該反及閘連接的串列包括一接地選擇線電晶體(GSL transistor)及一串列選擇線電晶體(SSL transistor)。
19. 【第19項】

    一種回路，包括：
    一基板；
    複數個半導體條之複數個堆疊，位於該基板上，在該些堆疊中的該些半導體條包括至少一第一半導體條及一第二半導體條，該第一半導體條具有一第一高度，該第二半導體條具有一第二高度，該第一高度不同於該第二高度；以及
    複數個字元線，該些字元線係正交地配置於該些堆疊之上，且該些字元線具有共形於該些堆疊的表面，使得複數個記憶體元件之一三維陣列係建立於該些堆疊的表面與該些字元線之間的複數個交叉點，且使得複數個複數電晶體之反及閘連接的串列係沿著在該些堆疊中的該些半導體條所形成，包括：
    複數個非揮發性記憶胞的一第一反及閘連接的串列，該第一反及閘連接的串列具有該第一高度；以及
    複數個非揮發性記憶胞的一第二反及閘連接的串列，該第二反及閘連接的串列具有該第二高度。
20. 【第20項】

    如申請專利範圍第19項所述之回路，更包括：
    其中不同的該第一高度與該第二高度對於具有該第一高度之該第一半導體條中該些反及閘連接的串列造成一第一組電特性，且對於具有該第二高度之該第二半導體條中該些反及閘連接的串列造成一第二組電特性，該第一組電特性係不同於該第二組電特性；
    一第一感測放大器；
    一第二感測放大器；以及
    一電路，根據該第一組電特性來控制該第一感測放大器，以進行電性量測，且該電路根據該第二組電特性來控制該第二感測放大器，以進行電性量測。
21. 【第21項】

    如申請專利範圍第19項所述之回路，更包括：
    一電路，在該些電晶體的該些反及閘連接的串列上進行記憶體之操作，以儲存一第一數據於該第一反及閘連接的串列上，並使用該第二反及閘連接的串列，以校正該第一數據中的至少一個錯誤。