CN105280606B - 接触结构及形成方法以及应用其的回路 - Google Patents

Abstract

本发明公开了一种接触结构及形成方法以及应用其的回路。通孔形成于通过形成第一次叠层、第二次叠层、第一缓冲层、与第二缓冲层来形成的交替的有源层与绝缘层的一叠层中。第二次叠层位于第一次叠层上。第一缓冲层形成于第一次叠层与第二次叠层问。第二缓冲层形成于第一次叠层下。第一次叠层的一上层通过第一与第二刻蚀工艺通过一组通孔暴露出。第一刻蚀工艺形成通过第二次叠层并止于第一缓冲层或止于其中的第一组刻蚀通孔。第二刻蚀工艺刻蚀通过第一缓冲层至第一次叠层的上层。第三刻蚀工艺刻蚀通过第一组刻蚀通孔来通过第一次叠层并止于第二缓冲层或止于其中。第四刻蚀工艺刻蚀通过第二缓冲层。

Description

接触结构及形成方法以及应用其的回路

技术领域

本发明是有关于一种高密度元件。特别是，本发明的实施例是提供用于形成接触结构的方法，其导体是连接于例如是存储器元件的三维高密度半导体元件中的有源层。

背景技术

三维半导体元件的特色是具有多个层，以形成交替的有源层与绝缘层的叠层。在存储器元件中，各个层可包括存储单元的平面阵列。对于某些三维叠层的存储器元件而言，有源层可包括有源串行，有源串行的材料是由用于叠层于隔开的脊状结构的存储单元中的位线或字线所构成。有源层可由掺杂的(p型或n型)或未掺的半导体材料所组成。在此类三维存储器中，存储单元可配置于叠层的位线或字线以及交叉的字线或位线的交叉点上，以形成一三维存储器阵列。

连接层间导体至叠层中的有源层的其中一种方法可参照揭露于美国专利号8,383,512的多重光刻蚀工艺(multiple lithographic-etch process)，其发明名称为「用于制造多层连接结构的方法(Method for Making Multilayer Connection Structure)」，其揭露内容是作为本发明的参考。连接层间导体至叠层中的有源层的另一种方法可称为修整刻蚀工艺(trim-etch process)，揭露于美国申请号13/735,922，申请日期为2013年1月7日，其发明名称为「用于叠层结构的导电层的中间连接件的形成方法(Method for FormingInterlayer Conductors to a Stack of Conductor Layers)」，其揭露内容是作为本发明的参考。

发明内容

可依据下列所述来进行一种在一层叠层中形成通孔的方法。通过形成第一次叠层、第二次叠层、第一缓冲层、与第二缓冲层来形成交替的有源层与绝缘层的一叠层。第一次叠层包括通过绝缘层分开的N个有源层。第二次叠层于第一次叠层之上，且第二次叠层包括通过绝缘层分开的M个有源层。第一缓冲层是形成于第一次叠层与第二次叠层之间，且第二缓冲层是形成于第一次叠层之下。第一次叠层的一上层是通过第一刻蚀工艺与第二刻蚀工艺通过一组通孔来暴露出。使用第一刻蚀工艺来进行刻蚀，以形成通过第二次叠层并停止于第一缓冲层或停止于第一缓冲层之中的一第一组刻蚀通孔。使用第二刻蚀工艺来进行刻蚀，通过第一缓冲层至第一次叠层的上层。通过第三刻蚀工艺与第四刻蚀工艺以刻蚀通过第一次叠层。使用第三刻蚀工艺来进行刻蚀，通过第一组刻蚀通孔来通过第一次叠层并停止于第二缓冲层或停止于第二缓冲层之中。且接着使用第四刻蚀工艺来进行刻蚀，通过第二缓冲层。

用于形成通孔的方法可包括下列所述的一个或多个步骤。可通过刻蚀通过通孔以形成着陆区的阶梯式结构，着陆区位于第一次叠层与第二次叠层的有源层之上，且可形成延伸至着陆区的层间导体。用以形成阶梯式结构的刻蚀可包括使用单一刻蚀工艺，以形成着陆区于一N层的整数倍上，该N层的整数倍是至少为2。在使用对于第一缓冲层与第二次叠层的各自的第二刻蚀工艺与第一刻蚀工艺之下，第一缓冲层的刻蚀时间大于第二次叠层的一绝缘层的刻蚀时间。第一缓冲层的可能的情况为(1)第一缓冲层可由与第一次叠层的绝缘层相同的材料所组成，但是第一缓冲层的厚度不同于第一次叠层的一绝缘层的厚度的情况，或者(2)第一缓冲层的材料组成可能不同于第一次叠层的绝缘层的情况，或者是(3)兼具有(1)与(2)两者的情况。第一缓冲层的厚度可至少大于第一次叠层中的一有源层的厚度的1.5倍。第一次叠层可以一第一空间周期(spatial period)N1为特色，且第二次叠层可以一第二空间周期N2为特色，其中N1等于N2。刻蚀掩模可以形成于第二次叠层之上，刻蚀掩模具有刻蚀掩模开孔，且暴露出上层的步骤可通过刻蚀掩模开孔来进行。可进行第一次叠层与第二次叠层的形成步骤，使得各个第一次叠层与第二次叠层的上层的厚度大于对应的次叠层的有源层与绝缘层中的至少其一。

一种阶梯式接触结构包括具有多个非简单空间周期(non-simple spatialperiod)的交替的有源层与绝缘层的叠层、位于有源层上的着陆区的阶梯式结构、及延伸至着陆区且通过绝缘材料彼此分开的层间导体。交替的有源层与绝缘层的叠层包括第一次叠层与第二次叠层、及介于第一次叠层与第二次叠层之间的第一缓冲层。第一次叠层具有通过绝缘层分开的N个有源层，N个有源层包括一上边界有源层。第二次叠层位于第一次叠层之上，第二次叠层具有通过绝缘层分开的M个有源层，M个有源层包括一上边界有源层。在所进行的刻蚀工艺之下，第一缓冲层的刻蚀时间大于第二次叠层的一绝缘层的刻蚀时间。

阶梯式接触结构可包括一个或多个下述情形。第一缓冲层的可能情况为(1)第一缓冲层可由与第一次叠层的一绝缘层相同的材料所组成，但是第一缓冲层的厚度不同于第一次叠层的一绝缘层的厚度的情况，或者(2)第一缓冲层的材料组成可能不同于第一次叠层的一绝缘层的情况，或者是(3)兼具有(1)与(2)两者的情况。叠层可包括第三次叠层及介于第二次叠层与第三次叠层之间的第二缓冲层。在所进行的刻蚀工艺之下，第二缓冲层的刻蚀时间可大于第三次叠层的一绝缘层的刻蚀时间。各个第一次叠层与第二次叠层的上边界层可能比对应的次叠层的有源层与绝缘层中的至少其一更厚。

第一个范例的回路包括一基板以及位于基板上的具有晶体管的与非门连接的串行。具有晶体管的与非门连接的串行包括一第一多个非易失性存储单元与一第二多个非易失性存储单元。第一多个非易失性存储单元具有一第一栅极长度。第二多个非易失性存储单元具有一第二栅极长度，第二栅极长度大于第一栅极长度。通过与非门连接的串行的电性通道具有一垂直于基板的方向。在一些范例中，第一个范例的电路可包括一个或多个的下述情形。

第一个范例的回路可包括一个或多个的下述情形。电路可控制与非门连接的串行，电路供应不同的通路电压至多个非易失性存储单元与多个晶体管。电路可包括以电路控制与非门连接的串行，其中第一栅极长度是小于0.1微米，且第二栅极长度大于0.1微米。与非门连接的串行可包括一接地选择线晶体管(GSL transistor)及一串行选择线晶体管(SSL transistor)。

第二个范例的电路可包括一基板、位于基板上的多个半导体条的多个叠层、及多个字线。在多个叠层中的多个半导体条包括至少一第一半导体条及一第二半导体条，第一半导体条具有一第一高度，第二半导体条具有一第二高度，第一高度不同于第二高度。多个字线是正交地配置于多个叠层之上，且多个字线具有共形于多个叠层的表面，使得存储器元件的一三维阵列是建立于多个叠层的表面与多个字线之间的交叉点，且使得晶体管的与非门连接的串行是沿着在多个叠层中的半导体条所形成。晶体管的与非门连接的串行包括非易失性存储单元的一第一与非门连接的串行及非易失性存储单元的一第二与非门连接的串行。第一与非门连接的串行具有第一高度。第二与非门连接的串行具有第二高度。

第二个范例的回路可包括一个或多个的下述情况。不同的第一高度与第二高度对于具有第一高度的第一半导体条中与非门连接的串行可造成一第一组电特性，且对于具有第二高度的第二半导体条中与非门连接的串行可造成一第二组电特性，第一组电特性是不同于第二组电特性。电路可包括第一感测放大器与第二感测放大器，并且电路根据第一组电特性来控制第一感测放大器，以进行电性量测，且电路根据第二组电特性来控制第二感测放大器，以进行电性量测。电路亦可在晶体管的与非门连接的串行上进行存储器的操作，以储存第一数据于第一与非门连接的串行上，并使用第二与非门连接的串行，以校正第一数据中的至少一个错误。

以下将参照详细描述的实施方式、所附图式及后附的权利要求范围来对于本发明的其他方面与优点进行描述。

附图说明

图1绘示一种包括层间导体的半导体衬垫的半导体元件的透视图。

图2A、图2B、图2C、图2D、图2E与图2F绘示用于当叠层具有简单周期时的多重光刻蚀工艺的范例来进行工艺步骤的简化视图。

图3A、图3B、图3C、图3D与图3E绘示当叠层具有非简单周期时在工艺期间产生刻蚀深度的问题的多重光刻蚀工艺的范例的简化视图。

图4A、图4B、图4C、图4D、图4E、图4F与图4G绘示用于当叠层具有简单周期时的修整刻蚀工艺的范例来进行工艺步骤的简化视图。

图5A、图5B、图5C与图5D绘示当叠层具有非简单周期时在工艺期间产生刻蚀深度的问题的修整刻蚀工艺的范例的简化视图。

图6绘示包括不具有简单周期的交替的有源层与绝缘层的叠层的接触结构的范例的示意图。

图7至图25绘示使用多重光刻蚀工艺来形成图6的接触结构的范例的示意图。

图7绘示有源层与绝缘层的一叠层的示意图。

图8绘示将图7的结构加上一第一刻蚀掩模的示意图。

图9绘示对图8的结构进行刻蚀之后的示意图。

图10绘示将图9的结构的第一刻蚀掩模移除之后的示意图。

图11绘示将图10的结构加上一第二刻蚀掩模的示意图。

图12绘示对图11的结构进行刻蚀之后的示意图。

图13绘示将图12的结构的第二刻蚀掩模移除之后的示意图。

图14绘示将图13的结构加上一第三刻蚀掩模的示意图。

图15绘示对图14的结构进行刻蚀之后的示意图。

图16绘示将图15的结构的第三刻蚀掩模移除之后的示意图。

图17绘示将图16的结构加上一第四刻蚀掩模的示意图。

图18绘示对图17的结构进行刻蚀之后的示意图。

图19绘示将图18的结构的第四刻蚀掩模移除之后的示意图。

图20绘示将图19的结构加上一第五刻蚀掩模的示意图。

图21绘示对图20的结构进行刻蚀之后的示意图。

图22绘示将图21的结构的第五刻蚀掩模移除之后并显示出形成于叠层中的通孔的示意图。

图23绘示将图22的结构进行绝缘层的沉积之后的示意图。

图24绘示将图23的结构的部分的绝缘层移除之后留下侧壁绝缘体于通孔之中的示意图。

图25绘示将图24的结构加上内连导体以形成图6的接触结构的示意图。

图26至图43绘示使用修整刻蚀工艺来形成接触结构的范例的示意图。

图26绘示具有一第一刻蚀掩模的交替的有源层与绝缘层的叠层的示意图。

图27绘示对图26的结构进行刻蚀之后的示意图。

图28绘示将图27的结构的第一刻蚀掩模替换为第二刻蚀掩模的示意图。

图29绘示对图28的结构进行刻蚀之后的示意图。

图30绘示将图29的结构的第二刻蚀掩模移除之后的示意图。

图31绘示将图30的结构加上第三刻蚀掩模的示意图。

图32绘示对图31的结构进行刻蚀之后的示意图。

图33绘示对图32的结构的第三刻蚀掩模进行第一修整之后的示意图。

图34绘示对图33的结构进行刻蚀之后的示意图。

图35绘示对图34的结构的第三刻蚀掩模进行第二修整之后的示意图。

图36绘示对图35的结构进行刻蚀之后的示意图。

图37绘示将图36的结构的第三刻蚀掩模移除之后的示意图。

图38绘示对图37的结构进行绝缘/停止层的沉积之后的示意图。

图39绘示对图38的结构进行绝缘材料的沉积之后的示意图。

图40绘示对图39的结构加上第四刻蚀掩模的示意图。

图41绘示对图40的结构进行刻蚀之后的示意图。

图42绘示将图41的结构的第四刻蚀掩模移除之后显示出形成于结构中的通孔的示意图。

图43绘示对图42的结构形成通孔中的层间导体的示意图。

图44绘示用于形成关于图7至图25的下述的接触结构的方法的概略步骤的简化流程图。

图45绘示用于形成关于图26至图43的下述的接触结构的方法的概略步骤的简化流程图。

图46绘示用于形成关于图7至图25与图26至图43的下述的接触结构的方法的概略步骤的简化流程图。

图47绘示集成电路的简化框图。

图48至图63绘示形成接触结构的进一步范例的示意图。

图48绘示在刻蚀掩模中刻蚀通过开孔如何能够造成具有不同深度的刻蚀开孔的示意图。

图49绘示对图48的结构进行过度刻蚀工艺的结果来使得被刻蚀的开孔完全地穿越通过有源层但仍位于不同深度的部分的下方绝缘层中的示意图。

图50绘示层及/或刻蚀工艺缺乏一致性的结过导致被刻蚀的开孔延伸至不同的层而非相同的层。

图51绘示类似于图8的结构的具有刻蚀掩模于上绝缘层之上的有源层与绝缘层的叠层的示意图。

图52绘示对图51的结构进行刻蚀之后通过最上层的第一次叠层并进入部分的最上层的第一缓冲层中的示意图。

图53绘示对图52的结构进行刻蚀之后通过第一缓冲层的示意图。

图54绘示对图53的结构进行刻蚀之后通过第二次叠层并进入部分的第二缓冲层中的示意图。

图55绘示对图54的结构进行刻蚀之后通过第二缓冲层的示意图。

图56绘示对图55的结构进行刻蚀之后通过第三次叠层并进入部分的第三缓冲层中的示意图。

图57绘示对图56的结构进行刻蚀之后通过第三缓冲层的示意图。

图58绘示对图57的结构进行刻蚀之后通过最下层的第四次叠层并进入部分的最下层的第四缓冲层中的示意图。

图59绘示对图58的结构进行刻蚀之后通过最下层的第四缓冲层中的示意图。

图60绘示类似于图16的结构的已通过叠层来形成至各个次叠层的最上层的有源层的被刻蚀的开孔，以准备用于处理各个次叠层的有源层来形成例如是图17至图25所述的次叠层的有源层上的着陆区的阶梯式结构的示意图。

图61绘示类似于图52的结构但其邻近于覆盖的缓冲层的上边界层是比图52的范例更厚以扩大工艺窗口的示意图。

图62绘示对图61的结构进行刻蚀通过覆盖的缓冲层之后，使被刻蚀的开孔是完全地穿越通过缓冲层，并进入厚度增加以容纳此种过度刻蚀的上边界层来扩大工艺窗口的示意图。

图63绘示用于形成阶梯式接触结构的方法的范例的流程图。

图64绘示包括垂直通道与非门连接的晶体管的串行的三维非易失性存储器阵列的剖面图。

图65绘示图64的结构的上视图。

图66绘示图64所示的与非门串行的代表性示意图。

图67绘示沿图68的67-67联机的包括在叠层的表面与字线之间的交叉点上形成有三维阵列的与非门存储器元件且在基板上具有交替的半导体条与绝缘串行的三维非易失性存储器阵列的剖面图。

图68绘示图67的结构所显示字线的方向有关于交替的导体与绝缘串行的叠层的上视图。

图69绘示类似于图67的沿图68的69-69联机的剖面图。

图70绘示垂直于图69的平面并通过第67至69图的结构来形成较低的第一高度的非易失性存储单元的与非门连接的串行的代表性的示意图。

图71绘示垂直于图69的平面并通过第67至69图的结构来形成较高的第二高度的非易失性存储单元的与非门连接的串行的代表性的示意图。

【符号说明】

67、68、69：联机端点

100：装置

102、103、104、105：有源串行

102B、103B、104B、105B、112B、113B、114B、115B：半导体衬垫

102C1、102C2、102C3、103C1、103C2、104C1、208、210、214、214.1、214.2、222、280、282、286、288、292.1、292.2、294、296、299、302、306、366、442、482：开孔

119：源极线终端

125-1、125-N：导体

126、127：栅极选择线

128：源极线

152：存储器材料层

154：层

202.1、202.2、202.3、202.4：有源层

204.1、204.2、204.3、256、258、260、268、270、360、480：绝缘层

200、330：叠层

216、308、368：通孔

206、220、278、284、290、298、304、332、336、346、354、356、364：掩模

224、226、228、230、232、234、228、331、334：部分

252.1、252.2、252.3、252.4：次叠层

254、262、264、266：层配对

272：层间导体

300：结构

310、358：着陆区

314：绝缘体

338、340、342、344、348、349、350、351、452：表面

362：绝缘材料

370：接触结构

380、382、384、386、388、390、392、394、396、398、400、402、404、410、412、414、416、418、460、462、464、466、468、470、472：步骤

440、490、492：元件

446：基板

450、477：缓冲层

471、496：三维非易失性存储器阵列

474：垂直通道与非门连接的晶体管

475：串行

476：串行选择线

478：接地选择线

484、507：捕捉结构

509：层接触区域

486：通道层

488：绝缘芯

498：叠层

500、502：半导体条

503：绝缘串行

504、506：与非门连接的串行的晶体管

508、510：与非门连接的串行

958：平面译码器

959：位线

960：三维存储器阵列

961：列译码器

962：字线

963：行译码器

964：源极选择线

965：总线

966、968：方块

967：数据总线

969：状态机

971：数据输入线

972：数据输出线

974：其他电路

975：集成电路

BL：位线

G：栅极

GSL：接地选择线

H1、H2：高度

L1、L2：厚度

N1：第一空间周期

N2：第二空间周期

WL：字线

具体实施方式

关于本发明不同实施例的详细描述请参阅图式。以下揭露的内容大多需要配合参考特定结构的实施例及方法。应了解的是，本发明并非被限制于特定的揭露实施例与方法，本发明可使用其他特征、元件、方法与实施例加以实行。本发明所揭露的内容虽然可以透过实施例来说明，但这些实施例不可用来限定本发明的范围。本领域具有通常知识者于参考本发明揭露内容后，应可了解其他可能的均等实施方式。除非有特别说明，本发明所使用的特定关系词，如「平行」、「对齐」、「具有一致的特性」或「在相同平面」代表在工艺和变换制造当中所限制的特定关系。除非有特别描述，当以「耦接」、「连结」、「接触于」或「彼此接触」描述组成对象时，这些组成对象彼此并不需要物理性的直接接触。不同实施例中相同的元件通常以相同的元件符号表示。

图1绘示一种三维半导体装置(如存储器装置)100的范例的透视图，如美国公开号2012/0182806的申请案中所述，其申请日为2011年4月1日，发明名称为「具有交替存储器字符串方向及字符串选择结构的三维阵列的存储器架构(Memory Architecture of 3DArray With Alternating Memory String Orientation and String SelectStructures)」。为了更清楚地绘示有源层，所形成的各种绝缘材料皆未绘示，有源层包括半导体条、用以连结层间导体的半导体衬垫和其他元件。三维半导体装置100被形成以覆盖于一基板(未显示)上，基板具有绝缘层(未显示)形成于其上。基板可包括一个或多个集成电路以及其他结构。图中绘示有源层叠层的近端具有4个半导体衬垫102B、103B、104B与105B，而于叠层的远程具有4个半导体衬垫112B、113B、114B与115B，但是有源层和对应的半导体衬垫的数量可以延伸至任一数字的N个层，其中N为大于1的整数。如图所示，三维半导体装置100包括有源串行(active string)(例如102、103、104、105)叠层，此些叠层是以绝缘材料分隔。半导体衬垫(例如102B、103B、104B、105B)终止对应的有源层中的串行。如图所示，半导体衬垫102B、103B、104B和105B电性耦接于有源层，用于链接至译码电路，以选择阵列中的层。半导体衬垫102B、103B、104B与105B可在有源层图案化时一同进行图案化，而层间导体的通孔可能除外。在所绘示的实施例中，各个有源串行包括适于作为通道区域的半导体材料。串行是呈脊型，延伸于图中的Y轴，使得有源串行102、103、104、105可构成主体，主体包括快闪存储单元串行的通道区域，例如水平的与非门(NAND)串行配置。如图所示，在本范例中一存储器材料层152是涂布于多个有源串行叠层，在其他范例中存储器材料层152是至少涂布于有源串行的侧壁。在其他实施例，有源串行可配置为垂直与非门中的字线。例如，请参照美国专利号8,363,476的申请案，申请日为2011年1月19日，发明名称为「存储器装置，及其制造方法与操作方法(Memory Device,Manufacturing Method and OperatingMethod of The Same)」。

各个有源串行叠层的一端是终止于半导体衬垫，而另一端则终止于源极线。因此，有源串行102、103、104、105通过半导体衬垫102B、103B、104B与105B终止于近端，且通过栅极选择线127终止于有源串行的远程上的源极线终端119。有源串行112、113、114、115通过半导体衬垫112B、113B、114B、与115B终止于远程，且源极线终端(如源极线128)在邻近于有源串行的近端穿越通过的栅极选择线126。

在图1的实施例中，多个导体125-1到125-N正交地排列于多个有源串行叠层之上。在以多个叠层定义的沟槽(trench)中，导体125-1至125-N具有与于多个有源串行叠层共形(conformal)的表面，和在叠层上的有源串行102、103、104、105侧面以及导体125-1到125-N(例如字线或源极选择线)之间的交叉点定义接口区域的多层阵列。如图所示，硅化物(例如硅化钨、硅化钴、硅化钛、或硅化镍)层154可形成于导体(例如字线或源极选择线)的上表面。

取决于实施方式，存储器材料层152可包括多层介电电荷储存结构。例如，多层介电电荷储存结构包括含有氧化硅的隧穿层(tunneling layer)、含有氮化硅的电荷捕捉层(trapping layer)及含有氧化硅的隔离层(blocking layer)。在某些实施例中，介电电荷储存层中的隧穿层可包括厚度小于约2纳米的第一氧化硅层、厚度小于约3纳米的氮化硅层以及厚度小于约3纳米的第二氧化硅层。在其他实施方式中，存储器材料层152可只包括电荷捕捉层，而没有隧穿层或隔离层。

在另一实施例中，可使用例如是具有厚度为1至5纳米等级的反熔丝(Anti-fuse)材料，例如二氧化硅，氮氧化硅或其他氧化硅。亦可使用其他反熔丝材料，如氮化硅。在用于反熔丝的实施例中，有源串行102、103、104、105可以是第一导电型(如p型)的半导体材料。导体(如字线或源极选择线)125-N可以是第二导电型(如n型)的半导体材料。举例来说，有源串行102、103、104、105可以利用p型多晶硅制成，而导体125-N则可利用相对重掺杂的n+型多晶硅制成。在用于反熔丝的实施例中，有源串行的宽度应提供足够的空间给空乏区(depletion region)，以支持二极管运作。因此，包括一整流器的存储单元被形成于多晶硅串行与导线之间的交叉点的三维阵列中，整流器是于阳极和阴极之间由可写入的反熔丝层的p-n结(junction)所形成。

在其他实施例中，不同的可写入电阻存储器材料可作为存储器材料，包括金属氧化物，如钨(tungsten)上的氧化钨或掺杂的金属氧化物等。某些此类材料可形成装置，以在多种电压或电流下被写入与擦除，且可执行每个存储器单元的多位储存。

如图1所示，半导体衬垫102B、103B、104B与105B的一侧在装置的对应层中耦接于有源串行，如通过半导体层的连续图案化而形成。在一些实施例中，衬垫的两侧可以耦接于对应层中的有源串行。在其他实施例，衬垫可以利用其他材料和结构与有源串行链接，这些材料与结构可允许装置操作所需的电压和电流的电子通讯。并且，在本实施例中，一覆盖的绝缘层(未显示)和半导体衬垫102B、103B、104B与105B中除了最低的衬垫之外的半导体衬垫是包括开孔102C1、102C2、102C3、103C1、103C2、104C1，这些开孔于下方的衬垫上暴露出着陆区来形成一阶梯结构。

连接层间导体至叠层中的有源层的其中一种方法可参照揭露于美国专利号8,383,512的多重光刻蚀工艺(multiple lithographic-etch process)，其发明名称为「用于制造多层连接结构的方法(Method for Making Multilayer Connection Structure)」，其揭露内容是作为本发明的参考。连接层间导体至叠层中的有源层的另一种方法可称为修整刻蚀工艺(trim-etch process)，揭露于美国申请号13/735,922，申请日期为2013年1月7日，其发明名称为「用于叠层结构的导电层的中间连接件的形成方法(Method for FormingInterlayer Conductors to a Stack of Conductor Layers)」，其揭露内容是作为本发明的参考。

图2A至图2F绘示用于制造一接触结构的多重光刻蚀工艺的范例的简化图。图2A绘示交替的有源层202与绝缘层204的一叠层200，在最上层有源层202.1上形成有一第一刻蚀掩模206。第一刻蚀掩模206具有第一刻蚀掩模开孔208。有源层202可由不同种类的导电材料所形成，例如是掺杂的半导体、金属与其的组合。图2B显示刻蚀通过图2A中一有源层202与一绝缘层204的一个阶层之后的结构。此第一刻蚀是在第一刻蚀掩模开孔208开始进行，以形成第一刻蚀开孔210。在剥除第一刻蚀掩模206之后，请参阅图2C，一第二刻蚀掩模212被形成于叠层200之上，请参阅图2D。第二刻蚀掩模212具有第二刻蚀掩模开孔214，其中一个第二刻蚀掩模开孔214是与第一刻蚀掩模开孔208对齐，而另一个第二刻蚀掩模开孔214并没有与第一刻蚀掩模开孔208对齐。接着，如图2E所示，开始进行第二刻蚀并通过2个阶层。结果被形成通孔216且延伸至第二、第三、与第四有源层202.2、202.3、与202.4，并通过移除第二刻蚀掩模212来暴露第一有源层202.1，如图2F所示。

叠层200是由具有共同刻蚀特性的有源层202以及具有共同刻蚀特性的绝缘层204所形成。在此范例中，有源层202是由相同的导电材料所形成，并具有相同的标称厚度(nominal thickness)。类似地，绝缘层204是由具有相同的标称厚度的相同的绝缘材料所形成。因此，各对绝缘层与有源层对于所进行的刻蚀工艺将具有一致的刻蚀时间。绝缘层与有源层成对的此种配置可意指为具有一简单周期(simple period)的叠层层。

图3A至图3D绘示类似于图2A至图2F的不具有简单周期的叠层层的范例。在此例中，第三绝缘层204.3是较其上的绝缘层204.1或204.2更厚。因此，欲在第二刻蚀掩模开孔214.1刻蚀通过最上层边界的第一有源层202.1、第一绝缘层204.1、第二有源层202.2、以及第二绝缘层204.2以形成通孔216.1的所需时间在第二刻蚀掩模开孔214.2仅足以刻蚀通过部分的第三绝缘层204.3以形成通孔216.2的所需时间。

如本文所述，是提供具有非简单周期的结构，此种结构中的有源层和/或绝缘层具有不同的刻蚀时间，典型地是因为有源层和/或绝缘层是由具有不同的刻蚀特性、或不同的厚度的材料所组成，或者有源层和/或绝缘层是由不同的材料与不同的厚度的组合所组成。

图4A至图4G绘示一修整刻蚀工艺的简化的范例。刻蚀掩模220被形成于最上层的有源层202.1上，并具有一刻蚀掩模开孔222来暴露最上层有源层的一部分224。第一刻蚀步骤是刻蚀通过有源层202.1与绝缘层204.1，以暴露出有源层202.2的一部分226，如图4B中所示。接着，在第一修整步骤的期间，刻蚀掩模220的一部分是被移除，以暴露有源层202.1的另一部分228。如图4D所示，下一个刻蚀步骤是刻蚀通过一有源层202与一绝缘层204，以暴露出有源层202.2的一部分230及有源层202.3的一部分232。接着，请参阅图4E，在第二修整步骤的期间，刻蚀掩模220的一部分是被移除，以暴露有源层202.1的一部分234。此步骤后是接续另一刻蚀步骤，请参阅图4F，于各个部分234、230与232通过一有源层与一绝缘层，以形成图4F的结构。图4G绘示剥除图4F中剩余的刻蚀掩模220之后，在不同的有源层202.1-202.4形成用于连接于层间导体(interlayer conductor)的多个着陆区(landing area)238的阶梯式结构236。

图5A至图5D绘示类似于图4A至图4G的不具有简单周期的叠层层的范例。在此范例中，第二绝缘层204.2是较其之上或之下的绝缘层更加地厚。在对应于图4D的刻蚀步骤的图5D的刻蚀步骤期间，刻蚀的进行是足以刻蚀有源层202.1的部分228，并刻蚀于下方的绝缘层204.1的部分，以暴露有源层202.2的部分230。然而，如图5D所示，由于第二绝缘层204.2的厚度较大，欲刻蚀通过第二绝缘层204.2需要较长的时间，此处的刻蚀是仅足以刻蚀通过部分的第二绝缘层204.2。因此，不同于图4D，第三有源层202.3并未通过第二刻蚀步骤而暴露出。然而，若继续进行第二刻蚀步骤以刻蚀通过第二绝缘层204.2直到第三有源层202.3暴露出，却可能损害或毁损有源层202.2的暴露部分230。

基于上述，不具有简单周期的有源层与绝缘层叠层中的接触结构250的范例是显示于图6中。接触结构250包括交替的有源层202与绝缘层204的叠层200。叠层200亦包括次叠层252，次叠层252具有上边界有源层202.1。次叠层252亦包括第一层配对254，第一层配对254是位在各个上边界有源层202.1之下的绝缘层与有源层202、204。在图6的范例中，具有4个标示为252.1至252.4的次叠层252。绝缘层与有源层202、204的配对254于所进行的刻蚀工艺中具有一致的第一刻蚀时间。叠层200亦包括次叠层252之间的次叠层绝缘层256、258与260。在此范例中，绝缘层256与260的组成是相同，典型地是二氧化硅(SiO₂)，而次叠层绝缘层258的组成并不相同，例如是氮化硅(SiN)。次叠层绝缘层256、260的厚度及组成是实质上相同，因此各个具有实质上相同的刻蚀特性。然而，绝缘层256与260的厚度是较绝缘层204的厚度更大，因此，在刻蚀工艺的进行中，刻蚀通过绝缘层256与260的所需时间大于刻蚀通过绝缘层204的所需时间。

次叠层绝缘层256与下方的邻近的有源层202.1组成第二层配对262，第二层配对262于刻蚀工艺的进行中具有第二刻蚀时间。次叠层绝缘层260与下方的邻近的有源层202.1组成第三层配对264，第三层配对264于刻蚀工艺的进行中具有第三刻蚀时间，其中第三刻蚀时间等于第二刻蚀时间。次叠层绝缘层258与下方的邻近的有源层202.1组成第四层配对266，第四层配对266于刻蚀工艺的进行中具有第四刻蚀时间。第四刻蚀时间不同于第一至第三刻蚀时间中的任何一者。用于不同的层配对254、262、264、266的刻蚀时间可以是相同或不同，使用一宽范围的具有不同的刻蚀速率的不同的材料搭配使用相同的或不同厚度的绝缘层与有源层。

接触结构250亦包括上绝缘层268与下绝缘层270。上绝缘层268覆盖于次叠层252.1的有源层202.1。下绝缘层270位于次叠层252.4的有源层202.4的下方。上绝缘层268与下绝缘层270皆可由二氧化硅所组成。一组层间导体272延伸通过上绝缘层268，以阶梯(stairstep)的方式与各个次叠层252的各个有源层202形成接触。各个层间导体272是通过侧壁绝缘体314所环绕，侧壁绝缘体314可由氮化硅所组成。

图7至图25将显示利用如图2A至图2F所讨论的多重光刻蚀工艺来制造如图6的接触结构250的步骤的范例。

图7显示叠层200包括位于上绝缘层268与下绝缘层270之间的次叠层252.1至252.4，次叠层是通过次叠层绝缘层256、258、260分开。图8显示图7的结构中具有第一刻蚀掩模278以及形成于其中的第一刻蚀掩模开孔280。图9显示将图8的结构于开孔280通过上绝缘层268进行刻蚀的结果，以于层268中往下刻蚀至次叠层252.1的上边界有源层202.1，形成第一刻蚀开孔282。图10显示将图9的结构的第一刻蚀掩模278去除之后的结构。

图11显示将图10的结构形成覆盖第一刻蚀开孔282的一半的第二刻蚀掩模284并具有与另一半的刻蚀开孔282对齐的第二刻蚀掩模开孔286的结构。在图12中，图11的结构是通过开孔286进行刻蚀，以往下刻蚀至次叠层252.3的上边界有源层202.1，形成第二刻蚀开孔288。在图13中，第二刻蚀掩模284已经被去除，暴露出第一刻蚀开孔282。

图14显示将图13的结构形成一第三刻蚀掩模290之后具有暴露出第一刻蚀开孔282的一半的第三刻蚀掩模开孔292.1与暴露出第二刻蚀开孔288的一半的第三刻蚀掩模开孔292.2的结构。图15显示将图14的结构于第三刻蚀掩模开孔292.1刻蚀通过第一次叠层252.1与次叠层绝缘层256之后的结构。图15亦显示于第三刻蚀掩模开孔292.2刻蚀通过第三次叠层252.3与次叠层绝缘层260的结果。上述刻蚀的进行形成第三刻蚀开孔294与第四刻蚀开孔296。图16显示将图15的结构的第三刻蚀掩模290去除之后的结构。

图17显示在图16的结构形成具有暴露出相隔的第一刻蚀开孔282、第二刻蚀开孔288、第三刻蚀开孔294、与第四刻蚀开孔296的开孔299的第四刻蚀掩模298的结构。图18显示在各个次叠层252.1、252.2、252.3、与252.4中刻蚀通过上边界有源层202.1与下方的绝缘层204.1的结果。上述刻蚀形成一部分刻蚀结构300，图19显示将第四刻蚀掩模298移除的结果。部分刻蚀结构300具有在叠层200中延伸至不同阶层的开孔302。图20显示在图19的结构形成一第五刻蚀掩模304来交替地覆盖与暴露2个开孔302。第五刻蚀掩模304具有重叠于图19的暴露的开孔302的开孔306。图21显示进行第二刻蚀过程的结果，使2个有源层202与2个绝缘层204被刻蚀通过各个开孔306。

图22显示将图21的结构剥除第五刻蚀掩模304的结果，来显现出往下延伸至有源层202的着陆区310的通孔308。图22的结构具有着陆区310的阶梯式配置。图23显示一沉积于图22的结构上的绝缘层312(例如是氮化硅)，因此沿着各个通孔308形成侧壁绝缘体314的层。在图24中，重叠于上绝缘层268以及位于各个通孔308的底部的绝缘层312是被移除，以暴露着陆区310。图25显示将图24的通孔308用导体(例如是钨(W))填充之后的结构，以从上绝缘层268的上表面318延伸至各个有源层202的着陆区310来形成层间导体272，因而形成图6的接触结构250。

图26至图43绘示使用关于上述图4A至图4G所讨论的简化的范例的修整刻蚀工艺来制造接触结构的步骤的范例。

图26绘示除了缺少上绝缘层268之外其他皆与图7的叠层200相同的一叠层330。第一刻蚀掩模332被形成于叠层330之上来覆盖第一次叠层252.1的有源层202.1的一部分331并暴露约一半的有源层。在进行第一刻蚀步骤的期间(其结果显示于图27中)，叠层330是在有源层202.1所暴露的部分被刻蚀通过次叠层的一半，亦即是通过第一次叠层252.1、次叠层绝缘层256、第二次叠层252.2、与次叠层绝缘层258，因此暴露出第三次叠层252.3的上边界有源层202.1的一部分334。

图28显示对图27的结构进行第二刻蚀掩模336来覆盖约一半的部分331以及约一半的部分334。部分331的暴露区域是接着被刻蚀通过次叠层252.1及次叠层绝缘层256。部分334的暴露区域是被刻蚀通过次叠层252.3及次叠层绝缘层260。经由上述刻蚀过程而形成图29的结构，具有表面区域338、340、342与344。在图30中，第二刻蚀掩模336已从图29中的结构去除。

图31显示形成于表面338至344之上的第三刻蚀掩模346并暴露出各个表面的一部分。这些表面338至344的暴露部分是被刻蚀通过一有源层202及一绝缘层204，以形成图32的具有暴露表面348至351的结构。此后，如图33所示，第三刻蚀掩模346是被修整，以形成被修整的刻蚀掩模354，被修整的刻蚀掩模354是暴露出各个次叠层252.1至252.4之上边界有源层202.1的另外的部分。接着进行另一刻蚀步骤，以刻蚀通过一有源层202与下方的绝缘层204，上述刻蚀结果显示于图34中。图35显示对被修整的刻蚀掩模354进行修整的结果，以形成被修整的刻蚀掩模356，再次地暴露出各个次叠层252.1至252.4的上边界有源层202.1的另外的部分。又一次，接着进行另一刻蚀步骤，以刻蚀通过一有源层202与下方的绝缘层204，上述刻蚀结果显示于图36中。

图37显示将图36的结构移除被修整的刻蚀掩模356之后使着陆区358形成阶梯式配置的结果。如图38所示，接着进行绝缘层360的沉积，绝缘层360有时意指为停止层(stopping layer)360，停止层360可例如是氮化硅。接着，如图39所示，将图38的结构通过例如是二氧化硅所形成的绝缘材料362覆盖。接着，第四刻蚀掩模364被形成于绝缘材料362之上，第四刻蚀掩模364具有与着陆区358对齐的开孔366。通孔368是通过绝缘材料362与绝缘层360往下至着陆区358所形成。上述结过显示于图41中。图42显示将图41的结构移除第四刻蚀掩模364之后的结构。图43显示层间导体272，层间导体272被形成于通孔368之中，以形成接触结构370，层间导体272可由钨(W)所组成。

图44是用于进行关于如上列图7至图25所述的接触结构的形成方法的概述基本步骤的简化流程图。在步骤380，交替的有源层与绝缘层202与204的叠层200被形成。在步骤382，多个开孔294、288、与296是被刻蚀于叠层中，开孔停止于上边界层的有源层202.1上。在步骤384，对开孔294、288、与296中所选择的开孔进行刻蚀使深度增加，以形成通孔308。在步骤386与388，绝缘体314被形成于通孔308中以及未受到刻蚀的开孔294、288、与296中。接着，在步骤390形成层间导体272。层间导体272是连接于有源层202的着陆区310。

图45是用于进行关于如上列图26至图43所述的接触结构的形成方法的概述基本步骤的简化流程图。在步骤392，交替的有源层与绝缘层202与204的叠层330被形成。在步骤394，叠层330是接着被刻蚀，以暴露次叠层252的上边界有源层202.1的部分338、342、与344。部分338、342、与344亦意指为表面区域338、342、与344。在步骤396，这些暴露的部分是被刻蚀，以暴露上边界有源层202.1之下的有源层202.2、202.3、与202.4，且用以形成阶梯式的结构。在步骤398，绝缘层360被形成于阶梯式结构之上。在步骤400，绝缘层360是被绝缘材料362所覆盖。在步骤402，通孔368是通过绝缘材料362与绝缘层360来形成。在步骤404，层间导体372被形成于通孔368中，以形成接触结构370。

图46是用于进行关于如上列图7至图25及图26至图43所述的接触结构的形成方法的概述基本步骤的简化流程图。在步骤410，交替的有源层与绝缘层202与204的叠层200、330是通过形成第一次叠层、第二次叠层、第三次叠层、与第四次叠层252来形成。各个次叠层252包括通过绝缘层204所分开的有源层202。各个次叠层的有源层包括上边界有源层202.1。在步骤412，第一次叠层绝缘层、第二次叠层绝缘层、与第三次叠层绝缘层256、258与260被形成于次叠层252之间，在所进行的刻蚀工艺中，次叠层之间的绝缘层中的至少2个的刻蚀时间并不同于次叠层的绝缘层204的刻蚀时间。在步骤414，是对上边界有源层202.1进行处理。对于上边界有源层202.1进行处理之后，在步骤416是对其他的有源层202.2至202.4进行处理，以形成如图22与图42所示的阶梯式结构。在步骤418，是形成层间导体272，以延伸至着陆区310、358，层间导体是通过绝缘材料彼此分开。

图47是集成电路的简化框图。集成电路975包括一三维与非门闪存阵列(3D NANDflash memory array)960，具有类似于图1的结构，例如，在半导体基板上具有高密度及窄间距(pitch)的总体位线(global bit line)。一列译码器(row decoder)961是耦接于多个字线962，并在存储器阵列960中沿列(row)进行配置。一行译码器(column decoder)963是耦接于多个源极选择线(SSL line)964，并在存储器阵列960中沿对应于叠层的行(column)进行配置，用于从存储器阵列960中的存储单元读取数据或写入数据。一平面译码器(planedecoder)958是经由位线959耦接于存储器阵列960中的多个平面。地址(Address)是于总线965上供应至行译码器963、列译码器961、与平面译码器958。在此范例中，方块966中的感测放大器与数据输入结构是经由数据总线967耦接于行译码器963。数据是经由数据输入线(data-in line)971从集成电路975上的输入/输出端、或从其他集成电路975内部与外部的数据源供应至方块966中的数据输入结构。在所示的实施例中，其他电路974包括集成电路，例如是提供一般用途处理器(general purpose processor)或是特定用途应用电路(special purpose application circuit)，或是提供系统芯片(system-on-a-chip)功能且受到与非门快闪存储单元阵列所支持的整合模块。数据是经由数据输出线972从方块966中的感测放大器供应至集成电路975上的输入/输出端，或者供应至集成电路975内部或外部的其他数据目的。

此范例中所采用的控制器，是使用偏压配置状态机(bia arrangement statemachine)969，经由方块968中的电压供应或供应器来控制偏压配置供应电压的产生或提供，例如是读取、擦除、写入、擦除验证、与写入验证。控制器可以采用已知的特定用途逻辑电路。在另一实施例之中，控制器包括一般用途处理器，一般用途处理器可在同一集成电路中实施，且可执行计算机程序以控制元件操作。在又一实施例之中，控制器可以使用特定用途逻辑电路和一般用途的处理器的整合。

图48至图63显示又一如何形成例如是着陆区的阶梯式结构的接触结构的范例。

图48至图51是提供一常见的问题，绘示刻蚀通括多个层时由于层之中缺乏一致性所产生的问题、或在刻蚀工艺中缺乏一致性所产生的问题、或上述两者所产生的问题。于层中缺乏一致性可例如是由于层的厚度与材料组成方面中至少其一的变化。

图48绘示一叠层的元件440的简单范例，叠层的元件440具有上绝缘层268与交替的有源层与绝缘层202、204。上绝缘层268之上的刻蚀掩模278具有刻蚀掩模开孔280，通过刻蚀掩模开孔280是形成刻蚀开孔442。图48显示刻蚀通过刻蚀掩模278中的刻蚀掩模开孔280如何能够导致被刻蚀的开孔442由于缺乏一致性的问题而具有不同的深度。

图49显示对图48的结构进行过度刻蚀工艺的结果，使得被刻蚀的开孔442完全地穿越通过有源层202，但仍位于不同深度的部分的下方绝缘层204中。当层202、204的厚度是相对大时，刻蚀工艺与层厚度中一致性的缺乏可具有极小的影响。然而，由于层的厚度减小，工艺窗口亦受到减小，因此刻蚀工艺以及层202、204两者之中一致性上的缺乏可能造成被刻蚀的开孔442并未延伸至适合的层。

图50绘示层202、204相对薄的叠层的元件440的范例。层202、204的厚度是持续地受到减少，以增加元件密度。由于层202、204以及刻蚀工艺中之一者或两者缺乏一致性的结果，被刻蚀的开孔442是延伸至不同的有源层202，而非本范例中所需的相同的有源层202。亦即，当使用较少的或较厚的层，有时候在被刻蚀的开孔442的刻蚀深度中可提供较大的容忍度，而使用许多较薄的层则通常无法。

图51显示类似于图8的结构。图中显示叠层200延伸于基板446之上并包括次叠层252，本范例中具有4个次叠层，各个次叠层具有有源层202与绝缘层204，并具有刻蚀掩模278于上绝缘层268之上，类似于图8中的结构。各个次叠层252的最上层有时候是意指为次叠层的上边界层。有源层可以由例如是导体或半导体所组成。下列关于图51至图60所讨论的范例中，次叠层开始并结束于通过绝缘层204所分开的有源层202。次叠层252是通过缓冲层450来分开，缓冲层450是类似绝缘层204，由电性绝缘材料所形成。在一些范例中，次叠层252可开始并结束于通过导体或半导体材料层所分开的绝缘材料层。在这类的范例中，上边界层可以是绝缘层。

图52显示对图51的结构进行刻蚀，通过最上层的次叠层并进入部分的最上层的缓冲层450。由于刻蚀工艺以及缓冲层450的组成与厚度的一致性的限制，被刻蚀的开孔442在缓冲层450中延伸至不同的深度。对图52的结构进行刻蚀而通过最上层的缓冲层450之后，在上边界层202形成一致的刻蚀表面452，所得结构是显示于图53。

图54显示对图53的结构进行刻蚀而通过下一个次叠层252并部分地进入下一个缓冲层450中之后的结构，类似于图52的工艺。图55显示对图54的结构进行刻蚀而通过下一个缓冲层450之后的结构，类似于图53的工艺，在上边界层202形成一致的刻蚀表面452。类似于图52与图53中的刻蚀步骤是接续于图56与图57中，且亦接续于图58与图59中。如图59所示，被刻蚀的开孔442是延伸至基板446。通过在各个次叠层252的上边界层202形成一致的刻蚀表面452，解决了关于上列图50中所讨论的刻蚀深度的问题。亦即，在对重叠的次叠层252进行刻蚀的期间，所造成的被刻蚀的开孔442的深度上的差异是减小，同时刻蚀通过缓冲层450，以在上边界层202形成一致的刻蚀表面452。

图60绘示类似于图16的叠层200，其中开孔442是通过叠层至各个次叠层252的上边界有源层202、在次叠层中的各个有源层中的一个来形成。对于各个次叠层252的有源层202进行处理，来通过图60的被刻蚀的开孔442，以在次叠层252的有源层202上形成着陆区的阶梯式结构，如图17至图25所示。

图61类似于图52的示意图，然而其中重叠于缓冲层450的上边界层202a是较图52的范例更厚。如此可扩大相关的工艺窗口。被刻蚀的开孔442是穿越通过次叠层25并通过部分的缓冲层450。

图62显示对图61的结构进行刻蚀之后通过缓冲层450的结构，被刻蚀的开孔442是完全地穿越通过缓冲层450并进入厚度增加的上边界层202a。上边界层202a所增加的厚度是基于对于确认了即使当所选择的刻蚀工艺是被指定为缓冲层450的材料的选择性刻蚀，并指定仅对于上边界层202的材料进行最小地刻蚀，在一些情况下，完全地刻蚀通过缓冲层450仍将造成下方的上边界层202受到刻蚀。在一范例中，上边界层202a的厚度可以是次叠层252的其他有源层202的厚度的约1.5倍。上边界层202的多余的厚度容纳此种过度的刻蚀，因而扩大工艺窗口。

用于形成一阶梯式接触结构的方法的范例可依下列所述进行。一绘示基本步骤以及一些其他实施例的步骤的流程图是显示于图63中。由交替的有源层202与绝缘层204所组成的叠层200可通过下列步骤进行。

步骤460：形成一第一次叠层252，第一次叠层252包括N个有源层202并通过绝缘层204分开。

步骤462：形成一第二次叠层252于第一次叠层之上，第二次叠层包括M个有源层并通过绝缘层分开。第二次叠层具有上边界层，在图51的范例中，上边界层亦为一有源层202。

步骤464：形成一第一缓冲层450与一第二缓冲层。第一缓冲层450位于第一次叠层与第二次叠层之间。第二缓冲层位于第一次叠层之下。在一些范例中，第一次叠层是以一第一空间周期(spatial period)N1为特色，且第二次叠层是以一第二空间周期N2为特色，请参阅图51，在一些范例中，N1等于N2。在一些范例中，各个第一次叠层与第二次叠层包括相同数量的有源层。在一些实施例中，对于个别的刻蚀工艺，缓冲层的刻蚀时间大于第二次叠层的绝缘层的刻蚀时间。在一些范例中，具有(1)第一次叠层缓冲层是由与第一次叠层的绝缘层相同的材料所组成，但是第一次叠层缓冲层的厚度不同于第一次叠层的绝缘层的厚度的情况，或者(2)第一次叠层缓冲层的材料组成不同于第一次叠层的绝缘层的情况，或者是(3)兼具有(1)与(2)两者的情况。在一些范例中，缓冲层的厚度大于第一次叠层中的有源层的厚度，例如是至少大于1.5倍。在一些范例中，可进行第一次叠层与第二次叠层的形成步骤，使得各个第一次叠层与第二次叠层的上层是比对应的次叠层的有源层及绝缘层中的至少其中一个更厚。

步骤466：第一次叠层的上层是通过刻蚀暴露于一组通孔，使用第一刻蚀工艺，以形成通过第二次叠层并停止于第一缓冲层的第一组刻蚀通孔或通过第二次叠层并停止于第一缓冲层之中的第一组刻蚀通孔，请参阅图52。并且再使用第二刻蚀工艺来刻蚀通过第一缓冲层至第一次叠层的上层，请参阅图53。在一些实施例中，刻蚀掩模278被形成于第二次叠层之上，刻蚀掩模具有刻蚀掩模开孔280，通过刻蚀掩模开孔来进行第一刻蚀工艺。

步骤468：通过刻蚀来刻蚀通过第一次叠层，使用第三刻蚀工艺来刻蚀通过第一组的刻蚀通孔、通过第一次叠层、并停止于第二缓冲层或停止于第二缓冲层之中，请参阅图54。

步骤470：接着，使用第四刻蚀工艺来刻蚀通过第二缓冲层，如图55所示。

步骤472：着陆区310的阶梯式结构位于第一次叠层与第二次叠层的有源层上，着陆区310的阶梯式结构可通过刻蚀通过通孔来形成，请参阅图22，且层间导体可延伸至着陆区来形成，请参阅图25。在一些范例中，形成一阶梯式结构的刻蚀过程包括使用单一刻蚀工艺，以在N层的整数倍上形成着陆区，N层的整数倍是至少为2。

在不同的实施例中，是提供一三维阵列元件，例如是存储器元件。三维阵列元件包括多个被图案化的半导体材料之层。各个被图案化的层包括平行的半导体材料串行，半导体材料串行的其中一端是连接于半导体衬垫的第一侧。连接于多个被图案化之层的半导体衬垫是配置于一叠层中。各个半导体衬垫包括一着陆区，着陆区是用于让层间导体连接于沿着平行的半导体材料串行对齐的位于上方的内连导体(interconnect conductor)。在俯视图中，层间导体是配置成列(row)并配置于通过绝缘材料所环绕的通孔结构中。层间导体的各个列是沿着X方向对齐，X方向是平行于第一侧。在不同的实施例中，层间导体可在Y方向上部分地偏移，Y方向是垂直于X方向。在不同的实施例中，着陆区可以形成于不同种类的阶梯式配置中，例如是图6及图43中所绘示的阶梯式配置。

下列是对于图64至图71所示的结构进行描述，图64至图71所示的结构是进一步绘示通过边界层分开的交替的有源层与绝缘层的叠层的范例，形成垂直的通道与垂直的栅极与非门结构。

图64至图66揭示一种三维非易失性存储器阵列(3D nonvolatile memory array)471，三维非易失性存储器阵列471包括垂直通道与非门连接的晶体管(vertical channelNAND-connected transistor)474的串行(string)475。三维非易失性存储器阵列471包括上绝缘层268，上绝缘层268覆盖一串行选择线(String Select Line,SSL)476，串行选择线476覆盖3个次叠层252。在本范例的各个次叠层252中，交替的有源层202与绝缘层204是开始并结束于绝缘层204。在次叠层252之间的是有源材料的有源缓冲层477，有源材料例如是掺杂的半导体材料，例如磷掺杂硅。有源层202、串行选择线476、与有源缓冲层477可以由相同的材料所组成。有源缓冲层477一般对应于上述实施例中的缓冲层450，多个有源缓冲层477亦将多个次叠层252分开，然有源缓冲层477的材料可不同于缓冲层450，缓冲层450可由绝缘体制成，而有源缓冲层477可由导体制成以作为栅极。有源缓冲层477的厚度L2可以是大于有源层202的厚度L1的1.5倍。有源缓冲层477的厚度L2形成栅极，将描述如后。有源缓冲层477的厚度L2所形成的栅极的长度大于有源层202的厚度L1所形成的栅极的长度的1.5倍。接地选择线(Ground Select Line,GSL)478及下绝缘层480位于最下层的次叠层252与基板446之间。

开孔482被形成于如图64所示的叠层结构中并延伸至基板446，类似于图59至图62所示的被刻蚀的开孔442。开孔482可由上列关于图48至图63的范例所讨论的方式所形成。开孔482是对捕捉结构(trapping structure)484形成衬里，捕捉结构484典型地包括氧化物-氮化物-氧化物层(ONO)或者氧化物-氮化物-氧化物-氮化物-氧化物层(ONONO)。捕捉结构484接触于各个上绝缘层268、串行选择线、各个次叠层252的有源层与绝缘层202、204、有源缓冲层477、接地选择线478、与下绝缘层480的边缘。形成衬里的捕捉结构484是一通道层486，通道层486是一导电层且可由掺杂的半导体材料所组成，例如是硅或多晶硅。通道层486环绕绝缘芯488，绝缘芯488可由例如是氧化硅所组成。请参阅图66，元件490例如是可以作为非易失性存储单元的晶体管474，元件490是由有源层202、捕捉结构484、通道层486所形成，有源层202是接触于捕捉结构484，捕捉结构484是接触于通道层486。在此类范例中，有源层202是作为栅极。元件490具有较短的第一栅极长度L1。元件492有时候是意指为长通道元件492，元件492是在有源缓冲层477所形成，有源缓冲层477是接触于捕捉结构484，捕捉结构484是接触于通道层486。元件492具有较长的栅极长度L2。有源层202的厚度L1可形成栅极长度小于0.1微米的晶体管，且有源缓冲层477的厚度L2可形成栅极长度大于0.1微米的晶体管。第二栅极长度L2可以是第一栅极长度L1的至少1.5倍。请参阅图47，电路974控制与非门连接的串行475，电路供应不同的通路电压至多个非易失性存储单元490以及具有不同的栅极长度L1与L2的多个晶体管942。

图67至图71揭露一种三维非易失性存储器阵列496，三维非易失性存储器阵列496包括基板446与基板446上的半导体条的多个叠层498，半导体条包括第一半导体条500与第二半导体条502。第一半导体条500具有较低的第一高度H1，第二半导体条502具有较高的第二高度H2。半导体条500、502是通过绝缘串行503分开。叠层498亦包括外捕捉结构507，典型地是包括氧化物-氮化物-氧化物层(ONO)或者氧化物-氮化物-氧化物-氮化物-氧化物层(ONONO)。第一高度与第二高度并不相同。第二高度H2可以是第一高度H1的至少1.5倍。多个字线WL是正交地配置于各个多个叠层498的捕捉结构507之上，并与各个多个叠层498的捕捉结构507具有共形的(conformal)表面，多个字线WL中的4个是显示于图68。图70与图71是垂直于图69的平面，绘示设置于多个叠层498的表面以及多个字线之间的交叉点的与非门存储器元件504、506的三维阵列。上述设置形成多个与非门连接的串行的晶体管504、506，与非门连接的串行的晶体管504、506是在多个叠层498中沿着半导体条500、502所形成。上述设置形成非易失性存储单元504的第一与非门连接的串行508，具有第一高度H1，请参阅图70，且非易失性存储单元506的第二与非门连接的串行510具有第二高度H2，如图71所示。在此垂直的栅极结构中，较厚的半导体条502可例如是提供扩大的工艺窗口，使得元件504可以被使用为存储单元，而元件506可以被使用为错误校正码存储器(error correctioncode memory)。

不同的第一高度H1与第二高度H2导致在具有第一高度的第一半导体条500中的第一与非门连接的串行508形成第一组电特性，且在具有第二高度H2的第二半导体条502中的第二与非门连接的串行510形成第二组电特性。不同的电特性可包括：临界电压(thresholdvoltage,Vt))与漏极至源极电流(drain to source current,Ids)。这些不同的第一组与第二组电特性是由半导体条的不同的高度所造成，改变各个晶体管的有源串行的体积。图47显示集成电路975，集成电路975包括方块966中的第一与第二感测放大器。电路974是被用来控制第一感测放大器，以根据第一组电特性在第一半导体条500中的第一与非门连接的串行508中进行晶体管的电性量测，且电路974是被用来控制第二感测放大器，以根据第二组电特性在第二半导体条502中的第二与非门连接的串行510中进行晶体管的电性量测。在一些范例中，电路974可在晶体管504的多个第一与非门连接的串行上进行存储器的操作，以储存数据于第一与非门连接的串行508上，并使用第二与非门连接的串行510来校正储存于第一与非门连接的串行508上的数据的错误。

虽然本发明已以较佳实施例与范例揭露如上，然应理解的是，这些范例是用以描述本发明而非用以限定本发明。本发明所属技术领域中具有通常知识者可清楚了解，可在不脱离本发明的精神和随附的权利要求范围内，对本发明进行各种的更动与润饰。

Claims (14)

1.一种在一层叠层中形成通孔的方法，包括：

形成交替的有源层与绝缘层的一叠层，包括：

形成一第一次叠层，该第一次叠层包括通过多个绝缘层分开的N个有源层；

形成一第二次叠层于该第一次叠层之上，该第二次叠层包括通过多个绝缘层分开的M个有源层；以及

形成一第一缓冲层于该第一次叠层与该第二次叠层之间，且形成一第二缓冲层于该第一次叠层之下；

使用下列步骤利用一组通孔来暴露出该第一次叠层的一上层：

使用一第一刻蚀工艺来进行刻蚀，以形成透过该第二次叠层并停止于该第一缓冲层或停止于该第一缓冲层之中的一第一组刻蚀通孔，且接着

使用一第二刻蚀工艺来进行刻蚀，透过该第一缓冲层至该第一次叠层的该上层；以及

使用下列步骤刻蚀透过该第一次叠层：

使用一第三刻蚀工艺来进行刻蚀，利用该第一组刻蚀通孔来透过该第一次叠层并停止于该第二缓冲层或停止于该第二缓冲层之中，且接着

使用一第四刻蚀工艺来进行刻蚀，透过该第二缓冲层。

2.根据权利要求1所述的方法，更包括：

对该组通孔继续进行刻蚀，以形成多个着陆区的阶梯式结构，这些着陆区位于该第一次叠层与该第二次叠层的这些有源层之上；以及

形成多个层间导体，这些层间导体延伸至这些着陆区。

3.根据权利要求2所述的方法，其中用以形成阶梯式结构的刻蚀包括使用一单一刻蚀工艺，以形成阶梯式结构的多个着陆区。

4.根据权利要求1所述的方法，其中在使用对于该第一缓冲层与该第二次叠层的各自的该第二刻蚀工艺与该第一刻蚀工艺之下，该第一缓冲层的刻蚀时间是大于该第二次叠层的这些绝缘层中的一绝缘层的刻蚀时间。

5.根据权利要求1所述的方法，其中具有(1)该第一缓冲层是由与该第一次叠层的这些绝缘层相同的材料所组成，但是该第一缓冲层的厚度不同于该第一次叠层的这些绝缘层中的一绝缘层的厚度的情况，或者(2)该第一缓冲层的材料组成不同于该第一次叠层的这些绝缘层的情况，或者是(3)兼具有(1)与(2)两者的情况。

6.根据权利要求1所述的方法，其中该第一缓冲层的厚度至少大于该第一次叠层中的一有源层的厚度的1.5倍。

7.根据权利要求1所述的方法，其中该第一次叠层具有一第一空间周期(spatialperiod)N1，且该第二次叠层具有一第二空间周期N2，其中N1等于N2。

8.根据权利要求1所述的方法，更包括：

形成一刻蚀掩模，该刻蚀掩模位于该第二次叠层之上，该刻蚀掩模具有多个刻蚀掩模开孔；且其中：

暴露出该上层的步骤是通过这些刻蚀掩模开孔来进行。

9.根据权利要求1所述的方法，其中进行该第一次叠层与该第二次叠层的形成步骤，使得各个该第一次叠层与该第二次叠层的上层的厚度是大于对应的次叠层的这些有源层与这些绝缘层中的至少其一。

10.一种阶梯式接触结构，包括：

一交替的有源层与绝缘层的叠层，具有多个非简单空间周期(non-simple spatialperiod)；

该交替的有源层与绝缘层的叠层包括：

一第一次叠层，该第一次叠层包括通过多个绝缘层分开的N个有源层，该N个有源层包括一上边界有源层；

一第二次叠层，该第二次叠层位于该第一次叠层之上，该第二次叠层包括通过多个绝缘层分开的M个有源层，该M个有源层包括一上边界有源层；以及

一第一缓冲层，该第一缓冲层是介于该第一次叠层与该第二次叠层之间，在所进行的刻蚀工艺之下，该第一缓冲层的刻蚀时间大于该第二次叠层的一绝缘层的刻蚀时间；

一多个着陆区的阶梯式结构，这些着陆区位于这些有源层上；以及

多个层间导体，这些层间导体延伸至这些着陆区，这些层间导体是通过绝缘材料彼此分开。

11.根据权利要求10所述的阶梯式接触结构，其中具有(1)该第一缓冲层是由与该第一次叠层的这些绝缘层相同的材料所组成，但是该第一缓冲层的厚度不同于该第一次叠层的这些绝缘层中的一绝缘层的厚度的情况，或者(2)该第一缓冲层的材料组成不同于该第一次叠层的这些绝缘层的情况，或者是(3)兼具有(1)与(2)两者的情况。

12.根据权利要求10所述的阶梯式接触结构，其中该叠层包括：

一第三次叠层，该第三次叠层位于该第二次叠层之上；以及

一第二缓冲层，该第二缓冲层是介于该第二次叠层与该第三次叠层之间，在所进行的刻蚀工艺之下，该第二缓冲层的刻蚀时间大于该第三次叠层的一绝缘层的刻蚀时间。

13.根据权利要求10所述的阶梯式接触结构，其中各个该第一次叠层与该第二次叠层的该上边界有源层是比对应的次叠层的这些有源层与这些绝缘层中的至少其一更厚。

14.一种接触结构，包括：

一基板；

一交替的有源层与绝缘层的叠层，位于该基板上，该交替的有源层与绝缘层的叠层包括：

一第一次叠层，该第一次叠层包括通过多个绝缘层分开的N个有源层；

一第二次叠层，该第二次叠层位于该第一次叠层之上，该第二次叠层包括通过多个绝缘层分开的M个有源层；

一第一缓冲层，该第一缓冲层是介于该第一次叠层与该第二次叠层之间，且该第一缓冲层的厚度大于该第一次叠层中的一有源层的厚度；以及

一第二缓冲层，该第二缓冲层位于该第一次叠层之下，且该第二缓冲层的厚度大于该第一次叠层中的一有源层的厚度；

一通孔，该通孔形成于该交替的有源层与绝缘层的叠层中并延伸至该基板；以及

一通道层，该通道层形成于该通孔中，其中该第一次叠层中的该有源层、该第一缓冲层、该第二次叠层中的该有源层、及该第二缓冲层是电性连接于该通道层。