CN102842339B - 一种三维阵列存储器装置及其操作方法 - Google Patents

一种三维阵列存储器装置及其操作方法 Download PDF

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Abstract

本发明公开了一种三维阵列存储器装置及其操作方法，该三维阵列存储器装置包括：一选择线与多个二极管；选择线是位于源极线及位线其中之一，与存储器单元之间；二极管位于其他位线及源极线，与存储器单元之间，用以提供存储器单元必要的绝缘。

Description

一种三维阵列存储器装置及其操作方法
技术领域
本发明是有关于一种高密度存储器装置，且特别是有关于一种利用存储器单元的多平面排列形成的三维阵列存储器装置及其操作方法。
背景技术
随着集成电路中，装置的临界尺寸缩小至一般制造存储器单元技术的界限，设计者已不断地在寻找叠层存储器单元的多平面的技术，用以使存储器单元具有更多的储存空间，以及使每比特花费更低的成本。举例来说，在Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006以及Jung et al.，“Three Dimensionally Stacked NAND Flash MemoryTechnology Using Stacking Single Crystal Si Layers on ILD and TANOSStructure for Beyond 30nm Node”，IEEE Int′l Electron Devices Meeting，11-13Dec.2006中，薄膜晶体管技术已被应用于电荷捕捉存储器技术中。
此外，在Johnson et al.，“512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells”IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003中，交点阵列(cross-point array)技术也已被应用于反熔丝(anti-fuse)存储器中。Johnson et al.的设计中描述，在字线与位线的多平面中，提供存储器元件于交点上。存储器元件包括p+多晶硅阳极连接至字线，以及n-多晶硅阴极连接至位线，阳极与阴极被反熔丝材料所分离。
在Lai，et al.、Jung，et al.及Johnson et al.所描述的工艺中，每一存储器层都具有特定的光刻步骤。因此，随着层的数量增加，用以制造存储器装置所需的特定光刻步骤也随之增加。所以，虽然使用三维阵列达到了高密度的效益，但更高的制造成本也限制了此技术的使用。
在Tanaka et al.，“Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory”，2007Symposium on VLSITechnology Digest of Technical Papers；12-14June 2007，pages：14-15中描述了另一种结构，此结构提供垂直与非门(NAND)存储器单元至电荷捕捉存储器技术中。Tanaka et al.描述的结构，包括多栅极场效晶体管结构，此结构具有垂直通道用以操纵例如是NAND栅极，NAND栅极利用硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕捉技术，用以在每一栅极/垂直通道接口制造一储存区。此存储器结构是基于柱状半导体材料排列为垂直通道，以形成多栅极存储器单元，多栅极存储器单元具有低选择性栅极邻近于衬底，及高选择性栅极位于顶部。多个水平控制栅极，利用与柱状半导体材料交叉的平面电极层而形成。用以控制栅极的平面电极层不需要特定的光刻步骤，因此可以降低成本。然而，每一垂直存储器单元仍需要许多特定的光刻步骤。此外，以此方式形成的控制栅极数量会受到限制，此限制是由例如是垂直通道的导电性、用以编程或擦除的工艺等因素所决定。
2010年9月1日提出专利申请的美国临时申请号61/379,297、2011年1月20日提出专利申请的美国临时申请号61/434,685及2011年1月21日提出专利申请的美国申请号12/011,717教导垂直与非门存储器单元，上述申请案是结合于本案作为参考数据。这些申请案揭露一种存储器阵列，此存储器阵列具有源极线与接地选择线，在与非门的两端对应于特定装置。
本发明是提供一种三维集成电路存储器结构，此结构具有低制造成本，且包括可信赖、体积非常小的存储器元件。
发明内容
本发明是有关于一种三维存储器阵列的多种实施例，三维存储器阵列需要一选择线与由选择线控制的装置，选择线介于源极线与存储器单元之间。选择装置将与非门存储器单元串与一位线或源极线隔绝。三维存储器阵列在一源极线末端与一位线末端之间，具有与非门存储器单元串的叠层。在源极线末端，源极线耦接至与非门存储器单元串的不同平面位置。在位线末端，位线耦接至与非门存储器单元串的不同叠层。接地选择线控制晶体管选择性地将位于源极线末端的与非门存储器单元串叠层与源极线隔绝。串选择线控制晶体管选择性地将位于位线末端的与非门存储器单元串叠层与位线隔绝。
位于源极线末端的二极管将与非门存储器单元串叠层与源极线电性隔绝。由于二极管所做的电性隔绝，接地选择线控制晶体管不需要在源极线末端，选择性地将与非门存储器单元串叠层与源极线电性隔绝。
根据本发明的一方面，提出一种包括集成电路衬底及非易失性存储器单元的三维阵列的存储器装置，非易失性存储器单元的三维阵列位于该集成电路衬底上。
三维阵列包括：非易失性存储器单元的多个与非门串的叠层、一选择线及多个二极管。
与非门串的叠层具有两端，包括第一端与第二端。第一端与第二端其中之一端耦接于位线，第一端与第二端的另一端耦接于源极线。
选择线仅位于与非门串的叠层的第一端，而不位于与非门串的叠层的第二端。选择线选择性地将与非门串电性连接于位线与源极线其中之一。选择线垂直地排列于叠层之上，且具有与叠层共形的表面。
多个二极管体将与非门串耦接至其他在相同平面中的位线与源极线，使得选择线与二极管位于与非门串的相反端，即使得该选择线与该多个二极管分别位于该多个与非门串的叠层的该第一端与该第二端。
根据本发明的一实施例，包括多条字线垂直地排列于叠层之上，且具有与叠层共形的表面。字线将非易失性存储器单元建立于叠层的表面与字线的表面的交点上。选择线是位于位线及源极线其中之一，与字线之间。
根据本发明的一实施例，源极线电性连接于与非门串的叠层的不同水平面位置。
根据本发明的一实施例，位线电性连接于与非门串的不同叠层。
根据本发明的一实施例，二极管为半导体p-n结。
根据本发明的一实施例，二极管为肖特基金属半导体结。
根据本发明的一实施例，与非门串的叠层平行于集成电路衬底。
根据本发明的一实施例，与非门串的叠层垂直于集成电路衬底。
根据本发明的一实施例，该多个非易失性存储器单元具有接口区域，位于多个与非门串的叠层与字线之间，接口区域包括一通道层、一电荷捕捉层及一阻隔层。
根据本发明的一实施例，源极线的一第一材料形成二极管的第一节点，与非门串的叠层的一第二材料形成二极管的第二节点。
根据本发明的另一方面，提出一种包括集成电路衬底及非易失性存储器单元的三维阵列的存储器装置，非易失性存储器单元的三维阵列位于该集成电路衬底上。
三维阵列包括：非易失性存储器单元的多个与非门串的叠层、一选择线及多个二极管。
与非门串的叠层具有两端，包括一第一端与一第二端。第一端与第二端其中之一端耦接于位线，第一端与第二端的另一端耦接于源极线。
多个选择装置仅位于与非门串的第一端，而不位于与非门串的第二端，选择装置选择性地将与非门串电性连接于位线与源极线其中之一。
多个二极管耦接与非门串至其他位线与源极线，使得选择装置与二极管位于与非门串的相反端。
根据本发明的一实施例，包括多条字线，垂直地排列于叠层之上，且具有与叠层共形的表面。字线将非易失性存储器单元建立于叠层的表面与字线的表面的交点上。选择装置是位于位线及源极线其中之一，与通过字线所建立的存储器装置之间。
根据本发明的一实施例，源极线电性连接于与非门串的叠层的不同水平面位置。
根据本发明的一实施例，位线电性连接于与非门串的不同叠层。
根据本发明的一实施例，二极管为半导体p-n结。
根据本发明的一实施例，二极管为肖特基金属半导体结。
根据本发明的一实施例，与非门串的叠层平行于集成电路衬底。
根据本发明的一实施例，与非门串的叠层垂直于集成电路衬底。
根据本发明的一实施例，存储器单元具有接口区域，位于叠层与字线之间，接口区域包括一通道层、一电荷捕捉层及一阻隔层。
根据本发明的一实施例，源极线的一第一材料形成二极管的第一节点，与非门串的叠层的一第二材料形成二极管的第二节点。
根据本发明的另一方面，提出一种包括集成电路衬底及非易失性存储器单元的三维阵列的存储器装置，非易失性存储器单元的三维阵列位于该集成电路衬底上。
三维阵列包括：非易失性存储器单元的多个与非门串的叠层及多个二极管。
与非门串的叠层具有两端，包括一第一端与一第二端。第一端耦接于位线，第二端耦接于源极线。
多个二极管耦接与非门串至源极线。仅二极管提供源极线与与非门串的第二端之间的电流控制。
根据本发明的一实施例，包括：多条字线与选择装置。字线垂直地排列于叠层之上，且具有与叠层共形的表面。字线将非易失性存储器单元建立于叠层的表面与字线的表面的交点上。
通过位线，使得选择装置位于与非门串的第一端。选择装置选择性地将与非门串电性连接于位线。选择装置是位于位线及通过字线所建立的存储器装置之间。
根据本发明的一实施例，源极线电性连接于与非门串的叠层的不同水平面位置。
根据本发明的一实施例，位线电性连接于与非门串的不同叠层。
根据本发明的一实施例，二极管为半导体p-n结。
根据本发明的一实施例，二极管为肖特基金属半导体结。
根据本发明的一实施例，与非门串的叠层平行于集成电路衬底。
根据本发明的一实施例，与非门串的叠层垂直于集成电路衬底。
根据本发明的一实施例，存储器单元具有接口区域，位于叠层与该多条字线之间，接口区域包括一通道层、一电荷捕捉层及一阻隔层。
根据本发明的一实施例，源极线的一第一材料形成二极管的第一节点，与非门串的叠层的一第二材料形成二极管的第二节点。
根据本发明的另一方面，提出一种操作三维与非门非易失性存储器的方法。
此方法包括提供一编程偏压排列序列至三维与非门非易失性存储器的与非门串中，使得二极管耦接于非易失性存储器的与非门串与源极线之间。在编程过程中，二极管不依赖与非门串与源极线之间的选择装置，而保留了与非门串的一升压通道。
三维存储器装置包括多个脊状叠层，以多个半导体材料条排列而成，半导体材料条被绝缘材料所分离，在一实施例中该多个与非门串的叠层成串，可透过译码电路耦接至感测放大器。半导体材料条在脊状叠层的侧边具有侧表面。在一实施例中多条导线排列作为字线，可耦接至列译码器，并垂直延伸上覆于多个脊状叠层。导线具有与叠层一致的表面(例如是底面)。此共形的结构在接口区域形成多层阵列，接口区域位于叠层上的半导体材料条的侧表面与导线之间。存储器元件位于半导体材料条的侧表面与导线之间的接口区域。存储器元件可编程，例如是可编程电阻结构或如下实施例所述的电荷捕捉结构。结合共形的导线，存储器元件与在特定接口的叠层间的半导体材料条形成存储器单元的叠层。因而形成了三维存储器阵列结构。
多个脊状叠层与多个导线使得存储器单元可自我排列。举例来说，多个脊状叠层中的半导体材料条可以单一刻蚀掩模定义，形成交替的沟道，沟道可深入叠层地垂直排列于半导体材料条的侧表面，或排列于由刻蚀所造成的锥形侧表面。可利用一层或多层材料，以整片沉积工艺形成存储器元件于多个与非门串的叠层上，及其他非特定排列步骤的工艺形成存储器元件。同样地，多条导线可以单一刻蚀掩模，利用共形沉积于形成存储器单元的一层或多层材料之上。因此，可利用多个与非门串的叠层中，半导体材料条的唯一排列步骤与多条导线的唯一排列步骤，形成三维自排列存储器单元。
本发明同样基于能带隙工业硅-氧-氮-氧-硅(bandgap engineeredSONOS，BE-SONOS)技术，揭示一种三维埋没通道无接点与非门闪存结构。
本发明提出一种用于极高密度三维与非门闪存实际的电路设计结构。
为了对本发明的上述及其他方面与优点有更佳的了解，下文特举范例性实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示依照本发明实施例的一种三维存储器结构的透视图，三维存储器结构包括半导体材料条的多个平面、一存储器层以及多条导线，半导体材料条平行于Y方向，且排列于多个脊状叠层中，存储器层位于半导体材料条的侧表面，导线具有与脊状叠层共形的底面，并排列于脊状叠层之上。
图2绘示存储器单元，沿着图1结构的X-Z平面切割的剖面图。
图3绘示一种存储器单元，沿着图1结构的X-Y平面切割的剖面图。
图4绘示基于图1结构的一种反熔丝半导体的示意图。
图5绘示依照本发明实施例的一种三维存储器结构的透视图，三维存储器结构包括半导体材料条的多个平面、一电荷捕捉存储器层以及多条导线，半导体材料条平行于Y方向，且排列于多个脊状叠层中，电荷捕捉存储器层位于半导体材料条的侧表面，导线具有与脊状叠层共形的底面，并排列于脊状叠层之上。
图6绘示一种存储器单元，沿着图5结构的X-Z平面切割的剖面图。
图7绘示一种存储器单元，沿着图5结构的X-Y平面切割的剖面图。
图8绘示具有图5及图23结构的与非门闪存的示意图。
图9绘示依照本发明另一实施例，类似于图5的三维与非门闪存的透视图，其中位于导线之间的存储器层被移除。
图10绘示一种存储器单元，沿着图9结构的X-Z平面切割的剖面图。
图11绘示一种存储器单元，沿着图9结构的X-Y平面切割的剖面图。
图12绘示制造一种类似于图1、图5及图9的存储器单元的第一阶段。
图13绘示制造一种类似于图1、图5及图9的存储器单元的第二阶段。
图14A绘示制造一种类似于图1的存储器单元的第三阶段。
图14B绘示制造一种类似于图5的存储器单元的第三阶段。
图15绘示制造一种类似于图1、图5及图9的存储器单元的第三阶段。
图16绘示制造一种类似于图1、图5及图9的存储器单元的第四阶段。
图17绘示一种集成电路的示意图，集成电路包括一种具有列、行及面译码电路的三维可编程电阻存储器阵列。
图18绘示一种集成电路的示意图，集成电路包括一种具有列、行及面译码电路的三维与非门闪存阵列。
图19绘示一种三维与非门闪存阵列的穿透式电子显微镜的部分剖面图。
图20绘示一种在串选择线中具有二极管的三维与非门闪存结构的透视图，此串选择线位于源极线结构与记忆串之间。
图21绘示一种在串选择线中具有二极管的三维与非门闪存结构的透视图，串选择线位于源极线结构与记忆串之间，此图显示存储器单元的两平面，每一平面具有八个电荷捕捉单元排列于一与非门结构中。
图22绘示在如同图21在串选择线中具有二极管的阵列，进行编程操作的时序图，此串选择线位于源极线结构与记忆串之间。
图23绘示一种在串选择线中具有二极管的三维与非门闪存结构，进行读取操作的透视图，此串选择线位于源极线结构与记忆串之间。
图24绘示一种在串选择线中具有二极管的三维与非门闪存结构，进行编程操作的透视图，此串选择线位于源极线结构与记忆串之间。
图25绘示一种在串选择线中具有肖特基二极管的三维与非门闪存结构的透视图，此串选择线位于源极线结构与记忆串之间。
图26绘示一种在串选择线中具有二极管的三维与非门闪存结构的垂直通道观点的透视图，此串选择线位于源极线结构与记忆串之间。
图27A、图27B为部分三维与非门闪存阵列的TEM图片。
图28绘示实验量侧PN二极管的电流-电压(IV)特性图。
图29绘示实验量测连接于三维非门极存储器的多晶硅二极管的编程抑制特性图。
图30绘示实验量测连接于三维非门极存储器的PN二极管编程/擦除存储器单元的阈值电压分布图，此分布为一棋盘分布。
图31绘示在串选择线中具有二极管的三维与非门闪存结构的布线图，此串选择线位于源极线结构与记忆串之间。
图32绘示在串选择线中具有二极管的三维与非门闪存结构的另一布线图，此串选择线位于源极线结构与记忆串之间。
图33绘示在串选择线中具有二极管的三维与非门闪存结构的又一布线图，此串选择线位于源极线结构与记忆串之间。
图34绘示在串选择线中具有二极管的三维与非门闪存结构的透视图，此串选择线位于源极线结构与记忆串之间。
图35绘示在串选择线中具有二极管的三维与非门闪存结构的另一透视图，此串选择线位于源极线结构与记忆串之间。
【主要元件符号说明】
10、110、210、212、214：绝缘层
110A、113A、114A：表面
11、12、13、14、51、52、53、54、55、56、111、112、113、114、1412、1413、1414：半导体材料条
21、22、23、24、121、122、123、124：绝缘材料
15、115、215、225、315：叠层
16、17、60、61、116、117、160、161、162、260、1159、1160、1161、1162、1425-1、1425-2、1425-n、1427：导线
18、19、118、119：硅化层
20、120、220：沟道
25、26：有源区
30、31、32、33、34、35、40、41、42、43、44、45、70、71、72、73、74、75、76、77、78、80、82、84、1169、1170、1171、1172、1173、1174、1175、1176、1182、1184、A、B、C、D、E：存储器单元
60-1、60-2、60-3：垂直延伸
83、1106、SSL：串选择线
85、88、89、1196、1197：串选择晶体管
86、87：源极线
90、91、92、93、94、95：区块选择晶体管
97、397：通道介电层
98、398：电荷储存层
99、399：阻隔介电层
125、126：有源电荷捕捉区
128、129、130：源/漏极
128a、129a、130a、1415：区域
106、107、108、864、964、BL、BLn、BLn+1、BL1、BL2、BLs：位线
211、213：导电层
226、1426：硅化层
250：脊状叠层
858、958：面译码器
859、959、CSL1、CSL2、CSL3、SL、SLs：源极线
860、960：存储器阵列
861、961：列译码器
862、962、WL、WLn-1、WLn、WLn+1：字线
863、963：行译码器
865、867、965、967：总线
866、966：感应放大器/输入数据结构
868、968：偏压安排供电电压
869、969：状态机
871、971：输入数据线
872、972：输出数据线
874、974：其它电路
875、975：集成电路
1110、1111、1112、1113、1492、2592：二极管
410、1410：衬底
1450、1451：插塞
1491：导电材料
GSL：接地选择线
HV：高电压
Lg：通道长度
ML1、ML2、ML3：金属层
SSLn、SSLn+1、SBLn-1、SBLn、SBLn+1：讯号
T1、T2、T3：时段
Vcc：施加电位
Vpass：通道电压
Vcwl：控制字线电压
Vd：漏极偏压
Via：贯孔
Vpgm：编程电压
Vref：参考电压
具体实施方式
图1绘示一种三维可编程电阻性存储器2×2阵列的部分透视图，此存储器阵列的填充材料在图中被移除，用以观察构成三维阵列的半导体材料条与导线的叠层。在此图中，仅显示出两平面。然而，平面的数量可增加至非常大的数量。如图1所示，存储器阵列形成于集成电路衬底上，集成电路衬底具有一绝缘层10在半导体或其他结构(未绘示)下层。存储器阵列包括半导体材料条11、12、13、14的多个与非门串的叠层，半导体材料条被绝缘材料21、22、23、24分离。如图所示，叠层呈脊状在Y轴方向延伸，使半导体材料条11-14可配置成串。半导体材料条11与13可在一第一存储器平面中成串。半导体材料条12与14可在一第二存储器平面中成串。半导体材料的叠层15，例如是一反熔丝材料，在本实施例中覆盖于半导体材料条的多个与非门串的叠层，在其他实施例中至少位于半导体材料条的侧壁。多条导线16、17正交于半导体材料条的叠层上。导线16、17具有与半导体材料条的叠层共形的表面，填充多个与非门串的叠层所定义的沟道(例如是标号20)，且在叠层上的半导体材料条11-14的侧表面及导线16、17之间的交点，定义出接口区域的多层阵列。一硅化层(例如是硅化钨、硅化钴、硅化钛)18、19可形成于导线16、17的上表面。
半导体材料的叠层15可由反熔丝材料所组成，例如是二氧化硅、氮氧化硅或其他硅的氧化物，在一实施例中，叠层15具有1至5纳米的厚度。也可以使用其他反熔丝材料，例如是氮化硅。半导体材料条11-14可为具有第一导电型态(例如是p型)的半导体材料。导线16、17可为具有第二导电型态(例如是n型)的半导体材料。举例来说，半导体材料条11-14可使用p型多晶硅制造，而导线16、17可使用相对于p型多晶硅具有高度掺杂的n+型多晶硅制造。半导体材料条应具有能够提供一空乏区足够空间的宽度，用以操作二极管。因此，存储器单元形成于多晶硅条与导线的交点的三维阵列中，存储器单元包括由p-n结所形成的整流器，p-n结于阳极与阴极之间具有一可编程反熔丝层。在其他实施例中，可使用不同的可编程电阻性存储器材料，包括过渡金属氧化物，例如是钨上的氧化钨或掺杂金属氧化物的导电条。此些材料可被编程及擦除，且可应用于在每一存储器单元中储存多个位的操作。
图2绘示形成于导线16与半导体材料条14交点的存储器单元，沿着X-Z平面切割的剖面图。有源区25、26在导线16与半导体材料条14之间，并形成于半导体材料条14的两端。在自然状态下，反熔丝材料的叠层15具有高电阻。在编程后，反熔丝材料分解，造成有源区25、26其中之一或两者在反熔丝材料之间为一低电阻状态。在本实施例中，每一存储器单元具有两个有源区25、26，各形成于半导体材料条14的一侧。图3绘示形成于导线16、17与半导体材料条14交点的存储器单元，沿着X-Y平面切割的剖面图。此图绘示来自字线的电流路径，字线由导线16穿过反熔丝材料的叠层15下至半导体材料条14所定义。
如图3虚线箭头所示，电流自n+导线16流至p型半导体材料条，沿着半导体材料条流至感应放大器，感应放大器可测量电流，用以指示特定存储器单元的状态。在一实施例中，使用大约1纳米的氧化硅化层作为反熔丝材料。一编程脉冲可包括5至7伏特脉冲，且具有大约1微秒的脉冲宽度，参照图17所绘示，编程脉冲被芯片上的控制电路所控制。一读取脉冲可包括1至2伏特脉冲，依照设定决定其脉冲宽度，参照图17所绘示，读取脉冲被芯片上的控制电路所控制。读取脉冲可远短于编程脉冲。
图4绘示存储器单元的两平面的示意图，其中每一平面具有六个存储器单元。存储器单元以二极管符号表示，且具有位于阳极与阴极之间的反熔丝材料层，反熔丝材料层以虚线表示。存储器单元的两平面在导线60、61与半导体材料条51、52的第一叠层、半导体材料条53、54的第二叠层及半导体材料条55、56的第三叠层的交点被定义，导线60与61作为第一字线WLn与第二字线WLn+1，第一叠层、第二叠层及第三叠层分别在阵列的第一与第二层作为位线BLn、BLn+1及BLn+2。存储器单元的第一平面包括位于半导体材料条52上的存储器单元30、31、位于半导体材料条54上的存储器单元32、33及位于半导体材料条56上的存储器单元34、35。存储器单元的第二平面包括位于半导体材料条51上的存储器单元40、41、位于半导体材料条53上的存储器单元42、43及位于半导体材料条55上的存储器单元44、45。如图所示，作为字线WLn的导线60包括垂直延伸60-1、60-2、60-3，垂直延伸对应于叠层间的沟道20，如图1所绘示，用以在每一平面中沿着三个所绘示的半导体材料条，使导线60耦接至存储器单元。如同此处所述，可实施具有多层的阵列，达成具有极高密度的存储器或使每一芯片达到兆位。
图5绘示一种三维可编程电阻性存储器2×2阵列的部分透视图，此存储器阵列的填充材料在图中被移除，用以观察构成三维阵列的半导体材料条与导线的叠层。在此图中，仅显示出两平面。然而，平面的数量可增加至非常大的数量。如图5所示，存储器阵列形成于集成电路衬底上，集成电路衬底具有一绝缘层110在半导体或其他结构(未绘示)下层。存储器阵列包括半导体材料条111、112、113、114的多个与非门串的叠层(图中绘示2个)，半导体材料条被绝缘材料121、122、123、124分离。如图所示，叠层呈脊状且于Y轴方向上延伸，使得半导体材料条111-114可配置成串。半导体材料条111与113可在第一存储器平面作为位线。半导体材料条112与114可在第二存储器平面作为位线。
绝缘材料121在第一叠层中介于半导体材料条111与112之间，绝缘材料123在第二叠层中介于半导体材料条113与114之间，绝缘材料的等效氧化厚度(effective oxide thickness，EOT)大约为40纳米或更多，等效氧化厚度是依据二氧化硅与选定的绝缘材料的介电常数的比例为标准所定义的绝缘材料厚度。此处「大约为40纳米」是用以说明存在10％或其他的变异量，此变异量在制造此类型结构时容易发生。绝缘材料的厚度，在减低相邻结构层中存储器单元之间的干涉，可扮演决定性的角色。在某些实施例中，当各层间具有足够的隔绝，绝缘材料的等效氧化厚度可小至30纳米。
存储器材料的叠层115，例如是一介电电荷捕捉结构，在本实施例中覆盖半导体材料条的多个与非门串的叠层。多条导线116、117正交于半导体材料条的叠层。导线116、117具有与半导体材料条的叠层共形的表面，填充多个与非门串的叠层所定义的沟道(例如是标号120)，且在叠层上的半导体材料条111-114的侧表面及导线116、117之间的交点，定义出一接口区域的多层阵列。一硅化层(例如是硅化钨、硅化钴、硅化钛)118、119可形成于导线116、117的上表面。
通过在半导体材料条111-114的通道区域提供纳米线或纳米管结构，纳米线金属氧化物半导体场效应晶体管(MOSFET)型态的存储器单元也可以此方式配置，如Paul，et al.，“Impact of a Process Variation on Nanowireand Nanotube Device Performance”，IEEE Transactions on Electron Devices，Vol.54，No.9，September 2007所述，此文章在此可作为完整的参考数据。
因此，可形成一种三维阵列硅-氧-氮-氧-硅(SONOS)型存储器单元，配置于一与非门(NAND)快闪阵列中。源极、漏极与通道形成于硅(S)半导体材料条111-114中，半导体材料的叠层115包括形成于氧化硅(O)中的通道介电层97、形成于氮化硅(N)中的电荷储存层98、形成于氧化硅(O)中的阻隔介电层99及包含导线116、117的多晶硅(S)中的栅极。
半导体材料条111-114可为p型半导体材料。导线116、117可为具有相同或不同导电型态的半导体材料(例如是p+型)。举例来说，半导体材料可使用p型多晶硅或p型外延单晶硅制造，而导线116、117可使用具有相对高度掺杂的p+型多晶硅制造。
在另一实施例中，半导体材料条111-114可为n型半导体材料。导线116、117可为具有相同或不同导电型态的半导体材料(例如是p+型)。此n型半导体材料条排列形成埋没通道、空乏型(depletion mode)电荷捕捉存储器单元。举例来说，半导体材料条111-114可使用n型多晶硅或n型外延单晶硅制造，而导线116、117可使用具有相对高度掺杂的p+型多晶硅制造。一范例性n型半导体材料条的掺杂浓度可为大约1018/cm3，可利用的实施例大约在1017/cm3至1019/cm3的范围。n型半导体材料条的使用，在无接点的实施例中尤其有益，可增进沿着与非门串的导电性，因而允许了更高的读取电流。
因此，包括场效晶体管的存储器单元形成于交点的三维阵列中，场效晶体管具有电荷储存结构。利用半导体材料条与导线的宽度大约为25纳米，且脊状叠层之间的沟道宽度大约为25纳米，具有较少层数(例如是30层)的装置可在单一芯片中达到兆位(1012)的容量。
存储器材料的叠层115可包括其他电荷储存结构。举例来说，可使用能带隙工业硅-氧-氮-氧-硅(bandgap engineered SONOS，BE-SONOS)电荷储存结构，BE-SONOS电荷储存结构包括介电通道层97，介电通道层97包括在0偏压下形成反U型价带的复合材料。在一实施例中，复合介电通道层包括被称为空穴通道层的第一层、被称为能带偏移层的第二层以及被称为绝缘层的第三层。在本实施例中，叠层115的空穴通道层包括二氧化硅，位于半导体材料条的侧表面上，举例来说，空穴通道层是利用原位蒸气产生(in-situ steam generation，ISSG)法，通过在沉积后一氧化氮退火，或在沉积时添加一氧化氮至周围，对半导体材料条进行氮化。二氧化硅的第一层厚度少于可为或更少。在范例性实施例中，二氧化硅的第一层厚度可为或
在本实施例中，位于空穴通道层之上的能带偏移层包括氮化硅，举例来说，在680℃利用二氯硅烷(dichlorosilane，DCS)及氨(NH3)前驱物进行低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)而形成。在另一实施例中，能带偏移层包括氮氧化物，利用类似的工艺以一氧化二氮(N2O)为前驱物制造。氮化硅能带偏移层的厚度少于可为或更少。
在本实施例中，位于氮化硅的能带偏移层之上的绝缘层包括二氧化硅，举例来说，利用LPCVD高温氧化沉积而形成。二氧化硅绝缘层的厚度少于可为或更少。此三层通道层形成一反U型价带能阶。
第一位置的价带能阶，为足以诱发空穴穿隧通过于半导体主体及第一位置之接口间的薄区域的电场，亦足以于第一位置之后，提升价带能阶至有效消除第一位置之后于复合穿隧介电层中的空穴穿隧障壁的能阶。此结构是在三层通道介电层中，建立反U型价带能阶，电场能够帮助空穴以高速穿隧，在无电场时有效地防止电荷漏泄穿透复合通道接口层，或者在小电场时诱发其他操作，例如是自存储器单元读取数据或编程邻近的存储器单元。
在一范例性的装置中，存储器材料的叠层115包括能带隙工业复合通道介电层，能带隙工业复合通道介电层包括一少于2纳米厚度的二氧化硅化层、一少于3纳米厚度的氮化硅化层及一少于4纳米厚度的二氧化硅化层。在一实施例中，复合通道介电层由超薄氧化硅化层O1(例如小于或等于)、超薄氮化硅化层N1(例如小于或等于)、及超薄氧化硅化层O2(例如小于或等于)所组成，在界面与半导体本体的偏位为或更少之处，此结构提升了价带能阶至大约2.6eV。O2层通过一低价带能阶区(高空穴穿隧阻隔)及高导带能阶，将N1层自电荷捕捉层分离于第二偏位(例如距接口约至厚的距离)。由于第二位置距离接口较远，在通过第二位置后，电场诱导空穴穿隧提升了价带能阶，使其能够有效地消除空穴穿隧势垒。因此，O2层实质上并未妨碍帮助空穴穿隧的电场，反而增进了能带隙工业通道介电层在低电场时阻隔电荷漏泄的能力。
在本实施例中，位于存储器材料叠层115内的电荷捕捉层包括厚度大于厚的氮化硅，例如是使用低压化学气相沉积法形成大约厚的氮化硅。其他电荷捕捉材料也可应用于此，包括例如是氮氧化物(SixOyNz)、多硅氮化物、多硅氧化物、具有嵌入纳米颗粒的捕捉层等等。
在本实施例中，位于存储器材料叠层115内的阻隔介电层包括厚度大于厚的二氧化硅，例如是使用湿熔炉氧化作用(wet furnace oxidation)工艺转换氮化物，以形成大约厚的二氧化硅。在其他实施例中，可利用高温氧化或低压化学气相沉积二氧化硅来实施。其他阻隔介电层可包括高介电常数(high-κ)材料，例如是氧化铝。
在一范例性实施例中，空穴穿隧通道层可为厚的二氧化硅；能带偏移层可为厚的氮化硅；绝缘层可为厚的二氧化硅；电荷捕捉层可为厚的氮化硅；阻隔层可为厚的氧化硅。栅极材料在导线116、117中为p+多晶硅(功函数大约为5.1eV)。
图6绘示形成于导线116与半导体材料条114交点的存储器单元，沿着X-Z平面切割的剖面图。有源电荷捕捉区125、126位于导线116与半导体材料条114之间，且形成于半导体材料条114的两端。如图6所示，在本实施例中每一存储器单元为具有有源电荷捕捉区125、126的双栅极场效晶体管，有源电荷捕捉区125、126各形成于半导体材料条114的一侧。
图7绘示形成于导线116、117与半导体材料条114交点的电荷捕捉存储器单元，沿着X-Y平面切割的剖面图。此图绘示半导体材料条114中的电流路径。电流如图中虚线箭头所示，沿着p型半导体材料条流至感应放大器，感应放大器可测量电流，用以指示特定存储器单元的状态。位于作为字线的导线116、117之间的源/漏极128、129、130可为“免接点”，不具有与字线下的通道区的导电型态相反的源极与漏极掺杂。在免接点的实施例中，电荷捕捉场效应晶体管可具有p型通道结构。此外，于某些实施例中，是在定义字线后，以自对准的注入方式实施源极与漏极的掺杂。
在另一实施例中，可利用轻度掺杂n型半导体本体于免接点排列中，注入半导体材料条111-114，用以在电荷捕捉存储器单元中，形成埋没通道的场效晶体管与自然转向的低阈值分布，埋没通道的场效晶体管可在空乏区运作。
图8绘示存储器单元的两平面的示意图，每一平面具有九个电荷捕捉存储器单元排列于NAND配置中，用以代表一种可包括多个平面与多条字线的立方体。存储器单元的两平面在导线160、161、162与半导体材料条的第一叠层、半导体材料条的第二叠层及半导体材料条的第三叠层的交点被定义，导线160、161、162作为字线WLn-1、WLn、WLn+1。
存储器单元的第一平面包括位于半导体材料条上，在与非门串中的存储器单元70、71、72，位于半导体材料条上，在与非门串中的存储器单元73、74、75及位于半导体材料条上，在与非门串中的存储器单元76、77、78。在本实施例中，存储器单元的第二平面对应于立方体的底面，包括排列于与非门中的存储器单元(例如是80、82、84)，以类似于第一平面的方式排列。
如图所示，作为字线WLn的导线161包括垂直延伸，垂直延伸对应于如图5所绘示的叠层间的沟道120的材料中，使导线160在沟道内的界面区域中耦接至存储器单元(例如是第一平面中的存储器单元71、74、77)，沟道位于所有平面的半导体材料条之间。
位线与源极线位于记忆串的相反端，记忆串即与非门串。位线106、107及108连接至记忆串的不同叠层，且被位线讯号BLn-1、BLn及BLn+1所控制。被源极线讯号SLn控制的源极线86在此排列中的上平面终止了与非门串。类似地，被源极线讯号SLn+1控制的源极线87在此排列中的下平面终止了与非门串。
在此排列中，串选择晶体管85、88及89分别连接于与非门串与位线106、107及108其中之一。串选择线83平行于字线。
区块选择晶体管90-95耦接与非门串至源极线其中之一。在本实施例中，接地选择线GSL耦接至区块选择晶体管90-95的栅极，也可以相同于导线160、161及162的方式实施。在某些实施例中，串选择晶体管与区块选择晶体管可使用与存储器单元相同的介电叠层作为栅极氧化物。在其他实施例中，传统的栅极氧化物也可用来代替。此外，通道长度与宽度可依设计者的设定调整，用以提供晶体管开关函数。
在另一实施例中，移除接地选择线GSL与由接地选择线控制的选择晶体管90-95；此实施例依赖位于源极线与存储器单元之间的二极管，在记忆串的源极线末端控制电流。
图9绘示类似于图5的另一实施例结构的透视图。在图9中，类似结构的参考标号将被再次使用，且不再详述。图9不同于图5之处，在于绝缘层110的表面110A与半导体材料条113、114的侧表面113A、114A曝露于作为字线的导线116之间，此结构是于形成字线的刻蚀工艺中所形成。因此，存储器材料的叠层115在字线之间，可被无伤地完全或部分刻蚀。然而，在某些结构中并不需要如这里所述，透过刻蚀存储器材料的叠层115，以形成介电电荷捕捉结构。
图10绘示类似于图6在X-Z平面的存储器单元的剖面图。图10与图6是相同的，绘示如图9的结构，此结构的剖面如同图5所绘示的实施例的剖面。图11绘示类似于图7在X-Y平面的存储器单元的剖面图。图11不同于图7之处，在于沿着半导体材料条114的侧表面(例如是114A)区域128a、129a与130a的半导体材料可能已经被移除。
图12-图16绘示实施如上所述的三维存储器阵列基本工艺流程各阶段的示意图，此流程是仅用两个图案化掩模步骤作为决定性的整列步骤，以形成阵列。在图12中，以绝缘层210、212、214及导电层211、213轮流沉积形成一结构，导电层211、213是利用掺杂半导体，例如是在一芯片的阵列区域中进行整片沉积所形成。随着实施态样的不同，导电层211、213可利用具有n型或p型掺杂的多晶硅或外延单晶硅形成。层间绝缘层210、212、214可利用例如是二氧化硅、其他硅氧化物或氮化硅来形成。在本技术领域中，这些叠层可以许多不同的方式形成，包括低压化学气相沉积。
图13绘示第一刻蚀图案化步骤的结果，用以定义半导体材料条的多个脊状叠层250，在半导体材料条中，导电层211、213被绝缘层212、214所分离。深且具有高度长宽比的沟道可形成于叠层中，用以支撑多层迭，沟道是利用提供碳硬质掩模与活性离子进行刻蚀，以完成基本光刻工艺。
图14A及图14B分别绘示两实施例的下一阶段，其中一实施例包括可编程电阻性存储器结构，例如是反熔丝存储器单元结构，另一实施例包括可编程电荷捕捉存储器结构，例如是SONOS存储器单元结构。
图14A绘示在一实施例中，存储器材料的叠层215整片沉积的结果，叠层215由一单层所组成，如同图1所绘示的一反熔丝结构。在另一实施例中，并非使用整片沉积，而是以氧化程序在半导体材料条的曝露侧形成氧化物，此氧化物是作为存储器材料。
图14B绘示叠层315整片沉积的结果，叠层315包括多层电荷捕捉结构，此多层结构包括通道介电层397、电荷捕捉层398及如上述与图4有关的阻隔介电层399。如图14A与图14B所绘示，叠层215、315是以与半导体材料条的脊状叠层(图13标号250)共形的方式，配置于脊状叠层上。
图15绘示填充高度长宽比的导电材料的步骤，导电材料具有n型或p型掺杂，例如是多晶硅，被配置形成叠层225，用以作为字线的导线。此外，在利用多晶硅的实施例中，硅化层226可形成于叠层225之上。如图所示，利用多晶硅的高度长宽比沉积技术，例如是低压化学气相沉积，以完全地填充脊状叠层间的沟道220，即便在大约10纳米宽，非常狭窄的沟道中也具有高度长宽比。
图16绘示第二刻蚀图案化步骤的结果，用以定义在三维存储器阵列中，作为字线的多条导线260。第二刻蚀图案化步骤利用单一掩模，在导线之间刻蚀出高度长宽比的沟道，以形成阵列的特定尺寸，刻蚀并未穿过脊状叠层。利用高度选择性的刻蚀工艺，刻蚀氧化硅或氮化硅上的多晶硅。因此，利用交替刻蚀工艺，以同样的掩模刻蚀导电层与绝缘层，并停止于绝缘层210之上。
一选择性制造步骤包括在多条导线上形成硬质掩模，导线包括多条字线、接地选择线及串选择线。硬质掩模可利用较厚的氮化硅化层，或其他可阻隔离子注入程序的材料形成。在形成硬质掩模后，可提供离子注入以增加半导体材料条的掺杂浓度，因而减少沿着半导体材料条的电流路径的电阻。通过控制注入能量，离子注入可穿透至半导体材料条的底部，且每一注入在叠层中覆盖半导体材料条。
移除硬质掩模，曝露出沿着导线顶部表面形成的硅化层。在阵列顶部形成一层间介电后，便形成贯孔(via)开于接点插塞，此接点插塞例如是利用钨来填充。覆盖的金属线被图案化作为位线，以连接译码电路。在说明的方法中，三平面的译码网络被建立，利用一字线、一位线及一源极线存取一选定的存储器单元。详见美国专利号No.6,906,940“Plane DecodingMethod and Device for Three Dimensional Memories”。
在本实施例中，编程一选定的反熔丝型存储器单元时，选定的字线的偏压可为-7伏特，未选定的字线偏压可为0伏特，选定的位线可被设定为0伏特，未选定的位线可被设定为0伏特，选定的选择线可被设定为-3.3伏特，未选定的选择线可被设定为0伏特。在本实施例中，读取一选定的存储器单元时，选定的字线偏压可为-1.5伏特，未选定的字线偏压可为0伏特，选定的位线可被设定为0伏特，未选定的位线可被设定为0伏特，选定的选择线可被设定为-3.3伏特，未选定的选择线可被设定为0伏特。
图17绘示依据本发明实施例的集成电路的简化区块图。集成电路875包括在此所述的实施例，位于半导体衬底上的三维可编程电阻性存储器阵列(RRAM)860。列译码器861耦接于多条字线862，且在存储器阵列860中沿着列排列。行译码器863耦接于多条位线864，且在存储器阵列860中沿着行排列，用以读取与编程在存储器阵列860中来自存储器单元的数据。面译码器858耦接于存储器阵列860中，位于源极线859上方的多个平面。地址在总线865上被提供至行译码器863、列译码器861与面译码器858。在区块866中的感应放大器与输入数据结构，在本实施例中通过数据总线867被耦接于行译码器863。来自集成电路875上的输入/输出端，或来自其它集成电路875内部或外部的数据，透过输入数据线871被提供至区块866中的输入数据结构。在绘示的实施例中，其它电路874被包含在集成电路中，例如是通用处理机(general purpose processor)、特殊用途应用电路(special purpose application circuitry)、或是提供芯片上的系统由阵列所支持的功能性的模块组合。数据透过来自区块866中的感应放大器的输出数据线872被提供至集成电路875上的输入/输出端，或被提供至其他集成电路875内部或外部的数据目的地。
在本实施例中，是使用偏压安排状态机(bias arrangement state machine)869控制偏压安排供电电压，作为一控制器，偏压安排供电电压是经由电压供应器产生或提供，或由区块868提供，例如是读取与编程电压。如同本领域中所知，控制器可使用特殊用途逻辑电路(special-purpose logiccircuitry)来施行。在另一实施例中，控制器包括通用处理机，此通用处理机可施行于相同的集成电路，用来执行计算机程序以控制装置的操作。在又一实施例中，混合特殊用途逻辑电路与通用处理机可用于控制器的施行。
图18绘示依据本发明实施例的集成电路的简化区块图。集成电路975包括一在此所述的实施例，位于半导体衬底上，在记忆串中包括二极管的三维与非门闪存阵列960。列译码器961耦接于多条字线962，且在存储器阵列960中沿着列排列。行译码器963耦接于多条位线964，且在存储器阵列960中沿着行排列，用以读取与编程在存储器阵列960中来自存储器单元的数据。面译码器958耦接于存储器阵列960中，位于源极线959上方的多个平面。地址在总线965上被提供至行译码器963、列译码器961与面译码器958，行译码器963包括页缓冲器。区块966中的感应放大器与输入数据结构，在本实施例中通过数据总线967被耦接于行译码器963。来自集成电路975上的输入/输出端，或来自其它集成电路975内部或外部的数据，透过输入数据线971被提供至区块966中的输入数据结构。在绘示的实施例中，其它电路974被包含在集成电路中，例如是通用处理机、特殊用途应用电路、或是提供芯片上的系统由与非门闪存单元阵列所支持的功能性的模块组合。数据透过来自区块966中的感应放大器的输出数据线972被提供至集成电路975上的输入/输出端，或被提供至其他集成电路975内部或外部的数据目的地。
在本实施例中，是使用偏压安排状态机969控制偏压安排供电电压，作为一控制器，偏压安排供电电压是经由电压供应器产生或提供，或由区块968提供，例如是读取、擦除、编程、擦除确认与编程确认电压。如同本领域中所知，控制器可使用特殊用途逻辑电路来施行。在另一实施例中，控制器包括通用处理机，此通用处理机可施行于相同的集成电路，用来执行计算机程序以控制装置的操作。在又一实施例中，混合特殊用途逻辑电路与通用处理机可用于控制器的施行。
图19绘示一8层垂直栅极、薄膜晶体管、BE-SONOS电荷捕捉与非门装置的穿透式电子显微镜(transmission electron microscope，TEM)的部分剖面图，此装置已被组装与测试，如图8与图23所示排列，用以解码。此装置是以75纳米的半间距所制成。通道为大约18纳米厚的n型多晶硅。无额外的接点注入，形成一无接点结构。在Z轴方向上，用以绝缘各通道的条间绝缘材料为大约40纳米厚的二氧化硅。栅极为p+多晶硅线。串选择线SSL装置，相较于存储器单元具有较长的通道长度。测试装置实施三十二字线，无接口与非门串。在图19中，底部半导体材料条的宽度大于顶部半导体材料条的宽度，是由于以刻蚀沟道形成此结构，造成一倾斜侧壁，倾斜侧壁具有随着沟道逐渐变深而逐渐变宽的半导体材料条，及介于半导体材料条之间的绝缘材料，绝缘材料被刻蚀多于多晶硅。
图20绘示在半导体本体中，包括在与非门串的共同源极线端上的二极管(例如是二极管1492)的一实施例的透视图。此结构包括具有半导体材料条1412、1413、1414的多个脊状叠层，半导体材料条1412、1413、1414在衬底1410上的脊状叠层的各平面中。多条作为字线的导线1425-1、1425-2至1425-n(为了简化，在图式中仅绘示三条导线)垂直延伸通过叠层，且如上所述与叠层共形。导线1427作为串选择线(SSL)，且导线1427与多条作为字线的导线平行排列。这些导线是由导电材料1491所形成，例如是具有n型或p型掺杂的多晶硅，被使用在作为字线的导线上。硅化层1426可覆盖作为字线与串选择线的导线的顶部。
在区域1415中，透过共同源极线的内部连接，将半导体材料条1412、1413、1414连接至其他在相同平面中的半导体材料条，以及连接至一面译码器(未绘示)。二极管(例如是1492)配置于共同源极线(CSL1、CSL2、CSL3)与存储器单元之间，存储器单元耦接字线1425-1到1425-n。在区域1415中，每一平面中的半导体材料条的n型源极线末端，通过p+型导线或注入耦接在一起，在每一记忆串的源极线末端上形成PN二极管，记忆串位于共同源极线与字线之间。半导体材料条是以一步进接触面积延伸于内部连接的共同源极线中。
在半导体材料条的位线末端，插塞1450、1451将半导体材料条1412、1413、1414耦接于位线BLn、BLn+1。
插塞1450、1450可包括掺杂多晶硅、钨或其他垂直内部连接技术。上覆位线BLn、BLn+1被连接于插塞1450、1450与行译码电路(未绘示)之间。每一叠层的源极线(source lines，SLs)被分别解码。SSL串选择线、字线(word lines，WLs)及位线(Bit lines，BLs)彼此垂直以形成多层叠层。在图20所绘示的结构中，不需要于阵列内形成串选择栅极与共同源极选择栅极的接点。
图20中的结构的各种实施态样使用源极侧(源极线)反向感应。在各实施例中，二极管于禁止读取与编程操作的期间，抑制杂散电流。
图21绘示存储器单元的两平面的示意图，存储器单元具有八个电荷捕捉单元排列于一与非门结构中，以代表可包括多个平面与多条字线的区块。存储器单元的两平面是以作为字线的导线1159、1160、1161、1162与半导体材料条的第一叠层及半导体材料条的第二叠层的交点所定义。
在本实施例中，存储器单元的第一平面为一顶部平面，且包括位于半导体材料条的与非门串中的存储器单元1169、1170、1171、1172，及位于另一半导体材料条的与非门串中的存储器单元1173、1174、1175、1176。在本实施例中，存储器单元的第二平面对应于一底部平面，且包括存储器单元(例如是1182、1184)以类似于第一平面的方式排列于与非门串中。
如图所示，作为字线WLn的导线1161包括对应于如图5所绘示的叠层间的沟道120内的材料的垂直延伸，用以在沟道内的接口区域耦接导线1161至存储器单元(第一平面中的存储器单元1171、1175)，沟道介于所有平面中的半导体材料条之间。
串选择晶体管1196、1197在此排列中连接于各别的与非门串与对应的位线BL1、BL2之间。同样地，在底部平面上，类似的串选择晶体管在此排列中连接于各别的与非门串与对应的位线BL1、BL2之间，使得行译码被提供至位线。如图21所示，串选择线1106连接于串选择晶体管1196、1197，且平行于字线排列。
在本实施例中，二极管1110、1111、1112、1113连接于与非门串与对应的源极线之间。二极管1110、1111、1112、1113，耦接一特定叠层中的与非门串至共同源极参考线。此二极管位置可禁止编程。
共同源极参考线透过面译码器解码。在某些实施例中，串选择晶体管可使用与存储器单元的栅极氧化物相同的介电叠层。在其他实施例中，传统的栅极氧化物也可用来替代。此外，通道长度与宽度可依设计者调整至合适的尺寸，用以提供晶体管转换开关函数。在此记述编程操作，目标存储器单元为图21中的单元A，编程干扰状态需考虑单元B、单元C、单元D与单元E，单元B代表相较于目标单元位于同样的平面/源极线与同样的列/字线但不同行/字线的存储器单元，单元C代表相较于目标单元位于同样的列/字线与同样的行/位线但不同的面/源极线的存储器单元，单元D代表相较于目标单元位于同样的列/字线但不同的行/位线与面/源极线的存储器单元，单元E代表相较于目标单元位于同样的面/源极线与相同的行/位线但不同的列/字线的存储器单元。
依据此排列方式，串选择线以区块为基数在一区块上进行译码。字线以列为基数在一列上解码。共同源极线以平面为基数在一平面上解码。位线以行为基数在一行上解码。
图22绘示在如同图21的一阵列中进行编程操作的时序图。
T3：开始编程单元A。反向通道已在T1时段形成。
图22是在如同图21的一阵列中进行编程操作的一实施例的时序图。编程区间被分为标示为T1、T2及T3的三个主要时段。
在时段T1中，通过施加于串选择线SSL及施加于未选择位线BLs上的施加电位Vcc，使未选择位线BLs自升压(存储器单元B与D)。通道电压Vpass也随存储器单元B与D被提升。
在时段T2中，未选择源极线SLs被提升至高电压HV。通道电压Vpass随存储器单元被直接提升，存储器单元耦接至未选择源极线SLs，例如是存储器单元C。当源极线SL为0伏特，位线BLs为3.3伏特时，由于设置于源极线SLs的二极管，已升压的通道电压Vpass并不会通过源极线SLs漏出，二极管具有一低泄漏的反向偏压。
在时段T3中，存储器单元A被编程。在时段T1时，反向通道已形成。当存储器单元A被编程，存储器单元B、C、D各别的升压通道电压Vpass，可防止存储器单元B、C、D被编程。
图23绘示适合于图20的结构的读取偏压状态。在图23中，依据衬底410上的结构的偏压状态，通过提供通过电压至未选择字线及提供读取参考电压Vref至一选择字线，存储器单元的一平面被施加偏压，用以进行读取。选择共同源极线耦接至大约为2伏特的电压，未选择共同源极线耦接至大约为0伏特的电压，而串选择线SSL耦接至大约为3.3伏特的电压。选择位线BLn耦接至大约为0伏特的电压，未选择位线BLn+1耦接至大约为2伏特的预充电压。在未选择位线中的2伏特预充电压，可防止电流自选择源极线流至未选择位线时产生杂散读取电流。
在本实施例中，可利用共同源极线建立页解码。因此，在一特定读取偏压状态下，具有相同位数(在此处为位线)的一页可用以读取三维阵列中的每一选择共同源极线或平面。选择共同源极线被设定为大约2伏特的参考电压，而其他共同源极线被设定为0伏特。位于位线路径中的二极管，用以防止未选择平面产生杂散电流。
在页读取操作中，每一字线读取区块中的每一平面一次。同样地，在以一页为基数进行编程操作时，编程抑制状态必须足以持续到每一平面的该页完成编程操作。因此，在一具有存储器单元的八个平面的区块中，编程抑制状态在未选择存储器单元中必须持续八个编程的循环。
要注意的是，位线串中的二极管需要源极在线的偏压稍微增加，用以补偿二极管的接点压降，此压降在一实施例中大约为0.7伏特。
在图22、图23的读取操作中，每一源极线SL提供某亦正向电压，用以进行源极侧读取(或反向读取)。因此源极线SLs是与具有接地电压的接地线GL有所区别。
图24绘示一区块擦除操作的偏压状态。在绘示的排列中，字线耦接于负电压，例如是大约-5伏特的电压，共同源极线与位线耦接于大约为+8伏特的正电压，串选择线SSL耦接至一合适的高通过电压，例如是大约+8伏特的电压。此耦接方式可抑制源极偏压的穿隧标准。其他区块的串选择线SSL关闭。位线BL的高电压通过位线驱动设计来满足。在另一实施例中，当共同源极线耦接至例如是13伏特的高电压时，字线与串选择线可接地。
在自我升压过程中，PN二极管必须维持一升压通道电位在大约8伏特数十微秒。在8伏特的状态下，估计反向偏压的杂散电流应小于100微微安培(pA)，用以维持升压电位。因此，阈值电压应高于8伏特。低启动电压(例如是小于0.7伏特的电压)可帮助降低感应的困难度。
图25绘示一种在串选择线中具有肖特基(Schottky)二极管的三维与非门闪存结构的透视图，此串选择线位于源极线结构与记忆串之间。在本实施例中，半导体2592为肖特基金属半导体二极管，而非半导体p-n结。位于源极线末端的金属硅化物形成肖特基二极管。金属硅化物具有远低于硅的电阻，因而减少了源极线的电阻。范例性的硅化材料为铂(Pt)、镍(Ni)、钛(Ti)与钴(Co)。经过仔细的工艺工作，肖特基装置势垒的能带图具有足够的势垒高度，用以在金属/硅结中维持高的开/关比。肖特基势垒具有一阈值电压，例如在反向偏压下超过8伏特。
图26绘示一种在串选择线中具有二极管的三维与非门闪存结构的垂直通道观点的透视图，此串选择线位于源极线结构与记忆串之间。
垂直通道三维阵列类似于将图21的水平通道三维阵列旋转90度。在垂直通道三维阵列中，与非门串的半导体材料条垂直延伸至衬底1410外。每一源极线CSL1、CSL2、CSL3彼此电性分离。
图27A、图27B为部分三维与非门闪存阵列的TEM图片。
如图所示为75纳米半间距(half-pitch)4F2虚接地(virtual ground，VG)阵列装置的TEM图片。通道宽与长分别为30与40纳米，而通道高为30纳米。每一装置为双栅极(垂直栅极)水平通道装置，通道为n型轻度掺杂(埋没通道)，用以增加读取电流。位线BL的轮廓被优化以形成一平坦的ONO布局。通过优化的工艺可得到一小的侧壁凹部。非常平坦的ONO沉积于位线BL的侧壁。
图27A为阵列在X方向的剖面图。电荷捕捉BE-SONOS装置在每一通道的两侧生成。每一装置为一双栅极装置。通道电流水平流动，而栅极为一般垂直的。侧壁ONO的凹部减至最小。
图27B为阵列在Y方向的剖面图。由于密节距与窄位线宽，聚焦离子束(focused ion beam，FIB)TEM图片显示包括位于位线(水平半导体条)与空间的多栅极双影像。在显示的装置中，通道长度Lg大约为40纳米。
图28绘示实验量侧PN二极管的电流-电压(IV)特性图。
通过直接量侧连接于垂直栅极(VG)三维与非门阵列的PN二极管，得到多晶硅PN二极管的正向与反向IV特性。多晶硅的高度/宽度尺寸为30/30纳米。在8伏特的反向偏压下，反向杂散电流远小于10微微安培(pA)，可协助消除杂散读取电流路径。8伏特的反向偏压足以提供自我升压需求与编程阻碍。反向阈值电压的大小大于8伏特的反向偏压，足以让通道电压自我升压，当编程一选择存储器单元时，避免邻近未选择存储器单元被编程。漏极偏压Vd与7.5伏特的通道电压Vpass(在图中绘示为控制字线电压Vcwl)被提供至所有的位线WLs与串选择线SSL。PN二极管(30纳米宽与30纳米高)显示成功的多于5个数量级的开/关比。二极管的正向开启电压大小约为0.8伏特。二极管正向电流达到饱和，其被与非门记忆串的串联电阻所夹钳。
图29绘示实验量测连接于三维非门极存储器的多晶硅二极管的编程抑制特性图。
如图，绘示存储器单元A、B、C、D在本实施例中的编程抑制特性。此实验结果是基于图22所述的三时段(T1、T2、T3)编程。在本实施例中，Vcc＝3.5伏特、HV＝8伏特、Vpass＝9伏特。增量步进脉冲编程ISPP(具有步进偏压)方法被用于存储器单元A。图显示出大于4伏特的无干扰窗口。此为具有二极管绝缘性质的产品。
图30绘示实验量测连接于三维非门极存储器的PN二极管编程/擦除存储器单元的阈值电压分布图，此分布为一棋盘(checkerboard，CKB)分布。
一单阶存储器(single level cell，SLC)的棋盘分布用于译码三维存储器阵列的PN二极管。最接近的邻近存储器单元(在三维感测中)被编程为最糟情形的干扰的相反状态。一般的页编程与编程抑制(存储器单元B的状态)方法被用于每一层，接着其他未选择源极线(存储器单元C与D)被抑制。页编程随后执行于其他层。未选择存储器单元承受许多在三维阵列中列应力与栏应力的来源。
图31绘示在串选择线中具有二极管的三维与非门闪存结构的布线图，此串选择线位于源极线结构与记忆串之间。
在图31的布线中，半导体材料条的叠层绘示为具有点-短虚线为界线的垂直材料条。半导体材料条的叠层自位于顶部的位线接点结构，延伸至位于底部的源极线接点结构。
水平字线与水平串选择线SSL上覆于半导体材料条的叠层，字线与串选择线SSL皆以具有点-长虚线为界线的水平条所绘示。串选择线SSL控制选择晶体管装置，选择晶体管装置在任一半导体材料条的叠层与叠层所对应的位线接点结构之间，提供选择性的电性连接。所绘示的字线以1到N编号，且电性控制于字线译码器。在一实施例中，每一区块具有64条字线，在其他实施例中，每一区块具有不同数量的字线。
源极线SL(ML1)垂直上覆于字线与串选择线SSL。一步进接点结构位于图式底部。此结构电性连接不同的源极线SL(ML1)至与非门存储器单元串的叠层的不同的平面位置。虽然为了便于观察此结构，源极线SL(ML1)被绘示为在步进接点结构中，终止于对应的源极线SL(ML2)，但源极线SL(ML1)实质上可更长。
源极线SL(ML2)水平上覆于源极线SL(ML1)。源极线SL(ML2)自译码器传输讯号，源极线SL(ML1)耦接此些译码器讯号至与非门存储器单元串的叠层的特定平面位置。虽然为了便于观察此结构，源极线SL(ML2)被绘示为在步进接点结构中，终止于对应的源极线SL(ML1)，但源极线SL(ML2)实质上可更长。
如图31所示，具有四条源极线SL(ML1)与四条源极线SL(ML2)。此些源极线足以电性连接至四个平面位置。四个平面位置是通过位于每一与非门存储器单元串中的四个与非门存储器单元串所提供。跨过所有叠层的位于相同叠层位置的与非门存储器单元串是位于相同的面位置。在其他实施例中，可具有不同数量的平面位置，此些平面位置在每一与非门存储器单元串的叠层中，具有对应数量的与非门存储器单元串，且具有对应数量的源极线SL(ML1)与源极线SL(ML2)。
位线BL(ML3)上覆于源极线SL(ML2)，位线BL(ML3)在图式的顶部连接接点结构。密节距位线电性连接于不同的半导体材料条的叠层。如图所示，具有八条位线BL(ML3)。此些位线足以电性连接至八个与非门存储器单元串的叠层。在其他实施例中，可能具有不同数量的叠层。
图31的布线可相对于顶部接点与/或底部接点镜射。在此布线中，一范例性实施例在X与Y方向上的半间距为42纳米。在Y方向上，自图式顶部至底部的尺寸如下所述。半数的位线接点结构大约为0.2微米(μm)。串选择线通道长度为0.25微米。在64条字线的实施例中，字线为2.668微米。最底部的字线至底部源极线接点结构的距离为0.3微米。半数的源极线接点结构为0.2微米。
图32绘示在串选择线中具有二极管的三维与非门闪存结构的另一布线图，此串选择线位于源极线结构与记忆串之间。
图32的布线类似于图31。与图31不同之处，在于图32的位线BL与源极线SL位于相同的金属层ML1上，使得位线BL与源极线SL较低层延伸于图中相同的垂直方向。上层的源极线SL是位在高于金属层ML2的位线BL与下层的源极线SL两者。位于金属层ML2上的源极线SL皆连接于源极线接点结构的一端，在本实施例中位于金属层ML2上的源极线SL皆连接于源极线接点结构的上。所绘示的约束于金属层ML2与ML1之间的源极线SL，是发生在画出每256条位线BL的水平方向上。被约束的源极线SL占据大约16位线BL。
图33绘示在串选择线中具有二极管的三维与非门闪存结构的又一布线图，此串选择线位于源极线结构与记忆串之间。
图33的布线类似于图32。不同于图32中，位于金属层ML2上的源极线SL皆连接于源极线接点结构的一端，在图33中，位于金属层ML2上的源极线SL被分开连接于源极线接点结构的两端。如图所示，源极线由两个邻近的区块共享。位于所绘示的区块上方或下方的其他区块，其源极线SL则与所绘示的源极线SL各自独立。
图34绘示在串选择线中具有二极管的三维与非门闪存结构的透视图，此串选择线位于源极线结构与记忆串之间。
图35绘示在串选择线中具有二极管的三维与非门闪存结构的另一透视图，此串选择线位于源极线结构与记忆串之间。
在图34与图35中，接地选择线自字线WL与源极线接点结构之间移除，接地选择线控制装置自字线WL与源极线接点结构之间移除。
综上所述，虽然本发明已以范例性实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (25)

1.一种存储器装置，包括：
一集成电路衬底；
一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括：
非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端与该第二端其中之一耦接于位线，该第一端与该第二端其中之另一耦接于源极线；
一选择线，仅位于该多个与非门串的叠层的该第一端，而不位于该多个与非门串的叠层的该第二端，该选择线选择性地将该多个与非门串电性连接于多条位线与多条源极线其中之一，该选择线垂直地排列于该多个与非门串的叠层之上，且具有与该多个与非门串的叠层共形的表面；及
多个二极管，该多个二极管将该多个与非门串耦接至其他在相同平面中的多条位线与多条源极线，使得该选择线位于该多个与非门串的叠层的该第一端，该多个二极管位于该多个与非门串的叠层的该第二端；其中，相同平面是与非门串、位线与源极线三者均在的同一平面。
2.根据权利要求1所述的存储器装置，更包括：
多条字线，垂直地排列于该多个与非门串的叠层之上，且具有与该多个与非门串的叠层共形的表面，该多条字线将多个非易失性存储器单元建立于该多个与非门串的叠层的表面与该多条字线的表面的交点上，
其中该选择线是位于该多条位线及该多条源极线其中之一，与该多条字线之间。
3.根据权利要求1所述的存储器装置，其中该多条源极线电性连接于该多个与非门串的叠层的不同水平面位置。
4.根据权利要求1所述的存储器装置，其中该多条位线电性连接于该多个与非门串的不同叠层。
5.根据权利要求1所述的存储器装置，其中该多个二极管为半导体p-n结。
6.根据权利要求1所述的存储器装置，其中该多个二极管为肖特基金属半导体结。
7.根据权利要求2所述的存储器装置，其中该多个非易失性存储器单元具有接口区域，位于该多个与非门串的叠层与多条字线之间，该接口区域包括一通道层、一电荷捕捉层及一阻隔层。
8.根据权利要求1所述的存储器装置，其中该多条源极线的一第一材料形成该多个二极管的第一节点，该多个与非门串的叠层的一第二材料形成该多个二极管的第二节点。
9.一种存储器装置，包括：
一集成电路衬底；
一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括：
非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端与该第二端其中之一耦接于位线，该第一端与该第二端其中之另一耦接于源极线；
多个选择装置，仅位于该多个与非门串的叠层的该第一端，而不位于该多个与非门串的叠层的该第二端，该多个选择装置选择性地将该多个与非门串电性连接于多条位线与多条源极线其中之一；及
多个二极管，该多个二极管将该多个与非门串耦接至其他在相同平面中的多条位线与多条源极线，使得该选择装置位于该多个与非门串的叠层的该第一端，该多个二极管位于该多个与非门串的叠层的该第二端；其中，相同平面是与非门串、位线与源极线三者均在的同一平面。
10.根据权利要求9所述的存储器装置，更包括：
多条字线，垂直地排列于该多个与非门串的叠层之上，且具有与该多个与非门串的叠层共形的表面，该多条字线将多个非易失性存储器单元建立于该多个与非门串的叠层的表面与该多条字线的表面的交点上，
其中该多个选择装置是位于该多条位线及该多条源极线其中之一，与通过该多条字线所建立的多个非易失性存储器单元之间。
11.根据权利要求9所述的存储器装置，其中该多条源极线电性连接于该多个与非门串的叠层的不同水平面位置。
12.根据权利要求9所述的存储器装置，其中该多条位线电性连接于该多个与非门串的不同叠层。
13.根据权利要求9所述的存储器装置，其中该多个二极管为半导体p-n结。
14.根据权利要求9所述的存储器装置，其中该多个二极管为肖特基金属半导体结。
15.根据权利要求10所述的存储器装置，其中该多个非易失性存储器单元具有接口区域，位于该多个与非门串的叠层与多条字线之间，该接口区域包括一通道层、一电荷捕捉层及一阻隔层。
16.根据权利要求9所述的存储器装置，其中该多条源极线的一第一材料形成该多个二极管的第一节点，该多个与非门串的叠层的一第二材料形成该多个二极管的第二节点。
17.一种存储器装置，包括：
一集成电路衬底；
一非易失性存储器单元的三维阵列，位于该集成电路衬底上，该三维阵列包括：
非易失性存储器单元的多个与非门串的叠层，该多个与非门串的叠层具有两端，包括一第一端与一第二端，该第一端耦接于位线，该第二端耦接于源极线；
多个选择装置，位于邻近多条位线的该多个与非门串的叠层的第一端，该多个选择装置选择性地将该多个与非门串电性连接于多条位线；及
多个二极管，该多个二极管将该多个与非门串耦接至多条源极线，其中仅该多个二极管提供该多条源极线与该多个与非门串的叠层的该第二端之间的电流控制。
18.根据权利要求17所述的存储器装置，更包括：
多条字线，垂直地排列于该多个与非门串的叠层之上，且具有与该多个与非门串的叠层共形的表面，该多条字线将多个非易失性存储器单元建立于该多个与非门串的叠层的表面与该多条字线的表面的交点上；及
其中该多个选择装置是位于该多条位线及通过该多条字线所建立的多个非易失性存储器单元之间。
19.根据权利要求17所述的存储器装置，其中该多条源极线电性连接于该多个与非门串的叠层的不同水平面位置。
20.根据权利要求17所述的存储器装置，其中该多条位线电性连接于该多个与非门串的不同叠层。
21.根据权利要求17所述的存储器装置，其中该多个二极管为半导体p-n结。
22.根据权利要求17所述的存储器装置，其中该多个二极管为肖特基金属半导体结。
23.根据权利要求18所述的存储器装置，其中该多个非易失性存储器单元具有接口区域，位于该多个与非门串的叠层与多条字线之间，该接口区域包括一通道层、一电荷捕捉层及一阻隔层。
24.根据权利要求17所述的存储器装置，其中该多条源极线的一第一材料形成该多个二极管的第一节点，该多个与非门串的叠层的一第二材料形成该多个二极管的第二节点。
25.一种操作一三维与非门非易失性存储器的方法，包括：
提供一编程偏压排列序列至该三维与非门非易失性存储器中的与非门串，使得多个二极管耦接于多个非易失性存储器的与非门串与源极线之间，其中该多个二极管不依赖多个与非门串与多条源极线之间的选择装置，而保留了该多个与非门串的一升压通道，该选择装置选择性地将该多个与非门串电性连接于多条位线。
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