TWI584442B - 半導體元件 - Google Patents

Description

半導體元件

本發明是有關於一種半導體元件。

隨著半導體元件的積體化，為了達到高密度以及高效能的目標，半導體元件的製造方式也演變成以垂直方向向上堆疊，以更有效利用晶圓面積。

一般而言，在形成高寬比較高的半導體結構時，例如是高寬比較高的溝渠，所要面臨的挑戰為溝渠兩旁的結構容易會有彎曲或倒塌的現象發生。此現象除了造成後續製程接續上的困難，也會造成半導體元件在電性測試時有不良的影響。因此，如何避免高寬比較高的半導體結構發生彎曲或倒塌的現象，為當前所需研究的課題。

本發明提供一種半導體元件，可提升堆疊結構的抗倒塌性，並降低Z軸干擾發生的機率。

本發明提供一種半導體元件，其包括基底、多數個堆疊 結構以及多數個支撐層。上述堆疊結構位於基底上。相鄰兩個堆疊結構之間具有溝渠。每一堆疊結構包括多數個導體層以及多數個介電層。上述介電層與導體層相互交替。上述支撐層分別位於堆疊結構之中。

在本發明的一實施例中，上述支撐層的楊氏模數大於導體層，上述支撐層的能隙大於導體層。

在本發明的一實施例中，上述支撐層的材料包括碳化矽、氮化矽或其組合。

在本發明的一實施例中，上述支撐層分別位於導體層其中之一的上表面或下表面。

在本發明的一實施例中，上述溝渠的高寬比介於10至180之間。

在本發明的一實施例中，更包括多數個導電柱與電荷儲存層，其中上述導電柱位於上述溝渠中，上述電荷儲存層位於上述堆疊結構與導電柱之間。

本發明提供一種半導體元件，其包括基底、多數個堆疊結構以及多數個支撐層。上述堆疊結構位於基底上。相鄰兩個堆疊結構之間具有溝渠。每一堆疊結構包括多數個複合層。上述支撐層分別位於複合層的上方或下方。

在本發明的一實施例中，上述每一複合層包括導體層與介電層，上述支撐層的楊氏模數大於導體層，上述支撐層的能隙大於導體層。

在本發明的一實施例中，上述支撐層的材料包括碳化矽、氮化矽或其組合。

在本發明的一實施例中，上述溝渠的高寬比介於10至180之間。

本發明提供一種半導體元件，其包括基底、多數個第一堆疊結構、多數個第二堆疊結構以及多數個支撐層。上述第一堆疊結構位於基底上。相鄰兩個第一堆疊結構之間具有溝渠。上述第二堆疊結構分別位於第一堆疊結構上。上述支撐層分別位於第一堆疊結構與第二堆疊結構之間。

在本發明的一實施例中，上述支撐層的楊氏模數大於第一堆疊結構中的第一導體層，且大於第二堆疊結構中的第二導體層。

在本發明的一實施例中，上述支撐層的材料包括碳化矽、氮化矽或其組合。

在本發明的一實施例中，上述溝渠的高寬比介於10至180之間。

基於上述，本發明提供的半導體元件藉由在堆疊結構中形成支撐層，以克服堆疊結構發生彎曲或倒塌的現象。特別是對於堆疊結構之間具有高寬比高的溝渠的半導體元件，藉由在堆疊結構中設置楊氏模數大於導體層的支撐層，可提升半導體元件整體的楊氏模數，避免彎曲或倒塌的發生。另一方面，當支撐層的能隙大於導體層時，可降低鄰近導體層彼此之間Z軸干擾發生的 機率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧基底

12、15、16、22、26、30‧‧‧介電層

14、17、24、31‧‧‧導體層

18、19、28、29‧‧‧複合層

32、32a、32b、42a、42b‧‧‧支撐層

34、44‧‧‧第一硬罩幕層

36、46‧‧‧第二硬罩幕層

38、48‧‧‧硬罩幕層

52‧‧‧非晶碳層

54‧‧‧介電抗反射層

56‧‧‧底部抗反射層

58‧‧‧圖案化的光阻層

60‧‧‧堆疊結構

72‧‧‧電荷儲存層

74‧‧‧導電柱

80a‧‧‧第一堆疊結構

80b‧‧‧第二堆疊結構

100、200‧‧‧半導體元件

P‧‧‧間距

T‧‧‧溝渠

圖1為依照本發明的一實施例所繪示的半導體元件的剖面示意圖。

圖2A至圖2H為依照本發明的一實施例所繪示的半導體元件之製造方法的剖面示意圖。

圖1為依照本發明的一實施例所繪示的半導體元件的剖面示意圖。

請參照圖1，半導體元件100包括基底10、多數個堆疊結構60以及多數個支撐層32。基底10可包括半導體材料、絕緣體材料、導體材料或上述材料的任意組合。基底10的材質例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種物質所構成的材質或任何適合用於本發明製程的物理結構。基底10包括單層結構或多層結構。此外，也可使用絕緣層上矽(silicon on insulator,SOI)基底。基底10例如是矽或矽化鍺。

多數個堆疊結構60位於基底10上。相鄰兩個堆疊結構60之間具有溝渠T。溝渠T可以是任意長度、寬度、形狀的溝渠。溝渠T可為寬溝渠或窄溝渠。在一實施例中，溝渠T的寬度例如是介於5奈米至30奈米之間；深度例如是介於500奈米至5000奈米之間。換言之，溝渠T具有較大的高寬比。在一實施例中，溝渠T的高寬比例如是介於10至180之間。溝渠T的剖面可為任意形狀，例如是V型、U型、菱形或其組合，但本發明不以此為限。在一實施例中，相鄰兩個堆疊結構60之間的間距P例如是介於10奈米至86奈米之間。

請繼續參照圖1，每一堆疊結構60包括部分圖案化的介電層12、多數個導體層14以及多數個介電層16。圖案化的介電層12包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。在一實施例中，圖案化的介電層12例如是底氧化層(bottom oxide layer,BOX)。介電層12的厚度例如是介於10奈米至900奈米之間。

多數個導體層14以及多數個介電層16位於圖案化的介電層12上。多數個導體層14與多數個介電層16相互交替。在一實施例中，導體層14位於圖案化的介電層12上，且介電層16位於導體層14上。每一導體層14與每一介電層16相互交替的往基底10上方堆疊，以形成多數個堆疊結構60。介電層16可與介電層12的材料相同或相異。介電層16的材料可以包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。介電層 16的厚度例如是介於100奈米至500奈米之間。導體層14的材料包括未摻雜的半導體或是經摻雜的半導體，例如是多晶矽或是摻雜的多晶矽。導體層14的厚度例如是介於100奈米至500奈米之間。在此實施例中，堆疊結構60是由彼此相互交替的多晶矽層及氧化層組成。

請繼續參照圖1，每一堆疊結構60上可以選擇性地更包括硬罩幕層38。硬罩幕層38可為單層或多層。在一實施例中，硬罩幕層38包括第一硬罩幕層34以及第二硬罩幕層36。第一硬罩幕層34包括氧化層，其材料例如是氧化矽或其他合適的材料。第一硬罩幕層34的厚度例如是介於10奈米至200奈米之間。第二硬罩幕層36包括氮化層，其材料例如是氮化矽或其他合適的材料。第二硬罩幕層36的厚度例如是介於10奈米至200奈米之間。值得一提的是，第二硬罩幕層36也可以是楊氏模數大於導體層14的材料，如氮化矽。因此，當楊氏模數大於導體層14(如多晶矽)的第二硬罩幕層36位於堆疊結構60最上層時，可進一步提升堆疊結構60整體的楊氏模數，增加結構的抗倒塌性。

多數個支撐層32分別設置在堆疊結構60之中的任意位置。在一實施例中，支撐層32設置在每一堆疊結構60最容易發生倒塌的高度，以提升堆疊結構60的結構強度。再者，多數個支撐層32例如是分別位於任一導體層14的上表面或下表面。在另一實施例中，多數個支撐層32分別設置在每一堆疊結構60最容易發生倒塌的範圍內的導體層14的上表面或下表面。多數個支撐 層32的材料可以是楊氏模數(Young’s modulus)大於導體層14的任何材料。支撐層32的材料也可以是能隙(band gap)大於導體層14的任何材料。支撐層32的材料例如是碳化矽、氮化矽或其組合。支撐層32的厚度例如是介於5奈米至100奈米之間。

在另一實施例中，每一堆疊結構60是由多數個複合層18往基底10上方堆疊而成。每一複合層18可以是由單一層導體層14與單一層介電層16組成。每一複合層18也可以是由單一層導體層14與多層介電層16組成。每一複合層18也可以是由多層導體層14與單一層介電層16組成。在一實施例中，每一複合層18例如是由多晶矽層及氧化層所組成的兩層或兩層以上的多層結構。但本發明之複合層18不限於於此。多數個支撐層32例如是分別位於每一堆疊結構60中任一複合層18的上方或下方。更具體地說，多數個支撐層32例如是分別位於任一複合層18中的導體層14的上表面或下表面。

值得注意的是，已知材料結構形變的行為與楊氏模數有關，材料的楊氏模數愈大，其結構愈不易產生形變。由此可知，當楊氏模數大於導體層14的支撐層32位於堆疊結構60中時，可提升堆疊結構60整體的楊氏模數，進而使堆疊結構60不易產生形變。並且，在本發明的一實施例中，每一堆疊結構60可包括兩個或兩個以上的支撐層32，如此一來可更進一步提升堆疊結構60整體的楊氏模數，避免彎曲或倒塌的發生。

另一方面，已知導體層14(如多晶矽層)彼此之間因距 離相近，容易有Z軸干擾(Z-axis interference)的現象發生，即距離相近的導體層14(如多晶矽層)中的電子在元件操作時會互相干擾，導致訊號誤判。在本發明提供的半導體元件100中，當能隙大於導體層14的支撐層32位於堆疊結構60中時，舉例而言，上述支撐層32例如是位於第n層導體層14的上表面上。由於支撐層32的能隙大於導體層14，故第n層導體層14中的電子不易躍遷至第n+1層導體層14。如此一來可降低鄰近導體層14彼此之間Z軸干擾發生的機率。然而，本發明不以此為限，在另一實施例中，上述支撐層32也可以是位於第n層導體層14的下表面上。

請繼續參照圖1，在本發明的又一實施例中，半導體元件100例如是包括基底10、多數個第一堆疊結構80a、多數個第二堆疊結構80b以及多數個支撐層32。多數個第一堆疊結構80a位於基底10上，相鄰兩個第一堆疊結構80a之間具有溝渠T。溝渠T具有較大的高寬比。溝渠T的高寬比例如是介於10至180之間。每一第一堆疊結構80a包括多數個複合層18，複合層18例如是包括導體層14與介電層16。

多數個第二堆疊結構80b分別位於第一堆疊結構80a上。每一第二堆疊結構80b包括多數個複合層19，複合層19例如是包括介電層15與導體層17。每一複合層19的材料、組成、結構或排列方式，可以與複合層18的材料、組成、結構或排列方式相同或不同。多數個支撐層32分別位於第一堆疊結構80a與第二堆疊結構80b之間。或者，支撐層32也可以位於第二堆疊結構80b 上。支撐層32的材料包括碳化矽、氮化矽或其組合。在一實施例中，支撐層32的楊氏模數大於第一堆疊結構80a中的導體層14，且大於第二堆疊結構80b中的導體層17。

在以上的實施例中，堆疊結構中或是複合層中的組成材料層是以有序的方式排列，然而，本發明的堆疊結構與複合層不限於上述，其組成材料層也可以是以無序的方式排列。也就是說，在具有較大的高寬比的溝渠的堆疊結構中，於堆疊結構之中配置支撐層即在本發明涵蓋的範圍中。

圖2A至圖2H為依照本發明的一實施例所繪示的半導體元件之製造方法的剖面示意圖。

請參照圖2A及圖2B，提供基底10。基底10的材料如上所述，於此不再加以贅述。接著，在基底10上形成介電層22。介電層22的材料包括氧化物、氮化物、氮氧化物或是介電常數小於4的低介電常數材料。介電層22的材料例如是氧化矽。介電層22的厚度例如是介於10奈米至900奈米之間。介電層22的形成方法例如是熱氧化法或化學氣相沈積法。

然後，在介電層22上形成多數個複合層28。形成複合層28的方法包括先在介電層22上形成導體層24，再於導體層24上形成介電層26，但本發明不以此為限。在另一實施例中，形成複合層28的方法包括在介電層22上依序形成多數個導體層24以及多數個介電層26。

導體層24的材料包括多晶矽或是摻雜的多晶矽。導體層 24的厚度例如是介於100奈米至500奈米之間。導體層24的形成方法包括化學氣相沈積法。介電層26包括氧化層或是介電常數小於4的低介電常數材料。介電層26的厚度例如是介於100奈米至500奈米之間。介電層26的形成方法例如是熱氧化法或化學氣相沈積法。

請參照圖2B，在最上層的複合層28上形成支撐層42a。在一實施例中，最上層的複合層28的最頂層是導體層24。值得注意的是，圖2B中的最上層的導體層24例如是第7層導體層24，但本發明最上層的導體層24可以是第n層的導體層24，其中n為大於或等於1的整數。然而，本發明不以此為限。在另一實施例中，最上層的複合層28的最頂層是也可是介電層26。同樣地，本發明也可在第n層的介電層26上形成支撐層42a。

請參照圖2C，在支撐層42a上依序形成多數個複合層29。每一複合層29的多個材料層的組成、結構或排列方式，可以與複合層28的材料層的組成、結構或排列方式相同或相異。在一實施例中，當支撐層42a的下層為導體層24時，形成複合層29的方法包括先在支撐層42a上形成介電層30，再於介電層30上形成導體層31，但本發明不以此為限。在另一實施例中，當支撐層42a的下層為介電層26時，形成複合層29的方法包括在支撐層42a上依序形成導體層31與介電層30。之後，在複合層29上形成支撐層42b。支撐層42a與42b的材料例如是碳化矽、氮化矽或其組合。支撐層42a與42b的厚度例如是介於5奈米至100奈米 之間。形成支撐層42a與42b的方法包括化學氣相沈積法或有機金屬化學氣相沈積法(MOCVD)。

值得一提的是，圖2C中支撐層42a與支撐層42b之間例如是具有相互交替的6層介電層30以及5層導體層31，但此僅為舉例說明。在本發明的一實施例中，支撐層42a與支撐層42b之間例如是具有相互交替的m層介電層30以及m-1層導體層31。或者，支撐層42a與支撐層42b之間例如是具有相互交替的m層介電層30以及m+1層導體層31。並且，在另一實施例中，更包括在支撐層42b上再形成其他的複合層29，或是再形成其他支撐層。圖2C中形成支撐層42a、42b僅為示範性說明，本發明支撐層的數量不以此為限。

請參照圖2D，在支撐層42b上形成硬罩幕層48。硬罩幕層48可為單層或多層。在一實施例中，硬罩幕層48包括第一硬罩幕層44以及第二硬罩幕層46。第一硬罩幕層44包括氧化層，其材料例如是氧化矽或其他合適的材料。第一硬罩幕層44的厚度例如是介於10奈米至200奈米之間。形成第一硬罩幕層44的方法包括熱氧化法或化學氣相沈積法。第二硬罩幕層46包括氮化層，其材料例如是氮化矽或其他合適的材料。第二硬罩幕層46的厚度例如是介於10奈米至200奈米之間。形成第二硬罩幕層46的方法包括化學氣相沈積法。

請參照圖2E，在硬罩幕層48上依序形成非晶碳層(amorphous carbon layer,ACL)52、介電抗反射層(dielectric anti-reflective coating film,DARC)54、底部抗反射層(bottom anti-reflective coating film,BARC)56以及圖案化的光阻層58。

請同時參照圖2E及圖2F，以圖案化的光阻層58為罩幕，進行蝕刻製程，以在基底10上形成多數個堆疊結構60並在堆疊結構60之間形成多數個溝渠T。對半導體元件200進行蝕刻製程的方法包括以圖案化的光阻層58為罩幕，對底部抗反射層56、介電抗反射層54、非晶碳層52以及硬罩幕層48進行蝕刻製程，以將圖案化的光阻層58的圖案轉移至硬罩幕層48。蝕刻製程包括非等向性蝕刻，例如是乾式蝕刻法。乾式蝕刻法可以是濺鍍蝕刻、反應性離子蝕刻等。接著，移除經蝕刻的非晶碳層52、介電抗反射層54、底部抗反射層56以及圖案化的光阻層58。然後，以圖案化的硬罩幕層48為罩幕，對支撐層42b、多數個介電層26、多數個導體層24、支撐層42a以及介電層22進行蝕刻製程，以形成多數個堆疊結構60以及多數個溝渠T。

請參照圖2F，每一堆疊結構60包括部分圖案化的介電層12、多數個導體層14、多數個介電層16、支撐層32a、32b以及硬罩幕層38。在一實施例中，每一堆疊結構60可包括一層的支撐層32a或支撐層32a、32b，或兩層以上的支撐層。並且，支撐層32a、32b的位置不限於圖2F所示。換言之，支撐層32a、32b可位於任一導體層14與任一介電層16之間。支撐層32b可位於任一介電層15與任一導體層17之間。相鄰兩個堆疊結構60之間具有溝渠T。在一實施例中，溝渠T的寬度例如是介於5奈米至30 奈米之間，溝渠T的深度例如是介於500奈米至5000奈米之間，溝渠T的高寬比例如是介於10至180之間。

圖1所示的半導體元件100的製造方法例如是如上所述，但不限於上述步驟。舉例而言，可在形成如圖2F所示之結構後，再依照元件所需形成其他部件，如下述圖2G至圖2H的步驟。然而，本發明不以此為限。

請參照圖2G，在一實施例中，可在圖案化的介電層12上以及多數個堆疊結構60的側壁形成電荷儲存層72。電荷儲存層72可以是單層，或是多層所構成的複合層。電荷儲存層72的材料包括氮化矽及氧化矽。在一實施例中，電荷儲存層72例如是由氧化層/氮化層所構成的複合層。在另一實施例中，電荷儲存層72例如是由氧化層/氮化層/氧化層所構成的複合層。電荷儲存層72的形成方法例如是利用化學氣相沈積法或熱氧化法在基底10上形成電荷儲存材料層，再經由微影及蝕刻製程以形成電荷儲存層72。

請參照圖2H，分別在多數個溝渠T中形成導電柱74。導電柱74的材料例如是多晶矽、N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。形成導電柱74的方法包括在基底10上形成導電材料層，再利用化學機械研磨法將導電材料層研磨至與第二硬罩幕層36實質上齊平，以形成多數個導電柱74。

值得注意的是，當對上述半導體元件200進行程式化與抹除時，由於程式化與抹除的方向與導體層14的生長方向平行，即電子或電洞由電荷儲存層72往導體層14(如多晶矽層)的方向 進出。因此，即使堆疊結構60中所包括的支撐層32a、32b的電子/電洞遷移率(mobility)不如導體層14(如多晶矽層)，也不會對電子/電洞進出導體層14(如多晶矽層)的行為造成影響。也就是說，支撐層32a並不會影響半導體元件200原有的程式化與抹除的效能。

綜上所述，本發明的半導體元件藉由在堆疊結構中形成支撐層，以克服堆疊結構發生彎曲或倒塌的現象。特別是對於堆疊結構之間具有高寬比高的溝渠的半導體元件，當楊氏模數大於導體層的支撐層位於堆疊結構中時，可提升半導體元件整體的楊氏模數，進而使堆疊結構不易產生形變，避免彎曲或倒塌的發生。並且，當支撐層的能隙大於導體層時，可降低鄰近導體層彼此之間Z軸干擾發生的機率。除此之外，上述支撐層並不會影響半導體元件原有的程式化與抹除的行為。也就是說，本發明的半導體元件除了可提升整體的抗倒塌性，並降低Z軸干擾發生的機率之外，還可維持半導體元件原有的程式化與抹除的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

12、15、16‧‧‧介電層

14、17‧‧‧導體層

18、19‧‧‧複合層

32‧‧‧支撐層

34‧‧‧第一硬罩幕層

36‧‧‧第二硬罩幕層

38‧‧‧硬罩幕層

60‧‧‧堆疊結構

80a‧‧‧第一堆疊結構

80b‧‧‧第二堆疊結構

100‧‧‧半導體元件

P‧‧‧間距

T‧‧‧溝渠

Claims (9)

1. 一種半導體元件，包括：一基底；多數個堆疊結構，位於該基底上，相鄰兩個堆疊結構之間具有一溝渠，其中每一堆疊結構包括：多數個導體層；以及多數個介電層，與該些導體層相互交替；多數個支撐層，分別位於該些堆疊結構之中；多數個導電柱，位於該些溝渠中；以及一電荷儲存層，位於該些堆疊結構與該些導電柱之間。
2. 如申請專利範圍第1項所述的半導體元件，其中該些支撐層的楊氏模數大於該些導體層；該些支撐層的能隙大於該些導體層。
3. 如申請專利範圍第1項所述的半導體元件，其中該些支撐層分別位於該些導體層其中之一的上表面或下表面。
4. 一種半導體元件，包括：一基底；多數個堆疊結構，位於該基底上，相鄰兩個堆疊結構之間具有一溝渠，其中每一堆疊結構包括多數個複合層；多數個支撐層，分別位於該些複合層的上方或下方；多數個導電柱，位於該些溝渠中；以及一電荷儲存層，位於該些堆疊結構與該些導電柱之間。
5. 如申請專利範圍第4項所述的半導體元件，其中每一複合層包括導體層與介電層，該些支撐層的楊氏模數大於該些導體層，該些支撐層的能隙大於該些導體層。
6. 一種半導體元件，包括：一基底；多數個第一堆疊結構，位於該基底上，相鄰兩個第一堆疊結構之間具有一溝渠；多數個第二堆疊結構，分別位於該些第一堆疊結構上；以及多數個支撐層，分別位於該些第一堆疊結構與該些第二堆疊結構之間。
7. 如申請專利範圍第6項所述的半導體元件，其中該些支撐層的楊氏模數大於該些第一堆疊結構中的一第一導體層，且大於該些第二堆疊結構中的一第二導體層。
8. 如申請專利範圍第1、4或6項所述的半導體元件，其中該些支撐層的材料包括碳化矽、氮化矽或其組合。
9. 如申請專利範圍第1、4或6項所述的半導體元件，其中該溝渠的高寬比介於10至180之間。