CN105405849A - 半导体元件 - Google Patents

Abstract

本发明是有关于一种半导体元件，其包括基底、多个堆叠结构以及多个支撑层。其中，堆叠结构位于基底上，相邻两个堆叠结构之间具有沟槽。每一堆叠结构包括多个导体层及多个介电层。且介电层与导体层相互交替。支撑层分别位于堆叠结构之中。本发明的半导体元件可以提升堆叠结构的抗倒塌性，并降低Z轴干扰发生的机率。

Description

半导体元件

技术领域

本发明涉及一种半导体元件。

背景技术

随着半导体元件的集成化，为了达到高密度以及高效能的目标，半导体元件的制造方式也演变成以垂直方向向上堆叠，以更有效利用晶圆面积。

一般而言，在形成高宽比较高的半导体结构时，例如是高宽比较高的沟槽，所要面临的挑战为沟槽两旁的结构容易会有弯曲或倒塌的现象发生。此现象除了造成后续工艺接续上的困难，也会造成半导体元件在电性测试时有不良的影响。因此，如何避免高宽比较高的半导体结构发生弯曲或倒塌的现象，为当前所需研究的课题。

发明内容

本发明的目的在于，提供一种新型结构的半导体元件，所要解决的技术问题是使其可以提升堆叠结构的抗倒塌性，并降低Z轴干扰发生的机率。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，其包括基底、多个堆叠结构以及多个支撑层。上述堆叠结构位于基底上。相邻两个堆叠结构之间具有沟槽。每一堆叠结构包括多个导体层及多个介电层。上述介电层与导体层相互交替。上述支撑层分别位于堆叠结构之中。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中上述支撑层的杨氏模量大于导体层，上述支撑层的能隙大于导体层。

前述的半导体元件，其中上述支撑层的材料包括碳化硅、氮化硅或其组合。

前述的半导体元件，其中每一堆叠结构包括两个或两个以上的支撑层。

前述的半导体元件，其中上述支撑层分别位于该些导体层其中之一的上表面或下表面。

前述的半导体元件，其中上述沟槽的高宽比介于10至180之间。

前述的半导体元件，还包括多个导电柱与电荷储存层，其中上述导电柱位于上述沟槽中，上述电荷储存层位于上述堆叠结构与导电柱之间。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包括基底、多个堆叠结构以及多个支撑层。上述堆叠结构位于基底上。相邻两个堆叠结构之间具有沟槽。每一堆叠结构包括多个复合层。上述支撑层分别位于复合层的上方或下方。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中上述每一复合层包括导体层与介电层，上述支撑层的杨氏模量大于导体层，上述支撑层的能隙大于导体层。

前述的半导体元件，其中上述支撑层的材料包括碳化硅、氮化硅或其组合。

前述的半导体元件，其中上述沟槽的高宽比介于10至180之间。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包括基底、多个第一堆叠结构、多个第二堆叠结构以及多个支撑层。上述第一堆叠结构位于基底上。相邻两个第一堆叠结构之间具有沟槽。上述第二堆叠结构分别位于第一堆叠结构上。上述支撑层分别位于第一堆叠结构与第二堆叠结构之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中上述支撑层的杨氏模量大于第一堆叠结构中的第一导体层，且大于第二堆叠结构中的第二导体层。

前述的半导体元件，其中每一第一堆叠结构包括多个第一复合层，每一第二堆叠结构包括多个第二复合层。上述第一复合层与第二复合层的多个材料层的组成、结构或排列方式不同。

前述的半导体元件，其中上述支撑层的材料包括碳化硅、氮化硅或其组合。

前述的半导体元件，其中上述沟槽的高宽比介于10至180之间。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件至少具有下列优点及有益效果：本发明提供的半导体元件借由在堆叠结构中形成支撑层，以克服堆叠结构发生弯曲或倒塌的现象。特别是对于堆叠结构之间具有高宽比高的沟槽的半导体元件，借由在堆叠结构中设置杨氏模量大于导体层的支撑层，可提升半导体元件整体的杨氏模量，避免弯曲或倒塌的发生。另一方面，当支撑层的能隙大于导体层时，可降低邻近导体层彼此之间Z轴干扰发生的机率。

综上所述，本发明是有关于一种半导体元件，其包括基底、多个堆叠结构以及多个支撑层。其中，堆叠结构位于基底上，相邻两个堆叠结构之间具有沟槽。每一堆叠结构包括多个导体层及多个介电层。且介电层与导体层相互交替。支撑层分别位于堆叠结构之中。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1是依照本发明的一实施例所绘示的半导体元件的剖面示意图。

图2A至图2H是依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。

10：基底

12、15、16、22、26、30：介电层

14、17、24、31：导体层

18、19、28、29：复合层

32、32a、32b、42a、42b：支撑层

34、44：第一硬掩膜

36、46：第二硬掩膜

38、48：硬掩膜

52：非晶碳层

54：介电抗反射层

56：底部抗反射层

58：图案化的光阻层

60：堆叠结构

72：电荷储存层

74：导电柱

80a：第一堆叠结构

80b：第二堆叠结构

100、200：半导体元件

P：间距

T：沟槽

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体元件其具体实施方式、结构、特征及其功效，详细说明如后。

图1是依照本发明的一实施例所绘示的半导体元件的剖面示意图。

请参阅图1所示，半导体元件100包括基底10、多个堆叠结构60以及多个支撑层32。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicononinsulator,SOI)基底。基底10例如是硅或硅化锗。

多个堆叠结构60位于基底10上。相邻两个堆叠结构60之间具有沟槽T。沟槽T可以是任意长度、宽度、形状的沟槽。沟槽T可为宽沟槽或窄沟槽。在一实施例中，沟槽T的宽度例如是介于5纳米至30纳米之间；深度例如是介于500纳米至5000纳米之间。换言之，沟槽T具有较大的高宽比。在一实施例中，沟槽T的高宽比例如是介于10至180之间。沟槽T的剖面可为任意形状，例如是V型、U型、菱形或其组合，但本发明不以此为限。在一实施例中，相邻两个堆叠结构60之间的间距P例如是介于10纳米至86纳米之间。

请继续参阅图1所示，每一堆叠结构60包括部分图案化的介电层12、多个导体层14以及多个介电层16。图案化的介电层12包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。在一实施例中，图案化的介电层12例如是底氧化层(bottomoxidelayer,BOX)。介电层12的厚度例如是介于10纳米至900纳米之间。

多个导体层14以及多个介电层16位于图案化的介电层12上。多个导体层14与多个介电层16相互交替。在一实施例中，导体层14位于图案化的介电层12上,且介电层16位于导体层14上。每一导体层14与每一介电层16相互交替的往基底10上方堆叠,以形成多个堆叠结构60。介电层16可与介电层12的材料相同或相异。介电层16的材料可以包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16的厚度例如是介于100纳米至500纳米之间。导体层14的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。导体层14的厚度例如是介于100纳米至500纳米之间。在此实施例中，堆叠结构60是由彼此相互交替的多晶硅层及氧化层组成。

请继续参阅图1所示，每一堆叠结构60上可以选择性地还包括硬掩膜38。硬掩膜38可为单层或多层。在一实施例中，硬掩膜38包括第一硬掩膜34以及第二硬掩膜36。第一硬掩膜34包括氧化层，其材料例如是氧化硅或其他合适的材料。第一硬掩膜34的厚度例如是介于10纳米至200纳米之间。第二硬掩膜36包括氮化层，其材料例如是氮化硅或其他合适的材料。第二硬掩膜36的厚度例如是介于10纳米至200纳米之间。值得一提的是，第二硬掩膜36也可以是杨氏模量大于导体层14的材料，如氮化硅。因此，当杨氏模量大于导体层14(如多晶硅)的第二硬掩膜36位于堆叠结构60最上层时，可进一步提升堆叠结构60整体的杨氏模量，增加结构的抗倒塌性。

多个支撑层32分别设置在堆叠结构60之中的任意位置。在一实施例中，支撑层32设置在每一堆叠结构60最容易发生倒塌的高度，以提升堆叠结构60的结构强度。再者，多个支撑层32例如是分别位于任一导体层14的上表面或下表面。在另一实施例中，多个支撑层32分别设置在每一堆叠结构60最容易发生倒塌的范围内的导体层14的上表面或下表面。多个支撑层32的材料可以是杨氏模量(Young’smodulus)大于导体层14的任何材料。支撑层32的材料也可以是能隙(bandgap)大于导体层14的任何材料。支撑层32的材料例如是碳化硅、氮化硅或其组合。支撑层32的厚度例如是介于5纳米至100纳米之间。

在另一实施例中，每一堆叠结构60是由多个复合层18往基底10上方堆叠而成。每一复合层18可以是由单一层导体层14与单一层介电层16组成。每一复合层18也可以是由单一层导体层14与多层介电层16组成。每一复合层18还可以是由多层导体层14与单一层介电层16组成。在一实施例中，每一复合层18例如是由多晶硅层及氧化层所组成的两层或两层以上的多层结构。但本发明的复合层18不限于于此。多个支撑层32例如是分别位于每一堆叠结构60中任一复合层18的上方或下方。更具体地说，多个支撑层32例如是分别位于任一复合层18中的导体层14的上表面或下表面。

值得注意的是，已知材料结构形变的行为与杨氏模量有关，材料的杨氏模量愈大，其结构愈不易产生形变。由此可知，当杨氏模量大于导体层14的支撑层32位于堆叠结构60中时，可提升堆叠结构60整体的杨氏模量，进而使堆叠结构60不易产生形变。并且，在本发明的一实施例中，每一堆叠结构60可包括两个或两个以上的支撑层32，如此一来可更进一步提升堆叠结构60整体的杨氏模量，避免弯曲或倒塌的发生。

另一方面，已知导体层14(如多晶硅层)彼此之间因距离相近，容易有Z轴干扰(Z-axisinterference)的现象发生，即距离相近的导体层14(如多晶硅层)中的电子在元件操作时会互相干扰，导致信号误判。在本发明提供的半导体元件100中，当能隙大于导体层14的支撑层32位于堆叠结构60中时，举例而言，上述支撑层32例如是位于第n层导体层14的上表面上。由于支撑层32的能隙大于导体层14，故第n层导体层14中的电子不易跃迁至第n+1层导体层14。如此一来可降低邻近导体层14彼此之间Z轴干扰发生的机率。然而，本发明不以此为限，在另一实施例中，上述支撑层32也可以是位于第n层导体层14的下表面上。

请继续参阅图1所示，在本发明的又一实施例中，半导体元件100例如是包括基底10、多个第一堆叠结构80a、多个第二堆叠结构80b以及多个支撑层32。多个第一堆叠结构80a位于基底10上，相邻两个第一堆叠结构80a之间具有沟槽T。沟槽T具有较大的高宽比。沟槽T的高宽比例如是介于10至180之间。每一第一堆叠结构80a包括多个复合层18，复合层18例如是包括导体层14与介电层16。

多个第二堆叠结构80b分别位于第一堆叠结构80a上。每一第二堆叠结构80b包括多个复合层19，复合层19例如是包括介电层15与导体层17。每一复合层19的材料、组成、结构或排列方式，可以与复合层18的材料、组成、结构或排列方式相同或不同。多个支撑层32分别位于第一堆叠结构80a与第二堆叠结构80b之间。或者，支撑层32也可以位于第二堆叠结构80b上。支撑层32的材料包括碳化硅、氮化硅或其组合。在一实施例中,支撑层32的杨氏模量大于第一堆叠结构80a中的导体层14，且大于第二堆叠结构80b中的导体层17。

在以上的实施例中，堆叠结构中或是复合层中的组成材料层是以有序的方式排列，然而，本发明的堆叠结构与复合层不限于上述，其组成材料层也可以是以无序的方式排列。也就是说，在具有较大的高宽比的沟槽的堆叠结构中，在堆叠结构之中配置支撑层即在本发明涵盖的范围中。

图2A至图2H是依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。

请参阅图2A及图2B所示，提供基底10。基底10的材料如上所述，在此不再加以赘述。接着，在基底10上形成介电层22。介电层22的材料包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层22的材料例如是氧化硅。介电层22的厚度例如是介于10纳米至900纳米之间。介电层22的形成方法例如是热氧化法或化学气相沉积法。

然后，在介电层22上形成多个复合层28。形成复合层28的方法包括先在介电层22上形成导体层24，再在导体层24上形成介电层26，但本发明不以此为限。在另一实施例中，形成复合层28的方法包括在介电层22上依序形成多个导体层24以及多个介电层26。

导体层24的材料包括多晶硅或是掺杂的多晶硅。导体层24的厚度例如是介于100纳米至500纳米之间。导体层24的形成方法包括化学气相沉积法。介电层26包括氧化层或是介电常数小于4的低介电常数材料。介电层26的厚度例如是介于100纳米至500纳米之间。介电层26的形成方法例如是热氧化法或化学气相沉积法。

请参阅图2B所示，在最上层的复合层28上形成支撑层42a。在一实施例中，最上层的复合层28的最顶层是导体层24。值得注意的是，图2B中的最上层的导体层24例如是第7层导体层24，但本发明最上层的导体层24可以是第n层的导体层24，其中n为大于或等于1的整数。然而，本发明不以此为限。在另一实施例中，最上层的复合层28的最顶层也可是介电层26。同样地，本发明也可在第n层的介电层26上形成支撑层42a。

请参阅图2C所示，在支撑层42a上依序形成多个复合层29。每一复合层29的多个材料层的组成、结构或排列方式，可以与复合层28的材料层的组成、结构或排列方式相同或相异。在一实施例中，当支撑层42a的下层为导体层24时，形成复合层29的方法包括先在支撑层42a上形成介电层30，再在介电层30上形成导体层31，但本发明不以此为限。在另一实施例中，当支撑层42a的下层为介电层26时，形成复合层29的方法包括在支撑层42a上依序形成导体层31与介电层30。之后，在复合层29上形成支撑层42b。支撑层42a与42b的材料例如是碳化硅、氮化硅或其组合。支撑层42a与42b的厚度例如是介于5纳米至100纳米之间。形成支撑层42a与42b的方法包括化学气相沉积法或有机金属化学气相沉积法(MOCVD)。

值得一提的是，图2C中支撑层42a与支撑层42b之间例如是具有相互交替的6层介电层30以及5层导体层31，但此仅为举例说明。在本发明的一实施例中，支撑层42a与支撑层42b之间例如是具有相互交替的m层介电层30以及m-1层导体层31。或者，支撑层42a与支撑层42b之间例如是具有相互交替的m层介电层30以及m+1层导体层31。并且，在另一实施例中，还包括在支撑层42b上再形成其他的复合层29，或是再形成其他支撑层。图2C中形成支撑层42a、42b仅为示范性说明，本发明支撑层的数量不以此为限。

请参阅图2D所示，在支撑层42b上形成硬掩膜48。硬掩膜48可为单层或多层。在一实施例中,硬掩膜48包括第一硬掩膜44以及第二硬掩膜46。第一硬掩膜44包括氧化层,其材料例如是氧化硅或其他合适的材料。第一硬掩膜44的厚度例如是介于10纳米至200纳米之间。形成第一硬掩膜44的方法包括热氧化法或化学气相沉积法。第二硬掩膜46包括氮化层，其材料例如是氮化硅或其他合适的材料。第二硬掩膜46的厚度例如是介于10纳米至200纳米之间。形成第二硬掩膜46的方法包括化学气相沉积法。

请参阅图2E所示，在硬掩膜48上依序形成非晶碳层(amorphouscarbonlayer,ACL)52、介电抗反射层(dielectricanti-reflectivecoatingfilm,DARC)54、底部抗反射层(bottomanti-reflectivecoatingfilm,BARC)56以及图案化的光阻层58。

请同时参阅图2E及图2F所示，以图案化的光阻层58为罩幕，进行蚀刻工艺，以在基底10上形成多个堆叠结构60并在堆叠结构60之间形成多个沟槽T。对半导体元件200进行蚀刻工艺的方法包括以图案化的光阻层58为罩幕，对底部抗反射层56、介电抗反射层54、非晶碳层52以及硬掩膜48进行蚀刻工艺，以将图案化的光阻层58的图案转移至硬掩膜48。蚀刻工艺包括非等向性蚀刻，例如是干式蚀刻法。干式蚀刻法可以是溅镀蚀刻、反应性离子蚀刻等。接着，移除经蚀刻的非晶碳层52、介电抗反射层54、底部抗反射层56以及图案化的光阻层58。然后，以图案化的硬掩膜48为掩膜，对支撑层42b、多个介电层30、多个导体层31、支撑层42a以及介电层22进行蚀刻工艺，以形成多个堆叠结构60以及多个沟槽T。

请参阅图2F所示，每一堆叠结构60包括部分图案化的介电层12、多个导体层14、多个介电层16、支撑层32a、32b以及硬掩膜38。在一实施例中，每一堆叠结构60可包括一层的支撑层32a或支撑层32a、32b，或两层以上的支撑层。并且，支撑层32a、32b的位置不限于图2F所示。换言之，支撑层32a、32b可位于任一导体层14与任一介电层16之间。支撑层32b可位于任一介电层15与任一导体层17之间。相邻两个堆叠结构60之间具有沟槽T。在一实施例中，沟槽T的宽度例如是介于5纳米至30纳米之间，沟槽T的深度例如是介于500纳米至5000纳米之间，沟槽T的高宽比例如是介于10至180之间。

图1所示的半导体元件100的制造方法例如是如上面所述，但不限于上述步骤。举例而言，可在形成如图2F所示的结构后，再依照元件所需形成其他部件，如下述图2G至图2H的步骤。然而，本发明不以此为限。

请参照图2G，在一实施例中，可在图案化的介电层12上以及多个堆叠结构60的侧壁形成电荷储存层72。电荷储存层72可以是单层，或是多层所构成的复合层。电荷储存层72的材料包括氮化硅及氧化硅。在一实施例中，电荷储存层72例如是由氧化层/氮化层所构成的复合层。在另一实施例中，电荷储存层72例如是由氧化层/氮化层/氧化层所构成的复合层。电荷储存层72的形成方法例如是利用化学气相沉积法或热氧化法在基底10上形成电荷储存材料层，再经由微影及蚀刻工艺以形成电荷储存层72。

请参阅图2H所示,分别在多个沟槽T中形成导电柱74。导电柱74的材料例如是多晶硅、N+掺杂多晶硅、P+掺杂多晶硅、金属材料或其组合。形成导电柱74的方法包括在基底10上形成导电材料层，再利用化学机械研磨法将导电材料层研磨至与第二硬掩膜36实质上平齐，以形成多个导电柱74。

值得注意的是，当对上述半导体元件200进行编程与擦除时，由于编程与擦除的方向与导体层14的生长方向平行，即电子或空穴由电荷储存层72往导体层14(如多晶硅层)的方向进出。因此，即使堆叠结构60中所包括的支撑层32a、32b的电子/空穴迁移率(mobility)不如导体层14(如多晶硅层)，也不会对电子/空穴进出导体层14(如多晶硅层)的行为造成影响。也就是说，支撑层32a并不会影响半导体元件200原有的编程与擦除的效能。

综上所述，本发明的半导体元件借由在堆叠结构中形成支撑层，以克服堆叠结构发生弯曲或倒塌的现象。特别是对于堆叠结构之间具有高宽比高的沟槽的半导体元件，当杨氏模量大于导体层的支撑层位于堆叠结构中时，可提升半导体元件整体的杨氏模量，进而使堆叠结构不易产生形变,避免弯曲或倒塌的发生。并且，当支撑层的能隙大于导体层时，可降低邻近导体层彼此之间Z轴干扰发生的机率。除此之外，上述支撑层并不会影响半导体元件原有的编程与擦除的行为。也就是说，本发明的半导体元件除了可提升整体的抗倒塌性，并降低Z轴干扰发生的机率之外，还可维持半导体元件原有的编程与擦除的效能。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体元件，其特征在于其包括：

一基底；

多个堆叠结构，位于该基底上，相邻两个堆叠结构之间具有一沟槽,其中每一堆叠结构包括：

多个导体层；及

多个介电层，与该些导体层相互交替；以及

多个支撑层，分别位于该些堆叠结构之中。

2.根据权利要求1所述的半导体元件，其特征在于其中该些支撑层的杨氏模量大于该些导体层；该些支撑层的能隙大于该些导体层。

3.根据权利要求1所述的半导体元件，其特征在于其中该些支撑层分别位于该些导体层其中之一的上表面或下表面。

4.根据权利要求1所述的半导体元件，其特征在于其还包括：

多个导电柱，位于该些沟槽中；以及

一电荷储存层，位于该些堆叠结构与该些导电柱之间。

5.一种半导体元件，其特征在于其包括：

一基底；

多个堆叠结构，位于该基底上，相邻两个堆叠结构之间具有一沟槽,其中每一堆叠结构包括多个复合层；以及

多个支撑层，分别位于该些复合层的上方或下方。

6.根据权利要求5所述的半导体元件，其特征在于其中每一复合层包括导体层与介电层，该些支撑层的杨氏模量大于该些导体层，该些支撑层的能隙大于该些导体层。

7.一种半导体元件，其特征在于其包括：

一基底；

多个第一堆叠结构，位于该基底上，相邻两个第一堆叠结构之间具有一沟槽；

多个第二堆叠结构，分别位于该些第一堆叠结构上；以及

多个支撑层，分别位于该些第一堆叠结构与该些第二堆叠结构之间。

8.根据权利要求7所述的半导体元件，其特征在于其中该些支撑层的杨氏模量大于该些第一堆叠结构中的一第一导体层，且大于该些第二堆叠结构中的一第二导体层。

9.根据权利要求1、5或7所述的半导体元件，其特征在于其中该些支撑层的材料包括碳化硅、氮化硅或其组合。

10.根据权利要求1、5或7所述的半导体元件，其特征在于其中该沟槽的高宽比介于10至180之间。