KR20210049791A - 다이오드 - Google Patents

다이오드 Download PDF

Info

Publication number
KR20210049791A
KR20210049791A KR1020217004430A KR20217004430A KR20210049791A KR 20210049791 A KR20210049791 A KR 20210049791A KR 1020217004430 A KR1020217004430 A KR 1020217004430A KR 20217004430 A KR20217004430 A KR 20217004430A KR 20210049791 A KR20210049791 A KR 20210049791A
Authority
KR
South Korea
Prior art keywords
diode
channel
control electrode
conductivity type
substrate
Prior art date
Application number
KR1020217004430A
Other languages
English (en)
Inventor
카츠히코 후카사쿠
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20210049791A publication Critical patent/KR20210049791A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 개시의 다이오드(11A)는, 적층 구조체(20), 적층 구조체의 길이 방향의 단부에 마련된 제1 접속부(31) 및 제2 접속부(32)를 구비하고 있고, 적층 구조체(20)는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체(21) 및 제2 구조체(22)가, 두께 방향으로, 교대로 적층되어 이루어지고, 제1 접속부(31)는 제1 도전형을 가지고, 제2 접속부(32)는 제2 도전형을 가지고, 적어도 적층 구조체(20)의 정상부로부터 측면에 걸쳐서, 제1 접속부(31) 및 제2 접속부(32)와 이간하여 형성된 제어 전극부(23)를 더 구비하고 있고, 제1 접속부(31)와 제어 전극부(23), 또는, 제2 접속부(32)와 제어 전극부(23)는, 전기적으로 접속되어 있다.

Description

다이오드
본 개시는, 다이오드에 관한 것이다.
선단 CMOS 기술에서는, 소면적, 저소비 전력화를 목적으로 한 디바이스의 미세화가 진행되어, 게이트 절연막의 박막화나 채널 길이가 축소되어 있다. 그런데, 채널 길이를 축소한 경우, 소스 영역과 드레인 영역의 사이에 생기는 전위차가, 게이트 전극에 의해 인가되는 전압보다도 트랜지스터 동작에 큰 영향을 미쳐, 단(短)채널 특성의 저하라는 문제가 생긴다. 그래서, 이와 같은 드레인 영역에 의한 채널부의 전위 저하라는 DIBL(Drain Induced Barrier Lowering) 대책을 위해, 게이트 전극으로부터의 전압을 채널부에 효과적으로 인가할 수 있는 구조가 검토되어 있다. 종래의 트랜지스터에서는, 채널부의 상방에 게이트 전극이 형성되어 있고, 게이트 전압이 채널부의 상방만으로부터 인가된다. 이에 대해, 채널부의 상부, 측면 및 하부를 둘러싸도록 게이트 절연막을 통하여 게이트 전극을 형성하는 GAA(Gate All Around) 구조의 검토가 진행되어 있다. GAA 구조에 의해 채널부를 공핍화시킴으로써, DIBL의 영향, 단채널 특성 저하를 억제할 수 있다. GAA 구조를 갖는 트랜지스터에서는, 나노와이어 구조 또는 나노시트 구조를 갖는 채널부가, 복수, 수직 방향으로 병치하여 마련되어 있고, 복수의 채널부의 외주부가, 게이트 절연막을 통하여 게이트 전극으로 매입되어 있다.
반도체 장치에는, 회로 기능을 실현하기 위한 각 요소로서, 증폭·정류 기능을 갖는 능동 소자인 트랜지스터(전계효과 트랜지스터)나 다이오드가 구비되어 있다. 그리고, 예를 들면, 비특허 문헌 1, "ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S. -H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, pp. 890 에는, GAA 구조에 유사한 구조(이하, 편의상, 『GAA 유사 구조』라고 부른다)를 갖는 다이오드가 제안되어 있다. 이 GAA 유사 구조를 갖는 다이오드에서, 전류 경로는, 복수의 나노와이어 구조로 구성되고, 나노와이어 구조의 외주부에 제어 전극부가 마련되어 있다.
비특허 문헌 1: "ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S. -H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, p. 890
GAA 구조를 갖는 전계효과 트랜지스터는, 단채널 특성을 확보하면서, 저전압 동작이 가능하다. 한편, GAA 유사 구조를 갖는 다이오드에서는, 다이오드에서 찾아지는 전류 특성이 희생으로 된다. 즉, GAA 구조를 갖는 전계효과 트랜지스터에서는, 채널부를 완전 공핍화하기 위해, 채널부의 두께를 10㎚ 이하까지 얇게 한다. 이와 같은 GAA 구조를 다이오드에 적용하면, 다이오드에서의 전류 경로가 10㎚ 이하로 제약된다. 반도체 기판에 만들어진 종래의 다이오드(『종래 구조의 다이오드』라고 부른다)에서는, 반도체 기판의 깊이 100㎚ 정도까지를 전류 경로로 하는 것이 가능하다. 따라서, GAA 유사 구조를 갖는 다이오드에서는, 전류 경로의 단면적이 종래 구조의 다이오드의 1/10 정도가 되어 버리기 때문에, GAA 유사 구조를 갖는 다이오드에 흘리는 전류가 감소해 버린다. 또한, GAA 구조를 갖는 전계효과 트랜지스터와 종래 구조의 다이오드를 각각의 공정으로 제조하면, 제조 공정수가 증가하고, 제조 비용이 증가해 버린다.
따라서, 본 개시의 목적은, 흘리는 전류의 감소를 될 수 있는 한 억제할 수 있고, 게다가, 전계효과 트랜지스터의 제조 공정과의 친화성이 높은 다이오드를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드는,
적층 구조체,
적층 구조체의 길이 방향의 일단에 마련된 제1 접속부, 및,
적층 구조체의 길이 방향의 타단에 마련된 제2 접속부를 구비하고 있고,
적층 구조체는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체, 및, 제1 구조체를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조를 갖는 제2 구조체가, 두께 방향으로, 교대로 적층되어 이루어지고,
제1 접속부는, 제1 도전형을 가지고,
제2 접속부는, 제1 도전형과는 다른 제2 도전형을 갖는다.
그리고, 본 개시의 제1의 양태에 관한 다이오드는, 적어도 적층 구조체의 정상부로부터 측면에 걸쳐서, 제1 접속부 및 제2 접속부와 이간하여 형성된 제어 전극부를 더 구비하고 있고, 제1 접속부와 제어 전극부, 또는, 제2 접속부와 제어 전극부는, 전기적으로 접속되어 있다. 또한, 본 개시의 제2의 양태에 관한 다이오드에서, 제1 접속부에 접하는 적층 구조체의 제1의 부분은 제1 도전형을 가지고, 제2 접속부에 접하는 적층 구조체의 제2의 부분은 제2 도전형을 갖는다.
도 1A 및 도 1B는, 각각, 도 2A의 화살표 A-A 및 화살표 B-B에 따른 실시례 1의 다이오드의 모식적인 일부 단면도.
도 2A 및 도 2B는, 각각, 실시례 1의 다이오드의 적층 구조체, 제1 접속부 및 제2 접속부의 모식적인 배치도, 및, 제어 전극부, 절연층, 제1 접속부 및 제2 접속부의 모식적인 배치도.
도 3A 및 도 3B는, 각각, 도 2A의 화살표 C-C 및 화살표 D-D에 따른 실시례 1의 다이오드의 모식적인 일부 단면도.
도 4A 및 도 4B는, 각각, 실시례 1에서의 전계효과 트랜지스터의 채널부 및 소스/드레인 영역의 모식적인 배치도, 및, 게이트 전극, 게이트 사이드 월 및 소스/드레인 영역의 모식적인 배치도.
도 5A 및 도 5B는, 각각, 도 4A의 화살표 A-A에 따른 p채널형의 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 도 4B의 화살표 B-B에 따른 p채널형의 전계효과 트랜지스터의 모식적인 일부 단면도.
도 6A 및 도 6B는, 각각, 도 4A의 화살표 C-C에 따른 p채널형의 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 도 4B의 화살표 D-D에 따른 p채널형의 전계효과 트랜지스터의 모식적인 일부 단면도.
도 7A 및 도 7B는, 각각, 도 4A의 화살표 A-A에 따른 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 도 4B의 화살표 B-B에 따른 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도.
도 8A 및 도 8B는, 각각, 도 4A의 화살표 C-C에 따른 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 도 4B의 화살표 D-D에 따른 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도.
도 9A 및 도 9B는, 각각, 실시례 1의 다이오드의 변형례 1의, 도 2A의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도, 및, 실시례 1의 다이오드의 변형례 2의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도.
도 10A 및 도 10B는, 각각, 실시례 1의 다이오드의 변형례 3의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도, 및, 실시례 1의 다이오드의 변형례 4의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도.
도 11A 및 도 11B는, 각각, 실시례 1의 다이오드의 변형례 5의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도, 및, 도 2A의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도.
도 12A 및 도 12B는, 각각, 실시례 1의 다이오드의 변형례 5의, 도 2A의 화살표 C-C 및 화살표 D-D에 따른 것과 같은 모식적인 일부 단면도.
도 13A 및 도 13B는, 각각, 실시례 2의 다이오드의, 도 2A의 화살표 C-C 및 도 2B의 화살표 D-D에 따른 것과 같은 모식적인 일부 단면도.
도 14는, 실시례 1의 다이오드의 변형례 5의, 도 2A의 화살표 C-C에 따른 것과 같은 모식적인 일부 단면도.
도 15는, 실시례 1의 다이오드의 동작 기구를 설명하기 위한 도면.
도 16은, 비특허 문헌 1에서 제안된 다이오드의 동작 기구를 설명하기 위한 도면.
도 17A, 도 17B, 도 17C 및 도 17D는, 실시례 1의 다이오드에 유사한 구조를 갖는 다이오드, 및, 이 다이오드의 적층 구조체 내에서의 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포를 시뮬레이션한 결과를 도시하는 도면.
도 18은, 도 17A에 도시한 실시례 1의 다이오드에 유사한 구조를 갖는 다이오드, 적층 구조체를 2층의 실리콘층으로 치환한 다이오드, 및, 2층의 실리콘-게르마늄층으로 치환한 다이오드에서의 펄스 전압을 인가한 때에 흐르는 펄스 전류를 시뮬레이션한 결과를 도시하는 도면.
도 19의 (A), (B), (C), (D), (E), (F), (G), (H) 및 (J)는, 도 17A에 도시한 실시례 1의 다이오드에 유사한 구조를 갖는 다이오드, 적층 구조체를 2층의 실리콘층으로 치환한 다이오드, 및, 2층의 실리콘-게르마늄층으로 치환한 다이오드의 적층 구조체 내에서의 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포를 시뮬레이션한 결과를 도시하는 도면.
도 20A, 도 20B 및 도 20C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체(基體) 등의 모식적인 일부 단면도.
도 21A, 도 21B 및 도 21C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 22A, 도 22B 및 도 22C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 23A, 도 23B 및 도 23C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 24A, 도 24B 및 도 24C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체 등의 모식적인 일부 단면도.
도 25A, 도 25B 및 도 25C는, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명하기 위한 기체 등의 모식적인 일부 단면도.
이하, 도면을 참조하여, 실시례에 의거하여 본 개시를 설명하는데, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1.본 개시의 제1의 양태∼제2의 양태에 관한 다이오드, 전반에 관한 설명
2. 실시례 1(본 개시의 제1의 양태에 관한 다이오드)
3. 실시례 2(본 개시의 제2의 양태에 관한 다이오드)
4. 기타
<본 개시의 제1의 양태∼제2의 양태에 관한 다이오드, 전반에 관한 설명>
본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서, 적층 구조체는 기체(基體)의 위에 마련되어 있는 구성으로 할 수 있다. 이와 같은 구성에서는, 적층 구조체의 저면은 기체와 접하여 있기 때문에, 제어 전극부는 적층 구조체의 저면에 형성되어 있지 않다.
또한, 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서, 제어 전극부는, 또한, 적층 구조체의 저면에 걸쳐서 형성되어 있는 구성으로 할 수 있고, 이 경우, 적층 구조체는 기체의 상방에 마련되어 있는 구성으로 할 수 있다. 이와 같은 구성에서는, 적층 구조체의 저면은 기체와 접하지 않고, 제어 전극부의 저면은 기체와 접하여 있고, 또한, 제어 전극부의 저면은 기체의 상방에 위치하고, 제어 전극부의 저면과 기체의 정상면(頂面)의 사이에는 간극이 존재한다.
나아가서는, 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서의 이상에 설명한 각종의 바람직한 구성에서, 기체는 실리콘 반도체 기판 또는 SOI(Si On Insulator) 기판으로 이루어지고, 또한, GOI(Ge On Insulator) 기판, SGOI(SiGe On Insulator) 기판으로 이루어지는 구성으로 할 수 있다.
나아가서는, 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서의 이상에 설명한 각종의 바람직한 구성에서, 제1 접속부 및 제2 접속부는 기체상에 마련되어 있는 구성으로 할 수 있다.
나아가서는, 본 개시의 제1의 양태에 관한 다이오드에서의 이상에 설명한 각종의 바람직한 구성에서, 다이오드가 마련되어 있는 기체의 영역은 제2 도전형을 가지고, 제1 접속부와 제어 전극부는 전기적으로 접속되어 있는 구성으로 할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 구성을 포함하는 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서, 제1 도전형은 p형이고, 제2 도전형은 n형인 형태로 할 수 있다.
나아가서는, 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서, 제1 구조체는 실리콘-게르마늄(Si-Ge)으로 이루어지고, 제2 구조체는 실리콘(Si)으로 이루어지는 형태로 할 수 있다. 또한, 제1 구조체는 게르마늄(Ge) 또는 InGaAs로 이루어지고, 제2 구조체는 실리콘(Si)으로 이루어지는 형태로 할 수 있다.
제1 접속부는, 예를 들면, 제1 구조체를 구성하는 재료로 구성하면 좋고, 제2 접속부는, 예를 들면, 제2 구조체를 구성하는 재료로 구성하면 좋다.
나아가서는, 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 다이오드에서, 적층 구조체는 진성(眞性) 반도체 영역(인트린직 영역)을 갖는 형태로 할 수 있고, 또한, 적층 구조체의 불순물 농도는 1×1018/㎤ 이하인 형태로 할 수 있다.
나아가서는, 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 다이오드에서, 제1 접속부와 대향하는 제어 전극부의 측면, 및, 제2 접속부와 대향하는 제어 전극부의 측면에는, 절연층(사이드 월)이 형성되어 있는 형태로 할 수 있다.
나아가서는, 이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 다이오드에서, 제어 전극부는, TiN, TaN, Al, TiAl 또는 W로 이루어지는 형태로 할 수 있다.
또한, 이상에 설명한 바람직한 형태를 포함하는 본 개시의 제2의 양태에 관한 다이오드에서, 적층 구조체의 제1의 부분과 적층 구조체의 제2의 부분은 접해 있는 형태로 할 수 있다.
이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드에서, 적층 구조체의 수는, 1 또는 2 이상의 복수로 할 수 있다. 또한, 제1 구조체의 수는, 1 또는 2 이상의 복수로 할 수 있고, 제2 구조체의 수도, 1 또는 2 이상의 복수로 할 수 있다. 제1 구조체와 제2 구조체의 수는, 같아도 좋고, 달라도 좋다. 적층 구조체의 최하층은, 제1 구조체에 의해 구성되어 있어도 좋고, 제2 구조체에 의해 구성되어 있어도 좋다. 본 개시의 제1의 양태에 관한 다이오드에서, 적층 구조체의 수를 2 이상의 복수로 하는 경우, 이들의 적층 구조체 전체에 대해 하나의 제어 전극부를 마련해도 좋고, 이들의 적층 구조체의 각각에 하나의 제어 전극부를 마련해도 좋다.
반도체 장치는, 본 개시의 제1의 양태∼제2의 양태에 관한 다이오드, 및, GAA 구조를 갖는 전계효과 트랜지스터를 구비하고 있는 형태로 할 수 있다. 여기서, 전계효과 트랜지스터는, 나노와이어 구조 또는 나노시트 구조를 갖는 복수의 채널부, 각 채널부를 둘러싸는 게이트 절연막, 및, 각 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부를 갖는다. 채널부는, 채널 구조부의 두께 방향에서, 적어도 2개, 병치되어 있고, 또한, 최하층의 채널부는 기체의 위 또는 기체의 상방에 형성되어 있다. 즉, 복수의 채널부는, 채널 구조부의 두께 방향에서, 상호 이간하여 배치되어 있고, 채널부와 채널부의 사이는, 게이트 절연막 및 게이트 전극으로 매입되어 있다. 전계효과 트랜지스터의 채널 구조부의 적층 방향에서의 채널부의 수는 2 이상이면 좋고, 채널 구조부의 두께 방향과 직교하는 방향(채널 구조부의 폭방향)에서의 채널부의 수는 1 또는 2 이상이면 좋다. 채널부의 높이의 합계는, 채널부를 구성하는 나노와이어 구조 또는 나노시트 구조를 구성하는 재료(예를 들면, Si나 Si-Ge, Ge, InGaAs)의 직경 또는 두께의 합계이다.
전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 게이트 전극으로 둘러싸여 있는 형태로 할 수 있다. 즉, 전계효과 트랜지스터에서, 채널부와 채널부의 사이에는, 하방에 위치하는 채널부를 둘러싸는 게이트 절연막(즉, 채널부의 외주부에 형성된 게이트 절연막), 및, 상방에 위치하는 채널부를 둘러싸는 게이트 절연막(즉, 채널부의 외주부에 형성된 게이트 절연막)이 형성되어 있고, 나아가서는, 이들 게이트 절연막의 사이에 게이트 전극이 형성되어 있다.
n채널형의 전계효과 트랜지스터의 채널부는, 실리콘(Si)으로 이루어지고, p채널형의 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄(Si-Ge), 게르마늄(Ge) 또는 InGaAs로 이루어지는 형태로 할 수 있다. 단, 이것으로 한정하는 것이 아니고,
[a] n채널형의 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄(Si-Ge)으로 이루어지고, p채널형의 전계효과 트랜지스터의 채널부는, 실리콘(Si), 게르마늄(Ge) 또는 InGaAs로 이루어지는 형태로 할 수 있고,
[b] n채널형의 전계효과 트랜지스터의 채널부는, 게르마늄(Ge)으로 이루어지고, p채널형의 전계효과 트랜지스터의 채널부는, 실리콘(Si), 실리콘-게르마늄(Si-Ge) 또는 InGaAs로 이루어지는 형태로 할 수 있고,
[c] n채널형의 전계효과 트랜지스터의 채널부는, InGaAs로 이루어지고, p채널형의 전계효과 트랜지스터의 채널부는, 실리콘(Si), 실리콘-게르마늄(Si-Ge) 또는 게르마늄(Ge)으로 이루어지는 형태로 할 수 있다.
전계효과 트랜지스터가 n채널형인지 p채널형인지는, 예를 들면, 게이트 전극을 구성하는 재료의 일함수의 값에 의해 결정된다. 구체적으로는, 채널부를 Si로 구성하는 경우, 전계효과 트랜지스터를 n채널형으로 하기 위해서는, 게이트 전극을 구성하는 재료로서 TiN, TaN, Al, TiAl, W를 들 수 있다. 한편, 채널부를 Si-Ge로 구성하는 경우, 전계효과 트랜지스터를 p채널형으로 하기 위해서는, 게이트 전극을 구성하는 재료로서 TiN, W를 들 수 있다.
전계효과 트랜지스터의 게이트 전극에 인가되는 전압은, 예를 들면, 0.5볼트 내지 0.8볼트인 형태로 할 수 있는데, 이것으로 한정하는 것이 아니다.
절연층이나 게이트 절연막을 구성하는 재료로서, SiON, SiO2를 들 수 있고, 고유전율 재료(이른바 High-k 재료), 예를 들면, HfO2, HfAlON, Y2O3를 들 수 있다.
적층 구조체를 구성하는 나노와이어 구조에서는, 직경이, 예를 들면, 5㎚ 내지 10㎚의, 예를 들면 Si나 Si-Ge 등으로 이루어지는 나노와이어 구조의 양단이, 제1 접속부 및 제2 접속부에 접해 있다. 적층 구조체를 구성하는 나노시트 구조에서는, 폭×두께가, 예를 들면, (10㎚ 내지 50㎚)×(5㎚ 내지 10㎚)의, 예를 들면 Si나 Si-Ge 등으로 이루어지는 단면 형상이 개략 사각형의 재료의 양단이, 제1 접속부 및 제2 접속부에 접해 있다. 전계효과 트랜지스터의 채널부를 구성하는 나노와이어 구조에서는, 직경이, 예를 들면, 5㎚ 내지 10㎚의, 예를 들면 Si나 Si-Ge 등으로 이루어지는 나노와이어 구조의 양단이, 전계효과 트랜지스터를 구성하는 소스/드레인 영역에 의해 지지되어 있다. 전계효과 트랜지스터의 채널부를 구성하는 나노시트 구조에서는, 폭×두께가, 예를 들면, (10㎚ 내지 50㎚)×(5㎚ 내지 10㎚)의, 예를 들면 Si나 Si-Ge 등으로 이루어지는 단면 형상이 개략 사각형의 재료의 양단이, 전계효과 트랜지스터를 구성하는 소스/드레인 영역에 의해 지지되어 있다. 나노와이어 구조가 되는지, 나노시트 구조가 되든지는, 이들을 구성하는 재료의 두께, 폭에 의존한다.
전술한 바와 같이, 기체로서 실리콘 반도체 기판이나 SOI 기판, GOI 기판, SGOI 기판을 들 수 있다. 적층 구조체나 채널부는, 결정성을 갖는 것이 바람직한데, 다결정으로 구성되어 있어도 좋고, 경우에 따라서는 비정질으로 구성되어 있어도 좋다. 적층 구조체나 채널부의 형성 방법으로서, 에피택셜 CVD법, 플라즈마 CVD법, 원자층 퇴적법(ALD법)을 들 수 있다.
다이오드 및 전계효과 트랜지스터를 어떻게 배치하는지는, 요구되는 반도체 회로의 사양에 의존하기 때문에, 한 마디로 규정할 수는 없다. 예를 들면, 로직 회로나 SRAM 회로, CMOS 회로 등의 디지털 회로를 다이오드나 전계효과 트랜지스터로 구성할 수 있고, 촬상 장치의 제어를 행하는 로직 회로나 촬상 장치를 구성하는 촬상 소자(수광 소자)의 구동 회로를 다이오드나 전계효과 트랜지스터로 구성할 수 있고, CPU나 GPU 등을 다이오드나 전계효과 트랜지스터로 구성할 수도 있지만, 이들로 한정하는 것이 아니다.
실시례 1
실시례 1은, 본 개시의 제1의 양태에 관한 다이오드에 관한 것이다. 실시례 1의 다이오드의 적층 구조체, 제1 접속부 및 제2 접속부의 모식적인 배치도를 도 2A에 도시하고, 제어 전극부, 절연층, 제1 접속부 및 제2 접속부의 모식적인 배치도를 도 2B에 도시하고, 도 2A의 화살표 A-A에 따른 실시례 1의 다이오드의 모식적인 일부 단면도를 도 1A에 도시하고, 도 2A의 화살표 B-B에 따른 모식적인 일부 단면도를 도 1B에 도시하고, 도 2A의 화살표 C-C에 따른 모식적인 일부 단면도를 도 3A에 도시하고, 도 2B의 화살표 D-D에 따른 모식적인 일부 단면도를 도 3B에 도시한다. 또한, 실시례 1에서의 전계효과 트랜지스터의 채널부 및 소스/드레인 영역의 모식적인 배치도를 도 4A에 도시하고, 게이트 전극, 게이트 사이드 월 및 소스/드레인 영역의 모식적인 배치도를 도 4B에 도시하고, 도 4A의 화살표 A-A에 따른 p채널형 및 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도를 도 5A 및 도 7A에 도시하고, 도 4B의 화살표 B-B에 따른 p채널형 및 n채널형의 전계효과 트랜지스터의 모식적인 일부 단면도를 도 5B 및 도 7B에 도시하고, 도 4A의 화살표 C-C에 따른 p채널형 및 n채널형의 전계효과 트랜지스터 모식적인 일부 단면도를 도 6A 및 도 8A에 도시하고, 도 4B의 화살표 D-D에 따른 p채널형 및 n채널형의 전계효과 트랜지스터 모식적인 일부 단면도를 도 6B 및 도 8B에 도시한다.
실시례 1 또는 후술하는 실시례 2의 다이오드는,
적층 구조체(20, 25),
적층 구조체(20, 25)의 길이 방향의 일단에 마련된 제1 접속부(31), 및,
적층 구조체(20, 25)의 길이 방향의 타단에 마련된 제2 접속부(32)를 구비하고 있고,
적층 구조체(20, 25)는, 나노와이어 구조 또는 나노시트 구조(구체적으로는, 예를 들면, 나노와이어 구조)를 갖는 제1 구조체(21, 26), 및, 제1 구조체(21, 26)를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조(구체적으로는, 예를 들면, 나노와이어 구조)를 갖는 제2 구조체(22, 27)가, 두께 방향으로, 교대로 적층되어 이루어지고,
제1 접속부(31)는 제1 도전형(구체적으로는, 예를 들면, p형)을 가지고,
제2 접속부(32)는, 제1 도전형과는 다른 제2 도전형(구체적으로는, 예를 들면, n형)을 갖는다.
그리고, 실시례 1의 다이오드는, 적어도 적층 구조체(20)의 정상부로부터 측면에 걸쳐서, 제1 접속부(31) 및 제2 접속부(32)와 이간하여 형성된 제어 전극부(23)를 더 구비하고 있고, 제1 접속부(31)와 제어 전극부(23), 또는, 제2 접속부(32)와 제어 전극부(23)는, 전기적으로 접속되어 있다. 구체적으로는, 실시례 1의 다이오드(11A)는, 적층 구조체(20)의 정상부로부터 측면에 걸쳐서, 제1 접속부(31) 및 제2 접속부(32)와 이간하여 형성된 제어 전극부(23)를 더 구비하고 있고, 제1 접속부(31)와 제어 전극부(23)는 전기적으로 접속되어 있다. 즉, 실시례 1의 다이오드는, 이른바 MOS 다이오드 구조를 갖는다.
그리고, 실시례 1 또는 후술하는 실시례 2의 다이오드에서, 적층 구조체(20, 25)는 기체(70)의 위에 마련되어 있다. 이와 같은 구성에서는, 적층 구조체(20, 25)의 저면은 기체(70)와 접하여 있다. 실시례 1의 다이오드(11A)에서, 제어 전극부(23)는 적층 구조체(20)의 저면에 형성되어 있지 않다. 또한, 실시례 1 또는 후술하는 실시례 2의 다이오드에서, 적층 구조체(20, 25)는, 구체적으로는, 2개의 제1 구조체(21A, 21B, 26A, 26B) 및 2개의 제2 구조체(22A, 22B, 27A, 27B)가, 두께 방향으로, 교대로 적층되어 이루어지고, 4층 구성이고, 각 구조체의 두께(각 층의 두께) 및 폭을, 예를 들면, 8㎚, 8㎚로 했다. 그리고, 적층 구조체(20, 25)의 길이 방향의 일단은 제1 접속부(31)와 접하여 있고, 타단은 제2 접속부(32)와 접하여 있다. 적층 구조체(20, 25)의 최하층은, 제1 구조체(21A, 26A)에 의해 구성되어 있어도 좋고, 제2 구조체(22A, 27A)에 의해 구성되어 있어도 좋지만, 도시한 예에서는, 제1 구조체(21A, 26A)에 의해 구성되어 있다.
실시례 1 또는 후술하는 실시례 2의 다이오드에서, 기체(70)는 실리콘 반도체 기판으로 이루어진다. 또한, 실시례 1 또는 후술하는 실시례 2의 다이오드에서, 제1 접속부(31) 및 제2 접속부(32)는 기체(70)상에 마련되어 있다. 나아가서는, 실시례 1 또는 후술하는 실시례 2의 다이오드에서, 제1 구조체(21) 및 제1 접속부(31)는 실리콘-게르마늄(Si-Ge)으로 이루어지고, 제2 구조체(22) 및 제2 접속부(32)는 실리콘(Si)으로 이루어진다. 또한, 실시례 1의 다이오드(11A)에서, 제1 접속부(31)와 대향하는 제어 전극부(23)의 측면, 및, 제2 접속부(32)와 대향하는 제어 전극부(23)의 측면에는, 예를 들면 HfO2로 이루어지는 절연층(사이드 월(24))이 형성되어 있고, 제어 전극부(23)는 TiN, TaN, Al, TiAl 또는 W로 이루어지고, 구체적으로는, 예를 들면 TiN으로 이루어진다. 제어 전극부(23)의 길이를, 예를 들면, 0.1㎛로 하고, 제1 접속부(31)와 제2 접속부(32)의 간격을 0.14㎛로 했다.
나아가서는, 실시례 1의 다이오드(11A)에서, 적층 구조체(20)는 진성 반도체 영역(인트린직 영역)을 가지고, 또한, 적층 구조체(20)의 불순물 농도는 1×1018/㎤ 이하이다. 구체적으로는, 제1 구조체(21) 및 제2 구조체(22)는, 진성 반도체로 이루어지고, 또한, 불순물 농도는 1×1018/㎤ 이하이다.
실시례 1 또는 후술하는 실시례 2에서, 반도체 장치는, 실시례 1 또는 실시례 2의 다이오드, 및, GAA 구조(게이트 전극이 채널부의 외주부를, 잘린 곳 없이, 연속한 상태로 둘러싸고 있는 형태)를 갖는 전계효과 트랜지스터(42)를 구비하고 있고, 이른바 오메가(Ω) 구조(게이트 전극이 채널부의 외주부를 둘러싸고 있는데, 부분적으로 불연속한 상태로 둘러싸고 있는 형태)의 전계효과 트랜지스터(41)를 구비하고 있다.
p채널형의 전계효과 트랜지스터(41)는, 나노와이어 구조 또는 나노시트 구조를 갖는 복수의 채널부(51(51A, 51B)), 각 채널부(51(51A, 51B))를 둘러싸는 게이트 절연막(55), 및, 각 게이트 절연막(55)의 적어도 일부를 둘러싸는 게이트 전극(53)을 구비한 채널 구조부(50A)를 갖는다. 한편, n채널형의 전계효과 트랜지스터(42)는, 나노와이어 구조 또는 나노시트 구조를 갖는 복수의 채널부(52(52A, 52B)), 각 채널부(52(52A, 52B))를 둘러싸는 게이트 절연막(55), 및, 각 게이트 절연막(55)의 적어도 일부를 둘러싸는 게이트 전극(53)을 구비한 채널 구조부(50B)를 갖는다. 채널부(51, 52)는, 채널 구조부(50)의 두께 방향에서, 적어도 2개, 형성되어 있고, 또한, 최하층의 채널부(51, 52)는 기체(70)의 위 또는 기체(70)의 상방에 형성되어 있다. 도시한 예에서는, 채널부(51(51A, 51B))는, 채널 구조부(50A)의 두께 방향에서, 2개, 형성되어 있고, 또한, 최하층의 채널부(51A)는 기체(70)의 위에 형성되어 있다. 최하층의 채널부(51A)와 기체(70)의 사이에는 게이트 전극(53)은 형성되어 있지 않다(Ω 구조). 한편, 채널부(52(52A, 52B))는, 채널 구조부(50B)의 두께 방향에서, 2개, 형성되어 있고, 또한, 최하층의 채널부(52A)는 기체(70)의 상방에 형성되어 있다. 최하층의 채널부(52A)와 기체(70)의 사이에는 게이트 전극(53)이 형성되어 있다(GAA 구조). 복수의 채널부(51, 52)는, 채널 구조부(50A, 50B)의 두께 방향에서, 상호 이간하여 배치되어 있고, 채널부(51, 52)와 채널부(51, 52)의 사이는, 게이트 절연막(55) 및 게이트 전극(53)으로 매입되어 있다. 채널부(51, 52)의 길이 방향의 일단은 일방의 소스/드레인 영역(61)에 접하여 있고, 타단은 타방의 소스/드레인 영역(62)에 접해 있다. 소스/드레인 영역(61, 62)과 대향하는 게이트 전극(53)의 측면에는, 예를 들면 HfO2로 이루어지는 게이트 사이드 월(54)이 형성되어 있다.
상술한 바와 같이, 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 게이트 전극으로 둘러싸여 있다. 도시한 예에서는, 전계효과 트랜지스터(41)를 구성하는 최하층의 채널부(51A)의 외주부의 일부분은 게이트 전극(53)으로 둘러싸여 있지 않다. 한편, 전계효과 트랜지스터(42)를 구성하는 최하층의 채널부(52A)의 외주부의 일부는 게이트 전극(53)으로 둘러싸여 있다.
실시례 1의 전계효과 트랜지스터(41)의 채널부(51(51A, 51B))는 실리콘-게르마늄(Si-Ge)으로 이루어지고, 전계효과 트랜지스터(42)의 채널부(52(52A, 52B))는 실리콘(Si)으로 이루어진다. 또한, 전계효과 트랜지스터(41, 42)의 게이트 전극(53)을 구성하는 재료를, 예를 들면 TiN으로 하고, 게이트 절연막(55)을, SiON 및 HfO2의 적층 구조로 한다.
실시례 1의 다이오드(11A)의 동작 기구를 설명하기 위한 도면을 도 15에 도시하고, 전술한 비특허 문헌 1에 제안된 GAA 구조를 갖는 다이오드의 동작 기구를 설명하기 위한 도면을 도 16에 도시한다. 또한, 도 15, 도 16의 최상단의 도면은, 도 1A와 같은 모식적인 단면도이다. 도 15에서의 「(1)위치」는, 제2 구조체(22B)에서의 포텐셜의 변화를 도시하는 도면이고, 「(2)위치」는, 제1 구조체(21B)에서의 포텐셜의 변화를 도시하는 도면이다. 또한, 「V=0」은, 제1 접속부(31) 및 제어 전극부(23)에 0볼트를 인가하고, 제2 접속부(32)를 접지한(0볼트의 인가)한 때의 포텐셜을 나타내고 있고, 「V>Vbi」는, 제1 접속부(31) 및 제어 전극부(23)에 기판 바이어스(Vbi)(구체적으로는, 0볼트)보다도 높은 전압(예를 들면, +1.0볼트)을 인가하고, 제2 접속부(32)를 접지한(0볼트의 인가)한 때의 포텐셜을 나타내고 있다.
이하, 도 20A, 도 20B, 도 20C, 도 21A, 도 21B, 도 21C, 도 22A, 도 22B, 도 22C, 도 23A, 도 23B, 도 23C, 도 24A, 도 24B, 도 24C, 도 25A, 도 25B 및 도 25C를 참조하여, 실시례 1의 다이오드 및 전계효과 트랜지스터의 제조 방법의 개요를 설명한다. 또한, 도 20A, 도 20B, 도 20C, 도 21A, 도 21B, 도 21C, 도 22A, 도 22B, 도 22C, 도 23A, 도 23B, 도 23C, 도 24A, 도 24B 및 도 24C는, 도 2A 및 도 4A의 화살표 C-C에 따른 것과 같은 기체 등의 모식적인 일부 단면도이고, 도 25A, 도 25B 및 도 25C는, 도 2A 및 도 4A의 화살표 A-A에 따른 것과 같은 기체 등의 모식적인 일부 단면도이다.
[공정-100]
우선, 기체(70)의 소망하는 영역의 위에, 다이오드 및 전계효과 트랜지스터를 위한 소자 분리 영역(도시 생략)을 형성한 후, Si-Ge로 이루어지는 제1 반도체층(81)(제1 구조체(21A) 및 p채널형의 전계효과 트랜지스터(41)의 채널부(51A)를 구성하는 반도체층이다), Si로 이루어지는 제2 반도체층(82)(제2 구조체(22A) 및 n채널형의 전계효과 트랜지스터(42)의 채널부(52A)를 구성하는 반도체층이다), Si-Ge로 이루어지는 제3 반도체층(83)(제1 구조체(21B) 및 p채널형의 전계효과 트랜지스터(41)의 채널부(51B)를 구성하는 반도체층이다), Si로 이루어지는 제4 반도체층(84)(제2 구조체(22B) 및 n채널형의 전계효과 트랜지스터(42)의 채널부(52B)를 구성하는 반도체층이다)를, 순차적으로, 예를 들면, 에피택셜 CVD법에 의거하여 형성한다. 제1 반도체층(81), 제2 반도체층(82), 제3 반도체층(83) 및 제4 반도체층(84)은, 진성 반도체로 이루어지고, 또한, 불순물 농도는 1×1018/㎤ 이하이다.
[공정-110]
다음에, 제1 반도체층(81), 제2 반도체층(82), 제3 반도체층(83) 및 제4 반도체층(84)으로 이루어지는 적층 구조체(20) 및 적층 구조체(20', 20")의 각각(채널 구조부(50A, 50B)를 형성하기 위한 적층 구조체)을, 주지의 리소그래피 기술 및 에칭 기술에 의거하여, 다이오드(11A)를 형성해야 할 기체(70)의 위, 및, 전계효과 트랜지스터를 형성해야 할 기체(70)의 위에 형성한다. 이렇게 하여, 도 20A, 도 20B 및 도 20C에 도시하는 구조가 얻어진다.
[공정-120A]
그 후, 적층 구조체(20), 및, n채널형의 전계효과 트랜지스터(42)의 채널 구조부(50B)를 형성하기 위한 적층 구조체(20")를 적절한 마스크층으로 피복하고, p채널형의 전계효과 트랜지스터(41)의 채널 구조부(50A)를 형성하기 위한 적층 구조체(20')를 노출한 상태로 한다. 그리고, 소망하는 레지스트 패턴을 갖는 에칭용 레지스트(91)를 형성하고(도 21A 참조), 제4 반도체층(84), 제3 반도체층(83), 제2 반도체층(82) 및 제1 반도체층(81)을 패터닝한다. 에칭용 레지스트(91)의 폭에 의존하여, 나노와이어 구조가 얻어지고, 또한, 나노시트 구조가 얻어진다. 이렇게 하여, 도 21B에 도시하는 구조가 얻어진다.
[공정-120B]
뒤이어, 제1 반도체층(81) 및 제3 반도체층(83)을 구성하는 재료(Si-Ge)에 대해 에칭 선택비를 갖는 에천트를 이용하여, Si로 이루어지는 제2 반도체층(82) 및 제4 반도체층(84)을 제거한다. 나노와이어 구조로 이루어지는 채널부(52)의 양단은, 적층 구조체(20')로 이루어지는 지지부에 의해 지지되어 있다. 그 후, 에칭용 레지스트(91)를 제거한다. 이렇게 하여, 도 21C에 도시하는 구조가 얻어진다.
[공정-130A]
그 후, p채널형의 전계효과 트랜지스터(41)의 채널 구조부(50A)의 구성 요소를 적절한 마스크층으로 피복하고, 적층 구조체(20), 및, n채널형의 전계효과 트랜지스터(42)의 채널 구조부(50B)를 형성하기 위한 적층 구조체(20")를 노출한 상태로 한다. 그리고, 소망하는 레지스트 패턴을 갖는 에칭용 레지스트(92)를 형성하고(도 22A 참조), 제4 반도체층(84), 제3 반도체층(83), 제2 반도체층(82) 및 제1 반도체층(81)을 패터닝한다. 에칭용 레지스트(92)의 폭에 의존하여, 나노와이어 구조가 얻어지고, 또한, 나노시트 구조가 얻어진다. 이렇게 하여, 도 22B 및 도 23C에 도시하는 구조가 얻어진다.
[공정-130B]
뒤이어, 제2 반도체층(82) 및 제4 반도체층(84)을 구성하는 재료(Si)에 대해 에칭 선택비를 갖는 에천트를 이용하여, Si-Ge로 이루어지는 제1 반도체층(81) 및 제3 반도체층(83)을 제거한다. 나노와이어 구조로 이루어지는 채널부(51)의 양단은, 적층 구조체(20")로 이루어지는 지지부에 의해 지지되어 있다. 그 후, 에칭용 레지스트(92)를 제거한다. 이렇게 하여, 도 22C에 도시하는 구조가 얻어진다.
[공정-140]
그 후, 채널부(51, 52)에 게이트 절연막(55)을 형성한다. 구체적으로는, 우선, 소망하는 레지스트 패턴을 갖는 레지스트층(도시 생략)을 형성한 후, 채널부(51, 52)에 열산화 처리를 행함으로써, SiON으로 이루어지는 게이트 절연막의 일부를 형성한다. 열산화 처리를 행함으로써, 나노와이어 구조로 이루어지는 채널부(51, 52)의 단면 형상은 원형이 된다. 뒤이어, 게이트 절연막의 위에, ALD법에 의거하여, HfO2로 이루어지는 게이트 절연막의 잔부를 형성한다. 이렇게 하여, 도 23A 및 도 23B에 도시하는 구조가 얻어진다.
[공정-150]
다음에, 다이오드(11A)를 구성하는 적층 구조체(20)의 일부에 제어 전극부(23)를, CVD법, 리소그래피 기술 및 에칭 기술에 의거하여 형성한다. 아울러서, p채널형의 전계효과 트랜지스터(41) 및 n채널형의 전계효과 트랜지스터(42)의 게이트 전극(53)을, CVD법, 리소그래피 기술 및 에칭 기술에 의거하여 형성한다(도 24A, 도 24B 및 도 24C 참조). 그 후, 절연층(사이드 월(24)), 게이트 사이드 월(54)을 주지의 방법으로 형성한다.
[공정-160]
다음에, 제1 접속부(31), 제2 접속부(32), 소스/드레인 영역(61, 62)을 형성한다. 구체적으로는, 채널부(51, 52)의 양단을 지지하고 있는 적층 구조체(20', 20")로 이루어지는 지지부를 리소그래피 기술 및 에칭 기술에 의거하여 제거하고, 또한, 적층 구조체(20)로부터 불필요의 부분을 리소그래피 기술 및 에칭 기술에 의거하여 제거하고, 기체(70)를 노출시킨다. 그리고, 제1 접속부(31)를 형성해야 할 기체(70)의 영역 이외의 영역을, 예를 들면, SiN으로 이루어지는 마스크층(도시 생략)으로 덮는다. 그리고, 선택 에피택셜 성장법에 의거하여, 기체(70)상에, p형 불순물을 포함하는 Si-Ge로 이루어지는 제1 접속부(31)를 형성한 후, 마스크층을 제거한다. 다음에, 제2 접속부(32) 및 소스/드레인 영역(61, 62)을 형성해야 할 기체(70)의 영역 이외의 영역을, 예를 들면, SiN으로 이루어지는 다른 마스크층(도시 생략)으로 덮는다. 그리고, 선택 에피택셜 성장법에 의거하여, 기체(70)상에, n형 불순물을 포함하는 Si로 이루어지는 제2 접속부(32) 및 소스/드레인 영역(61, 62)을 형성한 후, 마스크층을 제거한다. 이렇게 하여, 나노와이어 구조를 갖는 다이오드(11A) 및 전계효과 트랜지스터(41, 42)를 얻을 수 있다. 그리고, 나아가서는, 전면에 층간 절연층을 형성하고, 제1 접속부(31), 제2 접속부(32), 제어 전극부(23)의 상방에 위치하는 층간 절연층에 개구부를 형성하고, 개구부 내로부터 층간 절연층상에 걸쳐서, 접속 구멍 및 배선, 접속부(제1 접속부(31)와 제어 전극부(23)를 접속하는 접속부)를 형성하면 좋다. 또한, 게이트 전극(53), 소스/드레인 영역(61, 62)의 상방에 위치하는 층간 절연층에 개구부를 형성하고, 개구부 내로부터 층간 절연층상에 걸쳐서, 접속 구멍 및 배선을 형성하면 좋다.
도 17A에 도시하는 실시례 1의 다이오드에 유사한 구조를 갖는 다이오드(편의상, 『시뮬레이션용의 다이오드』라고 부른다), 및, 이 시뮬레이션용의 다이오드의 적층 구조체 내에서의 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포를 시뮬레이션한 결과를, 도 17B, 도 17C 및 도 17D에 도시한다. 시뮬레이션용의 다이오드는, Si-Ge로 이루어지는 제1 접속부(31), Si로 이루어지는 제2 접속부(32), Si-Ge로 이루어지는 하나의 제1 구조체(21) 및 Sie로 이루어지는 하나의 제2 구조체(22)의 합계 2층이 적층된 적층 구조체(20), 및, 적층 구조체(20)의 외주부를 둘러싸는 제어 전극부(23)로 이루어진다. 그리고, 제1 접속부(31) 및 제어 전극부(23)에 +1.0볼트를 인가하고, 제2 접속부(32)를 접지한(0볼트의 인가) 상태의 시뮬레이션을 행했다. 도 17B, 도 17C 및 도 17D의 결과로부터, 제1 구조체(21)와 제2 구조체(22)의 사이에서, 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포에 상위(相違)는 인정되지 않고, 다이오드 동작의 확인을 할 수 있다.
또한, 도 17A에 도시한 시뮬레이션용의 다이오드, 적층 구조체를 2층의 실리콘층으로 치환한 다이오드(편의상, 『비교례 1A의 다이오드』라고 부른다), 및, 2층의 실리콘-게르마늄층으로 치환한 다이오드(편의상, 『비교례 1B의 다이오드』라고 부른다)에서의 펄스 전압을 인가한 때에 흐르는 펄스 전류를 시뮬레이션한 결과를 도 18에 도시한다. 또한, 도 18의 「B」에 시뮬레이션용의 다이오드의 결과를 도시하고, 도 18의 「A」에 비교례 1A의 다이오드의 결과를 도시하고, 도 18의 (C)에 비교례 1B의 다이오드의 결과를 도시한다. 시뮬레이션용의 다이오드는, 비교례 1A 다이오드와 거의 같은 동작 특성을 가지고, 비교례 1B의 다이오드보다도 우수한 특성을 갖는 것을 확인할 수 있었다.
나아가서는, 시뮬레이션용의 다이오드, 비교례 1A의 다이오드 및 비교례 1B의 다이오드의 적층 구조체 내에서의 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포를 시뮬레이션한 결과를 도 19에 도시한다.
[포텐셜 분포]
시뮬레이션용의 다이오드 도 19의 (C)참조
비교례 1A의 다이오드 도 19의 (A)참조
비교례 1B의 다이오드 도 19의 (B)참조
[전계 강도 분포]
시뮬레이션용의 다이오드 도 19의 (F)참조
비교례 1A의 다이오드 도 19의 (D)참조
비교례 1B의 다이오드 도 19의 (E)참조
[전류 밀도 분포]
시뮬레이션용의 다이오드 도 19의 (J)참조
비교례 1A의 다이오드 도 19의 (G)참조
비교례 1B의 다이오드 도 19의 (H)참조
도 19의 결과로부터, 시뮬레이션용의 다이오드, 비교례 1A의 다이오드 및 비교례 1B의 다이오드의 적층 구조체 내에서의 포텐셜 분포, 전계 강도 분포 및 전류 밀도 분포에서, 적층 구조체를 구성하는 상층과 하층의 사이에서 큰 차이는 인정되지 않았다.
실시례 1 또는 후술하는 실시례 2의 다이오드에서는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체 및 제2 구조체가 두께 방향으로 교대로 적층되어 이루어지는 적층 구조체를 갖기 때문에, 다이오드에 흘리는 전류의 감소를 될 수 있는 한 억제할 수 있다. 게다가, 예를 들면, GAA 구조를 갖는 전계효과 트랜지스터의 제조 공정과의 친화성이 높다. 즉, 실시례 1 또는 후술하는 실시례 2의 다이오드는, 예를 들면, GAA 구조를 갖는 전계효과 트랜지스터와 같은 공정으로 제조하는 것이 가능하다.
게다가, 실시례 1의 다이오드에서는, 제어 전극부가 마련되어 있기 때문에, 게이트 전극으로부터 적층 구조체에 전자가 주입되는 결과, 적층 구조체에서 전도대 및 원자가 전자대가 압하(壓下)되고, 적층 구조체가 진성 반도체 영역(인트린직 영역)을 가지고, 또한, 적층 구조체의 불순물 농도가 1×1018/㎤ 이하라도, 제1 접속부와 거의 같은 전위가 되어, 다이오드로서 전류를 흘릴 수 있다.
또한, 전술한 비특허 문헌 1에 제안된 GAA 구조를 갖는 다이오드와, 실시례 1의 다이오드를, 이하, 비교한다. 실시례 1의 다이오드에서의 제1 구조체(21) 및 제2 구조체(22)의 폭 및 높이를 a라고 한다. 2개의 제1 구조체(21) 및 2개의 제2 구조체(22)로 구성된 적층 구조체(20)의 단면적, 즉, 실시례 1의 다이오드에서의 전류를 흘리는 단면적은 4a2이다. 한편, 비특허 문헌 1에 제안된 다이오드에서는, 폭 a, 높이 4a의 단면(斷面) 영역은 2개의 구조체에서 차지된다. 따라서, 비특허 문헌 1에 제안된 다이오드에서의 전류를 흘리는 단면적은 2×π×(a/2)2=1.57a2이다. 즉, 실시례 1의 다이오드와 비특허 문헌 1에 제안된 다이오드에서, 다이오드의 단면적을 같다고 하는 경우, 비특허 문헌 1에 제안된 다이오드와 비교하여, 실시례 1의 다이오드는, 2.5배(=4/1.57), 전류를 흘릴 수 있고, 다이오드가 흘리는 전류를 같다고 하는 경우, 비특허 문헌 1에 제안된 다이오드와 비교하여, 실시례 1의 다이오드는, 단면적을, 1/2.5배, 축소하는 것이 가능해진다.
<실시례 1의 다이오드의 변형례 1>
실시례 1의 다이오드의 변형례 1(다이오드(11B))의, 도 2A의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도를 도 9A에 도시한다. 이 변형례 1에서는, 제2 접속부(32)와 제어 전극부(23)가 전기적으로 접속되어 있다.
<실시례 1의 다이오드의 변형례 2>
실시례 1의 다이오드의 변형례 2(다이오드(11C))의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도를 도 9B에 도시한다. 이 변형례 2에서는, 다이오드(11C)가 마련되어 있는 기체(70)의 영역은 제2 도전형(구체적으로는, n+)을 가지고, 제1 접속부(31)와 제어 전극부(23)는 전기적으로 접속되어 있고, 또한, 제2 접속부(32)와 제어 전극부(23)는 전기적으로 접속되어 있다. 보다 구체적으로는, 다이오드(11C)가 마련된 기체(70)의 상부의 영역은 n+ 영역(71)으로 구성되어 있고, 제1 접속부(31) 및 이 n+영역(71)에 의해서도 다이오드가 구성된다. 그리고, 이와 같은 구조로 함으로써, 전류 경로를 늘릴 수 있고, 다이오드가 흘리는 전류의 증가를 도모할 수 있다.
<실시례 1의 다이오드의 변형례 3>
실시례 1의 다이오드의 변형례 3(다이오드(11D))의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도를 도 10A에 도시한다. 이 변형례 3에서는, 기체는 SOI 기판(72)으로 이루어진다. 다이오드(11D)는, SOI 기판(72)을 구성하는 실리콘층(73)상에 마련되어 있다.
<실시례 1의 다이오드의 변형례 4>
실시례 1의 다이오드의 변형례 4(다이오드(11E))의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도를 도 10B에 도시한다. 이 변형례 4에서도, 다이오드(11E)가 마련되어 있는 기체(72)의 부분을 구성하는 실리콘층(74)은 제2 도전형(구체적으로는, n+)을 가지고, 제1 접속부(31)와 제어 전극부(23)는 전기적으로 접속되어 있고, 또한, 제2 접속부(32)와 제어 전극부(23)는 전기적으로 접속되어 있다. 보다 구체적으로는, 기체는 SOI 기판(72)으로 이루어지고, 다이오드(11E)는, SOI 기판(72)을 구성하는 n+ 실리콘층(74)상에 마련되어 있다. 제1 접속부(31) 및 이 n+ 실리콘층(74)에 의해서도 다이오드가 구성된다. 그리고, 이와 같은 구조로 함으로써, 전류 경로를 늘릴 수 있고, 다이오드가 흘리는 전류의 증가를 도모할 수 있다.
<실시례 1의 다이오드의 변형례 5>
실시례 1의 다이오드의 변형례 5(다이오드(11F))의, 도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도를 도 11A에 도시하고, 도 2A의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도를 도 11B에 도시하고, 도 2A의 화살표 C-C 및 화살표 D-D에 따른 것과 같은 모식적인 일부 단면도를 도 12A 및 도 12B의 각각에 도시한다. 다이오드(11F)에서, 제어 전극부(23)는, 적층 구조체(20)의 저면에 걸쳐서 형성되어 있다. 적층 구조체(20)는 기체(70)의 상방에 마련되어 있다. 이와 같은 구성에서는, 적층 구조체(20)의 저면은 기체(70)와 접하지 않고, 제어 전극부(23)의 저면은 기체(70)와 접하여 있고, 또한, 도시하는 바와 같이, 제어 전극부(23)의 저면은 기체(70)의 상방에 위치하고, 제어 전극부(23)의 저면과 기체(70)의 정상면의 사이에는 간극이 존재한다. 적층 구조체(20)의 최하층은, 제2 구조체(22A)에 의해 구성되어 있고, 제1 구조체(21)의 수는 1이고, 제2 구조체(22)의 수를 2로 했지만, 이들로 한정하는 것이 아니다. 이와 같은 구조는, 전술한 제1 반도체층(81) 대신에 희생층을 형성하고, [공정-130B]와 같은 공정에서, 적층 구조체(20)로부터 희생층을 제거함으로써 얻을 수 있다.
실시례 2
실시례 2는, 본 개시의 제2의 양태에 관한 다이오드에 관한 것이다. 실시례 2의 다이오드의, 도 2A의 화살표 C-C 및 도 2B의 화살표 D-D에 따른 것과 같은 모식적인 일부 단면도를, 도 13A 및 도 13B에 도시한다. 실시례 2의 다이오드에서는, 실시례 1의 다이오드와 달리, 제어 전극부(23)는 마련되어 있지 않고, 제1 접속부(31)에 접하는 적층 구조체(25)의 제1의 부분(25A)은 제1 도전형(구체적으로는, 예를 들면 p형)을 가지고, 제2 접속부(32)에 접하는 적층 구조체(25)의 제2의 부분(25B)은 제2 도전형(구체적으로는, 예를 들면, n형)을 갖는다. 그리고, 적층 구조체(25)의 제1의 부분(25A)과 적층 구조체(25)의 제2의 부분(25B)은 접해 있다. 제1의 부분(25A)은, p형 불순물을 이온 주입함에 의해 마련할 수 있고, 제2의 부분(25B)은, n형 불순물을 이온 주입함에 의해 마련할 수 있다.
이상의 점을 제외하고, 실시례 2의 다이오드의 구성, 구조는 실시례 1의 다이오드의 구성, 구조를 마찬가지로 할 수 있기 때문에, 상세한 설명은 생략한다. 또한, 실시례 1의 변형례 2, 변형례 3, 변형례 4, 변형례 5의 구성, 구조를, 적절히, 실시례 2의 다이오드에 적용할 수 있다.
실시례 2의 다이오드에서는, Si-Ge로 이루어지는 제1 구조체(26(26B))와, Si로 이루어지는 제2 구조체(27(27A, 27B))의 일함수 값의 차(差)는 0.1eV 정도이고, 다이오드로서 동작할 때의 제1 접속부(31)와 제2 접속부(32) 사이의 전위차(통상, 1볼트 이상)에서는, 일함수 값의 차가 흡수되어, 전체로서 다이오드 동작이 가능하다. 그리고, 제1 구조체(26)와 제2 구조체(27)가 제각기 다이오드 동작하는 일 없이, 일체로 다이오드 동작하기 때문에, 전류 경로를 배로 할 수 있고, 다이오드가 흘리는 전류의 증가를 도모할 수 있다.
이상, 본 개시를 바람직한 실시례에 의거하여 설명했는데, 실시례에서 설명한 다이오드나 전계효과 트랜지스터의 구성, 구조, 다이오드나 전계효과 트랜지스터를 구성하는 재료, 다이오드나 전계효과 트랜지스터의 제조 방법은 예시이고, 적절히, 변경할 수 있다. 다이오드나 전계효과 트랜지스터의 제조 방법에서의 공정 순서는, 소망에 응하여, 적절히, 변경할 수 있다. 실시례에서는, 적층 구조체나 채널부를 오로지 나노와이어 구조에 의거하여 설명했는데, 나노시트 구조로 할 수도 있다. 기체로서, 실리콘 반도체 기판이나 SOI 기판 대신에, GOI 기판이나 SGOI 기판을 이용할 수도 있다. 소자 분리 영역은, 예를 들면, [공정-120A]나 [공정-130A]에서 형성할 수도 있다.
도 2A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도를 도 14에 도시하는 바와 같이, 적층 구조체(20, 25)의 길이 방향의 일단에 접하는 제1 접속부(31)는, 제1 구조체(21, 26) 및 제2 구조체(22, 27)에 대해 돌기부를 가지고, 적층 구조체(20, 25)의 길이 방향의 타단에 접하는 제2 접속부(32)는, 제1 구조체(21, 26) 및 제2 구조체(22, 27)에 대해 돌기부를 갖는 형태로 할 수 있다. 즉, 제1 구조체(21, 26) 또는 제2 구조체(22, 27)의 윗면의 길이를 LT, 제1 구조체(21, 26) 또는 제2 구조체(22, 27)의 하면의 길이를 LB, 제1 구조체(21, 26) 또는 제2 구조체(22, 27)의 두께 방향 중앙부의 길이를 LC로 했을 때,
LT>LC, 또한, LB>LC
를 만족한다. 제1 구조체(21, 26)나 제2 구조체(22, 27)의 주면(主面)의 면방위를, 예를 들면 {110}로 함으로써, 에칭에 의해 제1 구조체(21, 26)나 제2 구조체(22, 27)를 얻을 때, 제1 구조체(21, 26)나 제2 구조체(22, 27)를 이와 같은 형상으로 할 수 있다. 또한, 에칭에 의해 얻어지는 제1 구조체(21, 26)나 제2 구조체(22, 27)의 형상은, 제1 구조체(21, 26)나 제2 구조체(22, 27)의 면방위와 제1 구조체(21, 26)나 제2 구조체(22, 27)가 늘어나는 방향에 의해 변화한다.
Si-Ge층은, 하층의 Si층의 위에 상층의 Si-Ge층을 형성하고, 산화 처리를 행함으로써, 상층의 Si-Ge층을 SiO2로 하고, 하층의 Si층을 Si-Ge층으로 하는 프로세스에 의해 얻을 수도 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] ≪다이오드: 제1의 양태≫
적층 구조체,
적층 구조체의 길이 방향의 일단에 마련된 제1 접속부, 및,
적층 구조체의 길이 방향의 타단에 마련된 제2 접속부를 구비하고 있고,
적층 구조체는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체, 및, 제1 구조체를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조를 갖는 제2 구조체가, 두께 방향으로, 교대로 적층되어 이루어지고,
제1 접속부는, 제1 도전형을 가지고,
제2 접속부는, 제1 도전형과는 다른 제2 도전형을 가지고,
적어도 적층 구조체의 정상부로부터 측면에 걸쳐서, 제1 접속부 및 제2 접속부와 이간하여 형성된 제어 전극부를 더 구비하고 있고,
제1 접속부와 제어 전극부, 또는, 제2 접속부와 제어 전극부는, 전기적으로 접속되어 있는 다이오드.
[A02] 적층 구조체는, 기체의 위에 마련되어 있는 [A01]에 기재된 다이오드.
[A03] 제어 전극부는, 또한, 적층 구조체의 저면에 걸쳐서 형성되어 있는 [A01]에 기재된 다이오드.
[A04] 적층 구조체는, 기체의 상방에 마련되어 있는 [A03]에 기재된 다이오드.
[A05] 기체는, 실리콘 반도체 기판 또는 SOI 기판으로 이루어지는 [A02] 내지 [A04]의 어느 한 항에 기재된 다이오드.
[A06] 제1 접속부 및 제2 접속부는, 기체상에 마련되어 있는 [A02] 내지 [A05]의 어느 한 항에 기재된 다이오드.
[A07] 다이오드가 마련되어 있는 기체의 영역은 제2 도전형을 가지고,
제1 접속부와 제어 전극부는 전기적으로 접속되어 있고, 또는, 제2 접속부와 제어 전극부는 전기적으로 접속되어 있는 [A02] 내지 [A06]의 어느 한 항에 기재된 다이오드.
[A08] 제1 도전형은 p형이고,
제2 도전형은 n형인 [A01] 내지 [A07]의 어느 한 항에 기재된 다이오드.
[A09] 제1 구조체는, 실리콘-게르마늄으로 이루어지고,
제2 구조체는, 실리콘으로 이루어지는 [A01] 내지 [A08]의 어느 한 항에 기재된 다이오드.
[A10] 적층 구조체는 진성 반도체 영역을 갖는 [A01] 내지 [A09]의 어느 한 항에 기재된 다이오드.
[A11] 적층 구조체의 불순물 농도는 1×1018/㎤ 이하인 [A01] 내지 [A09]의 어느 한 항에 기재된 다이오드.
[A12] 제1 접속부와 대향하는 제어 전극부의 측면, 및, 제2 접속부와 대향하는 제어 전극부의 측면에는, 절연층이 형성되어 있는 [A01] 내지 [A11]의 어느 한 항에 기재된 다이오드.
[A13] 제어 전극부는, TiN, TaN, Al, TiAl 또는 W로 이루어지는 [A01] 내지 [A12]의 어느 한 항에 기재된 다이오드.
[B01] ≪다이오드: 제2의 양태≫
적층 구조체,
적층 구조체의 길이 방향의 일단에 마련된 제1 접속부, 및,
적층 구조체의 길이 방향의 타단에 마련된 제2 접속부를 구비하고 있고,
적층 구조체는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체, 및, 제1 구조체를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조를 갖는 제2 구조체가, 두께 방향으로, 교대로 적층되어 이루어지고,
제1 접속부는, 제1 도전형을 가지고,
제2 접속부는, 제1 도전형과는 다른 제2 도전형을 가지고,
제1 접속부에 접하는 적층 구조체의 제1의 부분은 제1 도전형을 가지고,
제2 접속부에 접하는 적층 구조체의 제2의 부분은 제2 도전형을 갖는 다이오드.
[B02] 적층 구조체의 제1의 부분과 적층 구조체의 제2의 부분은 접해 있는 [B01]에 기재된 다이오드.
[C01] 적층 구조체의 길이 방향의 일단에 접한 제1 접속부는, 제1 구조체 및 제2 구조체에 대해 돌기부를 가지고, 적층 구조체의 길이 방향의 타단에 접하는 제2 접속부는, 제1 구조체 및 제2 구조체에 대해 돌기부를 갖는 [A01] 내지 [B02]의 어느 한 항에 기재된 다이오드.
[C02] 제1 구조체 또는 제2 구조체의 윗면의 길이를 LT, 제1 구조체 또는 제2 구조체의 하면의 길이를 LB, 제1 구조체 또는 제2 구조체의 두께 방향 중앙부의 길이를 LC로 했을 때,
LT>LC, 또한, LB>LC
를 만족하는 [C01]에 기재된 다이오드.
11A, 11B, 11C, 11D, 11E, 11F, 12: 다이오드
20, 25: 적층 구조체
21, 21A, 21B, 26, 26B: 제1 구조체
22, 22A, 22B, 27, 27A, 27B: 제2 구조체
23: 제어 전극부
24: 절연층(사이드 월)
25A: 적층 구조체의 제1의 부분
25B: 적층 구조체의 제2의 부분
31: 제1 접속부
32: 제2 접속부
41, 42: 전계효과 트랜지스터
50A, 50B: 채널 구조부
51, 51A, 51B, 52, 52A, 52B: 채널부
53: 게이트 전극
54: 게이트 사이드 월
55: 게이트 절연막
61, 62: 소스/드레인 영역
70: 기체
71: 기체에서의 n+층
72: SOI 기판
73: SOI 기판에서의 실리콘층
74: SOI 기판에서의 n+ 실리콘층
81: 제1 반도체층
82: 제2 반도체층
83: 제3 반도체층
84: 제4 반도체층
91, 92: 에칭용 레지스트

Claims (15)

  1. 적층 구조체,
    적층 구조체의 길이 방향의 일단에 마련된 제1 접속부, 및,
    적층 구조체의 길이 방향의 타단에 마련된 제2 접속부를 구비하고 있고,
    적층 구조체는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체, 및, 제1 구조체를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조를 갖는 제2 구조체가, 두께 방향으로, 교대로 적층되어 이루어지고,
    제1 접속부는, 제1 도전형을 가지고,
    제2 접속부는, 제1 도전형과는 다른 제2 도전형을 가지고,
    적어도 적층 구조체의 정상부로부터 측면에 걸쳐서, 제1 접속부 및 제2 접속부와 이간하여 형성된 제어 전극부를 더 구비하고 있고,
    제1 접속부와 제어 전극부, 또는, 제2 접속부와 제어 전극부는, 전기적으로 접속되어 있는 것을 특징으로 하는 다이오드.
  2. 제1항에 있어서,
    적층 구조체는, 기체의 위에 마련되어 있는 것을 특징으로 하는 다이오드.
  3. 제1항에 있어서,
    제어 전극부는, 또한, 적층 구조체의 저면에 걸쳐서 형성되어 있는 것을 특징으로 하는 다이오드.
  4. 제3항에 있어서,
    적층 구조체는, 기체의 상방에 마련되어 있는 것을 특징으로 하는 다이오드.
  5. 제2항 또는 제3항에 있어서,
    기체는, 실리콘 반도체 기판 또는 SOI 기판으로 이루어지는 것을 특징으로 하는 다이오드.
  6. 제2항 또는 제3항에 있어서,
    제1 접속부 및 제2 접속부는, 기체상에 마련되어 있는 것을 특징으로 하는 다이오드.
  7. 제2항 또는 제3항에 있어서,
    다이오드가 마련되어 있는 기체의 영역은 제2 도전형을 가지고,
    제1 접속부와 제어 전극부는 전기적으로 접속되어 있는 것을 특징으로 하는 다이오드.
  8. 제1항에 있어서,
    제1 도전형은 p형이고,
    제2 도전형은 n형인 것을 특징으로 하는 다이오드.
  9. 제1항에 있어서,
    제1 구조체는, 실리콘-게르마늄으로 이루어지고,
    제2 구조체는, 실리콘으로 이루어지는 것을 특징으로 하는 다이오드.
  10. 제1항에 있어서,
    적층 구조체는 진성 반도체 영역을 갖는 것을 특징으로 하는 다이오드.
  11. 제1항에 있어서,
    적층 구조체의 불순물 농도는 1×1018/㎤ 이하인 것을 특징으로 하는 다이오드.
  12. 제1항에 있어서,
    제1 접속부와 대향하는 제어 전극부의 측면, 및, 제2 접속부와 대향하는 제어 전극부의 측면에는, 절연층이 형성되어 있는 것을 특징으로 하는 다이오드.
  13. 제1항에 있어서,
    제어 전극부는, TiN, TaN, Al, TiAl 또는 W로 이루어지는 것을 특징으로 하는 다이오드.
  14. 적층 구조체,
    적층 구조체의 길이 방향의 일단에 마련된 제1 접속부, 및,
    적층 구조체의 길이 방향의 타단에 마련된 제2 접속부를 구비하고 있고,
    적층 구조체는, 나노와이어 구조 또는 나노시트 구조를 갖는 제1 구조체, 및, 제1 구조체를 구성하는 재료와는 다른 재료로 구성된 나노와이어 구조 또는 나노시트 구조를 갖는 제2 구조체가, 두께 방향으로, 교대로 적층되어 이루어지고,
    제1 접속부는, 제1 도전형을 가지고,
    제2 접속부는, 제1 도전형과는 다른 제2 도전형을 가지고,
    제1 접속부에 접하는 적층 구조체의 제1의 부분은 제1 도전형을 가지고,
    제2 접속부에 접하는 적층 구조체의 제2의 부분은 제2 도전형을 갖는 것을 특징으로 하는 다이오드.
  15. 제14항에 있어서,
    적층 구조체의 제1의 부분과 적층 구조체의 제2의 부분은 접해 있는 것을 특징으로 하는 다이오드.
KR1020217004430A 2018-09-05 2019-08-14 다이오드 KR20210049791A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018165856 2018-09-05
JPJP-P-2018-165856 2018-09-05
PCT/JP2019/031920 WO2020049969A1 (ja) 2018-09-05 2019-08-14 ダイオード

Publications (1)

Publication Number Publication Date
KR20210049791A true KR20210049791A (ko) 2021-05-06

Family

ID=69722440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217004430A KR20210049791A (ko) 2018-09-05 2019-08-14 다이오드

Country Status (7)

Country Link
US (3) US11393931B2 (ko)
JP (1) JP7345481B2 (ko)
KR (1) KR20210049791A (ko)
CN (1) CN112640132A (ko)
DE (1) DE112019004444T5 (ko)
TW (1) TWI826501B (ko)
WO (1) WO2020049969A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826501B (zh) 2018-09-05 2023-12-21 日商索尼半導體解決方案公司 二極體
US20220416022A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Substrate-less nanowire-based lateral diode integrated circuit structures
US20230088578A1 (en) * 2021-09-22 2023-03-23 Intel Corporation Lateral diodes in stacked transistor technologies
CN113871489B (zh) * 2021-12-02 2022-02-22 南京邮电大学 一种全环绕多通道漂移区横向功率器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244088A (ja) * 2011-05-24 2012-12-10 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタおよびその製造方法
DE112015006962T5 (de) * 2015-09-24 2018-06-07 Intel Corporation Hybride tri-gate- und nanodraht-cmos-vorrichtungsarchitektur
US9842835B1 (en) * 2016-10-10 2017-12-12 International Business Machines Corporation High density nanosheet diodes
US11404578B2 (en) * 2018-06-22 2022-08-02 Intel Corporation Dielectric isolation layer between a nanowire transistor and a substrate
TWI826501B (zh) * 2018-09-05 2023-12-21 日商索尼半導體解決方案公司 二極體

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
비특허 문헌 1: "ESD Diodes in a Bulk Si Gate-All-Around Vertically Stacked Horizontal Nanowire Technology", S. -H. Chen, et al, International Electron Device Meeting Technical Digest, Year: 2016, p. 890

Also Published As

Publication number Publication date
JPWO2020049969A1 (ja) 2021-08-26
WO2020049969A1 (ja) 2020-03-12
DE112019004444T5 (de) 2021-05-20
CN112640132A (zh) 2021-04-09
US11393931B2 (en) 2022-07-19
JP7345481B2 (ja) 2023-09-15
TW202023938A (zh) 2020-07-01
US20220302322A1 (en) 2022-09-22
US20210167224A1 (en) 2021-06-03
US20240014326A1 (en) 2024-01-11
US11804554B2 (en) 2023-10-31
TWI826501B (zh) 2023-12-21

Similar Documents

Publication Publication Date Title
KR102316293B1 (ko) 반도체 장치
KR20210049791A (ko) 다이오드
US10515859B2 (en) Extra gate device for nanosheet
US9991261B2 (en) Gate-all-around nanowire device and method for manufacturing such a device
US9590038B1 (en) Semiconductor device having nanowire channel
US9293459B1 (en) Method and structure for improving finFET with epitaxy source/drain
TWI485842B (zh) 積體電路結構
US8183104B2 (en) Method for dual-channel nanowire FET device
US11043578B2 (en) Nanowire stack GAA device with inner spacer
US9755034B2 (en) Semiconductor device having nanowire
US20130015500A1 (en) Semiconductor device
US20090289304A1 (en) Co-integration of multi-gate fet with other fet devices in cmos technology
KR20210035804A (ko) 반도체 장치
JP5925740B2 (ja) トンネル電界効果トランジスタ
US9911841B2 (en) Single-electron transistor and its fabrication method
JP2010073869A (ja) 半導体装置およびその製造方法
JP2009231370A (ja) 不揮発性半導体記憶装置及びその製造方法
US20180151431A1 (en) Memory device and operation method thereof
US20170062570A1 (en) Semiconductor device including epitaxially formed buried channel region
US10056378B2 (en) Silicon nitride fill for PC gap regions to increase cell density
JP2006245267A (ja) 半導体装置
JP5297556B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal