KR20210035804A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210035804A
KR20210035804A KR1020217001080A KR20217001080A KR20210035804A KR 20210035804 A KR20210035804 A KR 20210035804A KR 1020217001080 A KR1020217001080 A KR 1020217001080A KR 20217001080 A KR20217001080 A KR 20217001080A KR 20210035804 A KR20210035804 A KR 20210035804A
Authority
KR
South Korea
Prior art keywords
layer
field effect
channel
effect transistor
gate insulating
Prior art date
Application number
KR1020217001080A
Other languages
English (en)
Inventor
테츠오 고초
유조 후쿠자키
신이치 미야케
카즈유키 토미다
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20210035804A publication Critical patent/KR20210035804A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치는, 기체(30), 나노 와이어 구조(12n)를 가지는 채널부(13n), 게이트 절연막(14), 및, 게이트 전극(27n)을 구비한 채널 구조부(11n)가, 적어도 2개, 적층된 제1 FET(10n), 및, 채널 형성층(23n), 게이트 절연층(24), 및, 게이트 전극(27n)으로 이루어지는 제2 FET(20n)를 구비하고 있고, 제1 FET(10n) 및 제2 FET(20n)는 기체(30)의 상방에 형성되어 있고, 제1 FET(10n)의 채널부(13n)는, 채널 구조부(11n)의 적층 방향에서, 상호 이간하여 배치되어 있고, 제1 FET(10n)의 채널부(13n)와 채널부(13n) 사이의 거리를 L1, 제2 FET(20n)의 게이트 절연층(24)의 두께를 T2로 했을 때, T2≥(L1/2)를 만족한다.

Description

반도체 장치
본 개시는, 반도체 장치에 관한 것으로, 구체적으로는, 나노 와이어 구조 또는 나노 시트 구조를 가지는 전계효과 트랜지스터를 구비한 반도체 장치에 관한 것이다.
2012년 이후의 선단 MOS 트랜지스터의 스케일링 동향에 관해서는, 20㎚ 세대까지는, 벌크·플레이너 구조의 MOSFET가 주류였지만, 14㎚ 세대 이후에는, Fin 구조를 가지는 FET(편의상, 『Fin·FET』라고 부른다) 또는 FD-SOI(Fully Depleted-Silicon On Insulator) 구조를 가지는 FET(편의상, 『FD-SOI·FET』라고 부른다)가 전면적으로 채용되는 동향으로 되어 있다. 그런데, 게이트 길이의 스케일링과 밀접한 관계에 있는 실리콘층의 두께, 즉, Fin·FET에서의 Fin 구조의 두께, FD-SOI·FET에서의 실리콘층의 두께는, FET의 축소화에서 중요한 요소가 되지만, 실리콘층의 두께는 5㎚가 한계라고 생각되고 있다.
이와 같은 FET의 채널 형성 영역을 구성하는 실리콘층의 두께의 한계를 타파하기 위한 기술로서, 채널 형성 영역이 나노 와이어 구조를 가지는 전계효과 트랜지스터(편의상, 『나노 와이어·FET』라고 부른다)가 검토되고 있다(예를 들면, 특개2015-195405호 공보 참조). 나노 와이어·FET는, 적어도 2개의 나노 와이어 구조를 갖는다. 그리고, 이와 같은 나노 와이어·FET는, 예를 들면, 0.5볼트 내지 0.8볼트로 구동된다.
그 한편으로, 반도체 장치는, 나노 와이어·FET뿐만 아니라, 예를 들면, 1.5볼트 내지 3.3볼트로 구동되는 전계효과 트랜지스터(편의상, 『제2의 FET』라고 부른다)를 구비할 것이, 자주, 요구된다.
일본 특개2015-195405호 공보
그런데, 반도체 장치의 제조에서, 통상, 나노 와이어·FET와 제2의 FET를 동시에 형성하는데, 나노 와이어·FET에서의 나노 와이어 구조 사이의 간격이 좁기 때문에, 제2의 FET에서 두꺼운 게이트 절연막을 형성하는 것이 곤란하다. 또한, 제2의 FET에서, 백·바이어스를 가함으로써 임계치 전압(Vth)의 제어를 행하는 것에 대한 강한 요구가 있다.
따라서 본 개시의 제1의 목적은, 나노 와이어·FET에 대해 상대적으로 두꺼운 게이트 절연막을 가지는 제2의 FET와, 나노 와이어·FET가 혼재하는 반도체 장치를 제공하는 것에 있다. 또한, 본 개시의 제2의 목적은, 백·바이어스를 가하는 것이 가능한 구성, 구조를 가지는 제2의 FET와, 나노 와이어·FET가 혼재하는 반도체 장치를 제공하는 것에 있다.
상기한 제1의 목적을 달성하기 위한 본 개시의 제1의 양태에 관한 반도체 장치는,
기체(基體),
나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
채널 형성층, 채널 형성층을 둘러싸는 게이트 절연층, 및, 게이트 절연층의 적어도 일부를 둘러싸는 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터를 구비하고 있고,
제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
제1 전계효과 트랜지스터의 채널부와 채널부 사이의 거리를 L1, 제2 전계효과 트랜지스터의 게이트 절연층의 두께를 T2로 했을 때,
T2≥(L1/2)
바람직하게는,
T2≥1.1×(L1/2)
보다 바람직하게는,
T2≥1.2×(L1/2)
를 만족한다.
상기한 제2의 목적을 달성하기 위한 본 개시의 제2의 양태에 관한 반도체 장치는,
기체,
나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
채널 형성층, 채널 형성층의 정상면(頂面) 및 측면에 형성된 게이트 절연층, 및, 게이트 절연층의 적어도 정상면에 형성된 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터,
제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
제2 전계효과 트랜지스터를 구성하는 채널 형성층의 저면과 기체 표면 사이에는 절연재료층이 형성되어 있다.
도 1은, 실시례 1의 반도체 장치의 모식적인 일부 단면도.
도 2A 및 도 2B는, 실시례 1의 반도체 장치에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도.
도 3A 및 도 3B는, 본 개시의 반도체 장치에서의 제1 전계효과 트랜지스터의 채널부, 채널 형성층 및 소스/드레인 영역의 모식적인 배치 상태를 도시하는 도면, 및, 본 개시의 반도체 장치에서의 제2 전계효과 트랜지스터의 채널부, 채널 형성층 및 소스/드레인 영역의 모식적인 배치 상태를 도시하는 도면.
도 4는, 실시례 1의 반도체 장치의 변형례(변형례 1)의 모식적인 일부 단면도.
도 5는, 실시례 1의 반도체 장치의 변형례(변형례 4)의 모식적인 일부 단면도.
도 6은, 실시례 2의 반도체 장치의 모식적인 일부 단면도.
도 7은, 실시례 2의 반도체 장치의 변형례의 모식적인 일부 단면도.
도 8A, 도 8B 및 도 8C는, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 9A 및 도 9B는, 도 8C에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 10A 및 도 10B는, 도 9B에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 11A 및 도 11B는, 도 10B에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 12는, 도 11B에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 13은, 도 12에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 14는, 도 13에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 15는, 도 14에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 16은, 도 15에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 17은, 도 16에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 18은, 도 17에 이어서, 실시례 1의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 19의 (A) (B) 및 (C)는, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 20의 (A) (B) 및 (C)는, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 21의 (A) (B) 및 (C)는, 도 19의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 22의 (A) (B) 및 (C)는, 도 20의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 23의 (A) (B) 및 (C)는, 도 21의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 24의 (A) (B) 및 (C)는, 도 22의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 25의 (A) (B) 및 (C)는, 도 23의 (A) (B) 및 (C)에 계속해서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 26의 (A) (B) 및 (C)는, 도 24의 (A) (B) 및 (C)에 계속해서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 27의 (A) (B) 및 (C)는, 도 25의 (A) (B) 및 (C)에 계속해서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 28의 (A) (B) 및 (C)는, 도 26의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 29의 (A) (B) 및 (C)는, 도 27의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 30의 (A) (B) 및 (C)는, 도 28의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 31의 (A) (B) 및 (C)는, 도 27의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 32의 (A) (B) 및 (C)는, 도 28의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 33의 (A) (B) 및 (C)는, 도 29의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 34의 (A) (B) 및 (C)는, 도 30의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 35의 (A) (B) 및 (C)는, 도 33의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 36의 (A) (B) 및 (C)는, 도 34의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 37의 (A) (B) 및 (C)는, 도 35의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 38의 (A) (B) 및 (C)는, 도 36의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 39의 (A) (B) 및 (C)는, 도 37의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 40의 (A) (B) 및 (C)는, 도 38의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 41의 (A) (B) 및 (C)는, 도 39의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제1 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 42의 (A) (B) 및 (C)는, 도 40의 (A) (B) 및 (C)에 이어서, 실시례 1의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 43은, 실시례 2의 반도체 장치의 제조 방법을 설명하기 위한, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 기체 등의 모식적인 일부 단면도.
도 44의 (A) (B) 및 (C)는, 도 43에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 45의 (A) (B) 및 (C)는, 도 44의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 46의 (A) (B) 및 (C)는, 도 45의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 47의 (A) (B) 및 (C)는, 도 46의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 48의 (A) (B) 및 (C)는, 도 47의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 49의 (A) (B) 및 (C)는, 도 48의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
도 50의 (A) (B) 및 (C)는, 도 49의 (A) (B) 및 (C)에 이어서, 실시례 2의 반도체 장치의 제조 공정의 도중에서의 제2 전계효과 트랜지스터의 모식적인 일부 단면도, 및, 모식적인 부분적 평면도.
이하, 도면을 참조하여, 실시례에 의거하여 본 개시를 설명하는데, 본 개시는 실시례로 한정되는 것이 아니고, 실시례에서의 여러 가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1.본 개시의 제1의 양태∼제2의 양태에 관한 반도체 장치, 전반에 관한 설명
2.실시례 1(본 개시의 제1의 양태에 관한 반도체 장치)
3.실시례 2(본 개시의 제2의 양태에 관한 반도체 장치)
4. 기타
<본 개시의 제1의 양태∼제2의 양태에 관한 반도체 장치, 전반에 관한 설명>
본 개시의 제1의 양태에 관한 반도체 장치에서는, 기체 표면부터 제2 전계효과 트랜지스터의 채널 형성층까지의 거리를 L2로 했을 때,
L2≥L1
L2≥T2
를 만족하는 형태로 할 수 있고, 이 경우, 나아가서는, 바람직하게는,
L2≥2×L1
를 만족하는 형태로 할 수 있다.
상기한 바람직한 형태를 포함하는 본 개시의 제1의 양태에 관한 반도체 장치에서, 제1 전계효과 트랜지스터의 게이트 절연막의 두께를 T1로 했을 때,
T2≥2×T1
바람직하게는,
T2≥3×T1
를 만족하는 형태로 할 수 있다. 이와 같은 형태로 함으로써, 제1 전계효과 트랜지스터에 대해 상대적으로 두꺼운 게이트 절연막을 가지는 제2 전계효과 트랜지스터를, 확실하게 얻을 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 제1의 양태에 관한 반도체 장치에서, 채널부의 두께를 T1-CH, 채널 형성층의 두께를 T2-CH로 했을 때,
T2-CH≥2×T1-CH
바람직하게는,
T2-CH≥3×T1-CH
를 만족하는 형태로 할 수 있다. 이와 같은 형태로 함으로써, 제2 전계효과 트랜지스터의 채널 형성층의 저(低)저항화, 상호 컨덕턴스(gm)의 증가, 저(低) 기생 용량화를 도모할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 제1의 양태에 관한 반도체 장치에서, 제1 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 제1의 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 제2의 게이트 전극으로 둘러싸여 있는 형태로 할 수 있다. 제1 전계효과 트랜지스터를 구성하는 최하층의 채널부가 제1의 게이트 전극으로 둘러싸여 있는 경우, 제1의 게이트 전극과 기체 표면 사이에는 절연층(편의상, 『제1의 절연층』이라고 부르는 경우가 있다)이 형성되어 있다.
제1 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 제1의 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 제2의 게이트 전극으로 둘러싸여 있는 구조를, 본 개시의 제2의 양태에 관한 반도체 장치에서의 제1 전계효과 트랜지스터에 적용할 수 있다.
상술한 바와 같이, 제1 전계효과 트랜지스터의 채널부와 제1의 게이트 전극의 사이, 및, 제1 전계효과 트랜지스터의 채널부와 제2의 게이트 전극의 사이에는, 게이트 절연막이 형성되어 있다. 즉, 제1 전계효과 트랜지스터에서, 채널부와 채널부의 사이에는, 하방에 위치하는 채널부를 둘러싸는 게이트 절연막(즉, 채널부의 외주부에 형성된 게이트 절연막), 및, 상방에 위치하는 채널부를 둘러싸는 게이트 절연막(즉, 채널부의 외주부에 형성된 게이트 절연막)이 형성되어 있고, 나아가서는, 이들 게이트 절연막의 사이에 게이트 전극이 형성되어 있다. 이와 같이, 채널부와 채널부의 사이는, 게이트 절연막 및 게이트 전극으로 매입되어 있다. 채널부의 높이의 합계는, 게이트 절연막 및 게이트 전극을 제외한 때의 채널부를 구성하는 나노 와이어 구조를 구성하는 재료(예를 들면, Si나 SiGe, Ge, InGaAs)의 직경의 합계, 또한, 게이트 절연막 및 게이트 전극을 제외한 때의 나노 시트 구조를 구성하는 재료(예를 들면, Si나 SiGe, Ge, InGaAs)의 두께의 합계이다. 이상의 논의(論議)는, 본 개시의 제2의 양태에 관한 반도체 장치에서의 제1 전계효과 트랜지스터에 적용할 수 있다.
이하의 설명에서, 제2 전계효과 트랜지스터를 구성하는 게이트 전극을, 편의상, 『제3의 게이트 전극』이라고 부르는 경우가 있다. 그리고, 본 개시의 제1의 양태에 관한 반도체 장치의 제2 전계효과 트랜지스터에서, 제3의 게이트 전극은, 게이트 절연층의 적어도 일부를 둘러싸고 있는데, 제3의 게이트 전극은, 게이트 절연층을 둘러싸고 있는 형태인 경우도 있고, 제3의 게이트 전극은, 게이트 절연층의 일부를 둘러싸고 있는 형태인 경우도 있다. 전자인 경우, 기체 표면과 게이트 절연층의 사이에, 절연층(편의상, 『제2의 절연층』이라고 부르는 경우가 있다)을 통하여 제3의 게이트 전극이 형성되어 있다. 제2의 절연층의 두께는, 상술한 제1의 절연층의 두께보다도 두껍다. 한편, 후자인 경우, 제3의 게이트 전극은, 게이트 절연층을 통하여 채널 형성층의 정상면 및 측면의 위에 형성되어 있는데, 기체 표면과 게이트 절연층의 사이에는 형성되어 있지 않고, L2=T2이다.
나아가서는, 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 반도체 장치에서, 또한, 본 개시의 제2의 양태에 관한 반도체 장치에서,
제2 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
n채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘(Si)으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘(Si) 또는 실리콘-게르마늄(SiGe)으로 이루어지는 형태로 할 수 있다.
나아가서는, 이상에 설명한 각종의 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태에 관한 반도체 장치에서, 또한, 상기한 바람직한 형태를 포함하는 본 개시의 제2의 양태에 관한 반도체 장치에서,
제1 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
n채널형 전계효과 트랜지스터의 채널부는, 실리콘(Si)으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄(SiGe), 게르마늄(Ge) 또는 InGaAs로 이루어지는 형태로 할 수 있다.
단, 이것으로 한정하는 것이 아니고,
n채널형 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄(SiGe)으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널부는, 실리콘(Si), 게르마늄(Ge) 또는 InGaAs로 이루어지는 형태로 할 수 있고,
n채널형 전계효과 트랜지스터의 채널부는, 게르마늄(Ge)으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널부는, 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 InGaAs로 이루어지는 형태로 할 수 있고,
n채널형 전계효과 트랜지스터의 채널부는, InGaAs로 이루어지고,
p채널형 전계효과 트랜지스터의 채널부는, 실리콘(Si), 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)으로 이루어지는 형태로 할 수 있다.
상기한 각종의 바람직한 형태를 포함하는 본 개시의 제2의 양태에 관한 반도체 장치에서, 채널 형성층의 저면과 절연재료층을 통하여 대향하는 기체의 부분에는, 백·바이어스가 가하여진 형태로 할 수 있다.
이상에 설명한 각종의 바람직한 형태를 포함하는 본 개시의 제2의 양태에 관한 반도체 장치에서, 채널부의 두께를 T1-CH로 했을 때, 절연재료층의 두께를 TIns로 했을 때,
0.2≤T1-CH/TIns≤2
바람직하게는,
0.5≤T1-CH/TIns≤1
를 만족하는 구성으로 할 수 있다.
나아가서는, 이상에 설명한 상기한 바람직한 형태를 포함하는 본 개시의 제2의 양태에 관한 반도체 장치에서는, 제2 전계효과 트랜지스터에서, 채널 형성층과 절연재료층의 사이에는, 적어도 1층의 반도체층이 형성되어 있는 구성으로 할 수 있다. 그리고, 이 경우, 채널 형성층과 반도체층의 사이, 반도체층과 반도체층의 사이에는, 층간 절연층이 형성되어 있는 구성으로 할 수 있다. 이에 의해, 반도체층에 적절한 전위를 가함으로써, 백·바이어스를 가하는 것이 가능해진다. 나아가서는, 이들의 경우, 반도체층은, 채널 형성층이 가지는 도전형과는 반대의 도전형을 가지는 구성으로 할 수 있다. 채널 형성 영역의 전(全) 외주가 게이트 전극으로 둘러싸여진 GAA(Gate- All-Around) 구조를 가지는 MOSFET에서는, 통상, 게이트 전극을 구성하는 재료의 일 함수만으로 임계치 전압(Vth)이 정해지는데, 백·바이어스를 인가함으로써, 임계치 전압(Vth)을 제어할 수 있고, 회로로서 최적의 소망하는 임계치 전압(Vth)을 설정할 수 있다. 예를 들면, 임계치 전압(Vth)을 낮게 함으로써 회로의 고속화를 도모할 수 있고, 임계치 전압(Vth)을 높게 함으로써 저 리크 전류를 달성하는 것이 가능해진다.
이상에 설명한 바람직한 형태, 구성을 포함하는 본 개시의 제1의 양태∼제2의 양태에 관한 반도체 장치(이하, 이들을 총칭하여, 『본 개시의 반도체 장치』라고 부르는 경우가 있다)에서, 제1 전계효과 트랜지스터는, 저내압·전계효과 트랜지스터이고, 제2 전계효과 트랜지스터는, 고내압·전계효과 트랜지스터인 구성으로 할 수 있다. 그리고, 이 경우, 제1 전계효과 트랜지스터의 게이트 전극에 인가되는 전압은, 예를 들면, 0.5볼트 내지 0.8볼트이고, 제2 전계효과 트랜지스터의 게이트 전극에 인가되는 전압은, 예를 들면, 1.5볼트 내지 3.3볼트인 구성으로 할 수 있다. 여기서, 저내압·전계효과 트랜지스터로서 적합한지, 고내압·전계효과 트랜지스터로서 적합한지는, 채널부나 채널 형성층의 단면적의 합계, 게이트 절연막이나 게이트 절연층의 두께에 크게 의존한다.
제1 전계효과 트랜지스터가 n채널형인지 p채널형인지는, 예를 들면, 게이트 전극을 구성하는 재료의 일 함수에 의해 결정된다. 제2 전계효과 트랜지스터가 n채널형인지 p채널형인지도, 예를 들면, 게이트 전극을 구성하는 재료의 일 함수에 의해 결정된다.
본 개시의 반도체 장치에서, 채널부 또는 채널 형성층을 Si로 구성하는 경우, 각종 전계효과 트랜지스터를 n채널형으로 하기 위해서는, 게이트 전극을 구성하는 재료로서 TiN, TaN, Al, TiAl, W를 들 수 있다. 한편, 채널부 또는 채널 형성층을 SiGe로 구성하는 경우, 각종 전계효과 트랜지스터를 p채널형으로 하기 위해서는, 게이트 전극을 구성하는 재료로서 TiN, W를 들 수 있다.
또한, 게이트 절연막이나 게이트 절연층을 구성하는 재료로서, SiON, SiO2를 들 수 있고, 고유전율 재료(이른바 High-k 재료), 예를 들면, Hf02, HfAlON, Y2O3를 들 수 있다.
본 개시의 반도체 장치에서, 기체로서 실리콘 반도체 기판이나 SOI 기판을 들 수 있다. 채널부나 채널 형성층은, 결정성을 가지는 것이 바람직한데, 다결정으로 구성되어 있어도 좋고, 경우에 따라서는 비정질로 구성되어 있어도 좋다. 반도체층을 구성하는 재료로서, 채널부나 채널 형성층을 구성하는 재료, 구체적으로는, 실리콘(Si), 실리콘-게르마늄(SiGe), 게르마늄(Ge), InGaAs를 들 수 있다. 채널부나 채널 형성층, 반도체층의 형성 방법으로서, 에피택셜 CVD법, 플라즈마 CVD법, 아토믹 레이어 CVD법을 들 수 있다.
본 개시의 반도체 장치에서, 제1 전계효과 트랜지스터의 두께 방향에서의 채널 구조부의 수는 2 이상이면 좋고, 제1 전계효과 트랜지스터의 두께 방향과 직교하는 방향에서의 채널 구조부의 수는 1 또는 2 이상이면 좋다. 본 개시의 반도체 장치를 구성하는 나노 와이어 구조에서는, 직경이, 예를 들면, 5㎚ 내지 10㎚의, 예를 들면 Si나 SiGe 등으로 이루어지는 와이어 구조의 양단이, 제1 전계효과 트랜지스터를 구성하는 소스/드레인 영역에 의해 지지되어 있다. 또한, 본 개시의 반도체 장치를 구성하는 나노 시트 구조에서는, 폭×두께가, 예를 들면, (10㎚ 내지 50㎚)×(5㎚ 내지 10㎚)의, 예를 들면 Si나 SiGe 등으로 이루어지는 단면 형상이 개략 사각형(矩形)인 재료의 양단이, 제1 전계효과 트랜지스터를 구성하는 소스/드레인 영역에 의해 지지되어 있다. 나노 와이어 구조가 되는지, 나노 시트 구조가 되는지는, 이들을 구성하는 재료의 두께, 폭에 의존한다. 또한, 제2 전계효과 트랜지스터를 구성하는 채널 형성층은, 제2 전계효과 트랜지스터를 구성하는 소스/드레인 영역에 의해 지지되어 있다.
반도체 장치에서, 제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터를 어떻게 배치하는지는, 요구되는 반도체 장치의 사양에 의존하기 때문에, 한 마디로 규정할 수는 없다. 예를 들면, 로직 회로나 SRAM 회로, CMOS 회로 등의 디지털 회로를 제1 전계효과 트랜지스터로 구성하고, 예를 들면, 외부와의 신호 등의 주고받음을 행하는 트랜지스터를 제2 전계효과 트랜지스터로 구성하는 형태, 아날로그·디지털 컨버터를 구성하는 트랜지스터 등의 촬상 장치에서의 촬상 소자(수광 소자)의 제어를 제2 전계효과 트랜지스터에 의해 행하고, 촬상 장치의 제어를 행하는 로직 회로나 촬상 장치를 구성하는 촬상 소자(수광 소자)의 구동 회로를 제1 전계효과 트랜지스터로 구성하는 형태, CPU나 GPU 등을 제1 전계효과 트랜지스터로 구성하고, 외부와의 신호 등의 주고받음을 행하는 트랜지스터를 제2 전계효과 트랜지스터로 구성하는 형태를 예시할 수 있는데, 이들로 한정하는 것은 아니다.
실시례 1
실시례 1은, 본 개시의 제1의 양태에 관한 반도체 장치에 관한 것이다.
실시례 1의 반도체 장치의 모식적인 일부 단면도를 도 1 및 도 2A 및 도 2B에 도시하고, 실시례 1의 반도체 장치에서의 제1 전계효과 트랜지스터의 채널부, 채널 형성층 및 소스/드레인 영역의 모식적인 배치 상태를 도 3A에 도시하고, 제2 전계효과 트랜지스터의 채널부, 채널 형성층 및 소스/드레인 영역의 모식적인 배치 상태를 도 3B에 도시하는데, 도 1은 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 모식적인 일부 단면도이고, 도 2A 및 도 2B는 도 3A의 화살표 A-A에 따른 모식적인 일부 단면도이다. 또한, 도 1에는, n채널형의 제1 전계효과 트랜지스터에서의 하나의 채널 구조부의 모식적인 일부 단면도, p채널형의 제1 전계효과 트랜지스터에서의 하나의 채널 구조부의 모식적인 일부 단면도, n채널형의 제2 전계효과 트랜지스터 및 p채널형의 제2 전계효과 트랜지스터의 모식적인 일부 단면도를 도시한다. 또한, 도 2A에는, n채널형의 제1 전계효과 트랜지스터의 모식적인 일부 단면도를 도시하고, 도 2B에는, p채널형의 제1 전계효과 트랜지스터의 모식적인 일부 단면도를 도시한다. 도 1은 단면도이지만, 해칭선을 생략했다.
실시례 1의 반도체 장치는,
기체(30),
나노 와이어 구조 또는 나노 시트 구조를 갖는(도시한 예에서는, 나노 와이어 구조(12n, 12p)를 갖는) 채널부(13n, 13p), 채널부(13n, 13p)를 둘러싸는 게이트 절연막(14), 및, 게이트 절연막(14)의 적어도 일부를 둘러싸는 게이트 전극(17n, 17p)을 구비한 채널 구조부(11n, 11p)가, 적어도 2개(도시한 예에서는, 채널 구조부(11n, 11p)의 적층 방향으로 3개), 적층된 제1 전계효과 트랜지스터(10n, 10p), 및,
채널 형성층(23n, 23p), 채널 형성층(23n, 23p)을 둘러싸는 게이트 절연층(24), 및, 게이트 절연층(24)의 적어도 일부를 둘러싸는(도시한 예에서는, 게이트 절연층(24)을 둘러싸는) 게이트 전극(27n, 27p)으로 이루어지는 제2 전계효과 트랜지스터(20n, 20p)를 구비하고 있고,
제1 전계효과 트랜지스터(10n, 10p) 및 제2 전계효과 트랜지스터(20n, 20p)는, 기체(30)의 상방에 형성되어 있고,
제1 전계효과 트랜지스터(10n, 10p)의 채널부(13n, 13p)는, 채널 구조부(11n, 11p)의 적층 방향에서, 상호 이간하여 배치되어 있다.
그리고, 제1 전계효과 트랜지스터(10n, 10p)의 채널부(13n, 13p)와 채널부(13n, 13p) 사이의 거리를 L1, 제2 전계효과 트랜지스터(20n, 20p)의 게이트 절연층(24)의 두께를 T2로 했을 때,
T2≥(L1/2)
바람직하게는,
T2≥1.1×(L1/2)
보다 바람직하게는,
T2≥1.2×(L1/2)
를 만족한다.
도 2A 및 도 2B에 도시한 예에서는, 폭방향으로, 3개의 채널 구조부(11n, 11p)를 갖는다. 한편, 도 1에는, 그 중의 하나의 채널 구조부(11n, 11p)를 도시하고 있다. 제1 전계효과 트랜지스터의 단면(斷面) 형상이, 도 1에서는 하나의 채널 구조부를 도시하기 때문에, 도 1과 도 2A 및 도 2B에서 다르다. 후술하는 실시례 2에서도 마찬가지이다.
또한, 기체(30)의 표면부터 제2 전계효과 트랜지스터(20n, 20p)의 채널 형성층(23n, 23p)까지의 거리를 L2로 했을 때,
L2≥L1
L2≥T2
바람직하게는,
L2≥2×L1
를 만족한다.
또한, 제1 전계효과 트랜지스터(10n, 10p)의 게이트 절연막(14)의 두께를 T1로 했을 때,
T2≥2×T1
바람직하게는,
T2≥3×T1
를 만족하고, 채널부(13n, 13p)의 두께를 T1-CH, 채널 형성층(23n, 23p)의 두께를 T2-CH로 했을 때,
T2-CH≥2×T1-CH
바람직하게는,
T2-CH≥3×T1-CH
를 만족한다.
구체적으로는,
T2/(L1/2)=1.5
L2/L1 =2.0
L2/T2 =2.7
T2/T1 =3.0
T2-CH/T1-CH=2.0
로 하였는데, 이들의 값으로 한정하는 것은 아니다. 여기서,
T1-CH=8㎚
T2-CH=16㎚
T1 =2㎚
T2 =6㎚
L1 =8㎚
L2 =16㎚
로 했다.
또한, 제1 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 제1의 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 제2의 게이트 전극으로 둘러싸여 있다. 구체적으로는, 도시한 예에서는, 제1 전계효과 트랜지스터(10n)를 구성하는 최하층의 채널부(13n)는 게이트 전극(17n)으로 둘러싸여 있고, 그 이외의 채널부(13n)(제2층째 및 최상층의 채널부(13n))도 게이트 전극(17n)으로 둘러싸여 있다. 후술하는 실시례 2의 반도체 장치에서의 제1 전계효과 트랜지스터(10n, 10p)도 마찬가지로 할 수 있다. 한편, 제1 전계효과 트랜지스터(10p)를 구성하는 최하층의 채널부(13p)의 일부분은 게이트 전극(17p)으로 둘러싸여 있고, 그 이외의 채널부(13p)(제2층째 및 최상층의 채널부(13p))는 게이트 전극(17p)으로 둘러싸여 있다. 나아가서는, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 게이트 전극(제3의 게이트 전극)(27n, 27p)은, 게이트 절연층(24)의 적어도 일부분(도시한 예에서는, 게이트 절연층(24)의 전체 외주부)을 둘러싸고 있다.
제1 전계효과 트랜지스터(10n)를 구성하는 최하층의 채널부(13n)는 제1의 게이트 전극(17n)으로 둘러싸여 있고, 제1의 게이트 전극(17n)과 기체(30)의 표면 사이에는 제1의 절연층(14')이 형성되어 있다. 또한, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 게이트 절연층(24)과 기체(30)의 표면 사이에는, 제2의 절연층(24')를 통하여 게이트 전극(27n, 27p)이 형성되어 있다. 제2의 절연층(24')의 두께는, 제1의 절연층(14')의 두께보다도 두껍다. 제2의 절연층(24')의 두께(T2')와 제1의 절연층(14')의 두께(T1')의 관계로서, 예를 들면,
T2'/T1'≥3
를 들 수 있다.
제1 전계효과 트랜지스터(10n, 10p)의 채널부(13n, 13p)와 제1의 게이트 전극(17n, 17p)의 사이, 및, 제1 전계효과 트랜지스터(10n, 10p)의 채널부(13n, 13p)와 제2의 게이트 전극(17n, 17p)의 사이에는, 게이트 절연막(14)이 형성되어 있다. 즉, 제1 전계효과 트랜지스터(10n, 10p)에서, 채널부(13n, 13p)와 채널부(13n, 13p)의 사이에는, 하방에 위치하는 채널부를 둘러싸는 게이트 절연막(즉, 채널부(13n, 13p)의 외주부에 형성된 게이트 절연막(14), 및, 상방에 위치하는 채널부(13n, 13p)를 둘러싸는 게이트 절연막(즉, 채널부의 외주부에 형성된 게이트 절연막(14)이 형성되어 있고, 나아가서는, 이들의 게이트 절연막(14)의 사이에 게이트 전극(17n, 17p)이 형성되어 있다. 이와 같이, 채널부(13n, 13p)와 채널부(13n, 13p)의 사이는, 게이트 절연막(14) 및 게이트 전극(17n, 17p)으로 매입되어 있다. 채널부(13n, 13p)의 높이(두께)의 합계는, 게이트 절연막(14) 및 게이트 전극(17n, 17p)을 제외한 때의 채널부(13n, 13p)를 구성하는 나노 와이어 구조(12n, 12p)를 구성하는 재료의 두께의 합계이다. 후술하는 실시례 2에서도 마찬가지로 할 수 있다.
제2 전계효과 트랜지스터(20n, 20p)에서, 제3의 게이트 전극(27n, 27p)은, 게이트 절연층(24)의 적어도 일부를 둘러싸고 있는데, 제3의 게이트 전극(27n, 27p)은, 도시한 바와 같이, 게이트 절연층(24)을 둘러싸고 있는 형태인 경우도 있고, 제3의 게이트 전극(27n, 27p)은, 후술하는 바와 같이, 게이트 절연층(24)의 일부를 둘러싸고 있는 형태인 경우도 있다. 도시한 예에서는, 기체(30)의 표면과 게이트 절연층(24)의 사이에 제3의 게이트 전극(27n, 27p)이 형성되어 있다.
나아가서는, 실시례 1의 반도체 장치에서, 제2 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터(20n) 및 p채널형 전계효과 트랜지스터(20p)로 구성되어 있고, n채널형 전계효과 트랜지스터(20n)의 채널 형성층(23n)은, 실리콘(Si)으로 이루어지고, p채널형 전계효과 트랜지스터(20p)의 채널 형성층(23p)은, 실리콘-게르마늄(SiGe)으로 이루어진다. 제1 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터(10n) 및 p채널형 전계효과 트랜지스터(10p)로 구성되어 있고, n채널형 전계효과 트랜지스터(10n)의 채널부(13n)는, 실리콘(Si)으로 이루어지고, p채널형 전계효과 트랜지스터(10p)의 채널부(13p)는, 실리콘-게르마늄(SiGe)으로 이루어진다. 제1 전계효과 트랜지스터의 이와 같은 구성은, 후술하는 실시례 2에 적용할 수도 있다.
또한, 게이트 전극(17n, 17p, 27n, 27p)을 구성하는 재료로서 TiN, TaN, Al, TiAl, W, 구체적으로는, 예를 들면, TiN을 들 수 있다. 게이트 절연막(14) 및 게이트 절연층(24)의 일부(하층)를 구성하는 게이트 절연막(15) 및 게이트 절연층(25)은 SiO2로 이루어지고, 게이트 절연막(14) 및 게이트 절연층(24)의 잔부(상층)를 구성하는 게이트 절연막(16) 및 게이트 절연층(26)은, 고유전율 재료, 구체적으로는, 예를 들면, HfO2로 이루어진다. 기체(30)는 실리콘 반도체 기판으로 이루어진다. 기체(30)에는, 절연재료(71)로 이루어지는 소자 분리 영역(70)이 형성되어 있다. 후술하는 실시례 2에서도 마찬가지로 할 수 있다.
채널부(13n, 13p)의 양단은, 제1 전계효과 트랜지스터(10n, 10p)를 구성하는 소스/드레인 영역(18n, 18p)에 의해 지지되어 있고, 채널 형성층(23n, 23p)의 양단은, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 소스/드레인 영역(28n, 28p)에 의해 지지되어 있다. 후술하는 실시례 2에서도 마찬가지로 할 수 있다.
실시례 1의 반도체 장치에서, 제1 전계효과 트랜지스터(10n, 10p)는 저내압·전계효과 트랜지스터이고, 제2 전계효과 트랜지스터(20n, 20p)는 고내압·전계효과 트랜지스터이다. 제1 전계효과 트랜지스터(10n, 10p)의 게이트 전극(17n, 17p)에 인가되는 전압은 0.5볼트 내지 0.8볼트이고, 제2 전계효과 트랜지스터(20n, 20p)의 게이트 전극(27n, 27p)에 인가되는 전압은 1.5볼트 내지 3볼트이다. 후술하는 실시례 2에서도 마찬가지로 할 수 있다.
이하, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도인, 도 8A, 도 8B, 도 8C, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17 및 도 18, 및, 제1 전계효과 트랜지스터에서, 도 3A의 화살표 A-A에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (A)로 도시하고, 도 19의 (C)의 화살표 A-A도 참조), 도 3의 화살표 A'-A'에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (B)로 도시하고, 도 19의 (C)의 화살표 B-B도 참조), 및, 모식적인 부분적 평면도(각 도면에서 (C)로 도시한다)가 그려진 도 19, 도 21, 도 23, 도 25, 도 27, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39, 도 41, 제2 전계효과 트랜지스터에서, 도 3B의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (A)로 도시하고, 도 20의 (C)의 화살표 A-A도 참조), 도 3B의 화살표 B'-B'에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (B)로 도시하고, 도 20의 (C)의 화살표 B-B도 참조), 및, 모식적인 부분적 평면도(각 도면에서 (C)로 도시한다)가 그려진 도 20, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32, 도 34, 도 36, 도 38, 도 40, 도 42를 참조하여, 실시례 1의 반도체 장치의 제조 방법을 설명한다. 또한, 이하의 설명에서, 제1 전계효과 트랜지스터(10n)를 형성해야 할 기체(30)의 영역을 제1 영역(31), 제1 전계효과 트랜지스터(10p)를 형성해야 할 기체(30)의 영역을 제2 영역(32), 제2 전계효과 트랜지스터(20n)를 형성해야 할 기체(30)의 영역을 제3 영역(33), 제2 전계효과 트랜지스터(20p)를 형성해야 할 기체(30)의 영역을 제4 영역(34)으로 부르는 경우가 있다. 그리고, 도면에서는, 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)을, 참조 번호[31], [32], [33] 및 [34]로 나타낸다. 또한, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42의 각각에서의 (A)에서는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45), 제3의 Si층(46) 및 제4의 Si-Ge층(47)에서의 해칭선을 생략하고 있다. 또한, 어느 영역에서의 각종의 가공 등이 다른 영역에 소망하지 않는 영향을 주는 경우, 필요에 응하여 다른 영역에 마스크층 등을 마련하면 좋지만, 이와 같은 마스크층의 설명은 생략한다.
[공정-100A]
우선, 기체(30)의 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에 제1의 Si-Ge층(41)을 주지의 방법으로 형성한 후(도 8A 참조), 제4 영역(34)상의 제1의 Si-Ge층(41)을 주지의 방법으로 제거한다. 이렇게 하여, 도 8B에 도시하는 구조를 얻을 수 있다.
[공정-100B]
다음에, 전면에 제1의 Si층(42)을 주지의 방법으로 형성한 후(도 8C 참조), 제3 영역(33)상의 제1의 Si층(42)을 주지의 방법으로 제거한다. 이렇게 하여, 도 9A에 도시하는 구조를 얻을 수 있다.
[공정-100C]
다음에, 전면에 제2의 Si-Ge층(43)을 주지의 방법으로 형성한 후(도 9B 참조), 제4 영역(34)상의 제2의 Si-층(43)을 주지의 방법으로 제거한다. 이렇게 하여, 도 10A에 도시하는 구조를 얻을 수 있다.
[공정-100D]
다음에, 전면에 제2의 Si층(44)을 주지의 방법으로 형성한다. 이렇게 하여, 도 10B에 도시하는 구조를 얻을 수 있다.
[공정-100E]
다음에, 전면에 제3의 Si-Ge층(45)을 주지의 방법으로 형성한 후(도 11A 참조), 제3 영역(33)상의 제3의 Si-층(45)을 주지의 방법으로 제거한다. 이렇게 하여, 도 11B에 도시하는 구조를 얻을 수 있다.
[공정-100F]
다음에, 전면에 제3의 Si층(46)을 주지의 방법으로 형성한 후(도 12 참조), 제4 영역(34)상의 제3의 Si층(46)을 주지의 방법으로 제거한다. 이렇게 하여, 도 13에 도시하는 구조를 얻을 수 있다.
[공정-100G]
다음에, 전면에 제4의 Si-Ge층(47)을 주지의 방법으로 형성한 후(도 14 참조), 제1 영역(31), 제2 영역(32) 및 제3 영역(33)상의 제4의 Si-Ge층(47)을 주지의 방법으로 제거한다. 이렇게 하여, 도 15에 도시하는 구조를 얻을 수 있다.
이렇게 하여, 제1 영역(31) 및 제2 영역(32)에는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조가 형성되고, 제3 영역(33)에는, 제1의 Si-Ge층(41), 제2의 Si-Ge층(43), 제2의 Si층(44) 및 제3의 Si층(46)의 적층 구조가 형성되고, 제4 영역(34)에는, 제1의 Si층(42), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제4의 Si-Ge층(47)의 적층 구조가 형성된다.
[공정-110]
그 후, 채널 구조부(11n, 11p)를 형성하기 위해, 제1 영역(31) 및 제2 영역(32)의 제3의 Si층(46)의 위, 제3 영역(33)의 제3의 Si층(46)의 위, 및, 제4 영역(34)의 제4의 Si-Ge층(47)의 위에, SiN으로 이루어지는 마스크층(51)을 주지의 방법으로 형성하고(도 16 참조), 이 마스크층(51)을 에칭용 마스크로 하여, 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조를 에칭하고, 또한, 노출한 기체(30)의 두께 방향의 일부분을 에칭한다. 이렇게 하여, 도 17에 도시하는 구조를 얻을 수 있다. 기체(30)에는 쉘로우·트렌치 구조의 소자 분리 영역(70)을 형성하기 위한 홈부가 형성된다. 그리고, 전면에 SiO2로 이루어지는 절연재료(71)를 성막하고, CMP법에 의거하여 정상면의 평활화 처리를 행한 후, 절연재료(71)를 에칭하고, 홈부에 절연재료(71)를 남김으로써, 쉘로우·트렌치 구조를 가지는 소자 분리 영역(70)을 형성할 수 있다(도 18 참조). 또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 소자 분리 영역(70)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 소자 분리 영역(70)의 형성을, 동시에 행해도 좋고, 따로따로 행해도 좋다.
[공정-120]
뒤이어, 마스크층(51)을 제거한 후(도 19의 (A), (B) 및 (C) 및 도 20의 (A), (B) 및 (C) 참조), 열산화 처리를 행하여, 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조의 표면에, 도시하지 않은 더미 산화층을 형성한다. 그리고, 제1 영역(31)의 적층 구조를 덮는 더미·게이트부, 제2 영역(32)의 적층 구조를 덮는 더미·게이트부, 제3 영역(33)의 적층 구조를 덮는 더미·게이트부, 제4 영역(34)의 적층 구조를 덮는 더미·게이트부를, 주지의 방법으로 형성한다. 더미·게이트부를 참조 번호 52로 나타낸다. 더미·게이트부(52)는 폴리실리콘으로 이루어진다. 뒤이어, 더미·게이트부(52)를 에칭용 마스크로 하여, 노출한 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조를 에칭한다. 이렇게 하여, 도 21의 (A), (B) 및 (C) 및 도 22의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
[공정-130]
그 후, 전면에 SiN층을 형성하고, 이 SiN층을 에치백함으로써, 더미·게이트부(52)의 측면에 SiN으로 이루어지는 사이드 월(53)을 형성한다. 단, 채널부(13n, 13p)의 양단, 및, 채널 형성층(23n, 23p)의 양단에 상당하는 부분에는, 사이드 월(53)을 형성하지 않는다. 이렇게 하여, 도 23의 (A), (B) 및 (C) 및 도 24의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
[공정-140]
그 후, 노출한 기체(30)의 표면에서, 제1 전계효과 트랜지스터(10n)를 구성하는 소스/드레인 영역(18n), 및, 제2 전계효과 트랜지스터(20n)를 구성하는 소스/드레인 영역(28n)을 형성하기 위한 인·도프 SiC층(54n)을 주지의 방법에 의거하여 에피택셜 성장시키고, 뒤이어, 주지의 방법에 의거하여 패터닝함으로써, 제1 전계효과 트랜지스터(10n)를 구성하는 소스/드레인 영역(18n), 및, 제2 전계효과 트랜지스터(20n)를 구성하는 소스/드레인 영역(28n)을 얻을 수 있다. 마찬가지로, 노출한 기체(30)의 표면에서, 제1 전계효과 트랜지스터(10p)를 구성하는 소스/드레인 영역(18p), 및, 제2 전계효과 트랜지스터(20p)를 구성하는 소스/드레인 영역(28p)을 형성하기 위한 붕소·도프의 Si-Ge층(54p)을 주지의 방법에 의거하여 에피택셜 성장시키고, 뒤이어, 주지의 방법에 의거하여 패터닝함으로써, 제1 전계효과 트랜지스터(10p)를 구성하는 소스/드레인 영역(18p), 및, 제2 전계효과 트랜지스터(20p)를 구성하는 소스/드레인 영역(28p)을 얻을 수 있다.
이렇게 하여, 도 25의 (A), (B) 및 (C) 및 도 26의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다. 제1 영역(31)에서, 소스/드레인 영역(18n)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월(53)과 접하고 있다. 마찬가지로, 제2 영역(32)에서, 소스/드레인 영역(18p)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월과 접하고 있고, 제3 영역(33)에서, 소스/드레인 영역(28n)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월(53)과 접하고 있고, 제4 영역(34)에서, 소스/드레인 영역(28p)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월과 접하고 있다.
[공정-150]
그 후, 더미·게이트부(52)를 주지의 방법으로 제거하고[도 27의 (A), (B) 및 (C) 및 도 28의 (A), (B) 및 (C) 참조], 또한, 도시하지 않은 더미 산화층을 주지의 방법으로 제거한다. 그리고, 제1 영역(31)의 적층 구조에서의 제3의 Si-Ge층(45), 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41)을 선택적으로 제거하고, 제3 영역(33)의 적층 구조에서의 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41)을 선택적으로 제거한다. 또한, 제2 영역(32)의 적층 구조에서의 제3의 Si층(46), 제2의 Si층(44) 및 제1의 Si층(42)을 선택적으로 제거하고, 제4 영역(34)의 적층 구조에서의 제2의 Si층(44) 및 제1의 Si층(42)을 선택적으로 제거한다. 이렇게 하여, 도 29의 (A), (B) 및 (C), 도 30의 (A), (B) 및 (C), 도 31의 (A), (B) 및 (C) 및 도 32의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다.
[공정-160]
다음에, 제1 영역(31)에서의 노출한 제3의 Si층(46), 제2의 Si층(44) 및 제1의 Si층(42), 제2 영역(32)에서의 노출한 제3의 Si-Ge층(45), 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41), 제3 영역(33)에서의 노출한 제2의 Si층(44) 및 제1의 Si층(42), 제4 영역(34)에서의 노출한 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41)의 외주를 열산화하여, 산화막을 형성한다. 열산화 처리를 행함으로써, 나노 와이어 구조로 이루어지는 제1 전계효과 트랜지스터(10n, 10p)의 나노 와이어 구조(12n, 12p)의 단면(斷面) 형상은 원형이 된다. 또한, 이들의 산화막은 도시하고 있지 않다. 이렇게 하여, 도 33의 (A), (B) 및 (C) 및 도 34의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
[공정-170A]
그리고, 아토믹·레이어·디포지션법(ALD법)에 의거하여, 형성된 산화막의 위에 게이트 절연막(14)의 하층을 구성하는 게이트 절연막(151)(SiO2로 이루어진다)을 형성하고, 아울러서, 형성된 산화막의 위에 게이트 절연층(24)의 하층을 구성하는 게이트 절연층(251)(SiO2로 이루어진다)을 형성한다. 이렇게 하여, 도 35의 (A), (B) 및 (C) 및 도 36의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다. 또한, 사이드 월(53)의 내측의 측면(53A)도 게이트 절연막과 같은 절연막이나 게이트 절연층과 같은 절연층이 퇴적하지만, 도면에서, 이들의 도시는, 원칙적으로, 생략했다.
[공정-170B]
그 후, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(151), 제1의 절연층의 하층(15')를 주지의 방법으로 제거한다. 그리고, 재차, ALD법에 의거하여, 형성된 산화막의 위에 게이트 절연막(14)의 하층을 구성하는 게이트 절연막(152)(SiO2로 이루어진다)을 형성하고, 아울러서, 게이트 절연층(251)의 위에, 게이트 절연층(24)의 하층을 구성하는 게이트 절연층(252)(SiO2로 이루어진다)을 형성한다. 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(152)으로 구성되어 있다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(251) 및 게이트 절연층(252)의 적층 구조로 구성되어 있다. 또한, 제1의 절연층의 하층(15')보다도 두꺼운 제2의 절연층의 하층(25')(제2의 절연층의 하층(25'1 및 25'2))을 기체(30)의 표면에 형성할 수 있는데, 제1의 절연층의 하층(15')은 게이트 절연막(152)과 동시에 형성되고, 제2의 절연층의 하층(25')은 게이트 절연층(251) 및 게이트 절연층(252)과 동시에 형성된다. 이렇게 하여, 도 37의 (A), (B) 및 (C) 및 도 38의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
또한, 제1 전계효과 트랜지스터(10n, 10p)에 게이트 절연막(152)을 형성하는 일 없이, 제2 전계효과 트랜지스터(20n, 20p)에 게이트 절연층(252)을 형성해도 좋다. 이 경우, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(151)으로 구성된다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(251) 및 게이트 절연층(252)의 적층 구조로 구성된다. 이 경우에도, 제1의 절연층의 하층(15')보다도 두꺼운 제2의 절연층의 하층(25')를 기체(30)의 표면에 형성할 수 있는데, 제1의 절연층의 하층(15')은 게이트 절연막(151)과 동시에 형성되고, 제2의 절연층의 하층(25')는 게이트 절연층(251)및 게이트 절연층(252)과 동시에 형성된다.
또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(15)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층(25)의 형성을, 따로따로 행해도 좋다. 이 경우, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(15)으로 구성된다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(25)으로 구성된다. 이 경우에도, 제1의 절연층의 하층(15')보다도 두꺼운 제2의 절연층의 하층(25')을 기체(30)의 표면에 형성할 수 있는데, 제1의 절연층의 하층(15')은 게이트 절연막(15)과 동시에 형성되고, 제2의 절연층의 하층(25')는 게이트 절연층(25)과 동시에 형성된다.
제1 전계효과 트랜지스터(10n, 10p)를 구성하는 게이트 절연막(15)은, 제1회째 및 제2회째의 ALD법의 어느 하나에 의해 형성되고, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 게이트 절연층(25)은, 제1회째 및 제2회째의 ALD법에 의해 형성되고 있다. 따라서, 제1회째의 ALD법에 의해 형성된 SiO2막 또는 SiO2층의 두께, 제2회째의 ALD법에 의해 형성된 SiO2막 또는 SiO2층의 두께의 각각을 제어함으로써, 소망하는 두께를 가지는 게이트 절연막(15), 게이트 절연층(25)을 얻을 수 있다. 또한, 제1 전계효과 트랜지스터(10n, 10p)에 단층(單層)의 게이트 절연막(15)을 형성하고, 제2 전계효과 트랜지스터(20n, 20p)에 복수층의 게이트 절연층(25)을 형성함에 의해, 또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(15)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층(25)의 형성을, 따로따로 행함에 의해, 소망하는 두께를 가지는 게이트 절연막(15), 게이트 절연층(25)을 얻을 수도 있다.
[공정-170C]
뒤이어, 게이트 절연막(152) 및 게이트 절연층(252)의 위에, 게이트 절연막(14) 및 게이트 절연층(24)의 상층을 구성하는 게이트 절연막(16) 및 게이트 절연층(26)을, ALD법에 의거하여 형성한다. 게이트 절연막(16) 및 게이트 절연층(26)은 HfO2로 이루어진다. 또한, 제1의 절연층의 상층(16'), 제2의 절연층의 상층(26')을 기체(30)의 표면에 형성할 수 있다. 이렇게 하여, 도 39의 (A), (B) 및 (C) 및 도 40의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
이상의 프로세스에 의해, 최하층의 제1의 게이트 전극(17n)과 기체(30)의 표면 사이의 기체(30)의 표면에는 제1의 절연층(14')(게이트 절연막(152) 및 게이트 절연막(16)의 적층 구성과 같은 구성을 갖는)이 형성되고, 게이트 절연층(24)과 기체(30)의 표면 사이의 기체(30)의 표면상에는 제2의 절연층(24')(게이트 절연층(251), 게이트 절연층(252) 및 게이트 절연층(26)의 적층 구성과 같은 구성을 갖는)이 형성된다. 사이드 월(53)의 측면에도, 제1의 절연층(14') 및 제2의 절연층(24')과 같은 적층 구성의 절연층이 형성되지만, 도 41 및 도 42 이외의 도면에서는 도시를 생략했다.
[공정-180]
그 후, 사이드 월(53)의 내측의 영역에, TiN으로 이루어지는 게이트 전극(17n, 17p, 27n, 27p)을 주지의 방법으로 형성한다. 이렇게 하여, 도 41의 (A), (B) 및 (C) 및 도 42의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다. 그리고, 또한, 텅스텐(W)으로 이루어지는 도전 재료층(19, 29)을 게이트 전극(17n, 17p, 27n, 27p)의 위에 주지의 방법으로 형성한다. 이렇게 하여, 도 1, 도 2A, 도 2B에 모식적인 일부 단면도를 도시하는 구조를 얻을 수 있다.
실시례 1의 반도체 장치에서는, T2≥(L1/2)를 만족하기 때문에, 제1 전계효과 트랜지스터에 대해 상대적으로 두꺼운 게이트 절연막을 가지는 제2 전계효과 트랜지스터와, 나노 와이어 구조 등을 가지는 제1 전계효과 트랜지스터가 혼재하는 반도체 장치를 제공할 수 있고, 제1 전계효과 트랜지스터를 낮은 전압으로 구동하고, 제2 전계효과 트랜지스터를 높은 전압으로 구동하는 것이 가능해진다. 또한, 제2 전계효과 트랜지스터의 채널 형성층의 저저항화, 상호 컨덕턴스(gm)의 증가, 저 기생 용량화를 도모할 수 있다. 또한, 제2 전계효과 트랜지스터(20n, 20p)의 채널 형성층(23n, 23p)의 폭을 더욱 넓게 함으로써, 기생 저항을 한층 저저항화할 수 있다.
실시례 1의 변형례 1에서는, 상기한 [공정-170A]에서, 제2 전계효과 트랜지스터(20n, 20p)에 두꺼운 게이트 절연층(25)을 형성하고, 상기한 [공정-170C]에서, 게이트 절연층(25)과 기체(30)의 표면 사이에 게이트 절연층(26)을 형성하면, 즉, 채널 형성층(23n, 23p)과 기체(30)의 표면 사이를 게이트 절연층(24)으로 매입하면, 모식적인 일부 단면도를 도 4에 도시하는 바와 같이, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 게이트 전극(제3의 게이트 전극)(17n, 17p)이 게이트 절연층(24)의 정상면 및 측면을 덮고 있는 구조를 얻을 수 있다.
경우에 따라서는, 실시례 1의 변형례 2에서,
제1 영역(31) 및 제2 영역(32)에는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조가 형성되고,
제3 영역(33)에는, 제1의 Si-Ge층(41)(또는 제2의 Si-Ge층(43)), 제2의 Si층(44) 및 제3의 Si층(46)의 적층 구조가 형성되고,
제4 영역(34)에는, 제1의 Si층(42)(또는 제1의 Si층(44)), 제3의 Si-Ge층(45) 및 제4의 Si-Ge층(47)의 적층 구조가 형성되는 구조로 하여도 좋다.
또한, 경우에 따라서는, 실시례 1의 변형례 3에서,
제1 영역(31) 및 제2 영역(32)에는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조가 형성되고,
제3 영역(33)에는, 제1의 Si-Ge층(41)(또는 제2의 Si-Ge층(43)) 및 제2의 Si층(44)(또는 제3의 Si층(46))의 적층 구조가 형성되고,
제4 영역(34)에는, 제1의 Si층(42)(또는 제1의 Si층(44)) 및 제3의 Si-Ge층(45)(또는 제4의 Si-Ge층(47))의 적층 구조가 형성되는 구조로 하여도 좋다.
실시례 1의 변형례 2 또는 변형례 3의 이들의 적층 구조에서, 제2 전계효과 트랜지스터에서의 채널 형성층의 두께(T2-CH), 또는, 제2 전계효과 트랜지스터의 게이트 절연층의 두께(T2)나 기체 표면부터 제2 전계효과 트랜지스터의 채널 형성층까지의 거리(L2)가 다르지만, 실시례 1에서 설명한 것과 마찬가지의 구조를 얻을 수 있다.
또한, 실시례 1의 변형례 4에서, 경우에 따라서는, 제2 전계효과 트랜지스터(20n, 20p)의 채널 형성층(23n, 23p)을, 예를 들면, 실리콘(Si)으로 구성해도 좋으며, 이 경우에는, 게이트 전극(27n, 27p)을 구성하는 재료를 다르게 하면 좋다. 구체적으로는, 게이트 전극(27n)을 구성하는 재료로서, Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W 및 이들 금속을 포함하는 화합물을 들 수 있고, 게이트 전극(27p)을 구성하는 재료로서, Fe, Co, Ni, Cu, Ru, Rh, Pd, Ag, Os, Ir, Pt, Au 및 이들 금속을 포함하는 화합물을 들 수 있다. 실시례 1의 반도체 장치의 변형례(변형례 4)의 모식적인 일부 단면도를 도 5에 도시한다.
실시례 2
실시례 2는, 본 개시의 제2의 양태에 관한 반도체 장치에 관한 것이다.
실시례 2의 반도체 장치의 모식적인 일부 단면도를 도 6에 도시한다. 도 6은 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도이다. 도 6에는, n채널형의 제1 전계효과 트랜지스터에서의 하나의 채널 구조부의 모식적인 일부 단면도, p채널형의 제1 전계효과 트랜지스터에서의 하나의 채널 구조부의 모식적인 일부 단면도, n채널형의 제2 전계효과 트랜지스터 및 p채널형의 제2 전계효과 트랜지스터의 모식적인 일부 단면도를 도시한다. 또한, n채널형의 제1 전계효과 트랜지스터 및 p채널형의 제1 전계효과 트랜지스터의 모식적인 일부 단면도는, 도 1, 도 2A 및 도 2B에 도시한 것과 마찬가지이다. 도 6은 단면도이지만, 해칭선을 생략했다.
실시례 2의 반도체 장치는,
기체(30),
나노 와이어 구조 또는 나노 시트 구조를 갖는(도시한 예에서는, 나노 와이어 구조(12n, 12p)를 갖는) 채널부(13n, 13p), 채널부(13n, 13p)를 둘러싸는 게이트 절연막(14), 및, 게이트 절연막(14)의 적어도 일부를 둘러싸는 게이트 전극(17n, 17p)을 구비한 채널 구조부(11n, 11p)가, 적어도 2개(도시한 예에서는, 채널 구조부(11n, 11p)의 적층 방향으로 3개), 적층된 제1 전계효과 트랜지스터(10n, 10p), 및,
채널 형성층(23n, 23p), 채널 형성층(23n, 23p)의 정상면 및 측면에 형성된 게이트 절연층(24), 및, 게이트 절연층(24)의 적어도 정상면에 형성된(도시한 예에서는, 게이트 절연층(24)의 정상면 및 측면에 형성된) 게이트 전극(27n, 27p)으로 이루어지는 제2 전계효과 트랜지스터(20n, 20p)를 구비하고 있고,
제1 전계효과 트랜지스터(10n, 10p) 및 제2 전계효과 트랜지스터(20n, 20p)는, 기체(30)의 상방에 형성되어 있고,
제1 전계효과 트랜지스터(10n, 10p)의 채널부(13n, 13p)는, 채널 구조부(11n, 11p)의 적층 방향에서, 상호 이간하여 배치되어 있고,
제2 전계효과 트랜지스터(20n, 20p)를 구성하는 채널 형성층(23n, 23p)의 저면과 기체(30)의 표면 사이에는 절연재료층(64)이 형성되어 있다.
그리고, 채널 형성층(23n, 23p)의 저면과 절연재료층(64)을 통하여 대향하는 기체(30)의 부분에는, 백·바이어스를 가할 수 있다. 구체적으로는, 기체(30)의 이 부분에는, 예를 들면, 이온 주입법에 의해 n타입 또는 p타입의 웰이 실리콘 반도체 기판으로 이루어지는 기체(30) 내에 형성되고, 웰에 전압 인가 가능한 배선(도시 생략)이 웰에 접속되어 있고, 웰에 바이어스를 걸음으로써, 제1 전계효과 트랜지스터(10n, 10p) 및 제2 전계효과 트랜지스터(20n, 20p)에 대해 백·바이어스를 가할 수 있다.
또한, 채널부의 두께를 T1-CH, 절연재료층의 두께를 TIns로 했을 때,
0.2≤T1-CH/TIns≤2
를 만족한다. 구체적으로는,
T1-CH/TIns=8㎚/8㎚
로 했지만, 이와 같은 값으로 한정하는 것은 아니다.
이하, 도 3A의 화살표 A-A 및 도 3B의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도인 도 43, 및, 제2 전계효과 트랜지스터에서, 도 3B의 화살표 B-B에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (A)로 도시하고, 도 20의 (C)의 화살표 A-A도 참조), 도 3B의 화살표 B'-B'에 따른 것과 같은 모식적인 일부 단면도(각 도면에서 (B)로 도시하고, 도 20의 (C)의 화살표 B-B도 참조), 및, 모식적인 부분적 평면도(각 도면에서 (C)로 도시한다)가 그려진 도 44, 도 45, 도 46, 도 47, 도 48, 도 49, 도 50을 참조하여, 또한, 아울러서, 실시례 1에서 설명한 제1 전계효과 트랜지스터에 관한 도 23, 도 25, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39 및 도 41을 참조하여, 실시례 2의 반도체 장치의 제조 방법을 설명한다. 또한, 44, 도 45, 도 46, 도 47, 도 48, 도 49, 도 50의 각각에서의 (A)에서는, 제1의 Si-Ge층(41), 제1의 Si층(42)에서의 해칭선을 생략하고 있다.
[공정-200A]
우선, 기체(30)의 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에 제1의 Si-Ge층(41)을 주지의 방법으로 형성한다.
[공정-200B]
다음에, 전면에 제1의 Si층(42)을 주지의 방법으로 형성한다.
[공정-200C]
다음에, 전면에 제2의 Si-Ge층(43)을 주지의 방법으로 형성한 후, 제3 영역(33) 및 제4 영역(34)상의 제2의 Si-층(43)을 주지의 방법으로 제거한다.
[공정-200D]
다음에, 전면에 제2의 Si층(44)을 주지의 방법으로 형성한 후, 제3 영역(33) 및 제4 영역(34)상의 제2의 Si층(44)을 주지의 방법으로 제거한다.
[공정-200E]
다음에, 전면에 제3의 Si-Ge층(45)을 주지의 방법으로 형성한 후, 제3 영역(33) 및 제4 영역(34)상의 제3의 Si-Ge층(45)을 주지의 방법으로 제거한다.
[공정-200F]
다음에, 전면에 제3의 Si층(46)을 주지의 방법으로 형성한 후, 제3 영역(33) 및 제4 영역(34)상의 제3의 Si층(46)을 주지의 방법으로 제거한다. 이렇게 하여, 도 43에 도시하는 구조를 얻을 수 있다.
이렇게 하여, 제1 영역(31) 및 제2 영역(32)에는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조가 형성되고, 제3 영역(33) 및 제4 영역(34)에는, 제1의 Si-Ge층(41) 및 제1의 Si층(42)의 적층 구조가 형성된다.
[공정-210]
그 후, 채널 구조부(11n, 11p)를 형성하기 위해, 제1 영역(31) 및 제2 영역(32)의 제3의 Si층(46)의 위, 제3 영역(33) 및 제4 영역(34)의 제1의 Si층(42)의 위에, SiN으로 이루어지는 마스크층(51)을 주지의 방법으로 형성하고, 이 마스크층(51)을 에칭용 마스크로 하여, 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조를 에칭하고, 또한, 노출한 기체(30)의 두께 방향의 일부분을 에칭한다. 기체(30)에는 쉘로우·트렌치 구조의 소자 분리 영역(70)을 형성하기 위한 홈부가 형성된다. 그리고, 전면에 SiO2로 이루어지는 절연재료(71)를 성막하고, CMP법에 의거하여 정상면의 평활화 처리를 시행한 후, 절연재료(71)를 에칭하고, 홈부에 절연재료(71)를 남김으로써, 쉘로우·트렌치 구조를 가지는 소자 분리 영역(70)을 형성할 수 있다. 또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 소자 분리 영역(70)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 소자 분리 영역(70)의 형성을, 동시에 행하여도 좋고, 따로따로 행하여도 좋다.
[공정-220]
뒤이어, 마스크층(51)을 제거한 후, 열산화 처리를 행하여, 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조의 표면에, 도시하지 않은 더미 산화층을 형성한다. 그리고, 제1 영역(31)의 적층 구조를 덮는 더미·게이트부, 제2 영역(32)의 적층 구조를 덮는 더미·게이트부, 제3 영역(33)의 적층 구조를 덮는 더미·게이트부, 제4 영역(34)의 적층 구조를 덮는 더미·게이트부를, 주지의 방법으로 형성한다. 더미·게이트부를 참조 번호 52로 나타낸다. 더미·게이트부(52)는 폴리실리콘으로 이루어진다. 뒤이어, 더미·게이트부(52)를 에칭용 마스크로 하여, 노출한 제1 영역(31), 제2 영역(32), 제3 영역(33) 및 제4 영역(34)에서의 적층 구조를 에칭한다.
[공정-230]
그 후, 전면에 SiN층을 형성하고, 이 SiN층을 에치백함으로써, 더미·게이트부(52)의 측면에 SiN으로 이루어지는 사이드 월(53)을 형성한다. 단, 채널부(13n, 13p)의 양단, 및, 채널 형성층(23n, 23p)의 양단에 상당하는 부분에는, 사이드 월(53)을 형성하지 않는다. 이렇게 하여, 도 23의 (A), (B) 및 (C) 및 도 44의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다.
[공정-240]
그 후, 노출한 기체(30)의 표면부터, 제1 전계효과 트랜지스터(10n)를 구성하는 소스/드레인 영역(18n), 및, 제2 전계효과 트랜지스터(20n)를 구성하는 소스/드레인 영역(28n)을 형성하기 위한 인·도프 SiC층(54n)을 주지의 방법에 의거하여 에피택셜 성장시키고, 뒤이어, 주지의 방법에 의거하여 패터닝함으로써, 제1 전계효과 트랜지스터(10n)를 구성하는 소스/드레인 영역(18n), 및, 제2 전계효과 트랜지스터(20n)를 구성하는 소스/드레인 영역(28n)을 얻을 수 있다. 마찬가지로, 노출한 기체(30)의 표면부터, 제1 전계효과 트랜지스터(10p)를 구성하는 소스/드레인 영역(18p), 및, 제2 전계효과 트랜지스터(20p)를 구성하는 소스/드레인 영역(28p)을 형성하기 위한 붕소·도프의 Si-Ge층(54p)을 주지의 방법에 의거하여 에피택셜 성장시키고, 뒤이어, 주지의 방법에 의거하여 패터닝함으로써, 제1 전계효과 트랜지스터(10p)를 구성하는 소스/드레인 영역(18p), 및, 제2 전계효과 트랜지스터(20p)를 구성하는 소스/드레인 영역(28p)을 얻을 수 있다.
이렇게 하여, 도 25의 (A), (B) 및 (C) 및 도 45의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다. 제1 영역(31)에서, 소스/드레인 영역(18n)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월(53)과 접하고 있다. 마찬가지로, 제2 영역(32)에서, 소스/드레인 영역(18p)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월과 접하고 있고, 제3 영역(33)에서, 소스/드레인 영역(28n)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월(53)과 접하고 있고, 제4 영역(34)에서, 소스/드레인 영역(28p)의 일부는 적층 구조의 측면과 접하고 있고, 잔부는 사이드 월과 접하고 있다.
[공정-250]
그 후, 제3 영역(33) 및 제4 영역(34)의 더미·게이트부(52)를 주지의 방법으로 제거한다(도 46의 (A), (B) 및 (C) 참조). 제1 영역(31) 및 제2 영역(32)의 더미·게이트부(52)는 남긴 채로 한다. 그리고, 제3 영역(33) 및 제4 영역(34)에서의 도시하지 않은 더미 산화층을 주지의 방법으로 제거한 후, 제3 영역(33) 및 제4 영역(34)의 적층 구조에서의 제1의 Si-Ge층(41)을 선택적으로 제거한다(도 47의 (A), (B) 및 (C) 참조). 그 후, 전면에 절연재료층(64)을 형성한 후, 에치백을 행함으로써, 제3 영역(33) 및 제4 영역(34)의 적층 구조에서의 제1의 Si층(42)과 기체(30)의 표면 사이에, 절연재료층(64)을 형성할 수 있다. 절연재료층(64)은, 제3 영역(33) 및 제4 영역(34)의 제1의 Si층(42)의 아래에 위치하는 부분부터 기체(30)의 표면의 위로 연재되어 있다. 이렇게 하여, 도 48의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다.
[공정-260]
다음에, 제1 영역(31) 및 제2 영역(32)의 더미·게이트부(52)를 주지의 방법으로 제거하고, 또한, 도시하지 않은 더미 산화층을 주지의 방법으로 제거한다. 그리고, 제1 영역(31)의 적층 구조에서의 제3의 Si-Ge층(45), 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41)을 선택적으로 제거한다(도 29의 (A), (B) 및 (C) 참조). 또한, 제2 영역(32)의 적층 구조에서의 제3의 Si층(46), 제2의 Si층(44) 및 제1의 Si층(42)을 선택적으로 제거한다(도 31의 (A), (B) 및 (C) 참조). 그리고, 제1 영역(31)에서의 노출한 제3의 Si층(46), 제2의 Si층(44) 및 제1의 Si층(42), 제2 영역(32)에서의 노출한 제3의 Si-Ge층(45), 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41), 제3 영역(33)에서의 노출한 제1의 Si층(42), 제4 영역(34)에서의 노출한 제1의 Si층(42)의 외주를 열산화하여, 산화막을 형성한다. 열산화 처리를 행함으로써, 나노 와이어 구조로 이루어지는 제1 전계효과 트랜지스터(10n, 10p)의 나노 와이어 구조(12n, 12p)의 단면 형상은 원형이 되다. 또한, 이들의 산화막은 도시하고 있지 않다. 이렇게 하여, 도 33의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32)에서도, 마찬가지의 구조를 마련할 수 있다.
[공정-270A]
그리고, 아토믹·레이어·디포지션법(ALD법)에 의거하여, 형성된 산화막의 위에 게이트 절연막(14)의 하층을 구성하는 게이트 절연막(151)(SiO2로 이루어진다)을 형성하고, 아울러서, 형성된 산화막의 위에 게이트 절연층(24)의 하층을 구성하는 게이트 절연층(251)(SiO2로 이루어진다)을 형성한다. 이렇게 하여, 도 35의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32)에서도, 마찬가지의 구조를 마련할 수 있다.
[공정-270B]
그 후, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(151), 제1의 절연층의 하층(15')를 주지의 방법으로 제거한다. 그리고, 재차, ALD법에 의거하여, 형성된 산화막의 위에 게이트 절연막(14)의 하층을 구성하는 게이트 절연막(152)(SiO2로 이루어진다)을 형성하고, 아울러서, 게이트 절연층(251)의 위에, 게이트 절연층(24)의 하층을 구성하는 게이트 절연층(252)(SiO2로 이루어진다)을 형성한다. 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(152)으로 구성되어 있다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(251)및 게이트 절연층(252)의 적층 구조로 구성되어 있다. 제1의 절연층의 하층(15')는 게이트 절연막(152)와 동시에 형성된다. 이렇게 하여, 도 37의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32)에서도, 마찬가지의 구조를 마련할 수 있다.
또한, 제1 전계효과 트랜지스터(10n, 10p)에 게이트 절연막(152)를 형성하는 일 없이, 제2 전계효과 트랜지스터(20n, 20p)에 게이트 절연층(252)를 형성해도 좋다. 이 경우, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(151)으로 구성된다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(251)및 게이트 절연층(252)의 적층 구조로 구성된다. 이 경우에도, 제1의 절연층의 하층(15')은 게이트 절연막(151)과 동시에 형성된다.
또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(15)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층(25)의 형성을, 따로따로 행하여도 좋다. 이 경우, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막은, 게이트 절연막(15)으로 구성된다. 한편, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층은 게이트 절연층(25)으로 구성된다. 이 경우에도, 제1의 절연층의 하층(15')은 게이트 절연막(15)과 동시에 형성된다.
제1 전계효과 트랜지스터(10n, 10p)를 구성하는 게이트 절연막(15)은, 제1회째 및 제2회째의 ALD법의 어느 하나에 의해 형성되고, 제2 전계효과 트랜지스터(20n, 20p)를 구성하는 게이트 절연층(25)은, 제1회째 및 제2회째의 ALD법에 의해 형성되어 있다. 따라서, 제1회째의 ALD법에 의해 형성된 SiO2막 또는 SiO2층의 두께, 제2회째의 ALD법에 의해 형성된 SiO2막 또는 SiO2층의 두께의 각각을 제어함으로써, 소망하는 두께를 가지는 게이트 절연막(15), 게이트 절연층(25)을 얻을 수 있다. 또한, 제1 전계효과 트랜지스터(10n, 10p)에 단층의 게이트 절연막(15)을 형성하고, 제2 전계효과 트랜지스터(20n, 20p)에 복수층의 게이트 절연층(25)을 형성함에 의해, 또한, 제1 전계효과 트랜지스터(10n, 10p)에서의 게이트 절연막(15)의 형성과, 제2 전계효과 트랜지스터(20n, 20p)에서의 게이트 절연층(25)의 형성을, 따로따로 행함에 의해, 소망하는 두께를 가지는 게이트 절연막(15), 게이트 절연층(25)을 얻을 수도 있다.
[공정-270C]
뒤이어, 게이트 절연막(152) 및 게이트 절연층(252)의 위에, 게이트 절연막(14) 및 게이트 절연층(24)의 상층을 구성하는 게이트 절연막(16) 및 게이트 절연층(26)을, ALD법에 의거하여 형성한다. 게이트 절연막(16) 및 게이트 절연층(26)은 HfO2로 이루어진다. 또한, 제1의 절연층의 상층(16')를 기체(30)의 표면에 형성할 수 있다. 이렇게 하여, 도 39의 (A), (B) 및 (C) 및 도 49의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다.
이상의 프로세스에 의해, 최하층의 제1의 게이트 전극(17n)과 기체(30)의 표면 사이의 기체(30)의 표면에는 제1의 절연층(14')(게이트 절연막(152) 및 게이트 절연막(16)의 적층 구성과 같은 구성을 갖는)이 형성된다. 사이드 월(53)의 측면에도, 제1의 절연층(14') 및 제2의 절연층(24')과 같은 적층 구성의 절연층이 형성되지만, 도 41 이외의 도면에서는 도시를 생략했다.
[공정-280]
그 후, 사이드 월(53)의 내측의 영역에, TiN으로 이루어지는 게이트 전극(17n, 17p, 27n, 27p)을 주지의 방법으로 형성한다. 이렇게 하여, 도 41의 (A), (B) 및 (C) 및 도 50의 (A), (B) 및 (C)에 도시하는 구조를 얻을 수 있다. 제2 영역(32) 및 제4 영역(34)에서도, 마찬가지의 구조를 마련할 수 있다. 그리고, 또한, 텅스텐(W)으로 이루어지는 도전 재료층(19, 29)을 게이트 전극(17n, 17p, 27n, 27p)의 위에 주지의 방법으로 형성한다. 이렇게 하여, 도 6에 모식적인 일부 단면도를 도시하는 구조를 얻을 수 있다.
실시례 2의 반도체 장치에서는, 제2 전계효과 트랜지스터를 구성하는 게이트 전극이 적어도 채널 형성층의 정상면에 형성되어 있고, 게다가, 제2 전계효과 트랜지스터를 구성하는 채널 형성층의 저면과 기체 표면 사이에는 얇은(예를 들면, 채널부와 같은 또는 같은 정도의 두께의) 절연재료층이 형성되어 있기 때문에, 백·바이어스를 가함으로써 임계치 전압(Vth)의 제어를 행하는 것이 가능한 제2 전계효과 트랜지스터와, 나노 와이어 구조 등을 가지는 제1 전계효과 트랜지스터가 혼재하는 반도체 장치를 제공할 수 있다.
경우에 따라서는, 제2 전계효과 트랜지스터(20n, 20p)의 모식적인 일부 단면도를 도 7에 도시하는 바와 같이, 채널 형성층(23n, 23p)과 절연재료층(64)의 사이에, 적어도 1층의 반도체층(61)이 형성되어 있어도 좋다. 도시한 예에서는, 2층의 반도체층(61)이 형성되어 있다. 반도체층(61)을, 소스/드레인 영역(28n, 28p)의 하방에 형성된 배선층(도시 생략)에 접속함으로써, 반도체층(61)에 백·바이어스를 가할 수 있다. 채널 형성층(23n, 23p)과 반도체층(61)의 사이, 반도체층(61)과 반도체층(61)의 사이에는, 층간 절연층(65)이 형성되어 있다.
이와 같은 구조는, 이하의 방법으로 제조할 수 있다. 즉, 제3 영역(33) 및 제4 영역(34)에서, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조를 형성하고, [공정-250]과 같은 공정에서, 제3의 Si-Ge층(45), 제2의 Si-Ge층(43) 및 제1의 Si-Ge층(41)을 선택적으로 제거한다. 그리고, 전면에 절연재료층(64)을 형성한 후, 에치백을 행함으로써, 제3 영역(33) 및 제4 영역(34)의 적층 구조에서의 제1의 Si층(42)과 기체(30)의 표면 사이에, 절연재료층(64)을 형성하고, 반도체층(61)과 반도체층(61)의 사이에, 층간 절연층(65)을 형성할 수 있다.
또한, 경우에 따라서는, 제3 영역(33)에서의 반도체층(61)은, 채널 형성층(23n)이 가지는 도전형(n형)과는 반대의 도전형(p형)을 갖고 있고, 제4 영역(34)에서의 반도체층(61)은, 채널 형성층(23p)이 가지는 도전형(p형)과는 반대의 도전형(n형)을 갖아도 좋다. 이와 같은 반도체층(61)에서는, 이온 주입법에 의거하여, 적절한 불순물을 반도체층(61)에 도입하면 좋으며, 반도체층(61)에 일괄해서 이온 주입을 시행해도 좋고, 반도체층(61)의 형성, 이온 주입의 실행을, 반도체층의 층수만큼 반복해서 행해도 좋다.
또한, 경우에 따라서는,
제1 영역(31) 및 제2 영역(32)에는, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45) 및 제3의 Si층(46)의 적층 구조가 형성되고,
제3 영역(33) 및 제4 영역에는, 2층 또는 그 이상의 층수의 Si-Ge층 또는 Si층의 적층 구조가 형성되는 구조로 하여도 좋다.
이상, 본 개시를 바람직한 실시례에 의거하여 설명했지만, 실시례에서 설명한 반도체 장치의 구성, 구조, 반도체 장치를 구성하는 재료, 반도체 장치의 제조 방법은 예시이고, 적절히, 변경할 수 있다. 또한, 각 실시례에서의 반도체 장치의 제조 방법에서의 공정 순서는, 소망에 응하여, 적절히, 변경할 수 있다. 실시례에서는, 채널 구조부를 오로지 나노 와이어 구조에 의거하여 설명했지만, 나노 시트 구조로 할 수도 있다. 기체로서, 실리콘 반도체 기판 대신에 SOI 기판을 이용할 수도 있다. 경우에 따라서는, 반도체 장치의 제조 방법의 최초의 공정에서, 소자 분리 영역을 형성해도 좋다.
실시례에서는, 적층 구조를, 제1의 Si-Ge층(41), 제1의 Si층(42), 제2의 Si-Ge층(43), 제2의 Si층(44), 제3의 Si-Ge층(45), 제3의 Si층(46) 및 제4의 Si-Ge층(47)으로 구성했지만, 대체적(代替的)으로, 제1의 Si층(42), 제1의 Si-Ge층(41), 제2의 Si층(44), 제2의 Si-Ge층(43), 제3의 Si층(46), 제3의 Si-Ge층(45) 및 제4의 Si층(47)으로 구성할 수도 있다. 또한, 적층된 채널 구조부의 수는, 2 이상이면 좋다.
SiGe층은, 하층의 Si층의 위에 상층의 SiGe층을 형성하고, 산화 처리를 행함으로써, 상층의 SiGe층을 SiO2로 하고, 하층의 Si층을 SiGe층으로 하는 프로세스에 의해 얻을 수도 있다.
또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.
[A01] ≪반도체 장치: 제1의 양태≫
기체,
나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
채널 형성층, 채널 형성층을 둘러싸는 게이트 절연층, 및, 게이트 절연층의 적어도 일부를 둘러싸는 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터를 구비하고 있고,
제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
제1 전계효과 트랜지스터의 채널부와 채널부 사이의 거리를 L1, 제2 전계효과 트랜지스터의 게이트 절연층의 두께를 T2로 했을 때,
T2≥(L1/2)
를 만족한 반도체 장치.
[A02] T2≥1.1×(L1/2)
바람직하게는,
T2≥1.2×(L1/2)
를 만족하는 [A01]에 기재된 반도체 장치.
[A03] 기체 표면부터 제2 전계효과 트랜지스터의 채널 형성층까지의 거리를 L2로 했을 때,
L2≥L1
L2≥T2
를 만족하는 [A01] 또는 [A02]에 기재된 반도체 장치.
[A04] L2≥2×L1
를 만족하는 [A03]에 기재된 반도체 장치.
[A05] 제1 전계효과 트랜지스터의 게이트 절연막의 두께를 T1로 했을 때,
T2≥2×T1
를 만족하는 [A01] 내지 [A04]의 어느 한 항에 기재된 반도체 장치.
[A06] 채널부의 두께를 T1-CH, 채널 형성층의 두께를 T2-CH로 했을 때,
T2-CH≥2×T1-CH
를 만족하는 [A01] 내지 [A05]의 어느 한 항에 기재된 반도체 장치.
[A07] 제1 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 제1의 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 제2의 게이트 전극으로 둘러싸여 있는 [A01] 내지 [A06]의 어느 한 항에 기재된 반도체 장치.
[A08] 제2 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
n채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘 또는 실리콘-게르마늄으로 이루어지는 [A01] 내지 [A07]의 어느 한 항에 기재된 반도체 장치.
[A09] 제1 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
n채널형 전계효과 트랜지스터의 채널부는, 실리콘으로 이루어지고,
p채널형 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄, 게르마늄 또는 InGaAs로 이루어지는 [A01] 내지 [A08]의 어느 한 항에 기재된 반도체 장치.
[B01] ≪반도체 장치: 제2의 양태≫
기체,
나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
채널 형성층, 채널 형성층의 정상면 및 측면에 형성된 게이트 절연층, 및, 게이트 절연층의 적어도 정상면에 형성된 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터를 구비하고 있고,
제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
제2 전계효과 트랜지스터를 구성하는 채널 형성층의 저면과 기체 표면 사이에는 절연재료층이 형성되어 있는 반도체 장치.
[B02] 채널 형성층의 저면과 절연재료층을 통하여 대향하는 기체의 부분에는, 백·바이어스가 가하여지는 [B01]에 기재된 반도체 장치.
[B03] 채널부의 두께를 T1-CH, 절연재료층의 두께를 TIns로 했을 때,
0.2≤T1-CH/TIns≤2
를 만족하는 [B01] 또는 [B02]에 기재된 반도체 장치.
[B04] 제2 전계효과 트랜지스터에서, 채널 형성층과 절연재료층의 사이에는, 적어도 1층의 반도체층이 형성되어 있는 [B01] 내지 [B03]의 어느 한 항에 기재된 반도체 장치.
[B05] 채널 형성층과 반도체층의 사이, 반도체층과 반도체층의 사이에는, 층간 절연층이 형성되어 있는 [B04]에 기재된 반도체 장치.
[B06] 반도체층은, 채널 형성층이 가지는 도전형과는 반대의 도전형을 가지는 [B04] 또는 [B05]에 기재된 반도체 장치.
10n, 10p: 제1 전계효과 트랜지스터
11n, 11p: 채널 구조부
12n, 12p: 나노 와이어 구조
13n, 13p: 채널부
14: 게이트 절연막
14': 제1의 절연층
15, 151, 152: 게이트 절연막의 일부(게이트 절연막의 하층)
15': 제1의 절연층의 하층
16: 게이트 절연막의 잔부(게이트 절연막의 상층)
16': 제1의 절연층의 상층
17n, 17p: 게이트 전극
18n, 18p: 소스/드레인 영역
19: 도전 재료층
20n, 20p: 제2 전계효과 트랜지스터
23n, 23p: 채널 형성층
24: 게이트 절연층
24': 제2의 절연층
25, 251, 252: 게이트 절연층의 일부(게이트 절연층의 하층)
25': 제2의 절연층의 하층
26: 게이트 절연층의 잔부(게이트 절연층의 상층)
26': 제2의 절연층의 상층
27n, 27p: 게이트 전극
28n, 28p: 소스/드레인 영역
29: 도전 재료층
30: 기체
31: 제1 영역
32: 제2 영역
33: 제3 영역
34: 제4 영역
41: 제1의 Si-Ge층
42: 제1의 Si층
43: 제2의 Si-Ge층
44: 제2의 Si층
45: 제3의 Si-Ge층
46: 제3의 Si층
47: 제4의 Si-Ge층
51: 마스크층
52: 더미·게이트부
53: 사이드 월
54n: 인·도프 SiC층
54p: 붕소·도프의 Si-Ge층
61: 반도체층
64: 절연재료층
65: 층간 절연층
70: 소자 분리 영역
71: 절연재료

Claims (15)

  1. 기체,
    나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
    채널 형성층, 채널 형성층을 둘러싸는 게이트 절연층, 및, 게이트 절연층의 적어도 일부를 둘러싸는 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터를 구비하고 있고,
    제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
    제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
    제1 전계효과 트랜지스터의 채널부와 채널부 사이의 거리를 L1, 제2 전계효과 트랜지스터의 게이트 절연층의 두께를 T2로 했을 때,
    T2≥(L1/2)
    를 만족하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    T2≥1.1×(L1/2)
    를 만족하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    기체 표면부터 제2 전계효과 트랜지스터의 채널 형성층까지의 거리를 L2로 했을 때,
    L2≥L1
    L2≥T2
    를 만족하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    L2≥2×L1
    를 만족하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    제1 전계효과 트랜지스터의 게이트 절연막의 두께를 T1로 했을 때,
    T2≥2×T1
    를 만족하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    채널부의 두께를 T1-CH, 채널 형성층의 두께를 T2-CH로 했을 때,
    T2-CH≥2×T1-CH
    를 만족하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    제1 전계효과 트랜지스터를 구성하는 최하층의 채널부의 적어도 일부분은 제1의 게이트 전극으로 둘러싸여 있고, 그 이외의 채널부는 제2의 게이트 전극으로 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    제2 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
    n채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘으로 이루어지고,
    p채널형 전계효과 트랜지스터의 채널 형성층은, 실리콘 또는 실리콘-게르마늄으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    제1 전계효과 트랜지스터는, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터로 구성되어 있고,
    n채널형 전계효과 트랜지스터의 채널부는, 실리콘으로 이루어지고,
    p채널형 전계효과 트랜지스터의 채널부는, 실리콘-게르마늄, 게르마늄 또는 InGaAs로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 기체,
    나노 와이어 구조 또는 나노 시트 구조를 가지는 채널부, 채널부를 둘러싸는 게이트 절연막, 및, 게이트 절연막의 적어도 일부를 둘러싸는 게이트 전극을 구비한 채널 구조부가, 적어도 2개, 적층된 제1 전계효과 트랜지스터, 및,
    채널 형성층, 채널 형성층의 정상면 및 측면에 형성된 게이트 절연층, 및, 게이트 절연층의 적어도 정상면에 형성된 게이트 전극으로 이루어지는 제2 전계효과 트랜지스터를 구비하고 있고,
    제1 전계효과 트랜지스터 및 제2 전계효과 트랜지스터는, 기체의 상방에 형성되어 있고,
    제1 전계효과 트랜지스터의 채널부는, 채널 구조부의 적층 방향에서, 상호 이간하여 배치되어 있고,
    제2 전계효과 트랜지스터를 구성하는 채널 형성층의 저면과 기체 표면 사이에는 절연재료층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    채널 형성층의 저면과 절연재료층을 통하여 대향하는 기체의 부분에는, 백·바이어스가 가하여지는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    채널부의 두께를 T1-CH, 절연재료층의 두께를 TIns로 했을 때,
    0.2≤T1-CH/TIns≤2
    를 만족하는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    제2 전계효과 트랜지스터에서, 채널 형성층과 절연재료층의 사이에는, 적어도 1층의 반도체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    채널 형성층과 반도체층의 사이, 반도체층과 반도체층의 사이에는, 층간 절연층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    반도체층은, 채널 형성층이 가지는 도전형과는 반대의 도전형을 가지는 것을 특징으로 하는 반도체 장치.
KR1020217001080A 2018-07-26 2019-06-18 반도체 장치 KR20210035804A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018140217 2018-07-26
JPJP-P-2018-140217 2018-07-26
PCT/JP2019/024075 WO2020021913A1 (ja) 2018-07-26 2019-06-18 半導体装置

Publications (1)

Publication Number Publication Date
KR20210035804A true KR20210035804A (ko) 2021-04-01

Family

ID=69182172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217001080A KR20210035804A (ko) 2018-07-26 2019-06-18 반도체 장치

Country Status (6)

Country Link
US (2) US11476329B2 (ko)
KR (1) KR20210035804A (ko)
CN (1) CN112437978A (ko)
DE (1) DE112019003768T5 (ko)
TW (1) TW202008592A (ko)
WO (1) WO2020021913A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019003768T5 (de) * 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
TWI769683B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體結構與其製造方法
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
US20220005951A1 (en) * 2020-07-05 2022-01-06 International Business Machines Corporation Strained Semiconductor FET Devices with Epitaxial Quality Improvement
CN117678063A (zh) * 2021-07-22 2024-03-08 美商新思科技有限公司 与栅极全环绕技术兼容的输入/输出器件
CN118176588A (zh) 2021-11-12 2024-06-11 索尼集团公司 半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195405A (ja) 2010-12-01 2015-11-05 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5720117B2 (ja) 2009-05-29 2015-05-20 住友化学株式会社 中空成形食品容器
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
CN106847814B (zh) 2011-12-19 2020-12-08 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
US10236362B2 (en) 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
US9653289B1 (en) * 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US10170378B2 (en) 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
DE112019003768T5 (de) 2018-07-26 2021-04-22 Sony Semiconductor Solutions Corporation Halbleitervorrichtung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195405A (ja) 2010-12-01 2015-11-05 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造

Also Published As

Publication number Publication date
US20230006042A1 (en) 2023-01-05
DE112019003768T5 (de) 2021-04-22
TW202008592A (zh) 2020-02-16
CN112437978A (zh) 2021-03-02
US20210280673A1 (en) 2021-09-09
WO2020021913A1 (ja) 2020-01-30
US11961885B2 (en) 2024-04-16
US11476329B2 (en) 2022-10-18

Similar Documents

Publication Publication Date Title
KR20210035804A (ko) 반도체 장치
USRE49954E1 (en) Fabrication of nano-sheet transistors with different threshold voltages
US9337193B2 (en) Semiconductor device with epitaxial structures
KR102316293B1 (ko) 반도체 장치
US20170162450A1 (en) Semiconductor process
US9666715B2 (en) FinFET transistor with epitaxial structures
US20080017934A1 (en) Wire-type semiconductor devices and methods of fabricating the same
JP7016177B2 (ja) 半導体装置
TWI826501B (zh) 二極體
US20170330878A1 (en) NOVEL METHOD TO FABRICATE VERTICAL NWs
KR20180067395A (ko) 디커플된 채널을 포함하는 전계 효과 트랜지스터 및 그 제조 방법
JPWO2019116827A1 (ja) 半導体装置及びその製造方法
US9679969B2 (en) Semiconductor device including epitaxially formed buried channel region
US9685541B2 (en) Method for forming semiconductor structure
US20240243173A1 (en) Semiconductor device
TWI527227B (zh) 半導體結構及其製程
JP6064665B2 (ja) 半導体装置およびその製造方法
US8987071B2 (en) Thin film transistor and fabricating method

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal