KR20180067395A - 디커플된 채널을 포함하는 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

디커플된 채널을 포함하는 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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KR20180067395A
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Abstract

nFET 및/또는 pFET 디바이스용 전계 효과 트랜지스터(FET)는 기판을 포함하고, 상기 기판으로부터 디커플된 적어도 하나의 채널 영역을 포함하는 핀을 포함한다. 또한, 상기 FET는 상기 핀의 대향하는 양측면 상에 소스 전극 및 드레인 전극을 포함하고, 상기 핀의 상기 채널 영역의 한 쌍의 측벽을 따라 연장되는 게이트 스택을 포함한다. 또한, 상기 게이트 스택은 게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함한다. 또한, 상기 FET는 상기 기판으로부터 상기 핀의 채널 영역을 분리시키는 산화물 분리 영역을 포함한다. 상기 산화물 분리 영역은 상기 게이트 스택의 상기 게이트 유전체층의 일부를 구성하는 유전체 물질을 포함한다. 상기 산화물 분리 영역은 상기 기판을 마주보는 상기 채널 영역의 표면으로부터 상기 채널 영역을 마주보는 상기 기판의 표면까지 완전히 연장된다.

Description

디커플된 채널을 포함하는 전계 효과 트랜지스터 및 그 제조 방법{Field effect transistor with decoupled channel and methods of manufacturing the same}
관련 출원에 대한 상호 참조(cross-reference to related application)
본 출원은 "단순 제조 흐름을 갖는 디커플링 기술에 의해 형성된 개선된 핀형 FET(Enhanced Fin-Like FET Formed by a Decoupling Technique with Simple Manufacturing Flow)"라는 명칭의 2016년 12월 12일자로 출원된 미국 가출원(Provisional Patent Application) 제62/433,166 호의 우선권 및 그 이익을 주장하며, 이는 본 출원에 참고 문헌으로 인용된다.
기술분야
본 발명은 전계 효과 트랜지스터(field effect transistor, FET) 및 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 회로는 비평면 “핀”전계 효과 트랜지스터(fin-shaped FET, finFET)로 형성될 수 있다. finFET은 전도성 채널 영역으로 작용하는 다수의 수직 핀(fin)을 포함한다. 기존의 finFET은 게이트 올 어라운드(gate-all-around, GAA) 구조가 아니므로 게이트 제어가 핀의 측면에서만 이루어지고, 이는 게이트 길이의 스케일링(scaling)을 제한한다.
핀을 일련의 적층된(stacked) 나노와이어형 채널 영역(nanowire-like channel region)들로 분할 또는 분리시키기 위해, 향후 기술은 유전체 분리 영역(dielectric separation regions)을 전도성 채널 영역에 삽입하는 것을 고려하고 있다. 이러한 유전체 분리 영역은, 유전체 분리 영역이 없는 종래의 finFET에 비해 채널 전위의 제어를 개선시킴으로써 게이트 길이의 스케일링을 향상시킨다. 각각의 나노와이어형 채널 영역의 측면을 따르는 게이트 유전체층(gate dielectric layer)를 통해서, 뿐만 아니라 각각의 나노와이어형 채널 영역 상부 및 하부의 유전체 분리 영역을 통해서 형성된 각각의 나노와이어형 채널 영역에 대한 게이트 커플링(gate coupling)은 채널 전위의 채널 제어를 개선시킨다. 또한, 핀의 부분들 사이의 유전체 분리 영역은 핀의 전도성 표면의 수직 측벽의 정규화된(normalized) 높이 당 유효 전류 드라이브(effective current drive)를 증가시킨다.
그러나, 핀의 부분들 사이의 이러한 유전체 분리 영역은, 동일한 전체 비 정규화된 구조적 높이를 갖고 유전체 분리 영역이 없는 종래의 finFET에 비해, 핀의 전도성 표면의 수직 측벽 전체 높이(즉, 각각의 나노와이어형 채널 영역의 합산된 높이)를 감소시킨다. 전도성 표면의 수직 측벽의 전체 높이를 감소시키면 핀의 총 전류 드라이브가 감소될 수 있다. 따라서, 일련의 적층된 나노와이어형 채널 영역들을 생성하기 위해 유전체 분리 영역을 핀에 삽입하는 것은, 게이트 길이의 스케일링을 향상시키는 것과 전체 비정규화된(non-normalized) 구조적 높이 당 총 전류 드라이브를 감소시키는 것 사이의 균형을 가져올 수 있다.
본 발명이 해결하고자 하는 과제는, 디커플된 채널을 포함하는 전계 효과 트랜지스터(FET)를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 디커플된 채널을 포함하는 전계 효과 트랜지스터(FET)의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 전계 효과 트랜지스터(이하, FET)는, nFET 및/또는 pFET 디바이스에 사용 가능한 전계 효과 트랜지스터로, 기판, 적어도 하나의 채널 영역을 포함하며 상기 기판으로부터 디커플된 핀, 대향하는 상기 핀의 양측면 상에 형성된 소스 전극 및 드레인 전극, 상기 핀의 적어도 하나의 채널 영역의 한 쌍의 측벽을 따라 연장되고, 게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함하는 게이트 스택 및 기판으로부터 핀의 적어도 하나의 채널 영역을 분리시키고 유전체 물질을 포함하는 산화물 분리 영역을 포함한다. 상기 산화물 분리 영역의 상기 유전체 물질은 상기 게이트 스택의 상기 게이트 유전체층의 일부를 구성한다. 상기 산화물 분리 영역은, 상기 기판을 마주보는 적어도 하나의 채널 영역의 표면으로부터 상기 적어도 하나의 채널 영역을 마주보는 상기 기판의 표면까지 완전히 연장되는 것을 특징으로 한다.
상기 채널 영역의 채널 폭이 4nm 이상 10nm 이하이고, 상기 채널 영역의 채널 높이가 20nm 이상 80nm 이하일 수 있다.
상기 채널 영역의 채널 폭이 4nm 이상 7nm 이하이고, 상기 채널 영역의 채널 높이가 40nm 이상 80nm 이하일 수 있다.
상기 채널 영역의 채널 폭이 8nm 이상 30nm 이하이고, 상기 채널 영역의 채널 높이가 5nm 이상 20nm 이하일 수 있다.
상기 채널 영역의 채널 폭이 8nm 이상 30nm 이하이고, 상기 채널 영역의 채널 높이가 5nm 이상 20nm 이하일 수 있다.
상기 채널 영역의 채널 폭이 15nm 이상 30nm 이하이고, 상기 채널 영역의 채널 높이가 5nm 이상 15nm 이하일 수 있다.
상기 산화물 분리 영역의 두께는 1nm 이상 5nm 이하일 수 있다.
상기 산화물 분리 영역은 소스 전극 또는 드레인 전극 아래로 연장되지 않을 수 있다.
상기 적어도 하나의 채널 영역은 변형될 수 있다.
상기 핀은 단일 채널 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 전계 효과 트랜지스터의 제조 방법은, nFET 및/또는 pFET 디바이스에 사용 가능한 전계 효과 트랜지스터의 제조 방법으로, 상기 기판 상에 제1 희생층 및 상기 제1 희생층 상에 전도성 채널층을 포함하는 스택을 기판 상에 형성하고, 적어도 하나의 전도성 채널 영역을 포함하는 적어도 하나의 핀을 형성하기 위해 상기 스택을 에칭하고, 상기 적어도 하나의 핀의 제1 면 상에 소스 전극을 형성하고, 상기 제1 면에 대향하도록 상기 적어도 하나의 핀의 제2 면 상에 드레인 전극을 형성하고, 상기 적어도 하나의 전도성 채널 영역 사이에서 상기 제1 희생층의 잔여물을 제거하고, 유전체 물질을 포함하는 제1 산화물 분리 영역을 형성한다. 상기 산화물 분리 영역은 상기 제1 희생층의 상기 잔여물이 제거된 영역을 완전히 채운다. 게이트 유전체층 및 상기 게이트 유전체층 상에 금속층을 포함하는 게이트 스택을 형성하고, 상기 게이트 스택은 상기 적어도 하나의 전도성 채널 영역의 한 쌍의 측벽을 따라 연장된다.
상기 스택을 형성하는 단계는 상기 전도성 채널층 상에 제2 희생층을 형성하고, 제2 희생층 상에 제2 전도성 채널층을 형성하는 단계를 더 포함한다.
상기 스택을 에칭하는 단계는 상기 적어도 하나의 핀을 형성하고, 상기 적어도 하나의 핀은 제1 전도성 채널 영역 및 상기 제1 전도성 채널 영역에 적층된 제2 전도성 채널 영역을 포함한다.
상기 제조 방법은 제2 산화물 분리 영역을 형성하는 단계를 더 포함한다. 상기 제2 산화물 분리 영역은 상기 제1 전도성 채널 영역과 상기 제2 전도성 채널 영역 사이에 연장된다.
상기 제1 산화물 분리 영역의 두께가 1nm 이상 5nm 이하일 수 있다.
상기 제1 산화물 분리 영역을 형성하는 단계는 상기 제1 산화물 분리 영역의 어떠한 부분도 상기 소스 전극 또는 상기 드레인 전극 아래에 형성하지 않을 수 있다.
상기 적어도 하나의 전도성 채널 영역의 폭이 4nm 이상 10nm 이하이며, 상기 적어도 하나의 전도성 채널 영역의 채널 높이가 20nm 이상 80nm 이하일 수 있다.
상기 적어도 하나의 전도성 채널 영역의 채널 폭이 8nm 이상 30nm 이하이며, 상기 적어도 하나의 전도성 채널 영역의 채널 높이가 5nm 이상 20nm 이하일 수 있다.
상기 제1 전도성 채널 층은 Si를 포함하고, 상기 제1 희생층은 SiGe를 포함하고, 상기 SiGe의 Ge 함유량은 10% 이상50 % 이하일 수 있다.
상기 제조 방법은 상기 적어도 하나의 핀 상에 외부 스페이서를 형성하는 단계를 더 포함하되, 상기 제1 산화물 분리 영역이 상기 외부 스페이서 아래의 측면 범위까지 연장될 수 있다.
본 발명이 해결하려는 과제들은 이하의 발명을 실시하기 위한 구체적인 내용에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 설명하기 위해 제공된다. 본 발명이 해결하려는 과제들은 청구된 발명의 핵심 또는 필수적인 특징을 식별하기위한 것이 아니며, 이상에서 언급한 과제들로 제한되지 않으며, 설명된 특징들 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다. 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예의 특징들과 다른 특징들 및 이점들은 다음의 도면들과 함께 고려될 때 하기의 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 유사한 참조 번호는 동일한 특징 및 구성 요소를 나타내기 위해 도면 전체에 걸쳐 사용된다. 도면은 반드시 비율에 맞게 그려지는 것은 아니다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(FET)의 개략적인 사시도 및 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 개략적인 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 개략적인 사시도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법의 일 공정을 도시하는 개략적인 단면도 및 평면도이다.
도 4c 및 도 4d는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 재조하는 방법의 다른 공정을 도시하는 개략적인 단면도 및 평면도이다.
도 4e는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법의 또 다른 공정을 도시하는 개략적인 평면도이다.
도 4f 및 도 4g는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법의 다른 공정을 도시하는 개략적인 단면도 및 평면도이다.
도 4h 및 도 4i는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법의 다른 공정을 도시하는 개략적인 단면도 및 평면도이다.
도 4j 및 도 4k는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터를 제조하는 방법의 또 다른 공정을 도시하는 개략적인 단면도 및 평면도이다.
본 발명은 전계 효과 트랜지스터(FET) 및 그 제조 방법의 몇몇 실시예에 관한 것이다. 본 발명의 몇몇 실시예에 따른 FET는 산화물 분리층에 의해 기판으로부터 분리된(예를 들어, 디커플(decouple)된) 적어도 하나의 채널 영역(channel region)을 구비하는 핀을 포함하고, 게이트 유전체층 및 금속층을 포함하는 게이트 스택을 포함한다. 본 발명의 몇몇 실시예에 따르면, 상기 게이트 스택의 상기 유전체층은 상기 채널 영역의 주위를 따라 완전히 연장되지만, 상기 게이트 스택의 상기 금속층은 채널 영역의 상부 표면 및 측면을 따라 연장되는 반면에 상기 채널 영역과 상기 기판 사이에 연장되지 않고, 2 개 이상의 채널 영역이 제공될 때 인접한 채널 영역 사이에 연장되지 않는다. 따라서, 본 발명의 몇몇 실시예에 따른 전계 효과 트랜지스터는 부분 게이트 올 어라운드(partial gate-all-around, partial-GAA) 구조의 핀형(fin-like) FET(또는 finFET)이다.
산화물 분리층을 구비하는 상기 기판으로부터 상기 핀의 상기 채널 영역을 분리(예를 들어, 디커플링(decoupling))하는 것은 종래의 finFET에 비해 소스 스트레서 영역(source stressor region) 및 드레인 스트레서 영역(drain stressor region)들로부터 상기 채널 영역의 유효 변형(effective strain)을 증가시키도록 구성된다. 또한, 산화물 분리층을 포함하는 기판으로부터 상기 채널 영역을 분리시키는 것은 종래의 finFET에 비해 상기 기판으로부터 상기 채널 영역으로의 용량성 결합(capacitive coupling)을 증가시키도록 구성된다. 또한, 상기 산화물 분리층을 포함하는 상기 기판으로부터 상기 채널 영역을 분리(예를 들어, 디커플링)하는 것은 종래의 finFET에 비해 상기 기판(예를 들어, 벌크 실리콘 기판(bulk-silicon substrate))에 대한 게이트의 용량성 결합을 증가시키도록 구성되는데, 이는 예를 들어, 상기 기판(예를 들어, 벌크 실리콘 기판) 내에 흐를 수 있는 원치 않는 누설 전류를 줄인다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성 요소의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성 요소를 뒤집을 경우, 다른 구성 요소의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
"제 1", "제 2", "제 3"등의 용어는 본 명세서에서 다양한 구성 요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 구성 요소, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되지 않는다. 이들 용어는 하나의 요소, 성분, 영역, 층 또는 섹션을 다른 요소, 성분, 영역, 층 또는 섹션과 구별하기 위해 사용된다. 따라서, 이하에서 설명되는 제 1 요소, 구성 요소, 영역, 층 또는 섹션은 본 발명의 기술적 사상 및 범위를 벗어나지 않고 제 2 요소, 구성 요소, 영역, 계층 또는 섹션으로 지칭될 수 있다.
하나의 소자(element)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 또한, 하나의 구성 요소 또는 층이 2 개의 구성 요소 또는 층의 "사이(between)"에 존재하는 것으로 언급될 때, 2 개의 구성 요소 또는 층 사이의 유일한 구성 요소 또는 층 또는 하나 이상의 개재하는 구성 요소 또는 층이 존재할 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. "적어도 하나(at least one of)", "로부터 선택된 적어도 하나(at least one selected from)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다.
본 명세서에서, "실질적으로(substantially)", "약(about)"과 같은 용어는 근사의 용어로 사용되는 것이지 정도의 용어로 사용되는 것이 아니고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 인지될 수 있는 측정 또는 계산된 값의 내재적인 편차를 설명하려는 것이다. 또한, 본 발명의 실시예들을 설명할 때 "일 수 있다(may)"의 사용은, "본 발명의 하나 이상의 실시예들"을 지칭한다. 또한, "예시적인(exemplary)"과 같은 용어는 예(example) 또는 설명(illustration)을 지칭하고자 하는 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(FET)(100)는 소스 전극(source electrode)(101), 드레인 전극(drain electrode)(102), 소스 전극(101)과 드레인 전극(101) 사이에 연장되는 채널 영역(channel region)(104)을 포함하는 적어도 하나의 핀(fin)(103), 그리고 게이트 유전체층(gate dielectric layer)(106) 및 게이트 유전체층(106) 상에 금속층(metal layer)(107)을 포함하는 게이트 스택(gate stack)(105)을 포함한다. 소스 전극(101), 드레인 전극(102), 핀(103) 및 게이트 스택(105)은 기판(substrate)(108)(예를 들면, 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판) 상에 형성될 수 있다.
또한, 도시된 실시예에서, 본 발명의 일 실시예에 따른 FET(100)는 기판(108)으로부터 핀(103)의 채널 영역(104)을 분리(예를 들면, 디커플링)하는 산화물 분리층(또는, 산화물 분리 영역)(109)을 포함한다. 산화물 분리층(oxide separation layer)(109)은, 기판(108)과 마주보는 채널 영역(104)의 표면(110)(예를 들어, 채널 영역(104)의 최하부 표면)과 기판(108)의 표면(111)(예를 들어, 상부 표면) 사이로 연장된다. 하나 이상의 실시예에서, 산화물 분리층(109)의 유전체 물질은 게이트 스택(105)의 유전체층(106)의 일부를 구성할 수 있다. 하나 이상의 실시예에서, 산화물 분리층(109)은 약 1nm 이상 약 5nm 이하의 두께 tO를 가질 수 있다. 하나 이상의 실시예에서, 산화물 분리층(109)은 약 2nm 이상 약 3nm 이하의 두께(tO)를 가질 수 있다.
핀(103)의 채널 영역(104)을 산화물 분리층(109)이 있는 기판(108)으로부터 분리(예를 들어, 디커플링)하는 것은 소스 전극(101) 및 드레인 전극(102)의 스트레서 영역(stressor region)으로부터 채널 영역(104)의 유효 변형(effective strain)을 증가시키도록 구성된다(즉, 본 발명의 일 실시예에 따른 FET(100)은 종래 finFET보다 채널 영역(104)의 유효 변형이 크다. 이는 채널 영역(104)과 기판(108) 사이의 산화물 분리층(109)의 존재로 인해 채널 영역(104)이 기판(108)에 고정되지 않기 때문이다). 또한, 산화물 분리층(109)을 포함하는 기판(108)으로부터 채널 영역(104)을 분리시키는 것은 종래 finFET에 비해 기판(108)으로부터 채널 영역(104)으로의 용량성 결합(capacitive coupling)을 증가시키도록 구성된다. 또한, 산화물 분리층(109)을 구비하는 기판(108)으로부터 채널 영역(104)을 분리시키는 것은 종래 finFET에 비해 게이트 스택(105)으로부터 채널 영역(104)으로의 용량성 결합을 증가시키도록 구성된다.
도시된 실시예에서, 게이트 유전체층(106)은 채널 영역(104)의 대향하는 한 쌍의 측벽들(또는, 측면들)(112,113)을 따라 연장되고, 채널 영역(104)의 상부 표면(114)을 따라 연장된다. 또한, 유전체층(106) 및 산화물 분리층(109)은 핀(103)의 채널 영역(104)의 주위를 따라 완전히 연장된다. 또한, 도시된 실시예에서, 게이트 스택(105)의 금속층(107)은, 채널 영역(104)의 측면들(112, 113)을 따라 연장되는 게이트 유전체층(106)의 부분을 따라 연장된다. 또한, 금속층(107)은, 채널 영역(104)의 상부 표면(114)을 따라 연장되는 게이트 유전체층(106)의 부분을 따라 연장되지만(즉, 금속층(107)이 핀(103)의 채널 영역(104)의 주위를 따라 연장되거나 또는 채널 영역(104)을 둘러싼다), 금속층(107)은 채널 영역(104)과 기판(108) 사이에 연장되지 않는다. 따라서, 도시된 실시예에서, 전체 게이트 스택(105)(즉, 게이트 유전체층(106) 및 금속층 (107))은 채널 영역(104) 주위로 완전히 연장되지 않으므로, 본 발명에 따른 FET(100)는 풀(full) GAA가 아닌 부분 게이트 올 어라운드(partial GAA) FET이다.
하나 이상의 실시예에서, 게이트 스택(105)의 금속층(107)은 일함수(work-function) 조절을 하는 금속층을 포함할 수 있다. 하나 이상의 실시예에서, 게이트 스택(105)의 금속층(107)은 일함수 조절을 하는 금속층에 인접한 저저항 금속 클래딩층(low-resistance metal cladding layer)을 포함할 수 있다. 하나 이상의 실시예에서, 금속층(107)의 일함수 조절을 하는 금속층은 두께가 약 1nm 이상 약 5nm 이하일 수 있다. 하나 이상의 실시예에서, 게이트 스택(105)의 게이트 유전체층(106)은 두께(tD)가 약 1nm 이상 약 3nm 이하일 수 있다. 또한, 하나 이상의 실시예에서, 산화물 분리층(109)의 두께(tO)는 측벽(112, 113)을 따라 연장되는 게이트 유전체층(106)의 두께(tD)와 다를 수 있다(예를 들어, 채널 영역(104)의 하부 표면(110) 및 기판(108)의 상부 표면(111)은 채널 영역(104)의 측벽(112, 113)을 따라 연장되는 유전체 물질의 두(tD)와 다를 수 있다). 하나 이상의 실시예에서, 산화물 분리층(109)의 두께(tO)는, 채널 영역(104)의 측벽(112, 113)을 따라 연장되는 게이트 유전체층(106)의 두께(tD)와 같거나 2배보다 작을 수 있다.
하나 이상의 실시예에서, 채널 영역(104)은 채널 폭(Dfin)이 약 4nm 이상 약 10nm 이하일 수 있고, 채널 높이(Hfin)가 약 20nm 이상 약 80nm 이하일 수 있다. 하나 이상의 실시예에서, 채널 영역(104)의 채널 폭(Dfin)은 약 4nm 이상 약 7nm 이하일 수 있고, 채널 높이(Hfin)는 약 40nm 이상 약 80nm 이하일 수 있다. 하나 이상의 실시예에서, 채널 영역(104)의 채널 폭(Dfin)은 약 5nm 이상 약 6nm 이하일 수 있고, 채널 높이(Hfin)는 약 45nm 이상 약 55nm 이하일 수 있다. 예를 들어, 도 2에서 도시된 것과 같이, 하나 이상의 실시예에서 채널 폭(Dfin)은 채널 높이(Hfin)보다 클 수 있다. 하나 이상의 실시예에서, 채널 영역(104)의 채널 폭(Dfin)은 약 8nm 이상 약 30nm 이하일 수 있고, 채널 높이(Hfin)는 약 5nm 이상 약 20nm 이하일 수 있다. 하나 이상의 실시예에서, 채널 영역(104)의 채널 폭(Dfin)은 약 15nm 이상 약 30nm 이하일 수 있고, 채널 높이(Hfin)는 약 5nm 이상 약 15nm 이하일 수 있다. 하나 이상의 실시예에서, 채널 높이(Hfin)는 적어도 약 15nm일 수 있다. 채널 영역(104)을 기판(108)으로부터 분리시키는 상대적으로 얇은 산화물 분리층(109)만이 있기 때문에, 채널 폭(Dfin), 채널 높이(Hfin) 및 소스 전극(101)과 드레인 전극(102) 사이의 유효 채널 길이(Leff)의 값에 의존하는 큰 용량성 결합 효과(capacitive coupling effect)가 있을 수 있다(도 1a 참조). 채널 폭(Dfin), 채널 높이(Hfin) 및 유효 채널 길이(Leff)는 요구되는 기판 바이어스 효과(substrate bias effect)(즉, 용량성 결합 효과)에 기초하여 설정될 수 있다. 예를 들어, 상대적으로 더 넓은 채널 폭(Dfin), 상대적으로 더 짧은 채널 높이(Hfin) 및 상대적으로 더 긴 유효 채널 길이(Leff)는, FET(100)의 Vt 시프트(threshold voltage shift)를 발생시키기(예를 들어, 보다 낮은 누설 상태를 만들기 위해 FET(100)를 실질적으로 더 턴 오프(turn off)하는 것) 위한 기판 바이어스 효과(즉, 기판(108)에서 채널 영역(104)으로의 용량성 결합 효과)를 증가시키기 위해 설정될 수 있다. 몇몇 기술적인 적용에 있어서, 상대적으로 넓은 채널 폭(Dfin), 상대적으로 더 짧은 채널 높이(Hfin) 및 상대적으로 더 긴 유효 채널 길이(Leff)가 바람직하게 요구되며, 이 경우에 기판 바이어스 효과는, 기판-드레인 접합(substrate-drain junction)과 관련된 큰 역방향 바이어스(reverse bias) 누설 전류를 발생시키지 않고, 보통의(moderate) 기판 바이어스(역방향 바이어스)에 대해서 보다 낮은 누설 상태를 제공하는 데에 유리하게 사용될 수 있다. 또한, 증가된 기판 바이어스 효과는, FET(100)의 Vt 시프트로 하여금 FET(100)를 실질적으로 턴 온(turn on)시켜 필요한 경우에 보다 높은 온 전류 상태(higher-on-current state)를 얻을 수 있다. 몇몇 기술적인 적용에 있어서, 기판 바이어스 효과는, 기판-소스 접합(substrate-source junction)과 관련된 큰 순방향 바이어스(forward-bias) 누설 전류를 발생시키지 않고, 보통의 기판 바이어스(순방향 바이어스)에 대해서 보다 더 높은 온 전류 상태를 제공하는 데에 유리하게 사용될 수 있다. 즉, 채널 폭(Dfin), 채널 높이(Hfin) 및 유효 채널 길이(Leff)는 바람직하게 설정되어, 더 낮은 누설 전류를 얻기 위해 FET(100)의 Vt를 더 높은 |Vt| 값으로 시프트(shift) 하거나, 보다 높은 온 전류를 얻기 위해서 Vt를 더 낮은 |Vt| 값으로 시프트 할 수 있다.
하나 이상의 실시예에서, 게이트 스택(105)의 게이트 유전체층(106)은, 예를 들어 10 보다 큰 ĸ를 가지는 물질(예를 들어, HFO2)과 같이, 고유전체 물질(high-k dielectric material)로 형성될 수 있다. 하나 이상의 실시예에서, 채널 영역(104)은, Si, SiGe, Ge, 또는 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs) 또는 인듐 안티모나이드(InSb)와 같은 Ⅲ-Ⅴ족 화합물로 형성될 수 있다.
또한, 도시된 실시예에서, FET(100)는 제1 채널 영역(104)을 포함하는 제1 핀(103)에 인접한 제2 채널 영역(104)을 포함하는 제2 핀(103)을 포함한다. 도시된 실시예에서, 게이트 스택(105)(즉, 게이트 유전체층(106) 및 금속층(107))은, 게이트 스택(105)이 제1 핀(103) 주위를 따라 연장되는 것과 동일한 방식으로 제2 핀(103)의 주위를 따라 연장된다. 또한, 산화물 분리층(109)이 제1 핀(103)의 제1 채널 영역(104)을 기판(108)로부터 분리(예를 들어, 디커플링)하는 것과 동일한 방식으로 산화물 분리층(109)이 제2 핀(103)의 제2 채널 영역(104)을 기판(108)으로부터 분리(예를 들어, 디커플링)한다. 하나 이상의 실시예에서 FET(100)는, 각각 적어도 하나의 전도성 채널 영역을 포함하는 적절한 수의 핀을 포함할 수 있다.
하나 이상의 실시예에서, FET(100)는 하나 이상의 n형 FET(n-type FET) 및/또는 하나 이상의 p형 FET(p-type FET)를 포함할 수 있다. 하나 이상의 실시예에서, 채널 영역(104)은 실리콘(Si)으로 형성될 수 있고, 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [100]일 수 있고, 채널 영역(104)의 측면(112, 113)은 배향이 [110]일 수 있다. 하나 이상의 실시예에서, 채널 영역(104)은 Si로 형성될 수 있고, 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [110]일 수 있고, 채널 영역(104)의 측면(112, 113)은 배향이 [110]일 수 있다. 하나 이상의 실시예에서, FET(100)는, Si로 형성된 채널 영역(104)을 구비하는 n형 FET, 실리콘 게르마늄(SiGe)으로 형성된 채널 영역(104)을 구비하는 p형 FET을 포함할 수 있고, 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [110] 또는 [100]일 수 있으며, 채널 영역(104)의 측면(112, 113)은 배향이 [110]일 수 있다. FET(100)가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)의 배향은 p형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)의 배향과 동일할 수 있다. FET(100)가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET 및 p형 FET 모두에서의 채널 영역(104)은 Si로 형성될 수 있고, n형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [100]일 수 있고, p형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [110]일 수 있다. FET(100)가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET 및 p형 FET 모두에서 채널 영역(104)은 Ge로 형성될 수 있고, n형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [111]일 수 있고, p형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)은 배향이 [110]일 수 있다. FET(100)가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET의 채널 영역(104)은 Si, Ge, SiGe 또는 III-V족 화합물로 이루어 질 수 있고, p형 FET의 채널 영역(104)은 Si, Ge 또는 SiGe로 이루어질 수 있고, n형 또는 p형 FET의 채널 영역(104)의 상부 및 하부 표면(114, 110)의 표면 배향은 Si가 [110], Ge가 [110], n형 Si FET가 [100], p형 Si FET가 [110], n형 Ge FET가 [111] 또는 p형 Ge FET가 [110]일 수 있다.
도 1a 및 도 1b에 도시된 실시예에서, 각각의 핀(103)은 단일 채널 영역(104)을 포함하고, 하나 이상의 실시예에서 각각의 핀(103)은 2개 이상의 채널 영역(예를 들어, 각각의 핀(103)이 분리된 채널 영역의 스택(stack)으로 분할되거나 분리될 수 있다)들을 포함할 수 있다. 예를 들어, 도 3a 및 도 3b를 참조하면, 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터(FET)(200)는 소스 전극(201), 드레인 전극(202), 소스 전극(201)과 드레인 전극(202) 사이에 연장되는 채널 영역(204, 205)의 스택으로 분할되거나 분리되는 적어도 하나의 핀(203), 그리고 게이트 유전체층(207) 및 게이트 유전체층(207) 상에 금속층(208)을 포함하는 게이트 스택(206)을 포함한다. 소스 및 드레인 전극(201, 202), 핀(203) 및 게이트 스택(206)은 기판(209)(예를 들어, 벌크 실리콘 기판 또는 SOI 기판) 상에 형성될 수 있다. 도시된 실시예에서, 상기 스택은 제1 채널 영역(204)(예를 들어, 하부 채널 영역) 및 제2 채널 영역(205)(예를 들어, 상부 채널 영역)을 포함한다.
또한, 도시된 실시예에서, FET(200)는 기판(209)으로부터 제1 채널 영역(204)을 분리(예를 들어, 디커플링)하는 제1 산화물 분리층(210) 및 제1 채널 영역(204)로부터 제2 채널 영역(205)을 분리하는 제2 산화물 분리층(211)을 포함한다. 도시된 실시예에서, 상기 스택은 2개의 채널 영역(204, 205)을 포함하지만, 하나 이상의 실시예에서 스택은, 3개 또는 4개의 적층된 채널 영역들과 같이, 인접한 채널 영역을 분리하는 산화물 분리층의 개수와 대응되는 다른 적절한 수의 채널 영역(204, 205)을 포함할 수 있다.
하나 이상의 실시예에서, 각각의 채널 영역(204, 205)의 각각의 높이(HC1, HC2)는 산화물 분리층(210, 211)의 두께(tO)보다 크다. 예를 들어, 하나 이상의 실시예에서, 각각의 채널 영역(204, 205)의 높이(HC1, HC2)는 산화물 분리층(210, 211)의 두께(tO)의 약 3 배 내지 약 10배일 수 있다. 또한, 하나 이상의 실시예에서, 제1 채널 영역(204)의 높이(HC1)는 제2 채널 영역(205)의 높이(HC2)와 동일하거나 실질적으로 동일할 수 있지만, 하나 이상의 실시예에서 하나 이상의 실시예에서, 제1 채널 영역(204)의 높이(HC1)는 제2 채널 영역(205)의 높이(HC2)와 다를 수 있다(예를 들어, 2개 이상의 채널 영역들의 높이는 동일하거나 2개 이상의 다양한 채널 높이를 포함할 수 있다).
단일 산화물 분리층(109)(도 1a, 도 1b 및 도 2 참조)을 제공하거나 충분한 높이(예를 들어, 적어도 약 15nm의 채널 높이)를 가지는 채널 영역(204, 205)에 의해 충분하게 이격된 2개 이상의 산화물 분리층(210, 211)을 제공함으로써(도 3b 참조), 하나 이상의 산화물 분리층들은, 상기 산화물 분리층이 없고 동일한 전체 구조적 높이를 가지는 종래 finFET과 비교하여, 상기 채널 영역들의 수직 측벽(즉, FET의 전도성 표면)의 전체(합산된) 높이를 실질적으로 감소시키지 않으면서 하나 이상의 채널 영역들의 유효 변형을 증가시키도록 구성된다. 전도성 측벽의 전체(합산된) 높이가 실질적으로 감소되지 않도록 하나 이상의 산화물 분리 영역을 제공함으로써, 본 발명의 FET는, 하나 이상의 산화물 분리층이 없는 종래 finFET과 비교하여 핀의 전체 비정규화된(non-normalized) 구조적 높이 당 동일하거나 실질적으로 동일한 총 전류 드라이브를 얻도록 구성된다.
또한, 도 4a 내지 도 4k는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(FET)(300)를 제조하는 방법의 공정(task)들을 도시한다. 도 4a 및 도 4b에 도시된 것과 같이, 상기 제조 방법은 초미세 층간(layer-by-layer) 증착의 단계(task)를 포함하며, 기판(302)(예를 들어, 벌크 실리콘 기판 또는 SOI 기판) 상에 직접 제1 희생층(sacrificial layer)(301)을 증착하는(deposit) 단계, 전도성 채널층(303) 상에 직접 제2 희생층(304)을 증착하는 단계를 포함한다. 기판(302)은 배향이 [100] 또는 [110]인 실리콘(Si) 기판을 포함할 수 있다. 하나 이상의 실시예에서, 상기 제조 방법은 전도성 채널층(303) 상에 제2 희생층(304)을 증착하는 단계를 포함하지 않을 수 있다. 또한, 도시된 실시예에서 상기 단계는 단일 전도성 채널층(303) 및 두 개의 희생층(301, 304)을 증착하는 것을 포함하지만, 하나 이상의 실시예에서 상기 단계는, 요구되는 FET의 크기 및/또는 FET(300)에 포함되는 각각의 핀들의 요구되는 채널 영역들의 개수에 따라 인접한 전도성 채널층(303)을 분리하는 다른 적절한 수의 전도성 채널층(303) 및 희생층(301, 304)을 증착하는 단계를 포함할 수 있다(예를 들어, 상기 단계는 희생층에 의해 각각 분리되는 2개 이상의 전도성 채널층(303)을 증착하는 단계를 포함할 수 있다). 하나 이상의 실시예에서, 희생층(301, 304)은 SiGe로 형성될 수 있고, 전도성 채널층(303)은 Si로 형성될 수 있다. 하나 이상의 실시예에서, 희생층(301, 304)의 SiGe 화합물은, Ge의 비율이, 예를 들어 약 20% 이상 약 30% 이하 또는 약 15% 이상 약 35% 이하와 같이, 약 10% 이상 약 50% 이하일 수 있다. 제1 희생층(301)이 SiGe로 형성되는 하나 이상의 실시예에서, 제1 희생층(301)은 SiGe의 에피택셜(epitaxial) 증착에 의해 형성될 수 있다.
하나 이상의 실시예에서, 희생층(301, 304)의 두께는 각각 약 1nm 이상 약 5nm 이하일 수 있고(예를 들어, 약 2nm 이상 약 3nm 이하), 하나 이상의 실시예에서, 전도성 채널층(303)의 채널 높이(Hfin)는 약 40nm 이상 약 90nm 이하, 약 45nm 이상 약 55nm 이하(예를 들어, 약 50nm), 약 5nm 이상 약 20nm 이하 또는 약 5nm 이상 약 15nm 이하일 수 있다. 하나 이상의 실시예에서, 전도성 채널층(303)은 Si로 형성될 수 있고, 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [100]일 수 있고, 전도성 채널층(303)의 측벽은 배향이 [110]일 수 있다. 하나 이상의 실시예에서, 전도성 채널층(303)은 Si로 형성될 수 있고, 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [110]일 수 있고, 상기 전도성 채널층(303)의 측벽은 배향이 [110]일 수 있다.
FET가 n형 FET인 하나 이상의 실시예에서, 전도성 채널층(303) 및 희생층(301, 304)의 구성 물질은 각각 InGaAs 및 InP와 같이 III-V족 화합물일 수 있다. 하나 이상의 실시예에서, n형 FET 또는 p형 FET에 대해 전도성 채널층(303) 및 희생층(301,304)의 구성 물질은 Ge 및 SiGe와 같이 Ⅳ족 화합물일 수 있다. FET가 p형 FET인 하나 이상의 실시예에서, 전도성 채널층(303) 및 희생층(301, 304)의 구성 물질은 각각 SiGe 및 Si와 같이 Ⅳ족 화합물일 수 있다.
FET가 n형 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET는 Si로 형성되는 전도성 채널층(303)을 포함하며, p형 FET는 SiGe로 형성되는 전도성 채널층(303)을 포함하며, 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [110] 또는 [100]일 수 있고, 전도성 채널층(303)의 측벽은 배향이 [110]일 수 있다. FET가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET의 전도성 채널층(303)의 상부 및 하부 표면의 배향은 p형 FET의 전도성 채널층(303)의 상부 및 하부 표면의 배향과 동일할 수 있다. FET가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET 및 p형 FET 모두의 전도성 채널층(303)은 Si로 형성될 수 있고, n형 FET의 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [100]일 수 있고, p형 FET의 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [110]일 수 있다. FET가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET 및 p형 FET 모두의 전도성 채널층(303)은 Ge로 형성될 수 있고, n형 FET의 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [111]일 수 있고, p형 FET의 전도성 채널층(303)의 상부 및 하부 표면은 배향이 [110]일 수 있다. FET가 n형 FET 및 p형 FET를 모두 포함하는 하나 이상의 실시예에서, n형 FET의 전도성 채널층(303)은 Si, Ge, SiGe 또는 III-V족 화합물로 이루어질 수 있고, p형 FET의 전도성 채널층(303)은 Si, Ge 또는 SiGe로 이루어질 수 있고, n형 또는 p형 FET의 전도성 채널층(303)의 상부 및 하부 표면의 배향은 Si가 [110], Ge가 [110], n형 Si FET가 [100], p형 Si FET가 [110], n형 Ge FET가 [111] 또는 p형 Ge FET가 [110]일 수 있다.
도 4c 및 도 4d를 참조하면, 본 발명의 일 실시예에 따른 제조 방법은 적어도 하나의 핀(305)을 형성하도록 전도성 채널층(303) 및 희생층(301, 304)의 스택을 패터닝하는(patterning) 단계 및 에칭(etching)하는 단계를 포함한다. 전도성 채널층(303) 및 희생층(301, 304)의 스택을 패터닝 및 에칭하는 단계는, 예를 들어 리소그래피(lithography), 측벽 이미지 전사(sidewall-image transfer), 또는 건식 에칭(dry etching)과 같은 적절한 프로세스 또는 기술에 의해 수행될 수 있다. 도시된 실시예에서, 공정은 인접한 2개의 핀(305)을 형성하는 것을 포함하지만, 하나 이상의 실시예에서 공정은, 예를 들어 하나의 핀 또는 3개 이상의 핀과 같이, 요구되는 개수의 핀(305)을 형성하는 것을 포함한다. 도 4c에 도시된 것과 같이, 각각의 핀(305)은 전도성 채널층(303)의 구성 물질로부터 형성되는 채널 영역(306)을 포함한다. 상기 스택을 패터닝 및 에칭하는 단계는 원하는 채널 높이(Hfin) 및 원하는 채널 폭(Dfin)을 포함하는 하나 이상의 핀(305)을 형성하는 단계를 포함하고, 두 개 이상의 핀(305)의 경우, 인접한 핀(305)들 사이의 원하는 수평 분리 거리(D)를 포함하는 핀(305)을 형성하는 단계를 포함할 수 있다. 하나 이상의 실시예에서, 상기 단계는, 예를 들어 약 4nm 이상 약 7nm 이하 또는 약 5nm이상 6nm 이하와 같이, 약 4nm 이상 약 10nm 이하의 채널 폭(Dfin)을 가지는 하나 이상의 핀(305)을 형성하는 단계를 포함할 수 있다. 하나 이상의 실시예에서 상기 단계는, 예를 들어 약 8nm 이상 약 20nm 이하 또는 약 15nm 이상 약 30nm 이하와 같이, 약 8nm 이상 약 30nm 이하의 채널 폭(Dfin)을 가지는 하나 이상의 핀(305)을 형성하는 단계를 포함할 수 있다. 하나 이상의 핀(305)의 채널 폭(Dfin)은 FET가 포함되도록 설계된 디바이스의 유형에 따라 달라질 수 있다. 하나 이상의 실시예에서, 하나 이상의 핀(305)을 형성하는 단계는, 단일 마스크(mask) 공정 및 단일 에칭 공정 또는 둘 이상의 마스크 및 에칭 공정을 포함할 수 있다. 또한, 하나 이상의 실시예에서, 상기 단계는 채널층의 구성 물질 또는 희생층 구성 물질에 선택적이지 않은 에칭(예를 들어, 건식 에칭)하는 단계를 포함할 수 있다. 또한, 상기 단계는 nFET 및 pFET에 대해 하나 이상의 핀(305)을 형성하는데 이용될 수 있다.
또한, 도 4d를 참조하면, 상기 제조 방법은 더미 게이트(dummy gate)(307)(예를 들어, 산화물(oxide)/ 폴리실리콘(poly-Si)/ 질화물(nitride)로 형성된 더미 게이트)를 형성하는 단계를 포함할 수 있고, 질화물 증착(nitride deposition)과 같은 당해 기술 분야에 알려진 임의의 프로세스를 통해 외부 측벽 스페이서(308)를 형성하는 작업을 포함한다.
또한, 상기 제조 방법은, 소스 및 드레인 영역을 마스킹하는(masking) 단계의 공정 그리고 도 4c 및 도 4d를 참조하여 전술한 공정 과정에서 형성되는 더미 게이트(307) 및 외부 측벽 스페이서(308)에 의해 보호되지 않는 영역에서의 하나 이상의 핀(305)을 에칭하는 단계를 포함한다. 하나 이상의 실시예에서, 하나 이상의 핀(305)을 에칭하는 단계는 기판(302)까지 또는 기판(302) 내부로 진행된다.
또한, 도 4e를 참조하면, 상기 제조 방법은, 예를 들어 에피택셜 증착에 의해, 소스 및 드레인 영역(309, 310)(예를 들어, nFET 소스 및 드레인 영역 또는 pFET 소스 및 드레인)을 형성하는 단계를 포함한다. 하나 이상의 실시예에서, 소스 및 드레인 영역(309, 310)은 Si, SiP 또는 SiCP와 같은 적절한 화합물로 형성된 nFET 소스 및 드레인 영역일 수 있다. 하나 이상의 실시예에서, nFET 소스 및 드레인 영역(309, 310)은 SiP, SiCP 및/또는 Si3P4와 같이, 인(P) 또는 탄소(C)와 같은 불순물을 가지는 Si로 형성될 수 있다. 에피택셜 증착 단계 동안, 소스 및 드레인 영역(309, 310)은 에칭된 영역의 하부로부터 및 측벽을 따라 형성되어 소스 및 드레인 영역(309, 310)을 채널 영역(306) 및 희생층(301, 304)에 연결시킨다. 또한, 하나 이상의 실시예에서, 에피택셜 증착 단계 동안, nFET 소스 및 드레인 영역(309, 310)은 실리콘 기판(302)으로부터 성장하여 채널 영역(306)의 변형(strain)을 가능하게 한다.
또한, 상기 제조 방법은 소스 및 드레인 영역(309, 310)의 마스크를 제거하는 단계(즉, 소스 및 드레인 영역(309, 310)을 언마스킹(unmasking)하는 단계)를 포함한다.
하나 이상의 실시예에서, 소스 및 드레인 영역(309, 310)을 형성하는 단계는, 예를 들어, 에피택셜 증착에 의해 pFET 소스 및 드레인 영역을 형성하는 공정을 포함할 수 있다. 하나 이상의 실시예에서, pFET 소스 및 드레인 영역(309, 310)을 형성하는 공정은, 예를 들어, 약 1nm 이상 약 5nm 이하(예를 들어, 약 1nm)의 두께를 가지는 Si로 이루어진 버퍼층(buffer layer)을 증착하는 단계와, 그 후에 SiGe, SiGeB 또는 유사한 화합물로 이루어진 층을 증착하는 단계를 포함할 수 있다. 하나 이상의 실시예에서, 상기 단계는 붕소(B) 또는 주석(Sn)과 같은 불순물을 가지는 SiGe층을 증착하는 단계를 포함할 수 있다. 하나 이상의 실시예에서, 희생층(301)에 인접한 버퍼층의 부분은 SiGe로 형성될 수 있다. 하나 이상의 실시예에서, SiGe 희생층(301, 304)에 인접한 pFET 소스 및 드레인 영역(309, 310)의 SiGe의 일부는 SiGe 희생층(301, 304)과 동일 또는 상이한 농도의 Ge를 가질 수 있다. 희생층(301, 304)이 Si로 형성되는 하나 이상의 실시예에서, pFET 소스 및 드레인 영역(309, 310)을 형성하는 단계의 공정은 Si로 이루어진 버퍼층을 증착하는 단계를 포함하지 않을 수 있지만, 하나 이상의 실시예에서 pFET 소스 및 드레인 영역(309, 310)을 형성하는 단계의 공정은 희생층(301, 304)이 Si로 형성되는 경우에도 Si의 버퍼층을 증착하는 단계를 포함할 수 있다. 에피택셜 증착의 공정 동안, pFET 소스 및 드레인 영역(309, 310)은 에칭된 영역의 하부로부터 및 측벽을 따라 형성되어, 소스 영역 및 드레인 영역(309, 310)을 채널 영역(306) 및 희생층(301, 304)에 연결시킨다. 또한, 하나 이상의 실시예에서, 에피택셜 증착 단계 동안, pFET 소스 및 드레인 영역(309, 310)은 기판(302)으로부터 성장하여 채널 영역(306)의 변형을 가능하게 한다.
또한, 도 4f 및 도 4g를 참조하면, 상기 제조 방법은 층간 절연막(interlayer dielectric, ILD)(311)을 증착하는 단계를 포함하고, 더미 게이트(307)의 상부로 화학 기계적 평탄화(chemical mechanical planarization, CMP)를 수행하는 단계, 그 다음 더미 게이트(307)를 제거하여 하나 이상의 핀(305)을 노광하는(expose) 단계를 포함한다. 또한, 도 4f 및 도 4g를 참조하면, 상기 제조 방법은, Si 채널 영역(306)에 대해 선택적인 것을 포함하는, Si 관해서 선택적인 습식 또는 건식 에칭에 의해 SiGe 희생층(301, 304)을 제거하는 단계를 포함한다. 희생층(301,304)의 상기 선택적인 에칭은 pFET 또는 nFET 소스 및 드레인 영역(309, 310)으로 에칭되지 않는데, 이는 pFET 또는 nFET 소스 및 드레인 영역(309, 310)이 희생층(301,304)에 인접한 Si 화합물을 포함하기 때문이다. 하나 이상의 실시예에서, 상기 제조 방법은, 후술하는 게이트 스택(312)을 형성하는 후속 공정(subsequent task) 전에, 희생층(301, 304)을 부분적으로 제거하는 단계를 포함할 수 있다.
또한, 도 4h 내지 도 4k를 참조하면, 상기 제조 방법은, 원자층 증착 기술(atomic layer deposition, ALD)와 같이 당해 기술 분야에 알려진 프로세스 또는 프로세스들을 통해 게이트 유전체층(313)(도 4h 및 도 4i 참조)을 형성하고 게이트 유전체층(313) 상에 금속층(314)(도 4j 및 도 4k 참조)를 형성함으로써 게이트 스택(312)을 형성하는 단계를 포함한다. 게이트 스택(312)을 형성하는 단계 동안, 게이트 유전체층(313) 또는 게이트 유전체층(313)의 부분은, 제거된 희생층(301, 304)의 영역들을 채운다(즉, 게이트 유전체층(313) 또는 게이트 유전체층(313)의 부분은 희생층(301, 304)이 이전에 점유했던 영역을 채운다). 또한, 게이트 유전체층(313)은 하나 이상의 핀(305) 각각에 형성된다(즉, 게이트 유전체층(313)은 채널 영역(306)의 측면을 따라 그리고 채널 영역(306)의 상부 표면을 따라 형성되거나, 각각의 핀(305)에 2개 이상의 채널 영역이 존재할 때에는 가장 높은 위치의 채널 영역(306)의 상부 표면을 따라 형성된다). 따라서, 게이트 스택(312)을 형성하는 작업 후에, 각각의 핀(305)은 게이트 유전체층(313)의 부분으로 인해 기판(302)로부터 분리(예를 들어, 디커플링)된 채널 영역(306)을 포함할 수 있다(예를 들어, 각 핀(305)의 채널 영역(306)이 산화물 분리층 또는 게이트 유전체층(313)의 일부인 영역으로 인해 기판(302)으로부터 분리(디커플링)될 수 있다). 또한, 게이트 스택(312)을 형성하는 단계 동안, 금속층(314)은 게이트 유전체층(313) 상에 그리고 하나 이상의 핀(305) 각각의 주위에 균일하게 또는 실질적으로 균일하게 형성되어, 금속층(314)은, 채널 영역(306)의 측벽을 따라 연장되는 게이트 유전체층(313)의 부분 및 각 핀(305)의 채널 영역(306)의 상부 표면을 따라 연장되는 게이트 유전체층(313)의 부분을 따라서 연장된다. 게이트 유전체층(313) 또는 게이트 유전체층(313)의 부분은 제거된 희생층(301, 304)의 영역을 채우므로, 게이트 스택(312)의 금속층(314)은 제거된 희생층(301, 304)의 영역으로 증착되지 않는다. 따라서, 게이트 스택 (312)을 형성하는 단계 후에, 게이트 스택(312)의 금속층(314)은 채널 영역(306)과 기판(302) 사이에 연장되지 않고, 또는 2개 이상의 채널 영역이 형성되는 경우 인접한 채널 영역들 사이에 연장되지 않는다(즉, 게이트 유전체층(313)과 달리, 금속층(314)은 각각의 채널 영역(306)의 상부 및 하부 표면을 따라 연장되지 않는다).
하나 이상의 실시예에서, 게이트 스택(312)의 게이트 유전체층(313)(기판(302)으로부터 채널 영역(306)을 디커플링하는 산화물 분리층을 정의하는 게이트 유전체층(313)의 부분을 포함한다)은 금속-반도체 기생 용량(metal-semiconductor parasitic capacitance)을 감소시키기 위해 외부 측벽 스페이서(308) 아래의 측면 범위까지 연장된다. 하나 이상의 실시예에서, 게이트 유전체층(313)이 연장되는 측면 범위는 외부 측벽 스페이서(308)와 동일할 수 있다.
또한, 상기 제조 방법은, 제거된 더미 게이트 영역에서만 게이트 메탈(gate metal)을 가능하게 하는 CMP 공정을 포함하여 당해 기술 분야에 알려진 공정을 통해 FET(300) 및 하나 이상의 FET(300)를 포함하는 회로(circuit)의 형성을 완료하는 단계를 포함하고, 그 후에 컨택 형성(contact formation) 공정 그리고 후공정(back-end-of-line, BEOL) 형성 공정 등이 포함될 수 있다. 또한, 하나 이상의 실시예에서 상기 제조 방법은 전술한 본 발명의 몇몇 실시예들의 공정들에 따라 형성된 FET(300)와 동일한 칩(chip)/회로 상에 부분 게이트 올 어라운드(GAA) FET, 종래의 풀(full) GAA FET 및/또는 종래의 finFET을 형성하는 단계를 포함할 수 있다.
도시된 실시예에서, 상기 제조 방법은 각각 단일 채널 영역(306)을 구비하는 하나 이상의 핀(305)을 형성하는 것을 도시하지만, 하나 이상의 실시예에서, 상기 제조 방법은 2개 이상의 채널 영역(예를 들어, 제1 채널 영역 상에 적층된 제2 채널 영역)을 각각 구비한 하나 이상의 핀(305)을 형성하는 단계를 포함할 수 있다. 하나 이상의 실시예에서, 상기 제조 방법은 기판(302) 상에 희생층 및 채널층(303)을 교대로 적층하는 단계(예를 들어, 상기 기판 상에 제1 희생층, 상기 제1 희생층 상에 제1 채널층, 상기 제2 희생층 상에 제2 채널층을 형성하는 단계)를 포함할 수 있다. 또한, 채널층(303) 및 대응하는 희생층의 수는 FET(300)의 각각의 핀(305)에서 원하는 채널 영역의 수에 따라 선택될 수 있다. 또한, 최하위 채널 영역(306)과 기판(302) 사이의 그리고 인접한 채널 영역(306)들 간의 사이의 갭(gap)들 또는 공간(space)들이 희생층을 제거하는 단계 동안에 형성될 것이다. 이러한 갭 또는 공간들은 게이트 스택(312)을 형성하는 단계 동안에 게이트 유전체층(313)의 부분들로 채워질 수 있다. 상기와 같은 방식으로, 도 4a 내지 도 4k에 도시되고 앞서 설명되는 제조 방법은 FET를 형성하기 위해 사용될 수 있는데, 상기 FET에서 각 핀이 2개 이상의 적층된 채널 영역을 포함하고, 또한 상기 FET에서 2개 이상의 산화물 분리 영역이, 예를 들어, 도 3a 및 도 3b에 도시된 것과 같이, 각 핀의 최하위 채널 영역을 기판으로부터 분리(예를 들어, 디커플링)하거나 각각의 핀의 인접한 채널 영역들을 분리시키기 위해 사용될 수 있다.
100, 200: FET 101, 201, 309: 소스 전극
102, 202, 310: 드레인 전극 103, 203, 305: 핀
104, 306: 채널 영역 105, 206, 312: 게이트 스택
106, 207, 313: 게이트 유전체층 107, 208, 314: 금속층
108, 209, 302: 기판 109: 산화물 분리층
110: 하부 표면 111: 표면
112, 113: 측벽 114: 상부 표면
204: 제1 채널 영역 205: 제2 채널 영역
210: 제1 산화물 분리층 301: 제1 희생층
303: 전도성 채널층 304: 제2 희생층
307: 더미 게이트 308: 외부 측벽 스페이서
311: 층간 절연막

Claims (20)

  1. nFET 및/또는 pFET 디바이스용 전계 효과 트랜지스터로서, 상기 전계 효과 트랜지스터는:
    기판;
    적어도 하나의 채널 영역을 포함하며 상기 기판으로부터 디커플된 핀;
    상기 핀의 대향하는 양측면 상에 형성된 소스 전극 및 드레인 전극;
    상기 핀의 상기 적어도 하나의 채널 영역의 한 쌍의 측벽을 따라 연장되고, 게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함하는 게이트 스택; 및
    기판으로부터 핀의 적어도 하나의 채널 영역을 분리시키고 유전체 물질을 포함하는 산화물 분리 영역을 포함하되,
    상기 산화물 분리 영역의 상기 유전체 물질은 상기 게이트 스택의 상기 게이트 유전체층의 일부를 구성하고,
    상기 산화물 분리 영역은, 상기 기판을 마주보는 상기 적어도 하나의 채널 영역의 표면으로부터 상기 적어도 하나의 채널 영역을 마주보는 상기 기판의 표면까지 완전히 연장되는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 채널 영역의 채널 폭이 4nm 이상 10nm 이하이고,
    상기 채널 영역의 채널 높이가 20nm 이상 80nm 이하인 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 채널 영역의 채널 폭이 4nm 이상 7nm 이하이고,
    상기 채널 영역의 채널 높이가 40nm 이상 80nm 이하인 전계 효과 트랜지스터.
  4. 제 1항에 있어서,
    상기 채널 영역의 채널 폭이 8nm 이상 30nm 이하이고,
    상기 채널 영역의 채널 높이가 5nm 이상 20nm 이하인 전계 효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 채널 영역의 채널 폭이 8nm 이상 30nm 이하이고,
    상기 채널 영역의 채널 높이가 5nm 이상 20nm 이하인 전계 효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 채널 영역의 채널 폭이 15nm 이상 30nm 이하이고,
    상기 채널 영역의 채널 높이가 5nm 이상 15nm 이하인 전계 효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 산화물 분리 영역의 두께는 1nm 이상 5nm 이하인 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 산화물 분리 영역은 소스 전극 또는 드레인 전극 아래로 연장되지 않는 전계 효과 트랜지스터.
  9. 제 1항에 있어서,
    상기 적어도 하나의 채널 영역이 변형된 전계 효과 트랜지스터.
  10. 제 1항에 있어서,
    상기 핀은 단일 채널 영역을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  11. nFET 및/또는 pFET 디바이스용 전계 효과 트랜지스터의 제조 방법으로,
    기판 상에 제1 희생층 및 상기 제1 희생층 상에 전도성 채널층을 포함하는 스택을 상기 기판 상에 형성하고,
    적어도 하나의 전도성 채널 영역을 포함하는 적어도 하나의 핀을 형성하기 위해 상기 스택을 에칭하고,
    상기 적어도 하나의 핀의 제1 면 상에 소스 전극을 형성하고,
    상기 제1 면에 대향하도록 상기 적어도 하나의 핀의 제2 면 상에 드레인 전극을 형성하고,
    상기 적어도 하나의 전도성 채널 영역 사이에서 상기 제1 희생층의 잔여물을 제거하고,
    유전체 물질을 포함하는 산화물 분리 영역을 형성하고, 상기 산화물 분리 영역은 제1 희생층의 잔여물이 이전에 점유했던 영역을 완전히 채우고, ,
    게이트 유전체층 및 상기 게이트 유전체층 상에 금속층을 포함하는 게이트 스택을 형성하고,
    상기 게이트 스택은 상기 적어도 하나의 전도성 채널 영역의 한 쌍의 측벽을 따라 연장되는 전계 효과 트랜지스터의 제조 방법.
  12. 제 11항에 있어서,
    상기 스택을 형성하는 단계는 상기 전도성 채널층 상에 제2 희생층을 형성하고, 제2 희생층 상에 제2 전도성 채널층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  13. 제 12항에 있어서,
    상기 스택을 에칭하는 단계는 상기 적어도 하나의 핀을 형성하고, 상기 적어도 하나의 핀은 제1 전도성 채널 영역 및 상기 제1 전도성 채널 영역에 적층된 제2 전도성 채널 영역을 포함하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 13항에 있어서,
    제2 산화물 분리 영역을 형성하는 단계를 더 포함하되, 상기 제2 산화물 분리 영역은 상기 제1 전도성 채널 영역과 상기 제2 전도성 채널 영역 사이에 연장되는 전계 효과 트랜지스터의 제조 방법.
  15. 제 11항에 있어서,
    상기 산화물 분리 영역의 두께가 1nm 이상 5nm 이하인 전계 효과 트랜지스터의 제조 방법.
  16. 제 11항에 있어서,
    상기 산화물 분리 영역을 형성하는 단계는 상기 산화물 분리 영역의 어떠한 부분도 상기 소스 전극 또는 상기 드레인 전극 아래에 형성하지 않는 전계 효과 트랜지스터의 제조 방법.
  17. 제 11항에 있어서,
    상기 적어도 하나의 전도성 채널 영역의 채널 폭이 4nm 이상 10nm 이하이며,
    상기 적어도 하나의 전도성 채널 영역의 채널 높이가 20nm 이상 80nm 이하인 전계 효과 트랜지스터의 제조 방법.
  18. 제 11항에 있어서,
    상기 적어도 하나의 전도성 채널 영역의 채널 폭이 8nm 이상 30nm 이하이며,
    상기 적어도 하나의 전도성 채널 영역의 채널 높이가 5nm 이상 20nm 이하인 전계 효과 트랜지스터의 제조 방법.
  19. 제 11항에 있어서,
    상기 전도성 채널층은 Si를 포함하고, 상기 제1 희생층은 SiGe를 포함하고, 상기 SiGe의 Ge 함유량은 10% 이상 50% 이하인 전계 효과 트랜지스터의 제조 방법.
  20. 제 11항에 있어서,
    상기 적어도 하나의 핀 상에 외부 스페이서를 형성하는 단계를 더 포함하되, 상기 산화물 분리 영역이 상기 외부 스페이서 아래의 측면 범위까지 연장되는 전계 효과 트랜지스터의 제조 방법.
KR1020170069450A 2016-12-12 2017-06-05 디커플된 채널을 포함하는 전계 효과 트랜지스터 및 그 제조 방법 KR102311149B1 (ko)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199474B2 (en) * 2016-12-12 2019-02-05 Samsung Electronics Co., Ltd. Field effect transistor with decoupled channel and methods of manufacturing the same
DE112018006806T5 (de) 2018-03-22 2020-09-24 Intel Corporation Halbleiter-nanodrahtvorrichtung mit (111)- ebenenkanalseitenwänden
US11616060B2 (en) * 2018-06-29 2023-03-28 Intel Corporation Techniques for forming gate structures for transistors arranged in a stacked configuration on a single fin structure
US11037783B2 (en) * 2018-09-25 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using transition metal dichalcogenide and a method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130118601A (ko) * 2012-04-20 2013-10-30 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
CN104392917A (zh) * 2014-11-17 2015-03-04 上海集成电路研发中心有限公司 一种全包围栅结构的形成方法
US20150076561A1 (en) * 2013-09-19 2015-03-19 International Business Machines Corporation Silicon-on-nothing finfets
KR20150034232A (ko) * 2012-09-27 2015-04-02 인텔 코포레이션 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스
US20150325436A1 (en) * 2014-05-09 2015-11-12 GlobalFoundries, Inc. Semiconductor devices including an electrically-decoupled fin and methods of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7407847B2 (en) 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US9129827B2 (en) 2012-04-13 2015-09-08 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
US20150021699A1 (en) * 2013-07-18 2015-01-22 International Business Machines Corporation FIN Field Effect Transistors Having Multiple Threshold Voltages
US9166023B2 (en) 2013-08-09 2015-10-20 Stmicroelectronics, Inc. Bulk finFET semiconductor-on-nothing integration
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9166049B2 (en) 2014-03-07 2015-10-20 Stmicroelectronics, Inc. Method to enhance strain in fully isolated finFET structures
US9276117B1 (en) 2014-08-19 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method and FinFET device
US20160190239A1 (en) 2014-12-26 2016-06-30 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9418994B1 (en) * 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure
US9793403B2 (en) * 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same
US9917210B1 (en) * 2016-10-20 2018-03-13 International Business Machines Corporation FinFET transistor gate and epitaxy formation
US9853114B1 (en) * 2016-10-24 2017-12-26 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US9704991B1 (en) * 2016-10-31 2017-07-11 International Business Machines Corporation Gate height and spacer uniformity
US10199474B2 (en) * 2016-12-12 2019-02-05 Samsung Electronics Co., Ltd. Field effect transistor with decoupled channel and methods of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130118601A (ko) * 2012-04-20 2013-10-30 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
KR20150034232A (ko) * 2012-09-27 2015-04-02 인텔 코포레이션 저 밴드 갭 클래딩 층을 갖는 채널 영역을 갖는 비-평면 반도체 디바이스
US20150076561A1 (en) * 2013-09-19 2015-03-19 International Business Machines Corporation Silicon-on-nothing finfets
US20150325436A1 (en) * 2014-05-09 2015-11-12 GlobalFoundries, Inc. Semiconductor devices including an electrically-decoupled fin and methods of forming the same
CN104392917A (zh) * 2014-11-17 2015-03-04 上海集成电路研发中心有限公司 一种全包围栅结构的形成方法

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