TWI782150B - 場效應電晶體、系統晶片以及製造其的方法 - Google Patents

場效應電晶體、系統晶片以及製造其的方法 Download PDF

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達爾門達 帕勒
雷維基 森古普塔
穆罕默德 阿里 普爾卡迪里
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Abstract

本發明涉及一種互補金屬氧化物半導體系統晶片，包含一系列部分環繞閘極場效應電晶體。每一個部分環繞閘極場效應電晶體包含：鰭，具有通道區的堆疊；源區和汲極，位於鰭的相對側上；介電分隔區，包含第一通道區與第二通道區之間的介電材料；閘極堆疊，位於鰭上；以及一對側壁間隔物，位於閘極堆疊的相對側上。介電分隔區的一部分具有從介電分隔區的外邊緣到相應側壁間隔物的內邊緣的長度。部分環繞閘極場效應電晶體中的一個的介電分隔區的部分的長度與部分環繞閘極場效應電晶體中的另一個的介電分隔區的部分的長度不同。也提供一種場效應電晶體和製造互補金屬氧化物半導體系統晶片的方法。

Description

場效應電晶體、系統晶片以及製造其的方法
本揭露大體上涉及場效應電晶體和製成其的方法。
常規電路通常由非平面“鰭”場效應電晶體（fin field effect transistors；finFETs）形成。常規鰭場效應電晶體大體上包含充當導電通道區的多個豎直鰭。鰭通道區的寬度變窄改進鰭通道區中的電位的閘極控制。因此，常規鰭FET可具有較窄的鰭寬度來減少短通道效應且因此能夠按比例調整到更短閘極長度。然而，隨著閘極長度按比例調整，常規鰭FET可能無法提供所需性能（例如Ieff -Ioff ）。另外，常規鰭FET不是環繞閘極（gate-all-around；GAA）結構，且因此閘極控制僅位於鰭的側上，這限制了進一步按比例調整閘極長度。
未來技術已預期由環繞閘極（GAA）納米線（nanowire；NW）FET或GAA納米片（nanosheet；NS）FET形成電路，以便減少短通道效應且由此能夠按比例調整到更短閘極長度。然而，GAA NW FET和GAA NS FET都存在集成問題。舉例來說，GAA FET要求內部間隔物來使GAA閘極金屬與源區/汲極分隔以減少寄生電容。另外，GAA FET大體上要求GAA閘極金屬在上層通道區的底部與底層通道區的頂部之間的較窄豎直區中形成以減少寄生電容。然而，在通道區之間的較窄豎直區中形成GAA閘極金屬導致難以實現所需閾值電壓（Vt ）。
另外，未來技術已預期由部分GAA NW FET（也稱為部分環繞閘極場效應電晶體或部分GAA FET）形成電路來減少短通道效應。在包含一系列部分GAA NW FET的常規互補金屬氧化物半導體（CMOS）系統晶片（system on chip；SoC）中，相同類型的所有部分GAA NW FET具有相同長度介電分隔區。也就是說，在常規CMOS SoC中，具有不同閾值電壓值（例如，高電壓閾值（high voltage threshold；HVT）、常規電壓閾值（regular voltage threshold；RVT）、低電壓閾值（low voltage threshold；LVT）以及超低電壓閾值（super low voltage threshold；SLVT）FET）的部分GAA NW FET都具有相同長度的介電分隔區。因此，這些包含一系列部分GAA NW FET的常規CMOS SoC沒有經優化以在最低動態功率下以相容成本實現最高性能。
本揭露的方面涉及一種CMOS系統晶片（SoC）的各種實施例。在一個實施例中，CMOS SoC包含一系列部分環繞閘極場效應電晶體，每一個部分環繞閘極場效應電晶體包含：鰭，具有通道區的堆疊，所述通道區的堆疊包含至少第一通道區和堆疊在第一通道區上的第二通道區；源區和汲極，位於鰭的相對側上；介電分隔區，包含第一通道區與第二通道區之間的介電材料；閘極堆疊，位於鰭上；以及一對側壁間隔物，位於閘極堆疊的相對側上。介電分隔區的一部分具有從介電分隔區的外邊緣到所述對側壁間隔物中的相應一個的內邊緣的長度。部分GAA FET中的一個的介電分隔區的部分的長度與部分GAA FET中的另一個的介電分隔區的部分的長度不同。
部分GAA FET中的一個的介電分隔的部分的長度可在大約0納米到大約10納米或大約0納米到大約6納米的範圍內變化。
部分GAA FET中的一個可具有高電壓閾值或常規電壓閾值，且部分GAA FET的電容可低於另一部分GAA FET的電容。
部分GAA FET中的一個可具有低電壓閾值或超低電壓閾值，且部分GAA FET的電阻可低於另一GAA FET的電阻。
部分GAA FET中的一個的摻雜擴展區的長度可與另一部分GAA FET的摻雜擴展區的長度實質上相同。
一個部分GAA FET的摻雜擴展區的長度可小於另一部分GAA FET的摻雜擴展區的長度。
一個部分GAA FET的所述一對側壁間隔物可比另一部分GAA FET的所述一對側壁間隔物更薄。
本揭露的方面還涉及一種場效應電晶體的各種實施例。在一個實施例中，場效應電晶體包含：鰭，包含通道區的堆疊，所述通道區的堆疊具有至少第一通道區和堆疊在第一通道區上的第二通道區；源區和汲極，位於鰭的相對側上；介電分隔區，包含第一通道區與第二通道區之間的介電材料；閘極堆疊，位於鰭上；以及一對側壁間隔物，位於閘極堆疊的相對側上。介電分隔區的外邊緣側向地位於所述一對側壁間隔物中的相應一個的內表面與外表面之間。
介電分隔區的一部分可具有從介電分隔區的外邊緣到側壁間隔物中的相應一個的內邊緣的長度。介電分隔的部分的長度可以為大約0納米到大約10納米，或大約0納米到大約6納米。
本揭露的方面還涉及製造包含一系列部分GAA FET的CMOS系統晶片的各種方法。在一個實施例中，方法包含：形成所述系列部分GAA FET的第一部分GAA FET，以及形成所述系列部分GAA FET的第二部分GAA FET。第一部分GAA FET和第二部分GAA FET中的每一個包含：鰭，具有通道區的堆疊，所述通道區的堆疊包含至少第一通道區和堆疊在第一通道區上的第二通道區；源區和汲極，位於鰭的相對側上；介電分隔區，包含第一通道區與第二通道區之間的介電材料；閘極堆疊，位於鰭上；以及一對側壁間隔物，位於閘極堆疊的相對側上。介電分隔區的一部分具有從介電分隔區的外邊緣到所述一對側壁間隔物中的相應一個的內邊緣的長度。第一部分GAA FET的介電分隔區的部分的長度與第二部分GAA FET的介電分隔區的部分的長度不同。
第二部分GAA FET的介電分隔的部分的長度可小於第一部分GAA FET的介電分隔區的部分的長度。第二部分GAA FET的介電分隔的部分的長度可以為大約0納米到大約10納米，或大約0納米到大約6納米。
第一部分GAA FET可具有高電壓閾值或常規電壓閾值，且第一部分GAA FET的電容可低於第二部分GAA FET的電容。
第二部分GAA FET可具有低電壓閾值或超低電壓閾值，且第二部分GAA FET的電阻可低於第一部分GAA FET的電阻。
第一部分GAA FET的摻雜擴展區的長度可與第二部分GAA FET的摻雜擴展區的長度實質上相同。
第一部分GAA FET的摻雜擴展區的長度可與第二部分GAA FET的摻雜擴展區的長度不同。
第二部分GAA FET的所述一對側壁間隔物可比第一部分GAA FET的所述一對側壁間隔物更薄。
形成第一部分GAA FET或第二部分GAA FET可包含：在矽基底上沉積交替的犧牲層和導電通道層的堆疊；圖案化和蝕刻堆疊來形成至少一個鰭；在至少一個鰭上形成虛設閘極堆疊；在虛設閘極堆疊的相對側上形成外部側壁間隔物；側向地蝕刻各犧牲層的相對端；以及形成源區和汲極。
提供此發明內容以引入本揭露的實施例的一系列特徵和概念，所述特徵和概念在以下具體實施方式中進一步描述。此發明內容並不意欲標識所要求主題的關鍵或基本特徵，也不意欲用來限制所要求主題的範圍。所描述特徵中的一個或多個可與一個或多個其它所描述特徵組合以提供可工作裝置。
本揭露涉及一種低功率、高性能CMOS系統晶片（SoC）的各種實施例，所述CMOS系統晶片包含一系列部分環繞閘極（部分GAA）nFET和部分GAA pFET。根據CMOS SoC的一個或多個實施例，部分GAA nFET和部分GAA pFET的介電分隔區不具有所有部分GAA nFET和部分GAA pFET的相同長度（例如，部分GAA pFET或部分GAA nFET中的一個的介電分隔區的長度與CMOS SoC的至少一個其它部分GAA pFET或部分GAA nFET的介電分隔區的長度不同）。與對部分GAA pFET和部分GAA nFET中的每一個來說介電分隔區的長度相同的現有技術CMOS SoC相比，部分GAA nFET和部分GAA pFET的介電分隔區的長度之間的差異配置成在CMOS SoC的最低動態功率下實現最高性能（例如，部分GAA nFET和部分GAA pFET的介電分隔區的長度之間的差異可在CMOS SoC的最低動態功率下以相容成本實現最高性能）。
下文中，將參考附圖更詳細地描述實例實施例，在所述附圖中，相似附圖標號通篇指代相似元件。然而，本發明可以各種不同形式體現，且不應理解為受限於僅本文中示出的實施例。相反，將這些實施例作為實例來提供以使得本發明將透徹且完整，且將向本領域的技術人員充分地傳達本發明的方面和特徵。因此，可能並不描述對於本領域普通技術人員對本發明的方面和特徵的完整理解非必要的製程、元件以及技術。除非另外指出，否則相似附圖標號貫穿附圖和書面描述表示相似元件，且因此將不重複其描述。
在附圖中，可為了清晰起見而誇大和/或簡化元件、層以及區的相對大小。為了易於解釋，本文中可使用例如“在…下面（beneath）”、“在…下方（below）”、“下部（lower）”、“在…之下（under）”、“在…上方（above）”、“上部（upper）”以及類似物的空間相對術語來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋除圖中描繪的定向之外的裝置在使用或操作中的不同定向。舉例來說，如果圖中的裝置倒過來，那麼描述為“在”其它元件或特徵“下方”或“下面”或“之下”的元件將定向“在”其它元件或特徵“上方”。因此，示例術語“在…下方”和“在…之下”可涵蓋在上方和在下方的定向。裝置可以其它方式定向（例如，旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞應相應地進行解譯。
應理解，儘管本文中可以使用術語“第一”、“第二”、“第三”等來描述各種元件、元件、區、層和/或區段（sections），但是這些元件、元件、區、層和/或區段不應受到這些術語的限制。這些術語用於區分一個元件、元件、區、層或區段與另一元件、元件、區、層或區段。因此，下文描述的第一元件、第一元件、第一區、第一層或第一區段可稱為第二元件、第二元件、第二區、第二層或第二區段而不脫離本發明的精神和範圍。
應理解，當將元件或層稱為“在”另一元件或層“上”、“連接到”另一元件或層或“耦合到”另一元件或層時，所述元件或層可直接在另一元件或層上、直接連接到另一元件或層，或直接耦合到另一元件或層，或可存在一個或多個介入元件或層。另外，還將理解，當將元件或層稱為在兩個元件或層“之間”時，所述元件或層可以是兩個元件或層之間僅有的元件或層，或也可存在一個或多個介入元件或層。
本文中所使用的術語僅出於描述特定實施例的目的，且並不意欲限制本發明。如本文中所使用，除非上下文另作明確指示，否則單數形式“一（a/an）”也意欲包含複數形式。將進一步理解，當在本說明書中使用時，術語“包括（comprises/comprising）”、“包含（includes/including）”限定所陳述特徵、整體、步驟、操作、元件和/或元件的存在，但不排除一個或多個其它特徵、整體、步驟、操作、元件、元件和/或其群組的存在或補充。如本文中所使用，術語“和/或”包含相關聯的所列項中的一個或多個的任何以及所有組合。當在元件列表之前時，例如“中的至少一個”的表達修飾元件的整個列表並且不修飾列表中的個別元件。
如本文所使用，術語“實質上”、“約”以及類似術語用作近似術語且不用作程度術語，且意欲考慮將由本領域普通技術人員識別出的測量值或計算值的固有偏差。另外，當描述本發明的實施例時，使用“可”是指“本發明的一個或多個實施例”。如本文中所使用，術語“使用（use）”、“正使用（using）”及“被使用（used）”可視為分別與術語“利用（utilize）”、“正利用（utilizing）”及“被利用（utilized）”同義。此外，術語“示例性”意欲指代實例或說明。
除非另外定義，否則本文中所使用的所有術語（包含技術和科學術語）具有本發明所屬領域的普通技術人員所通常理解的相同意義。將進一步理解，應將術語（例如常用詞典中所定義的那些術語）解譯為具有與其在相關技術的上下文和/或本說明書中的意義一致的意義，且不應在理想化或過度形式化的意義上進行解譯，除非在本文中明確地這樣定義。
現在參考圖1，根據本揭露的一個實施例的CMOS系統晶片（SoC）100 包含第一部分環繞閘極（GAA）場效應電晶體（field-effect transistor；FET）101 和第二部分GAA FET102 。在所示出的實施例中，第一部分GAA FET101 和第二部分GAA FET102 中的每一個分別包含源區103 和汲極104 以及源區105 和汲極106 ，以及分別在源區103 與汲極104 以及源區105 與汲極106 之間擴展的至少一個鰭107 、鰭108 。在所示出的實施例中，第一部分GAA FET101 和第二部分GAA FET102 中的每一個的鰭107 、鰭108 分別包含一系列堆疊通道區109 、堆疊通道區110 。另外，在所示出的實施例中，部分GAA FET101 、部分GAA FET102 中的每一個分別包含位於鄰近通道區109 、鄰近通道區110 之間以及最下部通道區109 、最下部通道區110 與基底113 、基底114 之間的一系列介電分隔區111 、介電分隔區112 ，鰭107 、鰭108 在基底113 、基底114 上形成。在所示出的實施例中，部分GAA FET101 、部分GAA FET102 中的每一個還分別包含鰭107 、鰭108 上的閘極堆疊115 、閘極堆疊116 。閘極堆疊115 、堆疊堆疊116 中的每一個分別包含閘極介電層117 、閘極介電層118 以及閘極介電層117 、閘極介電層118 上的金屬層119 、金屬層120 。在所示出的實施例中，部分GAA FET101 、部分GAA FET102 中的每一個還分別包含閘極堆疊115 、閘極堆疊116 的相對側上的一對側壁間隔物121 、側壁間隔物122 以及一對側壁間隔物123 、側壁間隔物124 。側壁間隔物121 、側壁間隔物122 、側壁間隔物123 、側壁間隔物124 中的每一個包含遠離相應閘極堆疊115 、相應閘極堆疊116 面朝外的外表面125 、外表面126 、外表面127 、外表面128 ，以及朝向相應閘極堆疊115 、相應閘極堆疊116 面朝內的與相應外表面125 、外表面126 、外表面127 、外表面128 相對的內表面129 、內表面130 、內表面131 、內表面132 。
繼續參考圖1中所示出的實施例，第一部分GAA FET101 的各介電分隔區111 的部分具有從介電分隔區111 的外邊緣133 、外邊緣134 到相應側壁間隔物121 、相應側壁間隔物122 的內表面129 、內表面130 （例如，上層側壁間隔物121 、上層側壁間隔物122 的內表面129 、內表面130 ）定義的長度L1 。另外，在所示出的實施例中，第二部分GAA FET102 的各介電分隔區112 的部分具有從介電分隔區112 的外邊緣135 、外邊緣136 到相應側壁間隔物123 、相應側壁間隔物124 的內表面131 、內表面132 （例如，上層側壁間隔物123 、上層側壁間隔物124 的內表面131 、內表面132 ）定義的長度L2 。另外，在所示出的實施例中，第一部分GAA FET101 的介電分隔區111 的部分的長度L1 大於第二部分GAA FET102 的介電分隔區112 的部分的長度L2 。在所示出的實施例中，第一部分GAA FET101 的介電分隔區111 的外邊緣133 、外邊緣134 分別與上層側壁間隔物121 、上層側壁間隔物122 的外表面125 、外表面126 對準或實質上對準，且第二部分GAA FET102 的介電分隔區112 的外邊緣135 、外邊緣136 分別位於上層側壁間隔物123 、上層側壁間隔物124 的內表面131 、內表面132 與外表面127 、外表面128 之間。因此，在所示出的實施例中，第一部分GAA FET101 的介電分隔區111 比第二部分GAA FET102 的介電分隔區112 更長。
在一個或多個實施例中，具有不同長度L1 、長度L2 的介電分隔區的第一部分GAA FET101 和第二部分GAA FET102 具有不同閾值電壓Vt 或相同閾值電壓Vt 。在一個或多個實施例中，CMOS SoC100 可包含具有不同閾值電壓的一系列部分GAA FET，且具有不同閾值電壓Vt 的第一部分GAA FET101 和第二部分GAA FET102 是CMOS SoC100 的具有不同閾值電壓的部分GAA FET的至少一子集。在一個或多個實施例中，具有不同長度L1 、長度L2 的介電分隔區111 、介電分隔區112 的第一部分GAA FET101 和第二部分GAA FET102 可設置在CMOS SoC100 的不同部分處。在一個或多個實施例中，具有比第二部分GAA FET102 中的介電分隔區的更長長度的介電分隔區111 的第一部分GAA FET101 具有或可具有高電壓閾值Vt （HVT）或常規電壓閾值Vt （RVT），而具有比第一部分GAA FET101 中的介電分隔區的更短長度的介電分隔區112 的第二部分GAA FET102 具有或可具有低電壓閾值Vt （LVT）或超低電壓閾值Vt （SLVT）。在一個或多個實施例中，HVT部分GAA FET的介電分隔區的長度比RVT部分GAA FET的介電分隔區的長度更長。另外，RVT部分GAA FET的介電分隔區的長度比LVT部分GAA FET的介電分隔區的長度更長，且LVT部分GAA FET的介電分隔區的長度比SLVT部分GAA FET的介電分隔區的長度更長。在一個或多個實施例中，HVT部分GAA FET與RVT部分GAA FET之間、RVT部分GAA FET與LVT部分GAA FET之間以及LVT部分GAA FET與SLVT部分GAA FET之間的閾值電壓差為大約20毫伏到大約50毫伏。在一個或多個實施例中，具有相對更長的介電分隔區111 的第一部分GAA FET101 可設置在CMOS SoC100 的一部分中，使所述部分的寄生閘極-汲極電容（Cgd）最小化或至少減少以降低與CMOS SoC100 的所述部分相關聯的動態功率。另外，在一個或多個實施例中，CMOS SoC100 的此部分可包含GPU核心的至少一子集。在一個或多個實施例中，其中第一部分GAA FET101 所定位的CMOS SoC100 的此部分可包含GPU核心的至少一子集和/或不包含臨界速度路徑的GPU核心和CPU核心的至少一子集。在一個或多個實施例中，具有相對更短的介電分隔區112 的第二部分GAA FET102 可設置在包含例如臨界速度路徑的CMOS SoC100 的一部分中，且使所述部分的寄生擴展電阻（Rext ）最小化或至少減小以增大與CMOS SoC100 的此部分相關聯的有效驅動電流（Ieff ）。
在第二部分GAA FET102 是LVT部分GAA FET的一個或多個實施例中，介電分隔區112 的部分的長度L2 可以為大約0納米（例如，介電分隔區112 的外邊緣135 、外邊緣136 可與相應側壁間隔物123 、相應側壁間隔物124 的內表面131 、內表面132 對準或實質上對準）到大約6納米。在一個或多個實施例中，介電分隔區112 的部分的長度L2 可以為大約0納米到大約3納米。在第一部分GAA FET101 設置在CMOS SoC100 的一部分中以使所述部分的Cgd最小化或至少減少的一個或多個實施例中，第一部分GAA FET101 中的介電分隔區111 的部分的長度L1 可為大於0納米（例如，大約3納米到大約10納米）。在一個或多個實施例中，第一部分GAA FET101 中的介電分隔區111 的部分的長度L1 可等於或實質上等於側壁間隔物123 、側壁間隔物124 的寬度，以使得介電分隔區111 的外邊緣133 、外邊緣134 與相應側壁間隔物121 、相應側壁間隔物122 的外表面125 、外表面126 對準或實質上對準。
現在參考圖2，根據本揭露的另一實施例的CMOS SOC200 包含第一部分GAA FET201 和第二部分GAA FET202 。在所示出的實施例中，第一部分GAA FET201 和第二部分GAA FET202 中的每一個分別包含源區203 和汲極204 以及源區205 和汲極206 、以及分別在源區203 與汲極204 以及源區205 與汲極206 之間擴展的至少一個鰭207 、鰭208 。在所示出的實施例中，第一部分GAA FET201 和第二部分GAA FET202 中的每一個的鰭207 、鰭208 分別包含一系列堆疊通道區209 、堆疊通道區210 。另外，在所示出的實施例中，部分GAA FET201 、部分GAA FET202 中的每一個分別包含位於鄰近通道區209 、鄰近通道區210 之間以及最下部通道區209 、最下部通道區210 與基底213 、基底214 之間的一系列介電分隔區211 、介電分隔區212 ，鰭207 、鰭208 在基底213 、基底214 上形成。在所示出的實施例中，部分GAA FET201 、部分GAA FET202 中的每一個還分別包含鰭207 、鰭208 上的閘極堆疊215 、閘極堆疊216 。閘極堆疊215 、堆疊堆疊216 中的每一個分別包含閘極介電層217 、閘極介電層218 以及閘極介電層217 、閘極介電層218 上的金屬層219 、金屬層220 。在所示出的實施例中，部分GAA FET201 、部分GAA FET202 中的每一個還分別包含閘極堆疊215 、閘極堆疊216 的相對側上的一對側壁間隔物221 、側壁間隔物222 以及一對側壁間隔物223 、側壁間隔物224 。側壁間隔物221 、側壁間隔物222 、側壁間隔物223 、側壁間隔物224 中的每一個包含遠離相應閘極堆疊215 、相應閘極堆疊216 面朝外的外表面225 、外表面226 、外表面227 、外表面228 、以及朝向相應閘極堆疊215 、相應閘極堆疊216 面朝內的與相應外表面225 、外表面226 、外表面227 、外表面228 相對的內表面229 、內表面230 、內表面231 、內表面232 。
在圖2中所示出的實施例中，第一部分GAA FET201 的各介電分隔區211 的部分具有從介電分隔區211 的外邊緣233 、外邊緣234 到相應側壁間隔物221 、相應側壁間隔物222 的內表面229 、內表面230 （例如，上層側壁間隔物221 、上層側壁間隔物222 的內表面229 、內表面230 ）定義的長度L1 。另外，在所示出的實施例中，第二部分GAA FET202 的各介電分隔區212 的部分具有從介電分隔區212 的外邊緣235 、外邊緣236 到相應側壁間隔物223 、相應側壁間隔物224 的內表面231 、內表面232 （例如，上層側壁間隔物223 、上層側壁間隔物224 的內表面231 、內表面232 ）定義的長度L2 。另外，在所示出的實施例中，第一部分GAA FET201 的介電分隔區211 的部分的長度L1 大於第二部分GAA FET202 的介電分隔區212 的部分的長度L2 。因此，在所示出的實施例中，第一部分GAA FET201 的介電分隔區211 比第二部分GAA FET202 的介電分隔區212 更長。介電分隔區211 、介電分隔區212 的部分的長度L1 、長度L2 可與上文參考圖1中所示出的實施例所描述的長度相同或類似。如上文參考圖1中所示出的實施例所描述，具有比第二部分GAA FET202 中的更長長度的介電分隔區211的第一部分GAA FET201 具有或可具有高電壓閾值Vt （HVT）或常規電壓閾值Vt （RVT），而具有比第一部分GAA FET201 中更短長度更短的介電分隔區212 的第二部分GAA FET202 具有或可具有低電壓閾值Vt （LVT）或超低電壓閾值Vt （SLVT）。
另外，不同於圖1中所示出的CMOS SoC100 的實施例，在圖2中所示出的CMOS SOC200 的實施例中，在第一部分GAA FET201 中的源區203 和汲極204 的摻雜擴展區237 、摻雜擴展區238 的閘極堆疊215 之下的擴展與在第二部分GAA FET202 中的源區205 和汲極206 的摻雜擴展區239 、摻雜擴展區240 的閘極堆疊216 之下的擴展不同。在所示出的實施例中，第一部分GAA FET201 中的摻雜擴展區237 、摻雜擴展區238 的內邊緣241 、內邊緣242 與側壁間隔物221 、側壁間隔物222 的內表面229 、內表面230 對準或實質上對準，且第二部分GAA FET202 中的摻雜擴展區239 、摻雜擴展區240 的內邊緣243 、內邊緣244 從相應側壁間隔物223 、相應側壁間隔物224 的內表面231 、內表面232 以距離D朝內間隔開（例如，第二部分GAA FET202 的摻雜擴展區239 、摻雜擴展區240 在閘極堆疊216 之下比摻雜擴展區237 、摻雜擴展區238 在第一部分GAA FET201 的閘極堆疊215 之下擴展得更遠）。在一個或多個實施例中，第二部分GAA FET202 的摻雜擴展區239 、摻雜擴展區240 的內邊緣243 、內邊緣244 分別從側壁間隔物223 、側壁間隔物224 的內表面231 、內表面232 朝內間隔開的距離D在大約0納米到大約10納米的範圍內（例如，在大約0納米到大約5納米的範圍內）。
在一個或多個實施例中，具有相對更長的介電分隔區211 的第一部分GAA FET201 可設置在CMOS SoC200 的一部分中，使所述部分的寄生閘極-汲極電容（Cgd）最小化或至少減少以降低與CMOS SoC200 的所述部分相關聯的動態功率。在一個或多個實施例中，具有相對更短的介電分隔區212 的第二部分GAA FET202 可設置在包含例如臨界速度路徑的CMOS SoC200 的一部分中，且使所述部分的寄生擴展電阻（Rext ）最小化或至少減小以增大與CMOS SoC200 的此部分相關聯的有效驅動電流（Ieff ）。
現在參考圖3，根據本揭露的另一實施例的CMOS SOC300 包含第一部分GAA FET301 和第二部分GAA FET302 。在所示出的實施例中，第一部分GAA FET301 和第二部分GAA FET302 中的每一個分別包含源區303 和汲極304 以及源區305 和汲極306 ，以及分別在源區303 與汲極304 以及源區305 與汲極306 之間擴展的至少一個鰭307 、鰭308 。在所示出的實施例中，第一部分GAA FET301 和第二部分GAA FET302 中的每一個的鰭307 、鰭308 分別包含一系列堆疊通道區309 、堆疊通道區310 。另外，在所示出的實施例中，部分GAA FET301 、部分GAA FET302 中的每一個分別包含位於鄰近通道區309 、鄰近通道區310 之間以及最下部通道區309 、最下部通道區310 與基底313 、基底314 之間的一系列介電分隔區311 、介電分隔區312 ，鰭307 、鰭308 在基底313 、基底314 上形成。在所示出的實施例中，部分GAA FET301 、部分GAA FET302 中的每一個還分別包含鰭307 、鰭308 上的閘極堆疊315 、閘極堆疊316 。閘極堆疊315 、堆疊堆疊316 中的每一個分別包含閘極介電層317 、閘極介電層318 以及閘極介電層317 、閘極介電層318 上的金屬層319 、金屬層320 。在所示出的實施例中，部分GAA FET301 、部分GAA FET302 中的每一個還分別包含閘極堆疊315 、閘極堆疊316 的相對側上的一對側壁間隔物321 、側壁間隔物322 以及一對側壁間隔物323 、側壁間隔物324 。側壁間隔物321 、側壁間隔物322 、側壁間隔物323 、側壁間隔物324 中的每一個包含遠離相應閘極堆疊315 、相應閘極堆疊316 面朝外的外表面325 、外表面326 、外表面327 、外表面328 ，以及朝向相應閘極堆疊315 、相應閘極堆疊316 面朝內的與相應外表面325 、外表面326 、外表面327 、外表面328 相對的內表面329 、內表面330 、內表面331 、內表面332 。
另外，在所示出的實施例中，第一部分GAA FET301 的側壁間隔物321 、側壁間隔物322 具有從內表面329 、內表面330 到相應外表面325 、相應外表面326 定義的寬度W1 ，且第二部分GAA FET302 的側壁間隔物323 、側壁間隔物324 具有從內表面331 、內表面332 到相應外表面327 、相應外表面328 定義的寬度W2 。在所示出的實施例中，第二部分GAA FET302 的側壁間隔物323 、側壁間隔物324 的寬度W2 小於第一部分GAA FET301 的側壁間隔物321 、側壁間隔物322 的寬度W1 （例如，第二部分GAA FET302 的側壁間隔物323 、側壁間隔物324 比第一部分GAA FET301 的側壁間隔物321 、側壁間隔物322 相對更窄）。
在圖3中所示出的實施例中，第一部分GAA FET301 的各介電分隔區311 的部分具有從介電分隔區311 的外邊緣333 、外邊緣334 到相應側壁間隔物321 、相應側壁間隔物322 的內表面329 、內表面330 （例如，上層側壁間隔物321 、上層側壁間隔物322 的內表面329 、內表面330 ）定義的長度L1 。另外，在所示出的實施例中，第二部分GAA FET302 的各介電分隔區312 的部分具有從介電分隔區312 的外邊緣335 、外邊緣336 到相應側壁間隔物323 、相應側壁間隔物324 的內表面331 、內表面332 （例如，上層側壁間隔物323 、上層側壁間隔物324 的內表面331 、內表面332 ）定義的長度L2 。另外，在所示出的實施例中，第一部分GAA FET301 的介電分隔區311 的部分的長度L1 大於第二部分GAA FET302 的介電分隔區312 的部分的長度L2 。因此，在所示出的實施例中，第一部分GAA FET301 的介電分隔區311 比第二部分GAA FET302 的介電分隔區312 更長。介電分隔區311 、介電分隔區312 的部分的長度L1 、長度L2 可與上文參考圖1中所示出的實施例所描述的長度相同或類似。如上文參考圖1中所示出的實施例所描述，具有比第二部分GAA FET302 中更長長度的介電分隔區311的第一部分GAA FET301 具有或可具有高電壓閾值Vt （HVT）或常規電壓閾值Vt （RVT），而具有比第一部分GAA FET301 中更短長度的介電分隔區312的第二部分GAA FET302 具有或可具有低電壓閾值Vt （LVT）或超低電壓閾值Vt （SLVT）。
繼續參考圖3中所示出的實施例，在第一部分GAA FET301 中的源區303 和汲極304 的摻雜擴展區337 、摻雜擴展區338 的閘極堆疊315 之下的擴展與在第二部分GAA FET302 中的源區305 和汲極306 的摻雜擴展區339 、摻雜擴展區340 的閘極堆疊316 之下的擴展不同。在所示出的實施例中，第一部分GAA FET301 中的摻雜擴展區337 、摻雜擴展區338 的內邊緣341 、內邊緣342 與側壁間隔物321 、側壁間隔物322 的內表面329 、內表面330 對準或實質上對準，且第二部分GAA FET302 中的摻雜擴展區339 、摻雜擴展區340 的內邊緣343 、內邊緣344 從相應側壁間隔物323 、相應側壁間隔物324 的內表面331 、內表面332 以距離D朝內間隔開（例如，第二部分GAA FET302 的摻雜擴展區339 、摻雜擴展區340 在閘極堆疊之下比第一部分GAA FET301 的摻雜擴展區337 、摻雜擴展區338 在閘極堆疊之下擴展得更遠）。在一個或多個實施例中，第二部分GAA FET302 的摻雜擴展區339 、摻雜擴展區340 的內邊緣343 、內邊緣344 分別從側壁間隔物323 、側壁間隔物324 的內表面331 、內表面332 朝內間隔開的距離D在大約0納米到大約10納米的範圍內（例如，在大約0納米到大約5納米的範圍內）。
在一個或多個實施例中，具有相對更長的介電分隔區311 以及相對更寬的側壁間隔物321 、側壁間隔物322 的第一部分GAA FET301 可設置在CMOS SOC300 的一部分中，使所述部分的寄生閘極-汲極電容（Cgd）最小化或至少減少以降低與CMOS SOC300 的所述部分相關聯的動態功率。在一個或多個實施例中，具有相對更短的介電分隔區312 以及相對更窄的側壁間隔物323 、側壁間隔物324 的第二部分GAA FET302 可設置在包含例如臨界速度路徑的CMOS SOC300 的一部分中，且使所述部分的寄生擴展電阻（Rext ）最小化或至少減小以增大與CMOS SOC300 的此部分相關聯的有效驅動電流（Ieff ）。
現在參考圖4，根據本揭露的另一實施例的CMOS SOC400 包含第一部分GAA FET401 和第二部分GAA FET402 。在所示出的實施例中，第一部分GAA FET401 和第二部分GAA FET402 中的每一個分別包含源區403 和汲極404 以及源區405 和汲極406 ，以及分別在源區403 與汲極404 以及源區405 與汲極406 之間擴展的至少一個鰭407 、鰭408 。在所示出的實施例中，第一部分GAA FET401 和第二部分GAA FET402 中的每一個的鰭407 、鰭408 分別包含一系列堆疊通道區409 、堆疊通道區410 。另外，在所示出的實施例中，部分GAA FET401 、部分GAA FET402 中的每一個分別包含位於鄰近通道區409 、鄰近通道區410 之間以及最下部通道區409 、最下部通道區410 與基底413 、基底414 之間的一系列介電分隔區411 、介電分隔區412 ，鰭407 、鰭408 在基底413 、基底414 上形成。在所示出的實施例中，部分GAA FET401 、部分GAA FET402 中的每一個還分別包含鰭407 、鰭408 上的閘極堆疊415 、閘極堆疊416 。閘極堆疊415 、堆疊堆疊416 中的每一個分別包含閘極介電層417 、閘極介電層418 以及閘極介電層417 、閘極介電層418 上的金屬層419 、金屬層420 。在所示出的實施例中，部分GAA FET401 、部分GAA FET402 中的每一個還分別包含閘極堆疊415 、閘極堆疊416 的相對側上的一對側壁間隔物421 、側壁間隔物422 以及一對側壁間隔物423 、側壁間隔物424 。側壁間隔物421 、側壁間隔物422 、側壁間隔物423 、側壁間隔物424 中的每一個包含遠離相應閘極堆疊415 、相應閘極堆疊416 面朝外的外表面425 、外表面426 、外表面427 、外表面428 、以及朝向相應閘極堆疊415 、相應閘極堆疊416 面朝內的與相應外表面425 、外表面426 、外表面427 、外表面428 相對的內表面429 、內表面430 、內表面431 、內表面432 。
在圖4中所示出的實施例中，第一部分GAA FET401 的各介電分隔區411 的部分具有從介電分隔區411 的外邊緣433 、外邊緣434 到相應側壁間隔物421 、相應側壁間隔物422 的內表面429 、內表面430 （例如，上層側壁間隔物421 、上層側壁間隔物422 的內表面429 、內表面430 ）定義的長度L1 。另外，在所示出的實施例中，第二部分GAA FET402 的各介電分隔區412 的部分具有從介電分隔區412 的外邊緣435 、外邊緣436 到相應側壁間隔物423 、相應側壁間隔物424 的內表面431 、內表面432 （例如，上層側壁間隔物423 、上層側壁間隔物424 的內表面431 、內表面432 ）定義的長度L2 。另外，在所示出的實施例中，第一部分GAA FET401 的介電分隔區411 的部分的長度L1 大於第二部分GAA FET402 的介電分隔區412 的部分的長度L2 。因此，在所示出的實施例中，第一部分GAA FET401 的介電分隔區411 比第二部分GAA FET402 的介電分隔區412 更長。介電分隔區411 、介電分隔區412 的部分的長度L1 、長度L2 可與上文參考圖1中所示出的實施例所描述的長度相同或類似。在一個或多個實施例中，第二部分GAA FET402 的介電分隔區412 的長度L2 可為零或實質上是零，以使得第二部分GAA FET402 的介電分隔區412 的外邊緣435 、外邊緣436 分別與側壁間隔物423 、側壁間隔物424 的內表面431 、內表面432 對準或實質上對準。如上文參考圖1中所示出的實施例所描述，具有比第二部分GAA FET402 中更長長度的介電分隔區411 的第一部分GAA FET401 具有或可具有高電壓閾值Vt （HVT）或常規電壓閾值Vt （RVT），而具有比第一部分GAA FET401 中更短長度的介電分隔區412 的第二部分GAA FET402 具有或可具有低電壓閾值Vt （LVT）或超低電壓閾值Vt （SLVT）。
另外，在圖4中所示出的CMOS SoC400 的實施例中，在第一部分GAA FET401 中的源區403 和汲極404 的摻雜擴展區437 、摻雜擴展區438 的閘極堆疊415 之下的擴展與在第二部分GAA FET402 中的源區405 和汲極406 的摻雜擴展區439 、摻雜擴展區440 的閘極堆疊416 之下的擴展不同。在所示出的實施例中，第一部分GAA FET401 中的摻雜擴展區437 、摻雜擴展區438 的內邊緣441 、內邊緣442 與側壁間隔物421 、側壁間隔物422 的內表面429 、內表面430 對準或實質上對準，且第二部分GAA FET402 中的摻雜擴展區439 、摻雜擴展區440 的內邊緣443 、內邊緣444 從相應側壁間隔物423 、相應側壁間隔物424 的內表面431 、內表面432 以距離D朝內間隔開（例如，第二部分GAA FET402 的摻雜擴展區439 、摻雜擴展區440 在閘極堆疊之下比第一部分GAA FET401 的摻雜擴展區437 、摻雜擴展區438 在閘極堆疊之下擴展得更遠）。在一個或多個實施例中，第二部分GAA FET402 的摻雜擴展區439 、摻雜擴展區440 的內邊緣443 、內邊緣444 分別從側壁間隔物423 、側壁間隔物424 的內表面431 、內表面432 朝內間隔開的距離D在大約0納米到大約10納米的範圍內（例如，在大約0納米到大約5納米的範圍內）。
在一個或多個實施例中，具有相對更長的介電分隔區411 的第一部分GAA FET401 可設置在CMOS SoC400 的一部分中，使所述部分的寄生閘極-汲極電容（Cgd）最小化或至少減少以降低與CMOS SoC400 的所述部分相關聯的動態功率。在一個或多個實施例中，具有相對更短的介電分隔區412 的第二部分GAA FET402 可設置在包含例如臨界速度路徑的CMOS SoC400 的一部分中，且使所述部分的寄生擴展電阻（Rext ）最小化或至少減小以增大與CMOS SoC400 的此部分相關聯的有效驅動電流（Ieff ）。
根據本揭露的一個或多個實施例的CMOS SoC可具有上文參考圖1到圖4所描述的CMOS SoC100 、CMOS SoC200 、CMOS SoC300 以及CMOS SoC400 的實施例中的兩個或更多個的特徵的任何合適的組合。
圖5A到圖5D描繪根據本揭露的一個實施例的製造包含第一部分環繞閘極（GAA）FET501 和第二部分環繞閘極FET502 （見圖5D）的CMOS系統晶片（SoC）500 的方法的任務。第一部分GAA FET501 和第二部分GAA FET502 可以是部分GAA nFET、部分GAA pFET或部分GAA nFET和部分GAA pFET的組合。第一部分GAA FET501 可在CMOS SoC500 的一部分中形成，使所述部分的寄生閘極-汲極電容（Cgd）最小化或至少減少以降低與CMOS SoC500 的所述部分相關聯的動態功率。第二部分GAA FET502 可在包含例如臨界速度路徑的CMOS SoC500 的一部分中形成，且使所述部分的寄生擴展電阻（Rext ）最小化或至少減小以增大與CMOS SoC500 的此部分相關聯的有效驅動電流（Ieff ）。在一個或多個實施例中，第一部分GAA FET501 具有或可具有高電壓閾值Vt （HVT）或常規電壓閾值Vt （RVT），且第二部分GAA FET502 具有或可具有低電壓閾值Vt （LVT）或超低電壓閾值Vt （SLVT）。
如圖5A中所示出，方法包含以下任務：將交替的犧牲層503 和導電通道層504 的堆疊逐層沉積在矽基底505 上，以使得最下部犧牲層503 直接位於矽基底505 上且各剩餘犧牲層503 設置在底層通道層504 與上層通道層504 之間。在一個或多個實施例中，犧牲層503 由矽鍺（SiGe）形成且導電通道層504 由Si形成。在一個或多個實施例中，犧牲層503 的SiGe材料可包含在大約15%到大約35%的範圍內的Ge。在一個或多個實施例中，犧牲層503 具有大約2納米到大約6納米的厚度且導電通道層504 具有大約2納米到大約12納米的厚度。矽基底505 可包含（100）或（110）矽基底。儘管在所示出的實施例中，任務包含沉積四個導電通道層504 和四個犧牲層503 ，但在一個或多個實施例中，任務可包含取決於第一部分GAA FET501 和第二部分GAA FET502 的所需大小來沉積任何其它合適數目的導電通道層504 和犧牲層503 （例如，任務可包含沉積一個或多個導電通道層504 和一個或多個犧牲層503 ）。
在一個或多個實施例中，導電通道層504 和犧牲層503 可以不分別由Si和SiGe形成。在一個或多個實施例中，導電通道層504 和犧牲層503 可以是任何其它合適的材料，由此可相對於導電通道層504 來選擇性地蝕刻犧牲層503 以用於n型FET、p型FET或n型FET和p型FET兩者。在FET是n型FET的一個或多個實施例中，導電通道層504 和犧牲層503 的材料可以是III-V族材料，例如分別是銦砷化鎵（InGaAs）和磷化銦（InP）。在一個或多個實施例中，導電通道層504 和犧牲層503 的材料可以是用於n型FET或p型FET的IV族材料，例如分別是Ge和SiGe。在FET是p型FET的一個或多個實施例中，導電通道層504 和犧牲層503 的材料可以是IV族材料，例如分別是SiGe和Si。
繼續參考圖5A中所示出的實施例，方法還包含以下任務：圖案化和蝕刻導電通道層504 和犧牲層503 的堆疊，以形成分別具有第一部分GAA FET501 和第二部分GAA FET502 的所需寬度的至少一個鰭506 、鰭507 。可通過任何合適的製程或技術來進行圖案化和蝕刻交替的導電通道層504 和犧牲層503 的堆疊的任務，所述合適的製程或技術例如光刻或蝕刻（例如乾法蝕刻）。在一個或多個實施例中，形成鰭506 、鰭507 的任務可包含單個遮罩步驟和蝕刻步驟或多個遮罩步驟和蝕刻步驟。在一個或多個實施例中，任務可包含對通道層504 的材料或犧牲層503 的材料進行非選擇性的蝕刻（例如乾法蝕刻）。儘管在所示出的實施例中，每一個部分GAA FET包含僅單個鰭506 、鰭507 ，但在一個或多個實施例中，方法可包含形成用於部分GAA FET中的一個或多個的兩個或更多個鰭。在方法包含形成用於部分GAA FET中的一個或多個的兩個或更多個鰭的一個或多個實施例中，圖案化和蝕刻導電通道層504 和犧牲層503 的堆疊的任務包含形成在鄰近鰭之間具有所需水準分隔距離的鰭。
繼續參考圖5A中所示出的實施例，方法還包含以下任務：通過本領域中已知的任何製程（例如氮化物沉積）分別在鰭506 、鰭507 上形成虛設閘極堆疊508 、虛設閘極堆疊509 （例如，由氧化物/多晶Si/氮化物形成的虛設閘極堆疊508 、虛設閘極堆疊509 ），且分別在虛設閘極堆疊508 、虛設閘極堆疊509 的相對側上形成外部側壁間隔物510 、外部側壁間隔物511 以及外部側壁間隔物512 、外部側壁間隔物513 。
在圖5A中所示出的實施例中，方法還包含以下任務：掩蔽第一部分GAA FET的區且蝕刻未由虛設閘極509 和外部側壁間隔物512 、外部側壁間隔物513 保護的第二部分GAA FET的一個或多個鰭507 的區。在一個或多個實施例中，對第二部分GAA FET的一個或多個鰭507 的蝕刻一直向下進行到矽基底505 或進行到矽基底505 中。在一個或多個實施例中，對第二部分GAA FET的一個或多個鰭507 的蝕刻是豎直或實質上豎直的凹進蝕刻，且所述凹進蝕刻分別與外部側壁間隔物512 、外部側壁間隔物513 的外表面514 、外表面515 對準或實質上對準。
繼續參考圖5A中所示出的實施例，方法還包含以下任務：側向地蝕刻第二部分GAA FET的鰭507 的各犧牲層503 （例如，由SiGe形成的犧牲層503 ）的相對端。側向凹進蝕刻可以是本領域中已知的濕法蝕刻或乾法蝕刻。在側向地蝕刻犧牲層503 的任務期間，側向地去除犧牲層503 的相對端，但通道層504 保持實質上完好。因此，在側向地蝕刻犧牲層503 的相對端的任務之後，通道層504 擴展超出（例如突出）犧牲層503 ，且凹進部分516 、凹進部分517 分別在凹進犧牲層503 的外邊緣518 、外邊緣519 與通道層504 的突出部分之間形成。取決於犧牲層503 的材料對通道層504 的材料的側向蝕刻的選擇性，凹進部分516 、凹進部分517 可具有任何形狀（例如，矩形橫截面形狀或梯形橫截面形狀）。
取決於第二部分GAA FET502 的介電分隔區的所需長度，第二部分GAA FET的鰭507 的犧牲層503 可側向地凹進到任何合適的深度D1 ，第二部分GAA FET502 在下文所描述的方法的後續任務期間形成。在一個或多個實施例中，犧牲層503 的側向凹進蝕刻可進行到深度D1 ，以使得經側向蝕刻的犧牲層503 的外邊緣518 、外邊緣519 與相應側壁間隔物512 、相應側壁間隔物513 的內表面520 、內表面521 以距離D2 側向地間隔開（例如，經側向蝕刻的犧牲層503 的外邊緣518 、外邊緣519 中的每一個與上層側壁間隔物512 、上層側壁間隔物513 的內表面520 、內表面521 以距離D2 側向地間隔開）。在一個或多個實施例中，距離D2 可為大約0納米（例如，經側向蝕刻的犧牲層503 的外邊緣518 、外邊緣519 與相應側壁間隔物512 、相應側壁間隔物513 的內表面520 、內表面521 對準或實質上對準）到大約10納米。在一個或多個實施例中，距離D2 可為大約0納米到大約6納米。在一個或多個實施例中，距離D2 可為大約0納米到大約3納米。在距離D2 大於0納米的一個或多個實施例中，從相應側壁間隔物512 、相應側壁間隔物513 的內表面520 、內表面521 在朝向相應側壁間隔物512 、相應側壁間隔物513 的外表面514 、外表面515 的方向上測量距離D2 （例如，在一個或多個實施例中，經側向蝕刻的犧牲層503 的外邊緣518 、外邊緣519 側向地位於相應側壁間隔物512 、相應側壁間隔物513 的內表面520 與外表面514 之間以及內表面521 與外表面515 之間）。在所示出的實施例中，第一部分GAA FET的鰭506 的犧牲層503 未經側向蝕刻或比第二部分GAA FET的鰭507 的犧牲層503 在更輕微程度上經側向蝕刻。
現在參考圖5B，方法還包含以下任務：通過例如磊晶沉積來形成第二部分GAA FET的源區522 和汲極523 （例如，nFET源區和汲極或pFET源區和汲極）。在所示出的實施例中，形成第二部分GAA FET的源區522 和汲極523 的任務包含分別形成未摻雜矽的源極緩衝層524 和汲極緩衝層525 。在一個或多個實施例中，未摻雜矽的源極緩衝層524 和汲極緩衝層525 具有大約0納米到大約4納米的厚度（例如，大約1納米到大約3納米的厚度）。在所示出的實施例中，未摻雜矽的源極緩衝層524 和汲極緩衝層525 填充或實質上填充通過如上文參考圖5A所描述的側向地蝕刻犧牲層503 的任務所形成的凹進部分516 、凹進部分517 。另外，在所示出的實施例中，源極緩衝層524 和汲極緩衝層525 分別沿通道層504 的豎直側壁526 、豎直側壁527 且分別沿基底505 的曝光部分528 、曝光部分529 形成。另外，在所示出的實施例中，源極緩衝層524 和汲極緩衝層525 的外邊緣530 、外邊緣531 分別沿鰭507 豎直或實質上豎直。
在所示出的實施例中，形成源區522 和汲極523 的任務還包含以下任務：分別形成鄰近於源極緩衝層524 和汲極緩衝層525 的摻雜源區532 和摻雜汲極533 。在第二部分GAA FET是nFET的一個或多個實施例中，摻雜源區532 和摻雜汲極533 可包含磷化矽（SiP）、碳磷化矽（SiCP）或本領域中已知的任何其它合適的材料。在第二部分GAA FET是pFET的一個或多個實施例中，摻雜源區532 和摻雜汲極533 可包含鍺矽硼（SiGeB）、矽硼（SiB）、鍺矽錫硼（SiGeSnB）或本領域中已知的任何其它合適的材料。
繼續參考圖5A到圖5B，方法還包含以下任務：從第一部分GAA FET的區去除遮罩且掩蔽第二部分GAA FET的區。方法還包含以下任務：蝕刻未由虛設閘極508 和外部側壁間隔物510 、外部側壁間隔物511 保護的第一部分GAA FET的一個或多個鰭506 的區。在一個或多個實施例中，對第一部分GAA FET的一個或多個鰭506 的蝕刻一直向下進行到矽基底505 或進行到矽基底505 中。在一個或多個實施例中，對第一部分GAA FET的一個或多個鰭506 的蝕刻是豎直或實質上豎直的凹進蝕刻，且所述凹進蝕刻分別與外部側壁間隔物510 、外部側壁間隔物511 的外表面534 、外表面535 對準或實質上對準。
在所示出的實施例中，方法還包含以下任務：通過例如外延沉積來形成第一部分GAA FET的源區536 和汲極537 （例如，nFET源區和汲極或pFET源區和汲極）。在所示出的實施例中，形成第一部分GAA FET的源區536 和汲極537 的任務包含分別形成未摻雜矽的源極緩衝層538 和汲極緩衝層539 。在一個或多個實施例中，未摻雜矽的源極緩衝層538 和汲極緩衝層539 具有大約0納米到大約4納米的厚度（例如，大約1納米到大約3納米的厚度）。在所示出的實施例中，源極緩衝層538 和汲極緩衝層539 分別沿通道層504 的豎直側壁540 、豎直側壁541 、分別沿犧牲層503 的豎直側壁542 、豎直側壁543 且分別沿基底505 的曝光部分544 、曝光部分545 形成。
在所示出的實施例中，形成源區536 和汲極537 的任務還包含以下任務：分別形成鄰近於源極緩衝層538 和汲極緩衝層539 的摻雜源區546 和摻雜汲極547 。在第一部分GAA FET是nFET的一個或多個實施例中，摻雜源區546 和摻雜汲極547 可包含SiP、SiCP或本領域中已知的任何其它合適的材料。在第一部分GAA FET是pFET的一個或多個實施例中，摻雜源區546 和摻雜汲極547 可包含SiGeB、SiB、SiGeSnB或本領域中已知的任何其它合適的材料。
現在參考圖5C，根據本揭露的一個實施例的方法還包含以下任務：分別對第一部分GAA FET和第二部分GAA FET的源區536 和汲極537 以及源區522 和汲極523 進行退火，以使得源極緩衝層538 和汲極緩衝層539 以及源極緩衝層524 和汲極緩衝層525 因摻雜劑擴散而摻雜。
現在參考圖5D，根據本揭露的一個實施例的方法還包含以下任務：在虛設閘極堆疊508 、虛設閘極堆疊509 中的每一個上沉積層間介電質（interlayer dielectric；ILD），對虛設閘極堆疊508 、虛設閘極堆疊509 的頂部進行化學機械平坦化（chemical mechanical planarization；CMP），且接著（例如通過蝕刻）去除虛設閘極堆疊508 、虛設閘極堆疊509 來使第一部分GAA FET501 和第二部分GAA FET502 中的每一個的一個或多個鰭506 、鰭507 曝光。繼續參考圖5D，方法還包含以下任務：通過關於通道層504 為選擇性（例如，關於Si通道層504 為選擇性）的濕法或乾法蝕刻去除犧牲層503 （例如，SiGe犧牲層503 ）。在一個或多個實施例中，因為源區522 和汲極523 以及源區536 和汲極537 包含鄰近於犧牲層503 的Si材料，所以犧牲層503 的選擇性蝕刻將不蝕刻到源區522 和汲極523 以及源區536 和汲極537 中。
繼續參考圖5D，方法還包含通過形成閘極介電層550 且接著通過本領域中已知的任何一個或多個製程（例如原子層沉積（atomic-layer deposition；ALD））在閘極介電層550 上形成金屬層551 ，以分別在第一部分GAA FET501 和第二部分GAA FET502 的鰭506 、鰭507 上形成閘極堆疊548 、閘極堆疊549 。在形成閘極堆疊548 、閘極堆疊549 的任務期間，閘極介電層550 或閘極介電層550 的一部分填充經去除犧牲層503 的區且形成介電分隔區552 、介電分隔區553 （例如，閘極介電層550 或閘極介電層550 的一部分填充先前被犧牲層503 佔據的區且形成介電分隔區552 、介電分隔區553 ）。閘極介電層550 也在一個或多個鰭506 、鰭507 中的每一個的上方形成（例如，閘極介電層550 在每一個鰭506 、鰭507 中沿最上部通道層504 的上部表面形成）。在所示出的實施例中，閘極介電層550 在所有曝光表面上均勻地或實質上均勻地形成。由於閘極介電層550 或閘極介電層550 的一部分填充經去除犧牲層503 的區，所以閘極堆疊548 、閘極堆疊549 的金屬層551 不沉積到經去除犧牲層503 的區中。因此，在形成閘極堆疊548 、閘極堆疊549 的任務之後，鰭506 、鰭507 中的每一個分別包含由介電分隔區552 、介電分隔區553 （例如四個介電分隔區552 、介電分隔區553 ）分隔的兩個或更多個通道層504 （例如四個通道層504 ）的堆疊。
如圖5D中所示出，在形成第一部分GAA FET501 和第二部分GAA FET502 的閘極堆疊548 、閘極堆疊549 的任務之後，第二部分GAA FET502 的介電分隔區553 比第一部分GAA FET501 的介電分隔區552 具有更短的長度。在所示出的實施例中，長度L1 從第一部分GAA FET501 的各介電分隔區552 的外邊緣554 、外邊緣555 到相應側壁間隔物510 、相應側壁間隔物511 的內表面556 、內表面557 （例如，上層側壁間隔物510 、上層側壁間隔物511 的內表面556 、內表面557 ）來定義。在所示出的實施例中，各介電分隔區552 的外邊緣554 、外邊緣555 與相應側壁間隔物510 、相應側壁間隔物511 的外表面534 、外表面535 對準或實質上對準，以使得各介電分隔區552 的長度L1 等於或實質上等於側壁間隔物510 、側壁間隔物511 的寬度。另外，在所示出的實施例中，長度L2 從第二部分GAA FET502 的各介電分隔區553 的外邊緣558 、外邊緣559 到相應側壁間隔物512 、相應側壁間隔物513 的內表面520 、內表面521 （例如，上層側壁間隔物512 、上層側壁間隔物513 的內表面520 、內表面521 ）來定義。第二部分GAA FET502 的介電分隔區553 的長度L2 取決於在圖5A中所示出的任務期間犧牲層503 經側向地蝕刻到的深度D1 。在所示出的實施例中，第一部分GAA FET501 的介電分隔區552 的長度L1 大於第二部分GAA FET502 的介電分隔區553 的長度L2 。在一個或多個實施例中，第二部分GAA FET502 的介電分隔區553 的長度L2 可為大約0納米（例如，介電分隔區553 的外邊緣558 、外邊緣559 與相應側壁間隔物512 、相應側壁間隔物513 的內表面520 、內表面521 對準或實質上對準）到大約6納米（例如，大約0納米到大約3納米）。
方法還包含通過本領域中已知的任務來完成第一部分GAA FET501 和第二部分GAA FET502 以及包含部分GAA FET501 、部分GAA FET502 的CMOS SoC500 的形成，所述任務包含僅在經去除虛設閘極區中使能閘極金屬的CMP任務，接著是接觸件形成的任務，以及後道製程（back-end-of-line；BEOL）形成的任務。
在一個或多個實施例中，方法可包含一個或多個任務來實現上文參考圖1到圖4中所示出的實施例所描述的特徵中的一個或多個。例如，在一個或多個實施例中，方法可包含以下任務：側向地蝕刻第二部分GAA FET502 的犧牲層503 和導電通道層504 兩者（例如，如圖2中所描繪的CMOS SoC200 的實施例中所示出）。在一個或多個實施例中，方法可包含以下任務：形成第一部分GAA FET501 和第二部分GAA FET502 的具有不同寬度的側壁間隔物510 、側壁間隔物511 以及側壁間隔物512 、側壁間隔物513 。在一個或多個實施例中，方法可包含以下任務：形成側壁間隔物510 、側壁間隔物511 以及側壁間隔物512 、側壁間隔物513 ，以使得第二部分GAA FET502 的側壁間隔物512 、側壁間隔物513 比第一部分GAA FET501 的側壁間隔物510 、側壁間隔物511 相對更窄（例如，如圖3中所描繪的CMOS SoC300 的實施例中所示出）。在一個或多個實施例中，形成具有不同寬度的側壁間隔物510 、側壁間隔物511 以及側壁間隔物512 、側壁間隔物513 的任務可包含由適於後續變薄的材料形成側壁間隔物510 、側壁間隔物511 以及側壁間隔物512 、側壁間隔物513 ，例如（舉例來說）氮化物1沉積，接著是氧化物沉積，接著是氮化物2沉積，如本領域中已知。
100、200、300、400、500‧‧‧互補金屬氧化物半導體系統晶片101、201、301、401、501‧‧‧第一部分環繞閘極場效應電晶體102、202、302、402、502‧‧‧第二部分環繞閘極場效應電晶體103、105、203、205、303、305、403、405、522、536‧‧‧源區104、106、204、206、304、306、404、406、523、537‧‧‧汲極107、108、207、208、307、308、407、408、506、507‧‧‧鰭109、110、209、210、309、310、409、410‧‧‧通道區111、112、211、212、311、312、411、412、552、553‧‧‧介電分隔區113、114、213、214、313、314、413、414、505‧‧‧基底115、116、215、216、315、316、415、416、548、549‧‧‧閘極堆疊117、118、217、218、317、318、417、418、550‧‧‧閘極介電層119、120、219、220、319、320、419、420、551‧‧‧金屬層121、122、123、124、221、222、223、224、321、322、323、324、421、422、423、424、510、511、512、513‧‧‧側壁間隔物125、126、127、128、225、226、227、228、325、326、327、328、425、426、427、428、514、515、534、535‧‧‧外表面129、130、131、132、229、230、231、232、329、330、331、332、429、430、431、432、520、521、556、557‧‧‧內表面133、134、135、136、233、234、235、236、333、334、335、336、433、434、435、436、518、519、530、531、554、555、558、559‧‧‧外邊緣237、238、239、240、337、338、339、340、437、438、439、440‧‧‧摻雜擴展區241、242、243、244、341、342、343、344、441、442、443、444‧‧‧內邊緣503‧‧‧犧牲層504‧‧‧通道層508、509‧‧‧虛設閘極堆疊516、517‧‧‧凹進部分524、538‧‧‧源極緩衝層525、539‧‧‧汲極緩衝層526、527、540、541、542、543‧‧‧豎直側壁528、529、544、545‧‧‧曝光部分532、546‧‧‧摻雜源區533、547‧‧‧摻雜汲極D、D2‧‧‧距離D1‧‧‧深度L1、L2‧‧‧長度W1、W2 ‧‧‧寬度
在參考以下具體實施方式結合以下附圖考慮時本揭露的實施例的特徵和優點將變得更加明顯。在附圖中，相似附圖標號貫穿各圖用以指代相似特徵和元件。各圖未必按比例繪製。
圖1是根據本揭露的一個實施例的CMOS系統晶片（SoC）的橫截面視圖。 圖2是根據本揭露的另一實施例的CMOS SoC的橫截面視圖。 圖3是根據本揭露的又一實施例的CMOS SoC的橫截面視圖。 圖4是根據本揭露的另一實施例的CMOS SoC的橫截面視圖。 圖5A到圖5D示出根據本揭露的一個實施例的製造CMOS SoC的方法的任務。
100‧‧‧互補金屬氧化物半導體系統晶片
101‧‧‧第一部分環繞閘極場效應電晶體
102‧‧‧第二部分環繞閘極場效應電晶體
103、105‧‧‧源區
104、106‧‧‧汲極
107、108‧‧‧鰭
109、110‧‧‧通道區
111、112‧‧‧介電分隔區
113、114‧‧‧基底
115、116‧‧‧閘極堆疊
117、118‧‧‧閘極介電層
119、120‧‧‧金屬層
121、122、123、124‧‧‧側壁間隔物
125、126、127、128‧‧‧外表面
129、130、131、132‧‧‧內表面
133、134、135、136‧‧‧外邊緣
L1、L2‧‧‧長度

Claims (20)

  1. 一種互補金屬氧化物半導體系統晶片，包括：多個部分環繞閘極場效應電晶體，所述多個部分環繞閘極場效應電晶體中的每一個部分環繞閘極場效應電晶體包括：鰭，包括通道區的堆疊，所述堆疊包括至少第一通道區以及堆疊在所述第一通道區上的第二通道區；源區以及汲極，位於所述鰭的相對側上；介電分隔區，包括所述第一通道區與所述第二通道區之間的介電材料；閘極堆疊，位於所述鰭上；以及一對側壁間隔物，位於所述閘極堆疊的相對側上，其中所述介電分隔區的一部分具有從所述介電分隔區的外邊緣到所述一對側壁間隔物中的相應一個的內邊緣的長度，以及其中所述部分環繞閘極場效應電晶體中的一個的所述介電分隔區的所述部分的所述長度與所述部分環繞閘極場效應電晶體中的另一個的所述介電分隔區的所述部分的所述長度不同。
  2. 如申請專利範圍第1項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述一個的所述介電分隔區的所述部分的所述長度小於所述部分環繞閘極場效應電晶體中的所述另一個的所述介電分隔區的所述部分的所述長度。
  3. 如申請專利範圍第2項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述一個的所述介電分隔區的所述部分的所述長度為0納米到10納米。
  4. 如申請專利範圍第2項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述一個的所述介電分隔區的所述部分的所述長度為0納米到6納米。
  5. 如申請專利範圍第2項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述另一個具有高電壓閾值或常規電壓閾值，以及其中所述部分環繞閘極場效應電晶體中的所述另一個的電容低於所述部分環繞閘極場效應電晶體中的所述一個的電容。
  6. 如申請專利範圍第2項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述一個具有低電壓閾值或超低電壓閾值，以及其中所述部分環繞閘極場效應電晶體中的所述一個的電阻低於所述部分環繞閘極場效應電晶體中的所述另一個的電阻。
  7. 如申請專利範圍第1項所述的互補金屬氧化物半導體系統晶片，其中所述部分環繞閘極場效應電晶體中的所述一個的所述一對側壁間隔物比所述部分環繞閘極場效應電晶體中的所述另一個的所述一對側壁間隔物更薄。
  8. 一種場效應電晶體，包括：鰭，包括通道區的堆疊，所述堆疊包括至少第一通道區以及 堆疊在所述第一通道區上的第二通道區；源區以及汲極，位於所述鰭的相對側上；介電分隔區，包括所述第一通道區與所述第二通道區之間的介電材料；閘極堆疊，位於所述鰭上；以及一對側壁間隔物，位於所述閘極堆疊的相對側上，其中所述介電分隔區的外邊緣側向地位於所述一對側壁間隔物中的相應一個的內表面與外表面之間。
  9. 如申請專利範圍第8項所述的場效應電晶體，其中所述介電分隔區的一部分具有從所述介電分隔區的外邊緣到所述一對側壁間隔物中的相應一個的內邊緣的長度。
  10. 如申請專利範圍第9項所述的場效應電晶體，其中所述介電分隔區的所述部分的所述長度為0納米到10納米。
  11. 如申請專利範圍第9項所述的場效應電晶體，其中所述介電分隔區的所述部分的所述長度為0納米到6納米。
  12. 一種製造包括多個部分環繞閘極場效應電晶體的互補金屬氧化物半導體系統晶片的方法，所述方法包括：形成所述多個部分環繞閘極場效應電晶體的第一部分環繞閘極場效應電晶體；以及形成所述多個部分環繞閘極場效應電晶體的第二部分環繞閘極場效應電晶體，其中所述第一部分環繞閘極場效應電晶體以及所述第二部分 環繞閘極場效應電晶體中的每一個包括：鰭，包括通道區的堆疊，所述堆疊包括至少第一通道區以及堆疊在所述第一通道區上的第二通道區；源區以及汲極，位於所述鰭的相對側上；介電分隔區，包括所述第一通道區與所述第二通道區之間的介電材料；閘極堆疊，位於所述鰭上；以及一對側壁間隔物，位於所述閘極堆疊的相對側上，其中所述介電分隔區的一部分具有從所述介電分隔區的外邊緣到所述對側壁間隔物中的相應一個的內邊緣的長度，以及其中所述第一部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度與所述第二部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度不同。
  13. 如申請專利範圍第12項所述的方法，其中所述第二部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度小於所述第一部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度。
  14. 如申請專利範圍第13項所述的方法，其中所述第一部分環繞閘極場效應電晶體具有高電壓閾值或常規電壓閾值，以及所述第一部分環繞閘極場效應電晶體的電容低於所述第二部分環繞閘極場效應電晶體的電容。
  15. 如申請專利範圍第13項所述的方法，其中所述第二部分環繞閘極場效應電晶體具有低電壓閾值或超低電壓閾值，以及其中所述第二部分環繞閘極場效應電晶體的電阻低於所述第一部分環繞閘極場效應電晶體的電阻。
  16. 如申請專利範圍第13項所述的方法，其中所述第二部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度為0納米到10納米。
  17. 如申請專利範圍第13項所述的方法，其中所述第二部分環繞閘極場效應電晶體的所述介電分隔區的所述部分的所述長度為0納米到6納米。
  18. 如申請專利範圍第12項所述的方法，其中所述第一部分環繞閘極場效應電晶體的摻雜擴展區的長度與所述第二部分環繞閘極場效應電晶體的摻雜擴展區的長度相同。
  19. 如申請專利範圍第12項所述的方法，其中所述第二部分環繞閘極場效應電晶體的所述一對側壁間隔物比所述第一部分環繞閘極場效應電晶體的所述一對側壁間隔物更薄。
  20. 如申請專利範圍第12項所述的方法，其中形成所述第二部分環繞閘極場效應電晶體包括：在矽基底上沉積交替的犧牲層以及導電通道層的堆疊；圖案化及蝕刻所述堆疊來形成至少一個鰭；在所述至少一個鰭上形成虛設閘極堆疊；在所述虛設閘極堆疊的相對側上形成外部側壁間隔物； 側向地蝕刻所述犧牲層的每一個的相對端；以及形成源區以及汲極。
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