KR20170103067A - 모스-트랜지스터를 갖는 반도체 소자 - Google Patents

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KR20170103067A
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gate
nmos
pmos
semiconductor
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채영석
이후용
김상용
전택수
정원근
현상진
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Abstract

모스 트랜지스터를 갖는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 제1 소스/드레인 영역들, 상기 제1 소스/드레인 영역들 사이의 제1 반도체 층, 상기 제1 반도체 층과 교차하며 상기 제1 반도체 층을 둘러싸는 제1 게이트 전극 구조물, 및 상기 제1 반도체 층과 상기 제1 게이트 전극 구조물 사이의 제1 게이트 유전체 구조물(first gate dielectric structure)을 포함하는 제1 모스 트랜지스터; 및 상기 반도체 기판 상에 배치되는 제2 소스/드레인 영역들, 상기 제2 소스/드레인 영역들 사이의 제2 반도체 층, 상기 제2 반도체 층과 교차하며 상기 제2 반도체 층을 둘러싸는 제2 게이트 전극 구조물, 및 상기 제2 반도체 층과 상기 제2 게이트 전극 구조물 사이에 배치되는 제2 게이트 유전체 구조물을 포함하는 제2 모스 트랜지스터를 포함한다. 상기 제1 및 제2 게이트 유전체 구조물은 제1 공통 유전체 구조물을 포함하고, 상기 제1 게이트 유전체 구조물은 상기 제1 공통 유전체 구조물 상에 배치되는 제1 상부 유전체를 포함하고, 상기 제2 게이트 유전체 구조물은 상기 제1 상부 유전체와 함께 및 제2 상부 유전체를 포함하고, 상기 제1 및 제2 상부 유전체들 중 하나는 다이폴 층을 형성하는 물질이다.

Description

모스-트랜지스터를 갖는 반도체 소자{Semiconductor device having MOS-transistor}
본 발명의 기술적 사상은 모스 트랜지스터를 갖는 반도체 소자 및 이의 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라 모스 트랜지스터가 차지하는 면적의 크기가 점점 작아지고 있다. 크기가 점정 작아지는 한정된 공간 내에 모스 트랜지스터를 형성하면서 공정 불량이 증가되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 문턱 전압을 갖는 모스 트랜지스터들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 서로 다른 구조의 게이트 유전체 구조물들을 갖는 모스 트랜지스터들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 모스 트랜지스터들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 제1 소스/드레인 영역들, 상기 제1 소스/드레인 영역들 사이의 제1 반도체 층, 상기 제1 반도체 층과 교차하며 상기 제1 반도체 층을 둘러싸는 제1 게이트 전극 구조물, 및 상기 제1 반도체 층과 상기 제1 게이트 전극 구조물 사이의 제1 게이트 유전체 구조물(first gate dielectric structure)을 포함하는 제1 모스 트랜지스터; 및 상기 반도체 기판 상에 배치되는 제2 소스/드레인 영역들, 상기 제2 소스/드레인 영역들 사이의 제2 반도체 층, 상기 제2 반도체 층과 교차하며 상기 제2 반도체 층을 둘러싸는 제2 게이트 전극 구조물, 및 상기 제2 반도체 층과 상기 제2 게이트 전극 구조물 사이에 배치되는 제2 게이트 유전체 구조물을 포함하는 제2 모스 트랜지스터를 포함한다. 상기 제1 및 제2 게이트 유전체 구조물은 제1 공통 유전체 구조물을 포함하고, 상기 제1 게이트 유전체 구조물은 상기 제1 공통 유전체 구조물 상에 배치되는 제1 상부 유전체를 포함하고, 상기 제2 게이트 유전체 구조물은 상기 제1 상부 유전체와 함께 및 제2 상부 유전체를 포함하고, 상기 제1 및 제2 상부 유전체들 중 하나는 다이폴 층을 형성하는 물질이다. 일 실시예에서, 상기 제1 게이트 유전체의 상기 제1 상부 유전체는 상기 제1 게이트 유전체의 상기 제1 공통 유전체 구조물과 상기 제1 게이트 전극 구조물 사이에 배치되고, 상기 제2 게이트 유전체 구조물의 상기 제1 및 제2 상부 유전체들은 상기 제2 게이트 유전체 구조물의 상기 제1 공통 유전체 구조물과 상기 제2 게이트 전극 구조물 사이에 배치될 수 있다.
일 실시예에서, 상기 제1 공통 유전체 구조물은 계면 유전체 및 공통 고-유전체를 포함할 수 있다. 상기 공통 고-유전체는 상기 제1 및 제2 상부 유전체들과 다른 물질일 수 있다.
일 실시예에서, 상기 제1 모스 트랜지스터는 제1 피모스 트랜지스터이고, 상기 제2 모스 트랜지스터는 제2 피모스 트랜지스터일 수 있다.
일 실시예에서, 상기 반도체 기판 상에 배치되는 제1 앤모스 소스/드레인 영역들, 상기 제1 앤모스 소스/드레인 영역들 사이의 제1 앤모스 반도체 층, 상기 제1 앤모스 반도체 층을 둘러싸는 제1 앤모스 게이트 전극 구조물, 및 상기 제1 앤모스 반도체 층과 상기 제1 앤모스 게이트 전극 구조물 사이의 제1 앤모스 게이트 유전체 구조물을 포함하는 제1 앤모스 트랜지스터; 및 상기 반도체 기판 상에 배치되는 제2 앤모스 소스/드레인 영역들, 상기 제2 앤모스 소스/드레인 영역들 사이의 제2 앤모스 반도체 층, 상기 제2 앤모스 반도체 층을 둘러싸는 제2 앤모스 게이트 전극 구조물, 및 상기 제2 앤모스 반도체 층과 상기 제2 게이트 전극 구조물 사이에 배치되는 제2 게이트 유전체 구조물을 포함하는 제2 모스 트랜지스터를 더 포함하되, 상기 제1 및 제2 앤모스 게이트 유전체 구조물들은 제2 공통 유전체 구조물을 포함하고, 상기 제2 앤모스 게이트 유전체 구조물은 상기 제2 상부 유전체를 포함하고, 상기 제2 앤모스 게이트 유전체 구조물은 상기 제1 및 제2 상부 유전체들을 포함할 수 있다.
일 실시예에서, 상기 제2 상부 유전체는 다이폴 층을 형성하는 물질일 수 있다.
일 실시예에서, 상기 제1 및 제2 상부 유전체들 중 나머지 하나는 알루미늄 기반 유전체일 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 전극 구조물들은 서로 인접하고, 상기 제1 소스/드레인 영역들 중 어느 하나와 상기 제2 소스/드레인 영역들 중 어느 하나는 동일한 소스/드레인 영역이고, 상기 동일한 소스/드레인 영역은 상기 제1 및 제2 게이트 전극 구조물들 사이에 배치될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되며 제1 게이트 유전체 구조물 및 제1 게이트 전극 구조물을 포함하는 제1 게이트를 갖는 제1 모스 트랜지스터, 상기 반도체 기판 상에 배치되며 제2 게이트 유전체 구조물 및 제2 게이트 전극 구조물을 포함하는 제2 게이트를 갖는 제2 모스 트랜지스터, 상기 반도체 기판 상에 배치되며 제3 게이트 유전체 구조물 및 제3 게이트 전극 구조물을 포함하는 제3 게이트를 갖는 제3 모스 트랜지스터, 및 상기 반도체 기판 상에 배치되며 제4 게이트 유전체 구조물 및 제4 게이트 전극 구조물을 포함하는 제4 게이트를 갖는 제4 모스 트랜지스터를 포함한다. 상기 제1 내지 제4 게이트 유전체 구조물들의 각각은 공통 유전체 구조물을 포함하고, 상기 제1 게이트 유전체 구조물은 상기 공통 유전체 구조물 상의 제1 상부 유전체를 포함하고, 상기 제4 게이트 유전체 구조물은 상기 공통 유전체 구조물 상의 제2 상부 유전체를 포함하고, 상기 제2 및 제3 게이트 유전체 구조물들은 상기 제1 상부 유전체와 상기 제2 상부 유전체의 혼합 물질을 포함한다.
일 실시예에서, 상기 제1 모스 트랜지스터는 상기 제1 게이트와 교차하는 제1 수직 구조체를 포함하고, 상기 제2 모스 트랜지스터는 상기 제2 게이트와 교차하는 제2 수직 구조체를 포함하고, 상기 제3 모스 트랜지스터는 상기 제3 게이트와 교차하는 제3 수직 구조체를 포함하고, 상기 제4 모스 트랜지스터는 상기 제4 게이트와 교차하는 제4 수직 구조체를 포함하되, 상기 제1 내지 제4 수직 구조체들의 각각은 상기 반도체 기판과 이격되고 서로 동일한 도전형을 갖는 복수의 반도체 층들을 포함할 수 있다.
일 실시예에서, 상기 공통 유전체 구조물은 계면 유전체 및 공통 고-유전체를 포함하되, 상기 계면 유전체는 실리콘-기반 유전체를 포함하고, 상기 공통 고-유전체는 하프늄-기반 유전체를 포함할 수 있다.
일 실시예에서, 상기 제2 상부 유전체 물질은 다이폴 층을 형성하는 물질일 수 있다.
일 실시예에서, 상기 제2 상부 유전체는 란탄-기반 유전체 또는 마그네슘-기반 유전체를 포함할 수 있다.
일 실시예에서, 상기 제2 및 제3 모스 트랜지스터들은 서로 다른 문턱전압을 가질 수 있다.
일 실시예에서, 상기 제2 게이트 유전체 구조물에서 상기 제2 상부 유전체가 차지하는 비중은 상기 제3 게이트 유전체 구조물에서 상기 제2 상부 유전체가 차지하는 비중과 다를 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 게이트의 두께 증가를 최소화시키면서 서로 다른 문턱 전압을 갖는 모스 트랜지스터들을 포함하는 반도체 소자를 제공할 수 있다. 이러한 모스 트랜지스터들의 게이트들의 게이트 유전체 구조물들은 문턱전압을 변화시킬 수 있는 쉬프터(shifter) 역할을 할 수 있는 제1 쉬프터와 제2 쉬프터를 이용하여 형성할 수 있다. 이러한 제1 쉬프터와 제2 쉬프터 중 어느 하나는 다이폴 층일 수 있다. 이와 같은 쉬프터들을 이용하여 게이트 유전체 구조물들을 형성하기 때문에 다양한 문턱전압들을 갖는 모스 트랜지스터들의 게이트들의 두께를 최소화할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 게이트 유전체 구조물들을 채택하는 게이트 올 어라운드(gate all around, GAA) 구조의 모스 트랜지스터들을 포함하는 반도체 소자를 제공할 수 있다. 이러한 GAA 구조의 모스 트랜지스터들에서, 소자의 크기가 점점 작아지면서 게이트에 의해 둘러싸이는 채널 반도체 층들 사이의 거리가 점점 가까워지고 있다. 이와 같이 간격이 좁아지는 채널 반도체 층들 사이에 두께를 최소화할 수 있는 상기 게이트들의 구조를 제공할 수 있기 때문에, 게이트들을 형성하는 공정 동안에 발생할 수 있는 공정 불량을 최소화할 수 있다. 따라서, 반도체 소자의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 7 내지 도 10는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 일부를 확대한 부분 확대도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 일부를 확대한 부분 확대도들이다.
도 16a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 16b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 일부를 확대한 부분 확대도이다.
도 17a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 17b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 일부를 확대한 부분 확대도이다.
도 18 내지 도 37b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 설명하기 위한 도면들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2", "제3" 및 "제4" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다. 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 도 1을 참조하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 일 예는 복수의 피모스 트랜지스터들(P_T)을 포함할 수 있다. 상기 복수의 피모스 트랜지스터들(P_T)은 서로 다른 문턱전압을 갖는 피모스 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 복수의 피모스 트랜지스터들(P_T)은 제1 피모스 트랜지스터(P_T1), 제2 피모스 트랜지스터(P_T2), 제3 피모스 트랜지스터(P_T3) 및 제4 피모스 트랜지스터(P_T4)를 포함할 수 있다. 상기 복수의 피모스 트랜지스터들(P_T) 중에서, 서로 다른 문턱전압을 갖는 피모스 트랜지스터들은 서로 다른 게이트 유전체 구조물을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 복수의 피모스 트랜지스터들(P_T) 중 서로 다른 문턱 전압을 갖는 두 개 이상의 피모스 트랜지스터들을 포함할 수있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 및 제2 피모스 트랜지스터들(P_T1, P_T2)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 두 개의 상기 제1 및 제4 피모스 트랜지스터들(P_T1, P_T4)과 상기 제2 및 제3 피모스 트랜지스터들(P_T2, P_T3) 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)을 포함할 수 있다.
이러한 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)을 각각 포함하는 반도체 소자들의 예에 대하여 도 1과 함께 도 2, 도 3, 도 4 및 도 5를 참조하여 설명하기로 한다. 도 2 내지 도 5에서, 도 2는 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3는 도 1의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4는 도 1의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이다. 도 5는 도 1의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 단면도이다.
우선, 도 1과 함께 도 2를 참조하여 상기 제1 피모스 트랜지스터(P_T1)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1과 함께 도 2를 참조하면, 반도체 기판(SUB) 상에 제1 피모스 트랜지스터(P_T1)가 배치될 수 있다.
상기 제1 피모스 트랜지스터(P_T1)는 제1 피모스 반도체 패턴(P_A1) 상에 배치되는 제1 피모스 소스/드레인 영역들(P_IR1), 상기 제1 피모스 반도체 패턴(P_A1) 상에 배치되며 상기 제1 피모스 소스/드레인 영역들(P_IR1) 사이에 배치되는 제1 피모스 수직 구조체(P_S1), 상기 제1 피모스 반도체 패턴(P_A1) 및 상기 제1 피모스 수직 구조체(P_S1)와 교차하는 제1 피모스 게이트(P_G1)를 포함할 수 있다.
상기 제1 피모스 반도체 패턴(P_A1)은 상기 반도체 기판(SUB) 상에 배치될 수 있다. 상기 제1 피모스 반도체 패턴(P_A1)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 피모스 반도체 패턴(P_A1)은 앤-형의 도전형을 가질 수 있다. 상기 제1 피모스 반도체 패턴(P_A1)은 상기 반도체 기판(SUB) 상에 배치되는 아이솔레이션 영역(ISO)에 의해 한정될 수 있다. 상기 아이솔레이션 영역(ISO)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 피모스 소스/드레인 영역들(P_IR1)은 불순물 영역으로 지칭될 수 있다. 상기 제1 피모스 소스/드레인 영역들(P_IR1)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 반도체 물질(예, Si 등)로 형성될 수 있으며, 이러한 선택적 에피 성장 방법에 의한 반도체 물질은 인-시튜(in-situ) 공정 또는 이온주입 공정에 의해 불순물이 도핑될 수 있다. 상기 제1 피모스 소스/드레인 영역들(P_IR1)은 P 형의 도전형을 가질 수 있다.
상기 제1 피모스 수직 구조체(P_S1)는 상기 제1 피모스 반도체 패턴(P_A1)에 수직한 방향으로 차례로 배열되면서 서로 이격되는 제1 피모스 반도체 층(P_L), 제2 피모스 반도체 층(P_M), 및 제3 피모스 반도체 층(P_U)을 포함할 수 있다. 상기 제1 피모스 수직 구조체(P_S1)는 상기 제1 피모스 소스/드레인 영역들(P_IR1)과 연결되면서 상기 제1 피모스 반도체 패턴(P_A1)과 이격될 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(P_L, P_M, P_U)은 상기 제1 피모스 소스/드레인 영역들(P_IR1) 사이에 배치되면서 상기 제1 피모스 소스/드레인 영역들(P_IR1)과 연결 또는 접촉할 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(P_L, P_M, P_U)은 N 형의 도전형을 가질 수 있다.
상기 제1 피모스 게이트(P_G1)는 제1 피모스 게이트 유전체 구조물(P_GO1) 및 상기 제1 피모스 게이트 유전체 구조물(P_GO1) 상의 제1 피모스 게이트 전극 구조물(P_GE1)을 포함할 수 있다.
상기 제1 피모스 게이트 전극 구조물(P_GE1)은 상기 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 피모스 게이트 전극 구조물(P_GE1)은 상기 제1 피모스 반도체 패턴(P_A1) 및 상기 제1 피모스 수직 구조체(P_S1)와 교차할 수 있다. 상기 제1 피모스 게이트 전극 구조물(P_GE1)은 상기 제1 피모스 수직 구조체(P_S1)의 상기 제1 내지 제3 피모스 반도체 층들(P_L, P_M, P_U)을 둘러싸며 상기 제1 피모스 수직 구조체(P_S1)를 가로지르도록 배치될 수 있다. 상기 제1 피모스 게이트 전극 구조물(P_GE1)은 제1 피모스 캐핑 층(P_CM1), 상기 제1 피모스 캐핑 층(P_CM1) 상의 제1 피모스 배리어 층(P_BM1) 및 상기 제1 피모스 배리어 층(P_BM1) 상의 제1 피모스 저 저항 층(low resistance layer; P_GM1)을 포함할 수 있다. 상기 피모스 캐핑 층(P_CM1)은 일함수 금속 층일 수 있다. 예를 들어, 상기 피모스 캐핑 층(P_CM1)은 금속 질화물, 예를 들어 TiN, TaN, TiON 또는 TiSiN 등과 같은 물질을 이용하여 형성할 수 있다. 상기 제1 피모스 배리어 층(P_BM1)을 TiN 또는 TaN 등과 같은 금속 질화물을 이용하여 형성할 수 있다. 상기 제1 피모스 저 저항 층(P_GM1)은 텅스텐 등과 같은 금속을 이용하여 형성할 수 있다.
상기 제1 피모스 게이트 유전체 구조물(P_GO1)은 상기 제1 피모스 게이트 전극 구조물(P_GE1)과 상기 제1 피모스 반도체 패턴(P_A1) 사이 및 상기 제1 피모스 게이트 전극 구조물(P_GE1)과 상기 제1 피모스 수직 구조체(P_S1) 사이에 배치될 수 있다. 또한, 상기 제1 피모스 소스/드레인 영역들(P_IR1) 사이에서, 상기 제1 피모스 게이트 유전체 구조물(P_GO1)은 상기 제1 피모스 반도체 패턴(P_A1)과 상기 제1 피모스 반도체 층(P_SL) 사이에 위치하는 상기 제1 피모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸고, 상기 제1 및 제2 피모스 반도체 층들(P_SL, P_SM) 사이에 위치하는 상기 제1 피모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸고, 및 상기 제2 및 제3 피모스 반도체 층들(P_SM, P_SU) 사이에 위치하는 상기 제1 피모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸도록 배치될 수 있다.
상기 제1 피모스 게이트 유전체 구조물(P_GO1)은 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 제1 피모스 유전체 구조물(P_O1)을 포함할 수 있다.
상기 피모스 공통 유전체 구조물(P_Oc)은 피모스 계면 유전체(P_Oa) 및 피모스 공통 고-유전체(P_Ob)를 포함할 수 있다. 상기 피모스 계면 유전체(P_Oa)는 상기 피모스 공통 고-유전체(P_Ob)와 상기 제1 피모스 반도체 패턴(P_A1) 사이, 및 상기 피모스 공통 고-유전체(P_Ob)과 상기 제1 피모스 수직 구조체(P_S) 사이에 배치될 수 있다. 상기 피모스 계면 유전체(P_Oa)는 실리콘-기반 유전체, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 피모스 공통 고-유전체(P_Ob)는 하프늄 기반 유전체(Hf-based dielectric), 예를 들어 하프늄 산화물로 형성될 수 있다.
상기 제1 피모스 유전체 구조물(P_O1)은 제1 상부 유전체를 포함할 수 있다. 상기 제1 피모스 유전체 구조물(P_O1)은 알루미늄-기반 유전체, 예를 들어 알루미늄 산화물로 형성될 수 있다.
일 예에서, 상기 제1 피모스 유전체 구조물(P_O1)은 단일 층으로 형성될 수 있다. 예를 들어, 상기 제1 피모스 유전체 구조물(P_O1)은 상기 피모스 공통 유전체(P_Ob) 상에 알루미늄 산화물로 이루어지는 단일 층으로 형성될 수 있다.
상기 제1 피모스 반도체 패턴(P_A1)과 상기 제1 피모스 반도체 층(P_L) 사이, 상기 제1 피모스 반도체 층(P_L)과 상기 제2 피모스 반도체 층(P_L) 사이, 및 상기 제2 피모스 반도체 층(P_L)과 상기 제3 피모스 반도체 층(P_U) 사이에 보호 절연 층들(PI)이 배치될 수 있다. 상기 보호 절연 층(PI)은 상기 제1 피모스 게이트(P_G1)와 상기 제1 피모스 소스/드레인 영역들(P_IR1) 사이에 배치될 수 있다. 상기 제1 피모스 게이트 전극 구조물(P_GE1) 상에 절연성의 게이트 캐핑 패턴(CP)이 배치될 수 있다. 상기 게이트 캐핑 패턴(CP)의 측면 상에 절연성의 게이트 스페이서(SP)가 배치될 수 있다. 상기 게이트 스페이서(SP)는 상기 제3 피모스 반도체 층(P_U)과 상기 게이트 캐핑 패턴(CP) 사이에 위치하는 게이트 전극 구조물(P_GE1)의 측면 상으로 연장될 수 있다. 상기 제1 피모스 소스/드레인 영역들(P_IR1) 상에 금속 실리사이드 층(SIL) 및 도전성의 콘택 구조체(CNT)가 차례로 배치될 수 있다.
다음으로, 도 1과 함께 도 3을 참조하여 상기 제2 피모스 트랜지스터(P_T2)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1과 함께 도 3을 참조하면, 상기 반도체 기판(SUB) 상에 제2 피모스 트랜지스터(P_T2)가 배치될 수 있다.
상기 제2 피모스 트랜지스터(P_T2)는 상기 제1 피모스 트랜지스터(도 2의 P_T1)의 상기 제1 피모스 반도체 패턴(도 2의 P_A1), 상기 제1 피모스 소스/드레인 영역들(도 2의 P_IR1) 및 상기 제1 피모스 수직 구조체(도 2의 N_S1)에 각각 대응하는 제2 피모스 반도체 패턴(P_A2), 제2 피모스 소스/드레인 영역들(P_IR2) 및 제2 피모스 수직 구조체(P_S2)를 포함할 수 있다. 상기 제2 피모스 트랜지스터(P_T2)는 상기 제2 피모스 반도체 패턴(P_A2) 및 상기 제2 피모스 수직 구조체(P_S2)와 교차하는 제2 피모스 게이트(P_G1)를 포함할 수 있다.
상기 제2 피모스 게이트(P_G2)은 제2 피모스 게이트 유전체 구조물(P_GO2) 및 상기 제2 피모스 게이트 유전체 구조물(P_GO2) 상의 제2 피모스 게이트 전극 구조물(P_GE2)을 포함할 수 있다. 상기 제2 피모스 게이트 전극 구조물(P_GE2)은 제2 피모스 캐핑 층(P_CM2), 상기 제2 피모스 캐핑 층(P_CM2) 상의 제2 피모스 배리어 층(P_BM2) 및 상기 제2 피모스 배리어 층(P_BM2) 상의 제2 피모스 저 저항 층(P_GM2)을 포함할 수 있다.
상기 제2 피모스 게이트 유전체 구조물(P_GO2)은 상기 제2 피모스 게이트 전극 구조물(P_GE2)과 상기 제2 피모스 반도체 패턴(P_A2) 사이 및 상기 제2 피모스 게이트 전극 구조물(P_GE2)과 상기 제2 피모스 수직 구조체(P_S2) 사이에 배치될 수 있다.
상기 제2 피모스 게이트 유전체 구조물(P_GO2)은 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 제2 피모스 유전체 구조물(P_O2)을 포함할 수 있다.
상기 피모스 공통 유전체 구조물(P_Oc)은, 상기 제1 피모스 트랜지스터(P_T1)의 상기 피모스 공통 유전체 구조물(P_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 피모스 공통 유전체 구조물(P_Oc)은 상기 피모스 계면 유전체(P_Oa) 및 상기 피모스 공통 고-유전체(P_Ob)를 포함할 수 있다.
상기 제2 피모스 유전체 구조물(P_O2)은 제1 상부 유전체(P_O2a) 및 제2 상부 유전체(P_O2b)로 형성될 수 있다.
일 예에서, 상기 제1 상부 유전체(P_O2a)는 상기 제2 상부 유전체(P_O2b)와 상기 제2 피모스 게이트 전극 구조물(P_GE2) 사이에 배치될 수 있다.
일 예에서, 상기 제2 상부 유전체(P_O2b)는 상기 제1 상부 유전체(P_O2a) 보다 얇은 두께일 수 있다.
일 예에서, 상기 제1 상부 유전체(P_O2a)는 알루미늄 기반 유전체(Al-based dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(P_O2b)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물로 형성될 수 있다.
도 2에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
다음으로, 도 1과 함께 도 4를 참조하여 상기 제3 피모스 트랜지스터(P_T3)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1과 함께 도 4를 참조하면, 상기 반도체 기판(SUB) 상에 제3 피모스 트랜지스터(P_T3)가 배치될 수 있다.
상기 제3 피모스 트랜지스터(P_T3)는 상기 제1 피모스 트랜지스터(도 2의 P_T1)의 상기 제1 피모스 반도체 패턴(도 2의 P_A1), 상기 제1 피모스 소스/드레인 영역들(도 2의 P_IR1) 및 상기 제1 피모스 수직 구조체(도 2의 N_S1)에 각각 대응하는 제3 피모스 반도체 패턴(P_A3), 제3 피모스 소스/드레인 영역들(P_IR3) 및 제3 피모스 수직 구조체(P_S3)를 포함할 수 있다.
상기 제3 피모스 트랜지스터(P_T3)는 상기 제3 피모스 반도체 패턴(P_A3) 및 상기 제3 피모스 수직 구조체(P_S3)와 교차하는 제3 피모스 게이트(P_G3)을 포함할 수 있다. 상기 제3 피모스 게이트(P_G3)은 제3 피모스 게이트 유전체 구조물(P_GO3) 및 상기 제3 피모스 게이트 유전체 구조물(P_GO3) 상의 제3 피모스 게이트 전극 구조물(P_GE3)을 포함할 수 있다.
상기 제3 피모스 게이트 전극 구조물(P_GE3)은 제3 피모스 캐핑 층(P_CM3), 상기 제3 피모스 캐핑 층(P_CM3) 상의 제3 피모스 배리어 층(P_BM3) 및 상기 제3 피모스 배리어 층(P_BM3) 상의 제3 피모스 저 저항 층(P_GM3)을 포함할 수 있다.
상기 제3 피모스 게이트 유전체 구조물(P_GO3)은 상기 제3 피모스 게이트 전극 구조물(P_GE3)과 상기 제3 피모스 반도체 패턴(P_A3) 사이 및 상기 제3 피모스 게이트 전극 구조물(P_GE3)과 상기 제3 피모스 수직 구조체(P_S3) 사이에 배치될 수 있다.
상기 제3 피모스 게이트 유전체 구조물(P_GO3)은 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 제3 피모스 유전체 구조물(P_O2)을 포함할 수 있다.
상기 피모스 공통 유전체 구조물(P_Oc)은, 상기 제1 피모스 트랜지스터(P_T1)의 상기 피모스 공통 유전체 구조물(P_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 피모스 공통 유전체 구조물(P_Oc)은 상기 피모스 계면 유전체(P_Oa) 및 상기 피모스 공통 고-유전체(P_Ob)를 포함할 수 있다.
상기 제3 피모스 유전체 구조물(P_O3)은 제1 상부 유전체(P_O3a) 및 제2 상부 유전체(P_O3b)의 혼합 물질로 형성될 수 있다.
일 예에서, 상기 제1 상부 유전체(P_O3a)는 상기 제2 상부 유전체(P_O3b)와 상기 제3 피모스 게이트 전극 구조물(P_GE3) 사이에 배치될 수 있다.
일 예에서, 상기 제3 피모스 유전체 구조물(P_O3)의 상기 제1 상부 유전체(P_O3a)는 상기 제2 피모스 유전체 구조물(P_O3)의 상기 제1 상부 유전체(P_O2a)와 동일한 물질로 형성될 수 있고, 상기 제3 피모스 유전체 구조물(P_O3)의 상기 제2 상부 유전체(P_O3b)는 상기 제2 피모스 유전체 구조물(P_O3)의 상기 제2 상부 유전체(P_O2b)와 동일한 물질로 형성될 수 있다.
일 예에서, 상기 제1 상부 유전체(P_O3a)는 알루미늄 기반 고-유전체(Al-based high-k dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(P_O3b)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄 기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘 기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
일 예에서, 상기 제3 게이트 유전체 구조물(P_O3)에서 상기 제1 및 제2 상부 유전체들 중의 상기 제1 상부 유전체의 비중은 상기 제2 게이트 유전체 구조물(도 3의 P_O2)에서 상기 제1 및 제2 상부 유전체들 중의 상기 제1 상부 유전체의 비중과 다를 수 있다. 상기 제2 게이트 유전체 구조물(도 3의 P_O2)에서 상기 제2 상부 유전체(P_O2b)가 차지하는 비중은 상기 제3 게이트 유전체 구조물(P_O3)에서 상기 제2 상부 유전체(P_O3b)가 차지하는 비중과 다를 수 있다. 예를 들어, 상기 제2 게이트 유전체 구조물(도 3의 P_O2)에서 상기 제1 상부 유전체(P_O2a)는 상기 제2 상부 유전체(P_O2b) 보다 두꺼울 수 있고, 상기 제3 게이트 유전체 구조물(P_O3)에서 상기 제1 상부 유전체(P_O3a)는 상기 제2 상부 유전체(P_O3b) 보다 얇을 수 있다.
도 2에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
일 예에서, 상기 제2 및 제3 피모스 트랜지스터들(P_T2, P_T3)에서, 상기 제2 상부 유전체(P_O2b, P_O3b)는 상기 제1 상부 유전체(P_O2a, P_O3a) 보다 상기 게이트 전극 구조물(P_GE2, P_GE3)에 가깝게 배치되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 및 제3 피모스 트랜지스터들(P_T2, P_T3)에서, 상기 제1 상부 유전체(P_O2a, P_O3a)는 상기 제2 상부 유전체(P_O2b, P_O3b) 보다 상기 게이트 전극 구조물(P_GE2, P_GE3)에 가깝게 배치될 수 있다.
다음으로, 도 1과 함께 도 5를 참조하여 상기 제4 피모스 트랜지스터(P_T4)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1과 함께 도 5를 참조하면, 상기 반도체 기판(SUB) 상에 제4 피모스 트랜지스터(P_T4)가 배치될 수 있다.
상기 제4 피모스 트랜지스터(P_T4)는 상기 제1 피모스 트랜지스터(도 2의 P_T1)의 상기 제1 피모스 반도체 패턴(도 2의 P_A1), 상기 제1 피모스 소스/드레인 영역들(도 2의 P_IR1) 및 상기 제1 피모스 수직 구조체(도 2의 N_S1)에 각각 대응하는 제4 피모스 반도체 패턴(P_A4), 제4 피모스 소스/드레인 영역들(P_IR4) 및 제4 피모스 수직 구조체(P_S4)를 포함할 수 있다.
상기 제4 피모스 트랜지스터(P_T4)는 상기 제4 피모스 반도체 패턴(P_A4) 및 상기 제4 피모스 수직 구조체(P_S4)와 교차하는 제4 피모스 게이트(P_G4)을 포함할 수 있다. 상기 제4 피모스 게이트(P_G4)는 제4 피모스 게이트 유전체 구조물(P_GO4) 및 상기 제4 피모스 게이트 유전체 구조물(P_GO4) 상의 제4 피모스 게이트 전극 구조물(P_GE4)을 포함할 수 있다.
상기 제4 피모스 게이트 전극 구조물(P_GE4)은 상기 제4 피모스 반도체 패턴(P_A4) 및 상기 제4 피모스 수직 구조체(P_S4)와 교차할 수 있다. 상기 제4 피모스 게이트 전극 구조물(P_GE4)은 제4 피모스 캐핑 층(P_CM4), 상기 제4 피모스 캐핑 층(P_CM4) 상의 제4 피모스 배리어 층(P_BM4) 및 상기 제4 피모스 배리어 층(P_BM4) 상의 제4 피모스 저 저항 층(P_GM4)을 포함할 수 있다.
상기 제4 피모스 게이트 유전체 구조물(P_GO4)은 상기 제4 피모스 게이트 전극 구조물(P_GE4)과 상기 제4 피모스 반도체 패턴(P_A4) 사이 및 상기 제4 피모스 게이트 전극 구조물(P_GE4)과 상기 제4 피모스 수직 구조체(P_S4) 사이에 배치될 수 있다.
상기 제4 피모스 게이트 유전체 구조물(P_GO4)은 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 제4 피모스 유전체 구조물(P_O4)을 포함할 수 있다. 상기 피모스 공통 유전체 구조물(P_Oc)은, 상기 제1 피모스 트랜지스터(도 2의 P_T1)의 상기 피모스 공통 유전체 구조물(P_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 피모스 공통 유전체 구조물(P_Oc)은 상기 피모스 계면 유전체(P_Oa) 및 상기 피모스 공통 고-유전체(P_Ob)를 포함할 수 있다.
상기 제4 피모스 유전체 구조물(P_O4)은 상기 제1 피모스 유전체 구조물(도 2의 P_O1)의 상기 제1 상부 유전체와 다른 물질로 형성되는 제2 상부 유전체를 포함할 수 있다.
상기 제4 피모스 유전체 구조물(P_O4)의 상기 제2 상부 유전체는 다이폴 층(dipole layer)일 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
일 예에서, 상기 제4 피모스 유전체 구조물(P_O4)은 단일 층으로 형성될 수 있다. 예를 들어, 상기 제4 피모스 유전체 구조물(P_O4)은 다이폴 층으로 이루어지는 단일 층으로 형성될 수 있다.
도 2에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)에서, 상기 제1 내지 제4 피모스 게이트 유전체 구조물들(P_GO1, P_GO2, P_GO3, P_GO4)은 공통적으로 상기 공통 유전체 구조물(P_Oc)을 포함할 수 있고, 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)의 문턱 전압을 서로 다르게 할 수 있는 제1 쉬프터(shifter)와 제2 쉬프터 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제4 피모스 트랜지스터들(P_T1, P_T4) 중에서, 상기 제1 상부 유전체 물질(예, Al2O3)을 이용하여 형성되는 상기 제1 피모스 유전체 구조물(P_O1)을 포함하는 상기 제1 피모스 트랜지스터(P_T1)의 문턱전압은 상기 제2 상부 유전체 물질(예, La2O3 또는 MgO)을 이용하여 형성되는 상기 제4 피모스 유전체 구조물(P_O4)을 포함하는 상기 제4 피모스 트랜지스터(P_T4)의 문턱전압 보다 낮을 수 있다. 따라서, 상기 제1 상부 유전체는 제1 쉬프터로 지칭될 수 있고, 상기 제2 상부 유전체는 제2 쉬프터로 지칭될 수 있다. 상기 제1 상부 유전체로 형성되는 상기 제1 쉬프터는 피모스 트랜지스터의 문턱전압을 낮출 수 있고, 있는 제2 상부 유전체로 형성되는 상기 제2 쉬프터는 피모스 트랜지스터의 문턱전압을 높일 수 있다.
상기 제2 및 제3 피모스 게이트 유전체 구조물들(P_GO2, P_GO3)에서, 상기 제1 상부 유전체(P_O2a, P_O3a)는 상기 제1 쉬프터로 지칭될 수 있고, 상기 제2 상부 유전체(P_O2b, P_O3b)는 상기 제2 쉬프터로 지칭될 수 있다. 상기 제1 상부 유전체(P_O2a, P_O3a)는 제1 쉬프터의 역할을 하면서 알루미늄 기반 유전체, 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(P_O2b, P_O3b)는 제2 쉬프터 역할을 하면서 다이폴 층을 형성할 수 있는 물질, 예를 들어 란탄 기반 유전체 또는 마그네슘 기반 유전체로 형성될 수 있다.
상기 제2 피모스 게이트 유전체 구조물(P_GO2)에서 상기 제2 상부 유전체(P_O2b)가 차지하는 비율과 상기 제3 피모스 게이트 유전체 구조물(P_GO3)에서 상기 제2 상부 유전체 층(P_O3b)가 차지하는 비율을 서로 다르게 하여, 상기 제2 및 제3 피모스 트랜지스터들(P_T2, P_T3)의 문턱전압을 서로 다르게 할 수 있다. 예를 들어, 상기 제2 피모스 게이트 유전체 구조물(P_GO2)에서 상기 제2 상부 유전체(P_O2b)는 상기 제3 피모스 게이트 유전체 구조물(P_GO3)에서 상기 제2 상부 유전체 (P_O2b) 보다 얇게 형성할 수 있다.
따라서, 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)은 서로 다른 구조의 게이트 유전체 구조물을 가질 수 있다. 따라서, 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)은 서로 다른 문턱전압을 갖도록 배치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다. 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 도 6을 참조하여 설명하기로 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 복수의 앤모스 트랜지스터들(N_T)을 포함할 수 있다. 상기 복수의 앤모스 트랜지스터들(N_T)은 서로 다른 문턱전압을 갖는 앤모스 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 복수의 앤모스 트랜지스터들(N_T)은 제1 앤모스 트랜지스터(N_T1), 제2 앤모스 트랜지스터(N_T2), 제3 앤모스 트랜지스터(N_T3) 및 제4 앤모스 트랜지스터(N_T4)를 포함할 수 있다. 상기 복수의 앤모스 트랜지스터들(N_T) 중에서, 서로 다른 문턱전압을 갖는 앤모스 트랜지스터들은 서로 다른 게이트 유전체 구조물을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 복수의 앤모스 트랜지스터들(N_T) 중 서로 다른 문턱 전압을 갖는 두 개 이상의 앤모스 트랜지스터들을 포함할 수있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 및 제2 앤모스 트랜지스터들(N_T1, N_T2)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 두 개의 상기 제1 및 제4 앤모스 트랜지스터들(N_T1, N_T4)과 상기 제2 및 제3 앤모스 트랜지스터들(N_T2, N_T3) 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)을 포함할 수 있다.
이와 같은 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)을 각각 포함하는 반도체 소자의 예에 대하여, 도 6과 함께 도 7, 도 8, 도 9 및 도 10을 참조하여 설명하기로 한다. 도 7 내지 도 10에서, 도 7은 도 6의 IX-IX'선 및 X-X'선을 따라 취해진 영역을 나타낸 단면도이고, 도 8는 도 6의 XI-XI'선 및 XII-XII'선을 따라 취해진 영역을 나타낸 단면도이고, 도 9는 도 6의 XIII-XIII'선 및 XIV-XIV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 10 도 6의 XV-XV'선 및 XVI-XVI'선을 따라 취해진 영역을 나타낸 단면도이다.
우선, 도 6과 함께 도 7을 참조하여 상기 제1 앤모스 트랜지스터(N_T1)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 6과 함께 도 7을 참조하면, 반도체 기판(SUB) 상에 제1 앤모스 트랜지스터(N_T1)가 배치될 수 있다.
상기 제1 앤모스 트랜지스터(N_T1)는 제1 앤모스 반도체 패턴(N_A1) 상에 배치되는 제1 앤모스 소스/드레인 영역들(N_IR1), 상기 제1 앤모스 반도체 패턴(N_A1) 상에 배치되며 상기 제1 앤모스 소스/드레인 영역들(N_IR1) 사이에 배치되는 제1 앤모스 수직 구조체(N_S1), 및 상기 제1 앤모스 반도체 패턴(N_A1) 및 상기 제1 앤모스 수직 구조체(N_S1)와 교차하는 제1 앤모스 게이트(N_G1)을 포함할 수 있다.
상기 제1 앤모스 반도체 패턴(P_A1)은 상기 반도체 기판(SUB) 상에 배치되며, 상기 반도체 기판(SUB) 상에 배치되는 아이솔레이션 영역(ISO)에 의해 한정될 수 있다. 상기 제1 앤모스 반도체 패턴(N_A1)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 앤모스 반도체 패턴(N_A1)은 피-형의 도전형을 가질 수 있다. 상기 아이솔레이션 영역(ISO)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 앤모스 소스/드레인 영역들(N_IR1)은 불순물 영역으로 지칭될 수 있다. 상기 제1 앤모스 소스/드레인 영역들(N_IR1)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 반도체 물질(예, Si 또는 SiC 등)로 형성될 수 있으며, 이러한 선택적 에피 성장 방법에 의한 반도체 물질은 인-시튜(in-situ) 공정 또는 이온주입 공정에 의해 불순물이 도핑될 수 있다. 상기 제1 앤모스 소스/드레인 영역들(N_IR1)은 N 형의 도전형을 가질 수 있다.
상기 제1 앤모스 수직 구조체(N_S1)는 상기 제1 앤모스 반도체 패턴(N_A1)에 수직한 방향으로 차례로 배열되면서 서로 이격되는 제1 앤모스 반도체 층(N_L), 제2 앤모스 반도체 층(N_M) 및 제3 앤모스 반도체 층(N_U)을 포함할 수 있다. 상기 제1 앤모스 수직 구조체(N_S1)는 상기 제1 앤모스 소스/드레인 영역들(N_IR1)과 연결되면서 상기 제1 앤모스 반도체 패턴(N_A1)과 이격될 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(N_L, N_M, N_U)은 상기 제1 앤모스 소스/드레인 영역들(N_IR1) 사이에 배치되면서 상기 제1 앤모스 소스/드레인 영역들(N_IR1)과 연결 또는 접촉할 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(N_L, N_M, N_U)은 P 형의 도전형을 가질 수 있다.
상기 제1 앤모스 게이트(N_G1)는 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 상의 제1 앤모스 게이트 전극 구조물(N_GE1)을 포함할 수 있다.
상기 제1 앤모스 게이트 전극 구조물(N_GE1)은 상기 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 앤모스 게이트 전극 구조물(N_GE1)은 상기 제1 내지 제3 앤모스 반도체 층들(N_L, N_M, N_U)을 둘러싸며 상기 제1 앤모스 수직 구조체(N_S1)를 가로지르도록 배치될 수 있다. 상기 제1 앤모스 게이트 전극 구조물(N_GE1)은 제1 앤모스 캐핑 층(N_CM1), 상기 제1 앤모스 캐핑 층(N_CM1) 상의 제1 앤모스 배리어 층(N_BM1) 및 상기 제1 앤모스 배리어 층(N_BM1) 상의 제1 앤모스 저 저항 층(N_GM1)을 포함할 수 있다. 상기 제1 앤모스 배리어 층(N_BM1)을 TiN 또는 TaN 등과 같은 금속 질화물을 이용하여 형성할 수 있다. 상기 제1 앤모스 저 저항 층(N_GM1)은 텅스텐 등과 같은 금속을 이용하여 형성할 수 있다.
일 예에서, 상기 제1 앤모스 캐핑 층(N_CM1)은 상기 제1 피모스 캐핑 층(도 2의 P_CM1)과 다른 구조 또는 다른 물질, 예를 들어 TiN, TaN, TiON 또는 TiSiN의 단일 층 또는 이들 물질들의 혼합 층으로 형성할 수 있다.
상기 제1 앤모스 게이트 유전체 구조물(N_GO1)은 상기 제1 앤모스 게이트 전극 구조물(N_GE1)과 상기 제1 앤모스 반도체 패턴(N_A1) 사이 및 상기 제1 앤모스 게이트 전극 구조물(N_GE1)과 상기 제1 앤모스 수직 구조체(N_S1) 사이에 배치될 수 있다. 상기 제1 앤모스 소스/드레인 영역들(N_IR1) 사이에서, 상기 제1 앤모스 게이트 유전체 구조물(N_GO1)은 상기 제1 앤모스 반도체 패턴(N_A1)과 상기 제1 앤모스 반도체 층(N_SL) 사이에 위치하는 상기 제1 앤모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸고, 상기 제1 및 제2 앤모스 반도체 층들(N_SL, N_SM) 사이에 위치하는 상기 제1 앤모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸고, 및 상기 제2 및 제3 앤모스 반도체 층들(N_SM, N_SU) 사이에 위치하는 상기 제1 앤모스 게이트 전극 구조물(P_GE1)의 부분을 둘러싸도록 배치될 수 있다.
상기 제1 앤모스 게이트 유전체 구조물(N_GO1)은 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 제1 앤모스 유전체 구조물(N_O1)을 포함할 수 있다.
상기 앤모스 공통 유전체 구조물(N_Oc)은 앤모스 계면 유전체(N_Oa) 및 앤모스 공통 고-유전체(N_Ob)를 포함할 수 있다. 상기 앤모스 계면 유전체(N_Oa)는 상기 앤모스 공통 고-유전체(N_Ob)와 상기 제1 앤모스 반도체 패턴(N_A1) 사이, 및 상기 앤모스 공통 고-유전체(N_Ob)와 상기 제1 앤모스 수직 구조체(N_S) 사이에 배치될 수 있다. 상기 앤모스 계면 유전체(N_Oa)는 실리콘 산화물로 형성될 수 있다. 상기 앤모스 공통 고-유전체(N_Ob)는 하프늄 기반 유전체(Hf-based dielectric), 예를 들어 하프늄 산화물로 형성될 수 있다.
상기 제1 앤모스 유전체 구조물(N_O1)은 상부 유전체 물질로 형성되는 상부 유전체를 포함할 수 있다.
일 예에서, 상기 제1 앤모스 유전체 구조물(N_O1)은 상기 제4 피모스 게이트 유전체 구조물(도 5의 P_T4)의 상기 제4 피모스 유전체 구조물(도 5의 P_O4)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제4 피모스 유전체 구조물(도 5의 P_O4)을 상기 제2 상부 유전체, 예를 들어 다이폴 층으로 형성하는 경우에, 상기 제1 앤모스 유전체 구조물(N_O1)은 다이폴 층으로 형성할 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
일 예에서, 상기 제1 앤모스 유전체 구조물(N_O1)은 단일 층으로 형성될 수 있다. 예를 들어, 상기 제1 앤모스 유전체 구조물(N_O1)은 상기 앤모스 공통 유전체(N_Ob) 상에 다이폴 층으로 이루어진 단일 층으로 형성될 수 있다.
상기 제1 앤모스 반도체 패턴(N_A1)과 상기 제1 앤모스 반도체 층(N_L) 사이, 상기 제1 앤모스 반도체 층(N_L)과 상기 제2 앤모스 반도체 층(N_L) 사이, 및 상기 제2 앤모스 반도체 층(N_L)과 상기 제3 앤모스 반도체 층(N_U) 사이에 보호 절연 층들(PI)이 배치될 수 있다. 상기 보호 절연 층(PI)은 상기 제1 앤모스 게이트(N_G1)와 상기 제1 앤모스 소스/드레인 영역들(N_IR1) 사이에 배치될 수 있다.
상기 제1 앤모스 게이트 전극 구조물(N_GE1) 상에 절연성의 게이트 캐핑 패턴(CP)이 배치될 수 있다. 상기 게이트 캐핑 패턴(CP)의 측면 상에 절연성의 게이트 스페이서(SP)가 배치될 수 있다. 상기 게이트 스페이서(SP)는 상기 제3 앤모스 반도체 층(N_U)과 상기 게이트 캐핑 패턴(CP) 사이에 위치하는 게이트 전극 구조물(N_GE1)의 측면 상으로 연장될 수 있다. 상기 제1 앤모스 소스/드레인 영역들(N_IR1) 상에 금속 실리사이드 층(SIL) 및 도전성의 콘택 구조체(CNT)가 차례로 배치될 수 있다.
다음으로, 도 6과 함께 도 8을 참조하여 상기 제2 앤모스 트랜지스터(N_T2)를 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 6과 함께 도 8을 참조하면, 상기 반도체 기판(SUB) 상에 제2 앤모스 트랜지스터(N_T2)가 배치될 수 있다.
상기 제2 앤모스 트랜지스터(N_T2)는 상기 제1 앤모스 트랜지스터(도 7의 N_T1)의 상기 제1 앤모스 반도체 패턴(도 7의 N_A1), 상기 제1 앤모스 소스/드레인 영역들(도 7의 N_IR1) 상기 제1 앤모스 수직 구조체(도 7의 N_S1)에 각각 대응하는 제2 앤모스 반도체 패턴(N_A2), 제2 앤모스 소스/드레인 영역들(N_IR2) 및 제2 앤모스 수직 구조체(N_S2)를 포함할 수 있다.
상기 제2 앤모스 트랜지스터(N_T2)는 제2 앤모스 게이트(N_G1)를 포함할 수 있다. 상기 제2 앤모스 게이트(N_G2)은 제2 앤모스 게이트 유전체 구조물(N_GO2) 및 상기 제2 앤모스 게이트 유전체 구조물(N_GO2) 상의 제2 앤모스 게이트 전극 구조물(N_GE2)을 포함할 수 있다. 상기 제2 앤모스 게이트 전극 구조물(N_GE2)은 상기 제2 앤모스 반도체 패턴(N_A2) 및 상기 제2 앤모스 수직 구조체(N_S2)와 교차할 수 있다. 상기 제2 앤모스 게이트 전극 구조물(N_GE2)은 제2 앤모스 캐핑 층(N_CM2), 상기 제2 앤모스 캐핑 층(N_CM2) 상의 제2 앤모스 배리어 층(N_BM2) 및 상기 제2 앤모스 배리어 층(N_BM2) 상의 제2 앤모스 저 저항 층(N_GM2)을 포함할 수 있다.
상기 제2 앤모스 게이트 유전체 구조물(N_GO2)은 상기 제2 앤모스 게이트 전극 구조물(N_GE2)과 상기 제2 앤모스 반도체 패턴(N_A2) 사이 및 상기 제2 앤모스 게이트 전극 구조물(N_GE2)과 상기 제2 앤모스 수직 구조체(N_S2) 사이에 배치될 수 있다.
상기 제2 앤모스 게이트 유전체 구조물(N_GO2)은 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 제2 앤모스 유전체 구조물(N_O2)을 포함할 수 있다. 상기 앤모스 공통 유전체 구조물(N_Oc)은, 상기 제1 앤모스 트랜지스터(N_T1)의 상기 앤모스 공통 유전체 구조물(N_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 앤모스 공통 유전체 구조물(N_Oc)은 상기 앤모스 계면 유전체(N_Oa) 및 상기 앤모스 공통 고-유전체(N_Ob)를 포함할 수 있다.
상기 제2 앤모스 유전체 구조물(N_O2)은 제1 상부 유전체(N_O2b) 및 제2 상부 유전체(N_O2a)의 혼합 물질로 형성될 수 있다. 상기 제1 상부 유전체(N_O2b)는 상기 제2 상부 유전체(N_O2a)와 상기 제2 앤모스 게이트 전극 구조물(N_GE2) 사이에 배치될 수 있다. 상기 제2 상부 유전체(N_O2a)는 상기 제1 상부 유전체(N_O2b) 보다 얇은 두께일 수 있다.
일 예에서, 상기 제1 상부 유전체(N_O2b)는 알루미늄 기반 고-유전체(Al-based high-k dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(N_O2a)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄 기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘 기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
도 7에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
상기 제3 앤모스 트랜지스터(N_T3)를 포함하는 반도체 소자의 일 예에 대하여 도 6과 함께 도 9를 참조하여 설명하기로 한다.
도 6과 함께 도 9를 참조하면, 상기 반도체 기판(SUB) 상에 제3 앤모스 트랜지스터(N_T3)가 배치될 수 있다.
상기 제3 앤모스 트랜지스터(N_T3)는 상기 제1 앤모스 트랜지스터(도 7의 N_T1)의 상기 제1 앤모스 반도체 패턴(도 7의 N_A1), 상기 제1 앤모스 소스/드레인 영역들(도 7의 N_IR1) 상기 제1 앤모스 수직 구조체(도 7의 N_S1)에 각각 대응하는 제3 앤모스 반도체 패턴(N_A3), 제3 앤모스 소스/드레인 영역들(N_IR3) 및 제3 앤모스 수직 구조체(N_S3)를 포함할 수 있다.
상기 제3 앤모스 트랜지스터(N_T3)는 제3 앤모스 게이트(N_G3)을 포함할 수 있다. 상기 제3 앤모스 게이트(N_G3)은 제3 앤모스 게이트 유전체 구조물(N_GO3) 및 상기 제3 앤모스 게이트 유전체 구조물(N_GO3) 상의 제3 앤모스 게이트 전극 구조물(N_GE3)을 포함할 수 있다.
상기 제3 앤모스 게이트 전극 구조물(N_GE3)은 상기 제3 앤모스 반도체 패턴(N_A3) 및 상기 제3 앤모스 수직 구조체(N_S3)와 교차할 수 있다. 상기 제3 앤모스 게이트 전극 구조물(N_GE3)은 제3 앤모스 캐핑 층(N_CM3), 상기 제3 앤모스 캐핑 층(N_CM3) 상의 제3 앤모스 배리어 층(N_BM3) 및 상기 제3 앤모스 배리어 층(N_BM3) 상의 제3 앤모스 저 저항 층(N_GM3)을 포함할 수 있다.
상기 제3 앤모스 게이트 유전체 구조물(N_GO3)은 상기 제3 앤모스 게이트 전극 구조물(N_GE3)과 상기 제3 앤모스 반도체 패턴(N_A3) 사이 및 상기 제3 앤모스 게이트 전극 구조물(N_GE3)과 상기 제3 앤모스 수직 구조체(N_S3) 사이에 배치될 수 있다.
상기 제3 앤모스 게이트 유전체 구조물(N_GO3)은 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 제3 앤모스 유전체 구조물(N_O2)을 포함할 수 있다. 상기 앤모스 공통 유전체 구조물(N_Oc)은, 상기 제1 앤모스 트랜지스터(N_T1)의 상기 앤모스 공통 유전체 구조물(N_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다.
상기 제3 앤모스 유전체 구조물(N_O3)은 제1 상부 유전체(N_O3b) 및 제2 상부 유전체(N_O3a)의 혼합 물질로 형성될 수 있다. 상기 제1 상부 유전체(N_O3b)는 상기 제2 상부 유전체(N_O3a)와 상기 제3 앤모스 게이트 전극 구조물(N_GE3) 사이에 배치될 수 있다. 상기 제2 상부 유전체(N_O3a)는 상기 제1 상부 유전체(N_O2b) 보다 두꺼울 수 있다.
일 예에서, 상기 제1 상부 유전체(N_O3b)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄 기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘 기반 유전체, 예를 들어 마그네슘 산화물일 수 있다. 상기 제2 상부 유전체(N_O3a)는 알루미늄 기반 고-유전체(Al-based high-k dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있다.
도 7에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
일 예에서, 상기 제2 및 제3 앤모스 트랜지스터들(N_T2, N_T3)에서, 상기 제1 상부 유전체(N_O2b, N_O3b)는 상기 제2 상부 유전체(N_O2a, N_O3a) 보다 상기 게이트 전극 구조물(N_GE2, N_GE3)에 가깝게 배치되고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 및 제3 앤모스 트랜지스터들(N_T2, N_T3)에서, 상기 제2 상부 유전체(N_O2a, N_O3a)를 상기 제1 상부 유전체(N_O2b, N_O3b) 보다 상기 게이트 전극 구조물(N_GE2, N_GE3)에 가깝게 배치할 수 있다.
상기 제4 앤모스 트랜지스터(N_T4)를 포함하는 반도체 소자의 일 예에 대하여 도 6과 함께 도 10을 참조하여 설명하기로 한다.
도 6과 함께 도 10을 참조하면, 상기 반도체 기판(SUB) 상에 제4 앤모스 트랜지스터(N_T4)가 배치될 수 있다.
상기 제4 앤모스 트랜지스터(N_T4)는 상기 제1 앤모스 트랜지스터(도 7의 N_T1)의 상기 제1 앤모스 반도체 패턴(도 7의 N_A1), 상기 제1 앤모스 소스/드레인 영역들(도 7의 N_IR1) 상기 제1 앤모스 수직 구조체(도 7의 N_S1)에 각각 대응하는 제4 앤모스 반도체 패턴(N_A4), 제4 앤모스 소스/드레인 영역들(N_IR4) 및 제4 앤모스 수직 구조체(N_S4)를 포함할 수 있다.
상기 제4 앤모스 트랜지스터(N_T4)는 제4 앤모스 게이트(N_G4)을 포함할 수 있다. 상기 제4 앤모스 게이트(N_G4)은 제4 앤모스 게이트 유전체 구조물(N_GO4) 및 상기 제4 앤모스 게이트 유전체 구조물(N_GO4) 상의 제4 앤모스 게이트 전극 구조물(N_GE4)을 포함할 수 있다.
상기 제4 앤모스 게이트 전극 구조물(N_GE4)은 상기 제4 앤모스 반도체 패턴(N_A4) 및 상기 제4 앤모스 수직 구조체(N_S4)와 교차할 수 있다. 상기 제4 앤모스 게이트 전극 구조물(N_GE4)은 제4 앤모스 캐핑 층(N_CM4), 상기 제4 앤모스 캐핑 층(N_CM4) 상의 제4 앤모스 배리어 층(N_BM4) 및 상기 제4 앤모스 배리어 층(N_BM4) 상의 제4 앤모스 저 저항 층(N_GM4)을 포함할 수 있다.
상기 제4 앤모스 게이트 유전체 구조물(N_GO4)은 상기 제4 앤모스 게이트 전극 구조물(N_GE4)과 상기 제4 앤모스 반도체 패턴(N_A4) 사이 및 상기 제4 앤모스 게이트 전극 구조물(N_GE4)과 상기 제4 앤모스 수직 구조체(N_S4) 사이에 배치될 수 있다.
상기 제4 앤모스 게이트 유전체 구조물(N_GO4)은 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 제4 앤모스 유전체 구조물(N_O4)을 포함할 수 있다. 상기 앤모스 공통 유전체 구조물(N_Oc)은, 상기 제1 앤모스 트랜지스터(N_T1)의 상기 앤모스 공통 유전체 구조물(N_Oc)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 앤모스 공통 유전체 구조물(N_Oc)은 상기 앤모스 계면 유전체(N_Oa) 및 상기 앤모스 공통 고-유전체(N_Ob)를 포함할 수 있다.
상기 제4 앤모스 유전체 구조물(N_O4)은 상부 유전체를 포함할 수 있다. 상기 제4 앤모스 유전체 구조물(N_O4)의 상기 상부 유전체는 알루미늄 기반의 고-유전체, 예를 들어 알루미늄 산화물일 수 있다.
일 예에서, 상기 제4 앤모스 유전체 구조물(N_O4)은 단일 층으로 형성될 수 있다.
도 7에서 설명한 것과 같은 상기 보호 절연 층들(PI), 상기 게이트 캐핑 패턴(CP), 상기 게이트 스페이서(SP), 상기 금속 실리사이드 층(SIL) 및 상기 콘택 구조체(CNT)가 배치될 수 있다.
상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)에서, 상기 제1 내지 제4 앤모스 게이트 유전체 구조물들(N_GO1, N_GO2, N_GO3, N_GO4)은 공통적으로 상기 공통 유전체 구조물(N_Oc)을 포함할 수 있고, 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)의 문턱 전압을 서로 다르게 할 수 있는 제1 쉬프터(shifter)와 제2 쉬프터 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제4 앤모스 트랜지스터들(N_T1, N_T4) 중에서, 상기 제2 상부 유전체 물질(예, La2O3 또는 MgO)을 이용하여 형성되는 상기 제1 앤모스 유전체 구조물(N_O1)을 포함하는 상기 제1 앤모스 트랜지스터(N_T1)의 문턱전압은 상기 제1 상부 유전체 물질(예, Al2O3)을 이용하여 형성되는 상기 제4 앤모스 유전체 구조물(N_O4)을 포함하는 상기 제4 앤모스 트랜지스터(N_T4)의 문턱전압 보다 낮을 수 있다. 따라서, 상기 피모스 트랜지스터들(P_T)과 마찬가지로, 상기 제1 상부 유전체 물질로 형성되는 층은 제1 쉬프터로 지칭될 수 있고, 상기 제2 상부 유전체 물질로 형성되는 층은 제2 쉬프터로 지칭될 수 있다. 상기 제1 쉬프터는 앤모스 트랜지스터의 문턱전압을 높일 수 있는 상기 제1 상부 유전체 물질로 형성될 수 있고, 상기 제2 쉬프터는 앤모스 트랜지스터의 문턱전압을 낮출 수 있는 제2 상부 유전체 물질로 형성될 수 있다.
상기 제2 및 제3 앤모스 게이트 유전체 구조물들(N_GO2, N_GO3)에서, 상기 제1 상부 유전체(N_O2b, N_O3b)는 제1 쉬프터로 지칭될 수 있고, 상기 제2 상부 유전체(N_O2a, N_O3a)는 제2 쉬프터로 지칭될 수 있다. 상기 제1 상부 유전체(N_O2b, N_O3b)는 제1 쉬프터의 역할을 하면서 알루미늄 기반 유전체, 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(N_O2a, N_O3a)는 제2 쉬프터 역할을 하면서 다이폴 층을 형성할 수 있는 물질, 예를 들어 란탄 기반 유전체 또는 마그네슘 기반 유전체로 형성될 수 있다.
상기 제2 앤모스 게이트 유전체 구조물(N_GO2)에서 상기 제2 상부 유전체(N_O2a)가 차지하는 비율과 상기 제3 앤모스 게이트 유전체 구조물(N_GO3)에서 상기 제2 상부 유전체(N_O3a)가 차지하는 비율을 서로 다르게 하여, 상기 제2 및 제3 앤모스 트랜지스터들(N_T2, N_T3)의 문턱전압을 서로 다르게 할 수 있다. 예를 들어, 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)에서 상기 제2 상부 유전체(N_O2a)는 상기 제3 앤모스 게이트 유전체 구조물(N_GO3)에서 상기 제2 상부 유전체(N_O2a) 보다 얇게 형성할 수 있다.
상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)과 상기 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)은 상기 제1 쉬프터 역할을 할 수 있는 상기 제1 상부 유전체와 상기 제2 쉬프터 역할을 할 수 있는 제2 상부 유전체를 이용하여 문턱 전압을 서로 다르게 형성할 수 있다. 이러한 제1 쉬프터(예, Al2O3)는 피모스 트랜지스터의 문턱전압을 낮추고 앤모스 트랜지스터의 문턱 전압을 높일 수 있으며, 상기 제2 쉬프터(예, 다이폴 층)은 피모스 트랜지스터의 문턱전압을 높이고 앤모스 트랜지스터의 문턱전압을 낮출 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 복수의 피모스 트랜지스터들(P_T) 및 상기 복수의 앤모스 트랜짓으터들(N_T)은 공통 유전체 구조물과 함께 상기 제1 및 제2 쉬프터들을 이용하여 문턱전압들을 조절할 수 있다. 따라서, ALD 방식으로 얇게 형성할 수 있는 게이트 유전체 구조물들을 상술한 설명과 같은 구조물들로 형성하여 모스 트랜지스터들을 문턱전압을 조절하고 서로 다르게 할 수 있기 때문에, 고집적 경향에 따라 크기가 점점 작아지는 한정된 공간, 예를 들어 상기 제1 내지 제3 반도체 층들(P_S, P_N) 사이의 한정된 공간에 서로 다른 게이트들을 안정되게 형성할 수 있다. 따라서, 공정 불량을 감소시킬 수 있고, 생산성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예에 따르면, 상술한 것과 같은 서로 다른 문턱전압을 갖는 상기 복수의 피모스 트랜지스터들(P_T) 및 서로 다른 문턱전압을 갖는 상기 복수의 앤모스 트랜지스터들(N_T)을 제공할 수 있다. 이러한 상기 복수의 피모스 트랜지스터들(P_T) 및 상기 복수의 앤모스 트랜지스터들(N_T)은 다양한 조합으로 구성되어 반도체 소자를 구성할 수 있다.
일 예에서, 본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 복수의 피모스 트랜지스터들(P_T) 중 문턱전압이 서로 다른 적어도 두 개의 피모스 트랜지스터들과 상기 복수의 앤모스 트랜지스터들(N_T) 중 문턱전압이 서로 다른 적어도 두 개의 앤모스 트랜지스터들을 포함할 수 있다.
일 예에서, 본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 및 제2 피모스 트랜지스터들(P_T1, P_T2)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 서로 다른 문턱전압을 갖는 상기 제1 및 제2 피모스 트랜지스터들(P_T1, P_T2)과 서로 다른 문턱전압을 갖는 상기 제1 및 제2 앤모스 트랜지스터들(N_T1, N_T2)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 두 개의 상기 제1 및 제4 피모스 트랜지스터들(P_T1, P_T4)과 상기 제2 및 제3 피모스 트랜지스터들(P_T2, P_T3) 중 어느 하나를 포함하는 3개의 서로 다른 문턱전압을 갖는 피모스 트랜지스터들과, 두 개의 상기 제1 및 제4 앤모스 트랜지스터들(N_T1, N_T4)과 상기 제2 및 제3 앤모스 트랜지스터들(N_T2, N_T3) 중 어느 하나를 포함하는 3개의 서로 다른 문턱전압을 갖는 앤모스 트랜지스터들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 일 예는 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)과 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)을 포함할 수 있다.
이와 같은 상기 복수의 피모스 트랜지스터들(P_T) 및 상기 복수의 앤모스 트랜지스터들(N_T)은 다양한 조합의 예에 대하여, 도 11 내지 도 17b를 참조하여 설명하기로 한다.
우선, 도 11 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 서로 다른 문턱전압들을 갖는 피모스 트랜지스터들 및 서로 다른 문턱전압들을 갖는 앤모스 트랜지스터들을 포함하는 반도체 소자의 일 에 대하여 설명하기로 한다. 도 11 내지 도 13에서, 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이고, 도 12a는 도 11의 XVII-XVII'선 및 XVIII-XVIII'을 따라 취해진 영역을 나타낸 단면도이고, 도 12b는 도 11의 XIX-XIX'선 및 XX-XX'을 따라 취해진 영역을 나타낸 단면도이고, 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 게이트 유전체 구조물을 설명하기 위한 부분 확대도이다.
도 11, 도 12a, 도 12b 및 도 13을 참조하면, 반도체 기판(SUB)의 제1 소자 영역(P_DA) 상에 피모스 반도체 패턴(P_A)이 배치될 수 있다. 상기 반도체 기판(SUB)의 제2 소자 영역(N_DA) 상에 상기 피모스 반도체 패턴(P_A)과 다른 도전형을 갖는 앤모스 반도체 패턴(N_A)이 배치될 수 있다. 상기 제1 소자 영역(P_DA)은 피모스 소자 영역일 수 있고, 상기 제2 소자 영역(N_DA)은 앤모스 소자 영역일 수 있다.
상기 피모스 반도체 패턴(P_A)은 제1 반도체 패턴(P_A)으로 지칭될 수 있고, 상기 앤모스 반도체 패턴(N_A)은 제2 반도체 패턴(N_A)으로 지칭될 수 있다. 상기 피모스 반도체 패턴(P_A)은 N 형의 도전형일 수 있고, 상기 앤모스 반도체 패턴(N_A)은 P 형의 도전형일 수 있다. 상기 피모스 반도체 패턴(P_A) 및 상기 앤모스 반도체 패턴(N_A)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다.
상기 반도체 기판(SUB) 상에 상기 피모스 및 앤모스 반도체 패턴들(P_A, N_A)을 한정하는 아이솔레이션 영역들(ISO1, ISO2)이 배치될 수 있다. 상기 아이솔레이션 영역들(ISO1, ISO2)은 상기 피모스 및 앤모스 반도체 패턴들(P_A, N_A)과 평행하며 상기 제1 방향(X)으로 연장되는 라인 모양인 제1 아이솔레이션 영역들(ISO1) 및 상기 상기 피모스 및 앤모스 반도체 패턴들(P_A, N_A)의 끝 부분들을 한정하며 상기 피모스 및 앤모스 반도체 패턴들(P_A, N_A)과 수직한 제2 방향(Y)으로 연장되는 라인 모양의 제2 아이솔레이션 영역들(ISO2)을 포함할 수 있다.
상기 제1 소자 영역(P_DA)의 상기 피모스 반도체 패턴(P_A) 상에 서로 이격된 복수의 피모스 소스/드레인 영역들(P_IR)이 배치될 수 있다. 상기 제2 소자 영역(N_DA)의 상기 앤모스 반도체 패턴(N_A) 상에 서로 이격된 복수의 앤모스 소스/드레인 영역들(N_IR)이 배치될 수 있다. 상기 복수의 피모스 소스/드레인 영역들(P_IR)은 상기 피모스 반도체 패턴(P_A)과 다른 도전형, 예를 들어 P 형의 도전형을 가질 수 있다. 상기 복수의 앤모스 소스/드레인 영역들(N_IR)은 상기 앤모스 반도체 패턴(N_A)과 다른 도전형, 예를 들어 N 형의 도전형을 가질 수 있다.
상기 복수의 피모스 소스/드레인 영역들(P_IR) 사이에 복수의 피모스 수직 구조체들(P_S)이 배치될 수 있다. 예를 들어, 상기 복수의 피모스 수직 구조체들(P_S)의 각각은 상기 복수의 피모스 소스/드레인 영역들(P_IR) 중 서로 인접하는 한 쌍의 피모스 소스/드레인 영역들 사이에 배치될 수 있다. 상기 복수의 피모스 수직 구조체들(P_S)의 각각은 인접하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)과 연결 및/또는 접촉될 수 있다. 상기 복수의 피모스 수직 구조체들(P_S)은 상기 피모스 반도체 패턴(P_A)과 이격될 수 있다. 상기 복수의 피모스 수직 구조체들(P_S)의 각각은 상기 피모스 반도체 패턴(P_A)에 수직한 방향으로 차례로 배열되며 서로 이격되는 제1 피모스 반도체 층(P_L), 제2 피모스 반도체 층(P_M) 및 제3 피모스 반도체 층(P_U)을 포함할 수 있다. 상기 제1 내지 제3 피모스 반도체 층들(P_L, P_M, P_U)은 상기 피모스 반도체 패턴(P_A)과 동일한 도전형, 예를 들어 N 형의 도전형을 가질 수 있다.
상기 복수의 앤모스 소스/드레인 영역들(N_IR) 사이에 복수의 앤모스 수직 구조체들(N_S)이 배치될 수 있다. 예를 들어, 상기 복수의 앤모스 수직 구조체들(N_S)의 각각은 상기 복수의 앤모스 소스/드레인 영역들(N_IR) 중 서로 인접하는 한 쌍의 앤모스 소스/드레인 영역들 사이에 배치될 수 있다. 상기 복수의 앤모스 수직 구조체들(N_S)의 각각은 인접하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)과 연결 및/또는 접촉될 수 있다. 상기 복수의 앤모스 수직 구조체들(N_S)은 상기 앤모스 반도체 패턴(N_A)과 이격될 수 있다. 상기 복수의 앤모스 수직 구조체들(N_S)의 각각은 상기 앤모스 반도체 패턴(N_A)에 수직한 방향으로 차례로 배열되며 서로 이격되는 제1 앤모스 반도체 층(N_L), 제2 앤모스 반도체 층(N_M) 및 제3 앤모스 반도체 층(N_U)을 포함할 수 있다. 상기 제1 내지 제3 앤모스 반도체 층들(N_L, N_M, N_U)은 상기 앤모스 반도체 패턴(N_A)과 동일한 도전형, 예를 들어 N 형의 도전형을 가질 수 있다.
상기 피모스 반도체 패턴(P_A) 및 상기 복수의 피모스 수직 구조체들(P_S)을 가로지르는 복수의 피모스 게이트 구조물들(P_Ga, P_Gb)이 배치될 수 있다. 상기 앤모스 반도체 패턴(N_A) 및 상기 복수의 앤모스 수직 구조체들(N_S)을 가로지르는 복수의 앤모스 게이트 구조물들(N_Ga, N_Gb)이 배치될 수 있다.
상기 복수의 피모스 게이트 구조물들(P_Ga, P_Gb)의 각각은 상기 복수의 피모스 수직 구조체들(P_S)의 각각에 대응하며 상기 복수의 피모스 수직 구조체들(P_S)을 가로지를 수 있다. 상기 복수의 앤모스 게이트 구조물들(N_Ga, N_Gb)의 각각은 상기 복수의 앤모스 수직 구조체들(N_S)의 각각에 대응하며 상기 복수의 앤모스 수직 구조체들(N_S)을 가로지를 수 있다.
상기 복수의 피모스 게이트 구조물들(P_Ga, P_Gb)은 서로 다른 문턱전압을 갖는 제1 피모스 게이트 구조물(P_Ga) 및 제2 피모스 게이트 구조물(P_Gb)을 포함할 수 있다.
상기 제1 피모스 게이트 구조물(P_Ga)은 도 1 및 도 2를 참조하여 설명한 것과 같은 상기 제1 피모스 게이트 구조물(P_G1)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 제1 피모스 게이트 구조물(P_Ga)은 도 2를 참조하여 설명한 것과 같은 상기 제1 피모스 게이트 유전체 구조물(P_GO1) 및 상기 제1 피모스 게이트 전극 구조물(P_GE1) 및 을 포함할 수 있다.
예를 들어, 상기 제1 피모스 게이트 유전체 구조물(P_GO1)은 도 2에서 설명한 것과 같은 상기 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 상기 제1 피모스 유전체 구조물(P_O1)을 포함할 수 있다.
상기 피모스 공통 유전체 구조물(P_Oc)은 도 2에서 설명한 것과 같이 상기 피모스 계면 유전체 층(P_Oa) 및 상기 피모스 공통 고-유전체 층(P_Ob)를 포함할 수 있다.
상기 제1 피모스 유전체 구조물(P_O1)은 도 2에서 설명한 것과 같은 상기 제1 상부 유전체를 포함할 수 있다. 상기 제1 피모스 유전체 구조물(P_O1)은 알루미늄-기반 유전체, 예를 들어 알루미늄 산화물로 형성될 수 있다.
상기 제2 피모스 게이트 구조물(P_Gb)은 제2 피모스 게이트 유전체 구조물(P_GO2) 및 상기 제2 피모스 게이트 유전체 구조물(P_GO2) 상의 제2 피모스 게이트 전극 구조물(P_GE2)을 포함할 수 있다. 상기 제2 피모스 게이트 전극 구조물(P_GE2)은 도 3을 참조하여 설명한 것과 같은 상기 제2 피모스 게이트 전극 구조물(P_GE2)과 동일할 수 있다.
상기 제2 피모스 게이트 유전체 구조물(P_GO2)은 피모스 공통 유전체 구조물(P_Oc) 및 상기 피모스 공통 유전체 구조물(P_Oc) 상의 제2 피모스 유전체 구조물(P_O2)을 포함할 수 있다. 상기 제2 피모스 게이트 유전체 구조물(P_GO2)의 상기 피모스 공통 유전체 구조물(P_Oc)은 상기 제1 피모스 게이트 유전체 구조물(P_GO1)은 상기 피모스 공통 유전체 구조물(P_Oc)과 동일할 수 있다.
상기 제2 피모스 유전체 구조물(P_O2)은 제1 상부 유전체(P_O2a) 및 제2 상부 유전체(P_O2b)의 혼합 물질로 형성될 수 있다.
일 예에서, 상기 제2 피모스 유전체 구조물(P_O2)의 상기 제1 상부 유전체(P_O2a)는 상기 제1 피모스 유전체 구조물(P_O1)과 동일한 물질로 형성될 수 있다.
일 예에서, 상기 제2 피모스 유전체 구조물(P_O2)의 상기 제1 상부 유전체(P_O2a)는, 상기 제1 피모스 유전체 구조물(P_O1)과 같은, 알루미늄 기반 유전체(Al-based dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있다.
상기 제2 피모스 유전체 구조물(P_O2)의 상기 제2 상부 유전체(P_O2b)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물로 형성될 수 있다.
상기 복수의 앤모스 게이트 구조물들(N_Ga, N_Gb)은 서로 다른 문턱전압을 갖는 제1 앤모스 게이트 구조물(N_Ga) 및 제2 앤모스 게이트 구조물(N_Gb)을 포함할 수 있다.
상기 제1 앤모스 게이트 구조물(N_Ga)은 도 6 및 도 7을 참조하여 설명한 것과 같은 상기 제1 앤모스 게이트 구조물(N_G1)과 동일한 물질 및 동일한 구조로 형성될 수 있다. 예를 들어, 상기 제1 앤모스 게이트 구조물(N_Ga)은 도 7를 참조하여 설명한 것과 같은 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제1 앤모스 게이트 전극 구조물(N_GE1)을 포함할 수 있다.
상기 제1 앤모스 게이트 유전체 구조물(N_GO1)은 도 7에서 설명한 것과 같은 상기 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 상기 제1 앤모스 유전체 구조물(N_O1)을 포함할 수 있다.
상기 앤모스 공통 유전체 구조물(N_Oc)은 상기 앤모스 계면 유전체(N_Oa) 및 상기 앤모스 공통 고-유전체(N_Ob)를 포함할 수 있다. 상기 앤모스 계면 유전체(N_Oa)는 실리콘 산화물로 형성될 수 있다. 상기 앤모스 공통 고-유전체(N_Ob)는 하프늄 기반 유전체(Hf-based dielectric), 예를 들어 하프늄 산화물로 형성될 수 있다.
상기 제1 앤모스 유전체 구조물(N_O1)은 상부 유전체를 포함할 수 있다. 상기 제1 앤모스 유전체 구조물(N_O1)은 상기 제2 피모스 유전체 구조물(P_O2)의 상기 제2 상부 유전체와 동일한 물질로 형성되는 층, 예를 들어 다이폴 층을 포함할 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
상기 제2 앤모스 게이트 구조물(N_Gb)은 제2 앤모스 게이트 유전체 구조물(N_O2) 및 상기 제2 앤모스 게이트 유전체 구조물(N_O2) 상의 제2 앤모스 게이트 전극 구조물(N_GE2)을 포함할 수 있다. 상기 제2 앤모스 게이트 전극 구조물(N_GE2)은 도 8에서 설명한 것과 동일한 상기 제2 앤모스 게이트 전극 구조물(N_GE2)과 동일할 수 있다.
상기 제2 앤모스 게이트 유전체 구조물(N_GO2)은 앤모스 공통 유전체 구조물(N_Oc) 및 상기 앤모스 공통 유전체 구조물(N_Oc) 상의 제2 앤모스 유전체 구조물(N_O2)을 포함할 수 있다. 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)의 상기 앤모스 공통 유전체 구조물(N_Oc)은 상기 제1 앤모스 게이트 유전체 구조물(N_GO1)은 상기 앤모스 공통 유전체 구조물(N_Oc)과 동일할 수 있다.
상기 제2 앤모스 유전체 구조물(N_O2)은 제1 상부 유전체 층(P_O2b) 및 제2 상부 유전체 층(P_O2a)의 혼합 물질로 형성될 수 있다.
상기 제2 앤모스 유전체 구조물(N_O2)은 제1 상부 유전체(N_O2b) 및 제2 상부 유전체(N_O2a)의 혼합 물질로 형성될 수 있다. 상기 제1 상부 유전체(N_O2b)는 알루미늄 기반 고-유전체(Al-based high-k dielectric), 예를 들어 알루미늄 산화물로 형성될 수 있고, 상기 제2 상부 유전체(N_O2a)는 다이폴 층(dipole layer)으로 형성될 수 있다. 상기 다이폴 층은 란탄 기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘 기반 유전체, 예를 들어 마그네슘 산화물일 수 있다.
일 예에서, 상기 제2 앤모스 유전체 구조물(N_O2)에서, 상기 제1 상부 유전체 층(N_O2b)은 상기 앤모스 공통 유전체(N_Oc)와 상기 제2 앤모스 게이트 전극 구조물(N_GE2) 사이에 배치될 수 있고, 상기 제2 피모스 유전체 구조물(P_O2)에서, 상기 제1 상부 유전체(P_O2a)은 상기 피모스 공통 유전체(P_Oc)와 상기 제2 피모스 상부 유전체(P_O2b) 사이에 배치될 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 형성되는 상기 제1 피모스 게이트 구조물(P_Ga), 상기 제1 피모스 게이트 구조물(P_Ga)과 중첩하는 상기 수직 피모스 구조체(P_S) 및 상기 제1 피모스 게이트 구조물(P_Ga) 양 옆에 위치하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)은 제1 피모스 트랜지스터(P_Ta)를 구성할 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 형성되는 상기 제2 피모스 게이트 구조물(P_Gb), 상기 제2 피모스 게이트 구조물(P_Gb)과 중첩하는 상기 수직 피모스 구조체(P_S) 및 상기 제2 피모스 게이트 구조물(P_Gb) 양 옆에 위치하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)은 제2 피모스 트랜지스터(P_Tb)를 구성할 수 있다.
일 예에서, 상기 제1 및 제2 피모스 트랜지스터들(P_Ta, P_Tb)의 상기 제1 및 제2 피모스 게이트 구조물들(P_Ga, P_Gb)은 서로 인접할 수 있다. 상기 제1 및 제2 피모스 트랜지스터들(P_Ta, P_Tb)은 서로 인접하는 상기 제1 및 제2 피모스 게이트 구조물들(P_Ga, P_Gb) 사이에 위치하는 피모스 소스/드레인 영역(P_IR)을 공유할 수 있다.
상기 앤모스 반도체 패턴(N_A) 상에 형성되는 상기 제1 앤모스 게이트 구조물(N_Ga), 상기 제1 앤모스 게이트 구조물(N_Ga)과 중첩하는 상기 수직 앤모스 구조체(N_S) 및 상기 제1 앤모스 게이트 구조물(N_Ga) 양 옆에 위치하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)은 제1 앤모스 트랜지스터(N_Ta)를 구성할 수 있다.
상기 앤모스 반도체 패턴(N_A) 상에 형성되는 상기 제2 앤모스 게이트 구조물(N_Gb), 상기 제2 앤모스 게이트 구조물(N_Gb)과 중첩하는 상기 수직 앤모스 구조체(N_S) 및 상기 제2 앤모스 게이트 구조물(N_Gb) 양 옆에 위치하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)은 제2 앤모스 트랜지스터(N_Tb)를 구성할 수 있다.
일 예에서, 상기 제1 및 제2 앤모스 트랜지스터들(N_Ta, N_Tb)의 상기 제1 및 제2 앤모스 게이트 구조물들(N_Ga, N_Gb)은 서로 인접할 수 있다. 상기 제1 및 제2 앤모스 트랜지스터들(N_Ta, N_Tb)은 서로 인접하는 상기 제1 및 제2 앤모스 게이트 구조물들(N_Ga, N_Gb) 사이에 위치하는 앤모스 소스/드레인 영역(N_IR)을 공유할 수 있다.
상기 피모스 반도체 패턴(P_A)과 상기 제1 피모스 반도체 층(P_L) 사이, 상기 제1 피모스 반도체 층(P_L)과 상기 제2 피모스 반도체 층(P_L) 사이, 및 상기 제2 피모스 반도체 층(P_L)과 상기 제3 피모스 반도체 층(P_U) 사이에 보호 절연 층들(PI)이 배치될 수 있다. 상기 보호 절연 층(PI)은 상기 제1 피모스 게이트(P_Ga)와 상기 피모스 소스/드레인 영역들(P_IR) 사이, 및 상기 제2 피모스 게이트(P_Gb)와 상기 피모스 소스/드레인 영역들(P_IR) 사이에 배치될 수 있다.
상기 제1 및 제2 피모스 게이트 전극 구조물들(P_GE1, P_GE2) 및 상기 제1 및 제2 앤모스 게이트 전극 구조물들(N_GE1, N_GE2) 상에 절연성의 게이트 캐핑 패턴들(CP)이 배치될 수 있다. 상기 게이트 캐핑 패턴들(CP)의 측면 상에 절연성의 게이트 스페이서들(SP)이 배치될 수 있다. 상기 게이트 스페이서들(SP)은 상기 피모스 및 앤모스 수직 구조체들(P_S, N_S) 상에 위치하는 상기 제1 및 제2 피모스 게이트 전극 구조물들(P_GE1, P_GE2) 및 상기 제1 및 제2 앤모스 게이트 전극 구조물들(N_GE1, N_GE2)의 측면들 상에 배치될 수 있다. 상기 피모스 및 앤모스 소스/드레인 영역들(P_IR, N_IR) 상에 금속 실리사이드 층(SIL) 및 도전성의 콘택 구조체(CNT)가 차례로 배치될 수 있다. 상기 제2 아이솔레이션 영역(ISO2) 상에 절연 층(ID)이 배치될 수 있다. 상기 절연 층(ID)과 상기 제2 아이솔레이션 영역(ISO2) 사이, 및 상기 절연 층(ID)과 상기 피모스 및 앤모스 소스/드레인 영역들(P_IR, N_IR) 사이에 절연성 라이너(ESL)가 배치될 수 있다.
다음으로, 도 14, 도 15a 및 도 15b를 참조하여 본 발명의 일 실시예에 따른 서로 다른 문턱전압들을 갖는 피모스 트랜지스터들 및 서로 다른 문턱전압들을 갖는 앤모스 트랜지스터들을 포함하는 반도체 소자의 일 에 대하여 설명하기로 한다. 도 14, 도 15a 및 도 15b에서, 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이고, 도 15a는 피모스 트랜지스터들의 게이트 유전체 구조물들을 설명하기 위한 부분 확대도들이고, 도 15b는 앤모스 트랜지스터들의 게이트 유전체 구조물들을 설명하기 위한 부분 확대도들이다.
도 14, 도 15a 및 도 15b에서, "높은", "낮은" 및 "혼합"의 용어들은 설명의 편의를 위하여 구성요소들을 구별하기 위해 사용하는 것으로써, 이들 용어들에 의해 본 발명의 기술적 사상이 한정되는 것이 아니다. 따라서, 이들 "높은", "낮은" 및 "혼합"의 용어들은 "제1", "제2" 및 "제3"으로 대체되거나, 다른 용어들로 대체될 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 반도체 기판(SUB) 상에 도 11 내지 도 13에서 설명한 것과 같은 상기 피모스 반도체 패턴(P_A), 상기 앤모스 반도체 패턴(N_A), 상기 아이솔레이션 영역들(ISO1, ISO2), 상기 복수의 피모스 소스/드레인 영역들(P_IR), 상기 복수의 앤모스 소스/드레인 영역들(N_IR) 및 상기 복수의 피모스 수직 구조체들(P_S), 상기 복수의 앤모스 수직 구조체들(N_S)이 배치될 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 상기 복수의 피모스 수직 구조체들(P_S)과 교차하는 피모스 게이트 구조물들이 배치될 수 있다. 상기 앤모스 반도체 패턴(N_A) 상에 상기 복수의 앤모스 수직 구조체들(N_S)과 교차하는 앤모스 게이트 구조물들이 배치될 수 있다.
상기 피모스 게이트 구조물들은 낮은 피모스 게이트 구조물(LP_G), 혼합 피모스 게이트 구조물(MP_G) 및 높은 피모스 게이트 구조물(HP_G)을 포함할 수 있다. 상기 앤모스 게이트 구조물들은 낮은 앤모스 게이트 구조물(LN_G), 혼합 앤모스 게이트 구조물(MN_G) 및 높은 앤모스 게이트 구조물(HN_G)을 포함할 수 있다.
상기 낮은 피모스 게이트 구조물(LP_G)은 낮은 피모스 게이트 유전체 구조물(LP_GO) 및 상기 낮은 피모스 게이트 유전체 구조물(LP_GO) 상의 낮은 피모스 게이트 전극 구조물(LP_GE)를 포함할 수 있다. 상기 혼합 피모스 게이트 구조물(MP_G)은 혼합 피모스 게이트 유전체 구조물(MP_GO) 및 상기 혼합 피모스 게이트 유전체 구조물(MP_GO) 상의 혼합 피모스 게이트 전극 구조물(MP_GE)를 포함할 수 있다. 상기 높은 피모스 게이트 구조물(HP_G)은 높은 피모스 게이트 유전체 구조물(LP_GO) 및 상기 낮은 피모스 게이트 유전체 구조물(LP_GO) 상의 낮은 피모스 게이트 전극 구조물(LP_GE)를 포함할 수 있다.
상기 낮은 피모스 게이트 전극 구조물(LP_GE)은 도 2에서 설명한 상기 제1 피모스 게이트 전극 구조물(P_GE1)과 동일할 수 있고, 상기 혼합 피모스 게이트 전극 구조물(MP_GE)은 도 3에서 설명한 상기 제2 피모스 게이트 전극 구조물(P_GE2)과 동일할 수 있고, 상기 높은 피모스 게이트 전극 구조물(HP_GE)은 도 5에서 설명한 상기 제4 피모스 게이트 전극 구조물(P_GE4)과 동일할 수 있다.
상기 낮은 앤모스 게이트 전극 구조물(LN_GE)은 도 7에서 설명한 상기 제1 앤모스 게이트 전극 구조물(N_GE1)과 동일할 수 있고, 상기 혼합 앤모스 게이트 전극 구조물(MN_GE)은 도 8에서 설명한 상기 제2 앤모스 게이트 전극 구조물(N_GE2)과 동일할 수 있고, 상기 높은 앤모스 게이트 전극 구조물(HN_GE)은 도 10에서 설명한 상기 제4 앤모스 게이트 전극 구조물(N_GE4)과 동일할 수 있다.
상기 낮은 피모스 게이트 유전체 구조물(LP_GO)은 도 2에서 설명한 상기 피모스 공통 유전체 구조물(P_Oc) 및 상기 제1 피모스 유전체 구조물(P_O1)에 각각 대응하는 피모스 공통 유전체 구조물(P_Oc) 및 낮은 피모스 유전체 구조물(LP_O)을 포함할 수 있다.
상기 혼합 피모스 게이트 유전체 구조물(MP_GO)은 도 3에서 설명한 상기 피모스 공통 유전체 구조물(P_Oc) 및 상기 제2 피모스 유전체 구조물(P_O2)에 각각 대응하는 피모스 공통 유전체 구조물(P_Oc) 및 혼합 피모스 유전체 구조물(MP_O)을 포함할 수 있다. 상기 혼합 피모스 유전체 구조물(MP_O)은 도 3에서 설명한 상기 제1 상부 유전체(P_O2a) 및 상기 제2 상부 유전체(P_O2b)에 각각 대응하는 제1 상부 유전체(MP_Oa) 및 상기 제2 상부 유전체(MP_Ob)를 포함할 수 있다.
상기 높은 피모스 게이트 유전체 구조물(HP_GO)은 도 5에서 설명한 상기 피모스 공통 유전체 구조물(P_Oc) 및 상기 제4 피모스 유전체 구조물(P_O4)에 각각 대응하는 피모스 공통 유전체 구조물(P_Oc) 및 높은 피모스 유전체 구조물(HP_O)을 포함할 수 있다.
상기 낮은 앤모스 게이트 유전체 구조물(LN_GO)은 도 7에서 설명한 상기 앤모스 공통 유전체 구조물(N_Oc) 및 상기 제1 앤모스 유전체 구조물(N_O1)에 각각 대응하는 앤모스 공통 유전체 구조물(N_Oc) 및 낮은 앤모스 유전체 구조물(LN_O)을 포함할 수 있다.
상기 혼합 앤모스 게이트 유전체 구조물(MN_GO)은 도 8에서 설명한 상기 앤모스 공통 유전체 구조물(N_Oc) 및 상기 제2 앤모스 유전체 구조물(N_O2)에 각각 대응하는 앤모스 공통 유전체 구조물(N_Oc) 및 혼합 앤모스 유전체 구조물(MN_O)을 포함할 수 있다. 상기 혼합 앤모스 유전체 구조물(MN_O)은 도 8에서 설명한 상기 제1 상부 유전체(N_O2a) 및 상기 제2 상부 유전체(P_O2b)에 각각 대응하는 제1 상부 유전체(MN_Oa) 및 상기 제2 상부 유전체(MN_Ob)를 포함할 수 있다.
상기 높은 앤모스 유전체 구조물(HN_GO)은 도 10에서 설명한 상기 앤모스 공통 유전체 구조물(N_Oc) 및 상기 제4 앤모스 유전체 구조물(N_O4)에 각각 대응하는 앤모스 공통 유전체 구조물(N_Oc) 및 높은 앤모스 유전체 구조물(HN_O)을 포함할 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 형성되는 상기 낮은 피모스 게이트 구조물(LP_G), 상기 낮은 피모스 게이트 구조물(LP_G)과 중첩하는 상기 수직 피모스 구조체(P_S) 및 상기 낮은 피모스 게이트 구조물(LP_G) 양 옆에 위치하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)은 낮은 피모스 트랜지스터(LP_T)를 구성할 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 형성되는 상기 혼합 피모스 게이트 구조물(MP_G), 상기 혼합 피모스 게이트 구조물(MP_G)과 중첩하는 상기 수직 피모스 구조체(P_S) 및 상기 혼합 피모스 게이트 구조물(MP_G) 양 옆에 위치하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)은 혼합 피모스 트랜지스터(MP_T)를 구성할 수 있다.
상기 피모스 반도체 패턴(P_A) 상에 형성되는 상기 높은 피모스 게이트 구조물(HP_G), 상기 높은 피모스 게이트 구조물(HP_G)과 중첩하는 상기 수직 피모스 구조체(P_S) 및 상기 높은 피모스 게이트 구조물(HP_G) 양 옆에 위치하는 한 쌍의 피모스 소스/드레인 영역들(P_IR)은 높은 피모스 트랜지스터(HP_T)를 구성할 수 있다.
상기 앤모스 반도체 패턴(N_A) 상에 형성되는 상기 낮은 앤모스 게이트 구조물(LN_G), 상기 낮은 앤모스 게이트 구조물(LN_G)과 중첩하는 상기 수직 앤모스 구조체(N_S) 및 상기 낮은 앤모스 게이트 구조물(LN_G) 양 옆에 위치하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)은 낮은 앤모스 트랜지스터(LN_T)를 구성할 수 있다.
상기 앤모스 반도체 패턴(N_A) 상에 형성되는 상기 혼합 앤모스 게이트 구조물(MN_G), 상기 혼합 앤모스 게이트 구조물(MN_G)과 중첩하는 상기 수직 앤모스 구조체(N_S) 및 상기 혼합 앤모스 게이트 구조물(MN_G) 양 옆에 위치하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)은 혼합 앤모스 트랜지스터(MN_T)를 구성할 수 있다.
상기 앤모스 반도체 패턴(N_A) 상에 형성되는 상기 높은 앤모스 게이트 구조물(HN_G), 상기 높은 앤모스 게이트 구조물(HN_G)과 중첩하는 상기 수직 앤모스 구조체(N_S) 및 상기 높은 앤모스 게이트 구조물(HN_G) 양 옆에 위치하는 한 쌍의 앤모스 소스/드레인 영역들(N_IR)은 높은 앤모스 트랜지스터(HN_T)를 구성할 수 있다.
일 예에서, 상기 낮은 피모스 트랜지스터(LP_T)은 도 2의 상기 제1 피모스 트랜지스터(P_T1)에 대응할 수 있고, 상기 혼합 피모스 트랜지스터(MP_T)은 도 3의 상기 제2 피모스 트랜지스터(P_T2) 또는 도 4의 상기 제3 피모스 트랜지스터(P_T3)에 대응할 수 있고, 상기 높은 피모스 트랜지스터(HP_T)는 도 5의 상기 제4 피모스 트랜지스터(P_T4)에 대응할 수 있다.
일 예에서, 상기 낮은 앤모스 트랜지스터(LN_T)은 도 7의 상기 제1 앤모스 트랜지스터(N_T1)에 대응할 수 있고, 상기 혼합 앤모스 트랜지스터(MN_T)은 도 8의 상기 제2 앤모스 트랜지스터(N_T2) 또는 도 9의 상기 제3 앤모스 트랜지스터(N_T3)에 대응할 수 있고, 상기 높은 앤모스 트랜지스터(NP_T)는 도 10의 상기 제4 앤모스 트랜지스터(N_T4)에 대응할 수 있다.
다음으로, 도 16a, 도 16b, 도 17a 및 도 17b를 참조하여 본 발명의 일 실시예에 따른 서로 다른 문턱전압들을 갖는 피모스 트랜지스터들 및 서로 다른 문턱전압들을 갖는 앤모스 트랜지스터들을 포함하는 반도체 소자의 일 에 대하여 설명하기로 한다. 도 16a, 도 16b, 도 17a 및 도 17b에서, 도 16a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예에서의 피모스 트랜지스터들을 나타낸 평면도이고, 도 16b는 피모스 트랜지스터들의 게이트 유전체 구조물들을 설명하기 위한 부분 확대도들이고, 도 17a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예에서의 앤모스 트랜지스터들을 나타낸 평면도이고, 도 17b는 앤모스 트랜지스터들의 게이트 유전체 구조물들을 설명하기 위한 부분 확대도들이다.
도 16a, 도 16b, 도 17a 및 도 17b를 참조하면, 반도체 기판(SUB) 상에 도 11 내지 도 13에서 설명한 것과 같은 상기 피모스 반도체 패턴(P_A), 상기 앤모스 반도체 패턴(N_A), 상기 아이솔레이션 영역들(ISO1, ISO2), 상기 복수의 피모스 소스/드레인 영역들(P_IR), 상기 복수의 앤모스 소스/드레인 영역들(N_IR) 및 상기 복수의 피모스 수직 구조체들(P_S), 상기 복수의 앤모스 수직 구조체들(N_S)이 배치될 수 있다.
상기 반도체 기판(SUB) 상에 서로 다른 문턱전압들을 갖는 제1 내지 제4 피모스 트랜지스터들(P_Ta, P_Tb, P_Tc, P_Td)이 배치될 수 있다. 상기 반도체 기판(SUB) 상에 서로 다른 문턱전압들을 갖는 제1 내지 제4 앤모스 트랜지스터들(N_Ta, N_Tb, N_Tc, N_Td)이 배치될 수 있다.
상기 제1 내지 제4 피모스 트랜지스터들(P_Ta, P_Tb, P_Tc, P_Td)은 도 1 내지 도 5를 참조하여 설명한 상기 제1 내지 제4 피모스 트랜지스터들(P_T1, P_T2, P_T3, P_T4)에 각각 대응할 수 있다. 상기 제1 내지 제4 앤모스 트랜지스터들(N_Ta, N_Tb, N_Tc, N_Td)은 도 6 내지 도 10을 참조하여 설명한 상기 제1 내지 제4 앤모스 트랜지스터들(N_T1, N_T2, N_T3, N_T4)에 각각 대응할 수 있다. 예를 들어, 상기 제1 내지 제4 피모스 트랜지스터들(P_Ta, P_Tb, P_Tc, P_Td)의 제1 내지 제4 피모스 게이트 구조물들(P_Ga, P_Gb, P_Gc, P_Gd)은 도 1 내지 도 5를 참조하여 설명한 상기 제1 내지 제4 피모스 게이트 구조물들(P_G1, P_G2, P_G3, P_G4)에 각각 대응할 수 있다. 상기 제1 내지 제4 앤모스 트랜지스터들(P_Ta, P_Tb, P_Tc, P_Td)의 제1 내지 제4 앤모스 게이트 구조물들(N_Ga, N_Gb, N_Gc, N_Gd)은 도 6 내지 도 10를 참조하여 설명한 상기 제1 내지 제4 앤모스 게이트 구조물들(N_G1, N_G2, N_G3, N_G4)에 각각 대응할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예들에 대하여 설명하기로 한다. 도 11 내지 도 13에서 설명한 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 도 18 내지 도 37b를 참조하여 설명하기로 한다. 도 18 내지 도 36b에서, 도 18, 도 21, 도 25, 도 30 및 도 34는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 공정 흐름도들이고, 도 19는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 평면도이고, 도 20a, 도 22a, 도 23a, 도 24a, 도 26a, 도 27a, 도 28a, 도 29a, 도 31a, 도 32a, 도 33a, 도 35a, 도 36a 및 도 37a는 도 19의 XXI-XXI'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 20b, 도 22b, 도 23b, 도 24b, 도 26b, 도 27b, 도 28b, 도 29b, 도 31b, 도 32b, 도 33b, 도 35b, 도 36b 및 도 37b는 도 19의 XXII-XXII'선, XXIII-XXIII'선, 및 XXIV-XXIV선을 따라 취해진 영역을 나타낸 단면도들이다. 도 19의 XXI-XXI'선은 도 11의 XVII-XVII'선과 XIX-XIX'선이 연속적으로 이어진 선으로 볼 수 있다.
도 18, 도 19, 도 20a 및 도 20b를 참조하면, 제1 소자 영역(P_DA) 및 제2 소자 영역(N_DA)을 갖는 기판(SUB) 상에 희생 층 및 반도체 층을 포함하는 적층 구조체를 형성할 수 있다. (S10) 상기 희생 층 및 상기 반도체 층은 교대로 그리고 반복적으로 적층될 수 있다. 예를 들어, 상기 적층 구조체는 상기 기판(SUB)에 차례로 배치되는 제1 희생 층, 제1 반도체 층, 제2 희생 층, 제2 반도체 층, 제3 희생 층 및 제3 반도체 층을 포함할 수 있다. 상기 기판(SUB)은 반도체 기판일 수 있다. 상기 제1 내지 제3 희생 층들은 상기 제1 내지 제3 반도체 층들과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 희생 층들 SiGe 등과 같은 물질로 형성할 수 있고, 상기 제1 내지 제3 반도체 층들은 Si 등과 같은 물질로 형성할 수 있다.
상기 적층 구조체를 패터닝하여 상기 기판(SUB)의 제1 소자 영역(P_DA) 상의 제1 적층 라인 및 상기 기판(SUB)의 상기 제2 소자 영역(N_DA) 상의 제2 적층 라인을 형성할 수 있다. (S15)
일 예에서, 상기 제1 및 제2 적층 라인들은 서로 연결될 수 있다.
일 예에서, 상기 기판(SUB) 내에 제1 아이솔레이션 영역들(ISO1)을 형성할 수 있다. 상기 제1 아이솔레이션 영역들(ISO1)은 탑 뷰에서 상기 제1 및 제2 적층 라인들과 평행할 수 있다.
일 예에서, 상기 기판(SUB)내에 제2 아이솔레이션 영역들(ISO2)을 형성할 수있다. 상기 제2 아이솔레이션 영역들(ISO2)은 상기 제1 및 제2 적층 라인들과 수직할 수 있다.
상기 제1 및 제2 아이솔레이션영역들(ISO1, ISO2)은 상기 제1 소자 영역(P_DA)의 상기 기판(SUB) 내에 피모스 반도체 패턴(P_A)을 한정할 수 있고, 상기 제2 소자 영역(N_DA)의 상기 기판(SUB) 내에 앤모스 반도체 패턴(N_A)을 한정할 수 있다. 상기 피모스 반도체 패턴(P_A) 및 상기 앤모스 반도체 패턴(N_A)은 라인 모양일 수 있다.
상기 제1 및 제2 적층 라인들과 교차하는 마스크 패턴들(MP)을 형성할 수 있다. (S20) 상기 마스크 패턴들(MP)의 각각은 마스크 라인(PP), 상기 마스크 라인 상의 캐핑 패턴(CP), 및 상기 마스크 라인(PP) 및 상기 캐핑 패턴(CP)의 측면 상의 스페이서(SP)를 포함할 수 있다. 상기 마스크 라인(PP)은 폴리 실리콘으로 형성할 수 있고, 상기 캐핑 패턴(CP) 및 상기 스페이서(SP)는 실리콘 질화물로 형성할 수 있다.
상기 마스크 패턴들(MP)을 식각 마스크로 이용하여 상기 제1 및 제2 적층 라인들을 패터닝하여 상기 제1 소자 영역(P_DA) 상의 제1 적층 패턴들 및 상기 제2 소자 영역(N_DA) 상의 제2 적층 패턴들을 형성할 수 있다. (S25)
상기 제1 적층 패턴들은 피모스 수직 구조체(P_S)를 포함할 수 있고, 상기 제2 적층 패턴들은 앤모스 수직 구조체(N_S)를 포함할 수 있다. 상기 피모스 수직 구조체(P_S)는 서로 이격되며 수직 방향으로 배열되는 제1 피모스 반도체 층(P_L), 제2 피모스 반도체 층(P_M) 및 제3 피모스 반도체 층(P_U)을 포함할 수 있다. 상기 앤모스 수직 구조체(N_S)는 서로 이격되며 수직 방향으로 배열되는 제1 앤모스 반도체 층(N_L), 제2 앤모스 반도체 층(N_M) 및 제3 피모스 반도체 층(N_U)을 포함할 수 있다.
상기 피모스 적층 패턴들 및 상기 앤모스 적층 패턴들은 희생 층들(SAL)을 포함할 수 있다. 상기 희생 층들(SAL)은 상기 피모스 수직 구조체(P_S)와 상기 피모스 반도체 패턴(P_A) 사이, 및 상기 앤모스 수직 구조체(N_S)와 상기 앤모스 반도체 패턴(N_A) 사이에 개재되는 패턴들, 상기 피모스 수직 구조체(P_S)의 반도체 층들(P_L, P_M, P_U) 사이에 개재되는 패턴들 및 상기 앤모스 수직 구조체(N_S)의 반도체 층들(N_L, N_M, N_U) 사이에 개재되는 패턴들을 포함할 수 있다.
상기 희생 층들(SAL)의 폭을 감소시키는 식각 공정을 진행할 수 있다. (S30) 상기 폭이 감소된 상기 희생 층들(SAL)의 측벽들 상에 보호 절연 층들(PI)을 형성할 수 있다. (PI)
도 21, 도 22a 및 도 22b를 참조하면, 피모스 소스/드레인 영역들(P_IR) 및 앤모스 소스/드레인 영역들(N_IR)을 형성할 수 있다. (S40) 상기 피모스 소스/드레인 영역들(P_IR)은 선택적 에피 성장 방법에 의한 반도체 물질로 형성될 수 있으며, 상기 피모스 반도체 패턴(P_A) 상에 형성되며 상기 피모스 수직 구조체(P_S)와 연결될 수 있다. 상기 앤모스 소스/드레인 영역들(N_IR)은 선택적 에피 성장 방법에 의한 반도체 물질로 형성될 수 있으며, 상기 앤모스 반도체 패턴(N_A) 상에 형성되며 상기 앤모스 수직 구조체(N_S)와 연결될 수 있다. 상기 피모스 소스/드레인 영역들(P_IR) 및 상기 앤모스 소스/드레인 영역들(N_IR)을 갖는 기판 상에 절연성 라이너(ESL)를 형성할 수 있다. 상기 절연성 라이너(ESL)는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 절연성 라이너(ESL) 상에 절연 층(ILD)을 형성할 수 있다. (S45)
도 23a 및 도 23b를 참조하면, 상기 제1 소자 영역(P_DA) 상의 상기 절연 층(ILD) 상에 제1 소자 보호 마스크(DM1)를 형성할 수 있다. 상기 제1 소자 보호 마스크(DM1)를 식각마스크로 이용하여 상기 제2 소자 영역(N_DA)의 상기 마스크 라인들(PP)이 노출될 때까지 상기 절연 층(ILD) 및 상기 캐핑 패턴들(CP)을 식각할 수 있다.
도 21, 도 24a 및 도 24b를 참조하면, 상기 제2 소자 영역(N_DA) 상에 게이트 트렌치들(GT1)을 형성할 수 있다. (S50) 상기 게이트 트렌치들(GT1)은 상기 노출된 마스크 라인들(도 23a 및 도 23b의 PP)을 선택적으로 제거하여 형성할 수 있다. 상기 제2 소자 영역(N_DA)에서, 상기 게이트 트렌치들(GT1)이 형성되면서 상기 희생 층들(SAL)이 노출될 수 있다. 상기 제2 소자 영역 상에 홀들(GH1)을 형성할 수 있다. (S55) 상기 홀들(GH1)은 상기 게이트 트렌치들(GT1)에 의해 노출되는 상기 제2 소자 영역(N_DA)의 상기 희생 패턴들(SAL)을 제거하여 형성할 수 있다.
도 25, 도 26a, 도 26b 및 도 26c를 참조하면, 공통 유전체 구조물(N_Oc)을 형성할 수 있다. (S60) 상기 공통 유전체 구조물(N_Oc)은 상기 게이트 트렌치들(GT1) 및 상기 홀들(GH1)을 갖는 기판 상에 콘포멀하게 형성될 수 있다. 상기 공통 유전체 구조물(N_Oc) 상에 제1 유전체(D1)를 형성할 수 있다. (S65) 상기 공통 유전체 구조물(N_Oc)은 계면 유전체(N_Oa) 및 계면 유전체(N_Oa) 상의 공통 고-유전체(N_Ob)를 포함할 수 있다. 상기 계면 유전체(N_Oa)는 실리콘 산화물로 형성될 수 있다. 상기 공통 고-유전체(N_Ob)는 하프늄 기반 유전체(Hf-based dielectric), 예를 들어 하프늄 산화물로 형성될 수 있다. 상기 제1 유전체(D1)는 다이폴 층으로 형성될 수 있다. 상기 다이폴 층은 란탄-기반 유전체, 예를 들어, 란탄 산화물, 또는 마그네슘-기반 유전체, 예를 들어 마그네슘 산화물로 형성될 수 있다.
일 예에서, 상기 제1 유전체(D1)는 도 7에서 설명한 상기 제1 앤모스 유전체 구조물(도 7의 N_O1)에 대응할 수 있다.
도 27a 및 도 27b를 참조하면, 상기 제1 유전체(D1) 상에 제1 보호 층(PM1)을 형성할 수 있다. (S70) 상기 제1 보호 층(PM1)은 상기 제1 유전체(D1)와 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 보호 층(PM1)은 금속 질화물, 예를 들어 타이타늄 질화물로 형성될 수 있다.
도 25, 도 28a 및 도 28b를 참조하면, 상기 보호 층(PM1)을 패터닝하여 상기 제1 소자 영역(N_DA) 상에 제1 보호 마스크(PM1')을 형성할 수 있다. (S70) 상기 제1 보호 마스크(PM1')를 형성하면서 상기 제1 소자 영역(P_DA) 상의 상기 제1 유전체(D1)가 노출될 수 있다. 상기 제1 보호 마스크(PM1')을 식각마스크로 이용하여 상기 제1 소자 영역(P_DA) 상의 상기 노출된 상기 제1 유전체(D1) 및 상기 제1 유전체(D1) 하부의 상기 공통 유전체 구조물(N_Oc)을 식각하여 제거할 수 있다. (S75) 상기 제1 유전체(D1) 및 상기 공통 유전체 구조물(N_Oc)은 상기 제2 소자 영역(N_DA) 상에 잔존할 수 있다.
도 29a 및 도 29b를 참조하면, 상기 제1 보호 마스크(PM1')을 제거할 수 있다. (S80) 상기 제1 보호 마스크(PM1')는 습식 식각 공정을 이용하여 제거할 수 있다.
도 30, 도 31a, 도 31b 및 도 31c를 참조하면, 상기 제2 소자 영역(N_DA)의 제1 영역(NA1) 및 상기 제1 소자 영역(P_DA)을 덮는 제2 보호 마스크(PM2)을 형성할 수 있다. (S85) 상기 제2 보호 마스크(PM2)는 상기 제1 보호 마스크(도 28a 및 도 28b의 PM1')과 동일한 물질로 형성될 수 있다. 제2 유전체(D2)를 형성할 수 있다. (S90) 상기 제2 유전체(D2)는 상기 제2 보호 마스크(PM2)를 갖는 기판 상에 콘포멀하게 형성될 수 있다. 상기 제2 소자 영역(N_DA)의 제1 영역(NA1)에 잔존하는 상기 제1 유전체(D1)는 상기 제2 보호 마스크(PM2)에 의해 덮여 있고, 상기 제2 소자 영역(N_DA)의 상기 제2 영역(NA2)에 잔존하는 상기 제1 유전체(D1)는 상기 제2 유전체(D2)에 의해 덮일 수 있다.
일 예에서, 상기 제2 유전체(D2)는 상기 제2 앤모스 유전체 구조물(도 8의 N_O2)은 상기 제1 상부 유전체(도 8의 N_O2b)에 대응할 수 있다. 예를 들어, 상기 제1 유전체(D1) 상에 형성되는 상기 제2 유전체(D2)는 제1 상부 유전체(도 8의 N_O2b)로 지칭될 수 있다. 그리고, 상기 제2 유전체(D2) 하부의 제1 유전체(D1)는 상기 제2 상부 유전체(도 8의 N_O2a)로 지칭될 수 있다.
도 30, 도 32a 및 도 32b를 참조하면, 상기 제2 유전체(D2) 상에 제3 보호 마스크(PM3)를 형성할 수 있다. (S95) 상기 제3 보호 마스크(PM3)는 상기 제2 보호 마스크(PM2)와 동일한 물질로 형성될 수 있다.
도 30, 도 33a 및 도 33b를 참조하면, 상기 제3 보호 마스크(PM3)를 패터닝하여 패터닝된 제3 보호 마스크(PM')를 형성할 수 있다. 상기 제3 보호 마스크(PM3)를 패터닝하는 것은 상기 제3 보호 마스크(PM3) 상에 패터닝 마스크(Mk)를 형성하고, 상기 패터닝 마스크(Mk)를 식각 마스크로 이용하여 상기 제3 보호 마스크(PM3)를 식각하는 것을 포함할 수 있다. 상기 제3 보호 마스크(PM3)를 패터닝하여 상기 제2 보호 마스크(PM') 상의 상기 제2 유전체(D2)를 노출시킬 수 있다. (S100)
도 34, 도 35a 및 도 35b를 참조하면, 상기 제2 보호 마스크(PM2) 상에 위치하는 상기 노출된 제2 유전체(D2)를 제거할 수 있다. (S105) 따라서, 상기 제2 보호 마스크(PM2)가 노출될 수 있다. 상기 패터닝 마스크(Mk)를 제거하여 상기 제3 보호 마스크(PM3')를 노출시킬 수 있다. 상기 노출된 상기 제2 및 제3 보호 마스크들(PM2, PM3')를 제거할 수 있다. (S110) 상기 노출된 상기 제2 및 제3 보호 마스크들(PM2, PM3')은 습식 식각 공정을 이용하여 제거할 수 있다. 따라서, 상기 제2 소자 영역(N_DA)의 상기 제1 영역(NA1) 상에 도 7에서 설명한 것과 동일한 제1 앤모스 게이트 유전체 구조물(N_GO1)이 형성될 수 있고, 상기 제2 소자 영역(N_DA)의 상기 제2 영역(NA2) 상에 도 8에서 설명한 것과 동일한 제2 앤모스 게이트 유전체 구조물(N_GO2)이 형성될 수 있다.
도 34, 도 36a 및 도 36b를 참조하면, 상기 제2 소자 영역(N_DA) 상에 제2 소자 보호 마스크(DM2)를 형성할 수 있다. (S115) 상기 제2 소자 보호 마스크(DM2)를 형성하는 것은 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)이 노출된 기판 상에 상기 제2 소자 영역(N_DA)를 덮는 하부 소자 보호 마스크(LDM)을 형성하고, 상기 하부 소자 보호 마스크(LDM) 상에 상부 소자 보호 마스크(UDM)를 형성하는 것을 포함할 수 있다.
상기 하부 소자 보호 마스크(LDM)는 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)과 직접적으로 접촉하면서 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)과 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 상기 하부 소자 보호 마스크(LDM)는 금속 질화물, 예를 들어 타이타늄 질화물로 형성될 수 있다. 상기 상부 소자 보호 마스크(LDM)은 실리콘 질화물 등과 같은 물질로 형성될 수 있다.
도 23a 내지 도 24b에서 상기 제2 소자 영역(N_DA)에 진행한 방법과 실질적으로 동일한 방법을 진행하여 상기 제1 소자 영역(N_DA)에 게이트 트렌치들(GT2) 및 홀들(GH2)을 형성할 수 있다. 예를 들어, 상기 제2 소자 보호 마스크(DM2)를 식각 마스크로 이용하는 식각 공정을 진행하여 상기 제1 소자 영역(N_DA) 상의 상기 마스크 라인(도 35a의 PP)을 노출시키고, 상기 마스크 라인(도 35a의 PP)을 선택적으로 제거하여 게이트 트렌치들(GT2)을 형성하고, 상기 게이트 트렌치들(GT2)에 의해 노출되는 희생 패턴들(도 35a 및 도 35b의 SAL)을 제거하여 게이트 홀들(GH2)을 형성하는 것을 포함할 수 있다.
도 34, 도 37a 및 도 37b를 참조하면, 상기 제1 소자 영역(P_DA)에 게이트 유전체 형성 공정을 진행할 수 있다. (S120) 상기 제1 소자 영역(P_DA)에 게이트 유전체 형성 공정을 진행하는 동안에, 상기 제1 소자 영역(P_DA)의 상기 제1 앤모스 게이트 유전체 구조물(N_GO1) 및 상기 제2 앤모스 게이트 유전체 구조물(N_GO2)은 상기 제2 소자 보호 마스크(DM2)에 의해 보호될 수 있다.
상기 제1 소자 영역(P_DA)의 상기 유전체 형성 공정은 도 25부터 도 35b에서 설명한 방법과 실질적으로 동일한 방법을 이용하여 진행하면서 유전체 물질의 종류만을 상기 제1 소자 영역(P_DA)에 형성되는 유전체 물질로 변경하여 진행할 수 있다. 따라서, 상기 제1 소자 영역(P_DA)에 제1 피모스 게이트 유전체 구조물(P_GO1) 및 상기 제2 피모스 게이트 유전체 구조물(P_GO2)을 형성할 수 있다.
이어서, 상기 제2 소자 보호 마스크(DM2)를 제거한 후에, 게이트 전극 형성 공정을 진행할 수 있다. 따라서, 도 11, 도 12a, 도 12b 및 도 13에서 설명한 반도체 소자를 형성할 수 있다.
상술한 방법과 같이 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 제2 소자 영역(N_DA)에 서로 다른 구조의 상기 제1 및 제2 앤모스 게이트 유전체 구조물(N_GO1, N_GO2)를 형성하는 방법을 제공할 수 있다. 이와 같은 방법 중에서 도 25에서 설명한 상기 공통 유전체 구조물을 형성하는 공정(S60) 이후의 방법을 반복진행하여 상기 제2 소자 영역(N_DA)에 또 다른 구조의 유전체들을 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 이용하여 다양한 구조의 게이트 유전체 구조물들을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB : 반도체 기판
P_T : 피모스 트랜지스터
N_T : 앤모스 트랜지스터
P_A : 피모스 반도체 패턴
N_A : 앤모스 반도체 패턴
P_G : 피모스 게이트
P_GO : 피모스 게이트 유전체 구조물
P_Oc : 피모스 공통 유전체 구조물
P_Oa : 피모스 계면 유전체
P_Ob : 피모스 고-유전체
P_O1 : 제1 피모스 유전체 구조물
P_O2 : 제2 피모스 유전체 구조물
P_O3 : 제3 피모스 유전체 구조물
P_O4 : 제4 피모스 유전체 구조물
P_O2a, P_O3a : 제1 상부 유전체
P_O2b, P_O3b : 제2 상부 유전체
P_GE : 피모스 게이트 전극 구조물
N_G : 앤모스 게이트
N_GO : 앤모스 게이트 유전체 구조물
N_Oc : 앤모스 공통 유전체 구조물
N_Oa : 앤모스 계면 유전체
N_Ob : 앤모스 고-유전체
N_O1 : 제1 앤모스 유전체 구조물
N_O2 : 제2 앤모스 유전체 구조물
N_O3 : 제3 앤모스 유전체 구조물
N_O4 : 제4 앤모스 유전체 구조물
N_O2a, N_O3a : 제2 상부 유전체
N_O2b, N_O3b : 제1 상부 유전체
N_GE : 앤모스 게이트 전극 구조물
ISO : 아이솔레이션 영역
P_IR : 피모스 소스/드레인 영역
N_IR : 앤모스 소스/드레인 영역
P_S : 피모스 수직 구조체
P_SL, P_SM, P_SU : 피모스 반도체 층들
N_S : 앤모스 수직 구조체
N_SL, N_SM, N_SU : 앤모스 반도체 층들

Claims (10)

  1. 반도체 기판 상에 배치되는 제1 소스/드레인 영역들, 상기 제1 소스/드레인 영역들 사이에 배치되며 상기 반도체 기판과 이격되는 제1 반도체 층, 상기 제1 반도체 층과 교차하며 상기 제1 반도체 층을 둘러싸는 제1 게이트 전극 구조물, 및 상기 제1 반도체 층과 상기 제1 게이트 전극 구조물 사이의 제1 게이트 유전체 구조물(first gate dielectric structure)을 포함하는 제1 모스 트랜지스터; 및
    상기 반도체 기판 상에 배치되는 제2 소스/드레인 영역들, 상기 제2 소스/드레인 영역들 사이에 배치되며 상기 반도체 기판과 이격되고 상기 제1 반도체 층과 동일한 도전형을 갖는 제2 반도체 층, 상기 제2 반도체 층과 교차하며 상기 제2 반도체 층을 둘러싸는 제2 게이트 전극 구조물, 및 상기 제2 반도체 층과 상기 제2 게이트 전극 구조물 사이의 제2 게이트 유전체 구조물을 포함하는 제2 모스 트랜지스터를 포함하되,
    상기 제1 및 제2 게이트 유전체 구조물은 제1 공통 유전체 구조물을 포함하고,
    상기 제1 게이트 유전체 구조물은 상기 제1 공통 유전체 구조물 상에 배치되는 제1 상부 유전체를 포함하고,
    상기 제2 게이트 유전체 구조물은 상기 제1 상부 유전체와 함께 및 제2 상부 유전체를 포함하고,
    상기 제1 및 제2 상부 유전체들 중 하나는 다이폴 층을 형성하는 물질인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 유전체의 상기 제1 상부 유전체는 상기 제1 게이트 유전체의 상기 제1 공통 유전체 구조물과 상기 제1 게이트 전극 구조물 사이에 배치되고,
    상기 제2 게이트 유전체 구조물의 상기 제1 및 제2 상부 유전체들은 상기 제2 게이트 유전체 구조물의 상기 제1 공통 유전체 구조물과 상기 제2 게이트 전극 구조물 사이에 배치되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 모스 트랜지스터는 제1 피모스 트랜지스터이고, 상기 제2 모스 트랜지스터는 제2 피모스 트랜지스터인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 반도체 기판 상에 배치되는 제1 앤모스 소스/드레인 영역들, 상기 제1 앤모스 소스/드레인 영역들 사이의 제1 앤모스 반도체 층, 상기 제1 앤모스 반도체 층을 둘러싸는 제1 앤모스 게이트 전극 구조물, 및 상기 제1 앤모스 반도체 층과 상기 제1 앤모스 게이트 전극 구조물 사이의 제1 앤모스 게이트 유전체 구조물을 포함하는 제1 앤모스 트랜지스터; 및
    상기 반도체 기판 상에 배치되는 제2 앤모스 소스/드레인 영역들, 상기 제2 앤모스 소스/드레인 영역들 사이의 제2 앤모스 반도체 층, 상기 제2 앤모스 반도체 층을 둘러싸는 제2 앤모스 게이트 전극 구조물, 및 상기 제2 앤모스 반도체 층과 상기 제2 게이트 전극 구조물 사이에 배치되는 제2 게이트 유전체 구조물을 포함하는 제2 모스 트랜지스터를 더 포함하되,
    상기 제1 및 제2 앤모스 게이트 유전체 구조물들은 제2 공통 유전체 구조물을 포함하고,
    상기 제1 앤모스 게이트 유전체 구조물은 상기 제2 상부 유전체를 포함하고,
    상기 제2 앤모스 게이트 유전체 구조물은 상기 제1 및 제2 상부 유전체들을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제2 상부 유전체는 상기 다이폴 층을 형성하는 물질인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 전극 구조물들은 서로 인접하고,
    상기 제1 소스/드레인 영역들 중 어느 하나와 상기 제2 소스/드레인 영역들 중 어느 하나는 동일한 소스/드레인 영역이고,
    상기 동일한 소스/드레인 영역은 상기 제1 및 제2 게이트 전극 구조물들 사이에 배치되는 반도체 소자.
  7. 반도체 기판 상에 배치되며 제1 게이트 유전체 구조물 및 제1 게이트 전극 구조물을 포함하는 제1 게이트를 갖는 제1 모스 트랜지스터;
    상기 반도체 기판 상에 배치되며 제2 게이트 유전체 구조물 및 제2 게이트 전극 구조물을 포함하는 제2 게이트를 갖는 제2 모스 트랜지스터;
    상기 반도체 기판 상에 배치되며 제3 게이트 유전체 구조물 및 제3 게이트 전극 구조물을 포함하는 제3 게이트를 갖는 제3 모스 트랜지스터; 및
    상기 반도체 기판 상에 배치되며 제4 게이트 유전체 구조물 및 제4 게이트 유전체 구조물을 포함하는 제4 게이트를 갖는 제4 모스 트랜지스터를 포함하되,
    상기 제1 내지 제4 게이트 유전체 구조물들의 각각은 공통 유전체 구조물을 포함하고,
    상기 제1 게이트 유전체 구조물은 상기 공통 유전체 구조물 상의 제1 상부 유전체를 포함하고,
    상기 제4 게이트 유전체 구조물은 상기 공통 유전체 구조물 상의 제2 상부 유전체를 포함하고,
    상기 제2 및 제3 게이트 유전체 구조물들은 상기 제1 상부 유전체와 상기 제2 상부 유전체의 혼합 물질을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 모스 트랜지스터는 상기 제1 게이트와 교차하는 제1 수직 구조체를 포함하고,
    상기 제2 모스 트랜지스터는 상기 제2 게이트와 교차하는 제2 수직 구조체를 포함하고,
    상기 제3 모스 트랜지스터는 상기 제3 게이트와 교차하는 제3 수직 구조체를 포함하고,
    상기 제4 모스 트랜지스터는 상기 제4 게이트와 교차하는 제4 수직 구조체를 포함하되,
    상기 제1 내지 제4 수직 구조체들의 각각은 상기 반도체 기판과 이격되고 서로 동일한 도전형을 갖는 복수의 반도체 층들을 포함하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 공통 유전체 구조물은 계면 유전체 및 상기 계면 유전체 상의 공통 고-유전체를 포함하되,
    상기 계면 유전체는 실리콘-기반 유전체를 포함하고,
    상기 공통 고-유전체는 하프늄-기반 유전체를 포함하고,
    상기 제2 상부 유전체는 다이폴 층을 형성하는 물질인 반도체 소자.
  10. 제 7 항에 있어서,
    상기 제2 게이트 유전체 구조물에서 상기 제2 상부 유전체가 차지하는 비중은 상기 제3 게이트 유전체 구조물에서 상기 제2 상부 유전체가 차지하는 비중과 다른 반도체 소자.
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