KR100632475B1 - 성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및이에 의해 제조된 멀티 게이트 트랜지스터 - Google Patents

성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및이에 의해 제조된 멀티 게이트 트랜지스터 Download PDF

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Abstract

성능 향상이 가능한 멀티 게이트 트랜지스터의 제조 방법이 제공된다. 멀티 게이트 트랜지스터의 제조 방법은 2면 이상에 채널이 형성될 멀티 채널 영역을 포함하는 액티브 패턴을 형성한 후, 액티브 패턴의 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 형성하여 멀티 게이트 트랜지스터의 액티브 구조를 완성한다. 본 발명의 방법에 의해 제조된 멀티 게이트 트랜지스터 또한 제공된다.
멀티 게이트 트랜지스터, 트리 게이트 트랜지스터, 액티브 구조, 국부 배선

Description

성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및 이에 의해 제조된 멀티 게이트 트랜지스터{Fabrication method for multi-gate transistor with improved performance and multi-gate transistor fabricated thereby}
도 1은 종래의 멀리 게이트 트랜지스터용 액티브 영역을 정의하는 마스크 패턴이다.
도 2는 도 1의 마스크 패턴에 의해 정의되는 포토레지스트 패턴의 개략도이다.
도 3a 내지 도 4b는 종래의 멀티 게이트 트랜지스터의 제조 방법에 따라 형성된 액티브 영역의 주사 전자 현미경 사진이다.
도 5는 본 발명에 따른 멀티 게이트 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 6은 본 발명의 제1 실시예에 따른 로직 소자의 트리 게이트 트랜지스터의 제조 방법에 사용되는 레이아웃도이다.
도 7 내지 도 19는 본 발명의 제1 실시예에 따른 트리 게이트 트랜지스터 제조 방법의 공정 중간 단계 구조물의 개략적인 사시도들이다.
도 20은 본 발명의 제2 실시예에 따른 로직 소자의 더블 게이트 트랜지스터의 제조 방법을 설명하기 위한 개략적인 사시도이다.
도 21은 본 발명의 제3 실시예에 따른 제조 방법이 적용되는 SRAM 셀의 등가회로도이다.
도 22a, 22b 및 22c는 본 발명의 제3 실시예에 적용되는 SRAM 셀의 액티브 패턴, 게이트 패턴 및 국부 배선 형성용 몰드 패턴의 레이아웃도들이다.
도 23 내지 도 26b는 본 발명의 제3 실시예에 따른 제조 방법의 공정 중간 단계 구조물의 사시도들이다.
본 발명은 성능이 향상된 멀티 게이트 트랜지스터의 제조 방법 및 이에 의해 제조된 멀티 게이트 트랜지스터에 관한 것이다.
소자 크기의 축소(scale down)에 수반되는 게이트 길이(Lg) 감소로 인한 소자 성능의 열화를 해결하기 위한 차세대 소자로 더블(double) 게이트 또는 트리(Tri) 게이트의 멀티 게이트 트랜지스터 구조가 개발되었다(Kunihiro Suzuki et al., IEEE 1993 "Scaling Theory for Double-Gate SOI MOSFETs"; Robert Chau, SSDM 2002, "Advanced Depleted-Substrate Transistors: Single-gate, Double-gate and Tri-gate"; Z.Krivokapic, SSDM 2003, "High performance 45nm CMOS technology with 20nm multi-gate devices" ; Jeong-Hwan Yang, IEDM 2003, "Fully Working 6T-SRAM Cell with 45nm Gate Length Triple Gate Transistors").
종래의 전통적인 평면형의 싱글(single) 게이트 트랜지스터에서는 완전 공핍 영역(Fully Depleted Region)의 두께(Tsi)가 게이트 길이(Lg)의 약 1/3 이하가 되어야 한다. 따라서, 게이트 길이(Lg)가 감소함에 따라 초박막 형태의 실리콘 바디가 요구된다. 반면, 멀티 게이트 트랜지스터의 액티브 구조는 싱글 게이트 트랜지스터에 비해 완전 공핍 영역의 두께(Tsi)에 여유도가 현저히 증가한다.
멀티 게이트 트랜지스터의 액티브 구조는 도 1에 도시되어 있는 바와 같은 광근접 효과 보정(Optical Proximity Correction)이 이루어진 액티브 영역 패턴(12)이 형성된 마스크(10)를 사용하여 형성한다. 도 2는 도 1의 마스크를 사용하여 형성한 포토레지스트 패턴(20)을 나타내는 개략도이다. 도 2를 참조하면, 포토리소그래피의 광근접 보정의 한계로 인해 실제 채널 영역이 형성되는 영역을 정의하는 바 패턴(bar pattern)(22)의 프로파일(profile)이 수직하지 못하고 라운드지고 바 패턴(22)들 사이의 프로파일이 홀(hole) 프로파일을 나타내게 된다. 또, 각 바 패턴(22)의 임계 치수(CD)도 불균일해진다. 그 결과, 도 3a 및 도 3b와 같이, 상기 포토레지스트 패턴(20)을 식각마스크로 하여 형성한 액티브 구조(30)의 형상 또한 동일한 문제를 나타낸다. 따라서, 액티브 구조(30)상에 게이트 전극(40)을 형성할 때 도 3a 및 도 3b와 같이 미스얼라인이 발생하면 트랜지스터의 성능 변이가 유발된다. 그리고, 홀 프로파일로 인해서 식각 공정시 액티브 영역에 실리콘이 잔류하거나(도 4a) 낫 오픈(not open)되는 현상(도 4b)이 발생한다.
따라서, 안정적인 프로파일 재현성을 가지고 균일한 임계 치수로 액티브 영역을 형성할 수 있는 방법이 시급히 요구된다.
본 발명이 이루고자 하는 기술적 과제는 멀티 채널 영역이 형성되는 액티브 패턴의 프로파일이 양호하여 성능 향상이 가능한 멀티 게이트 트랜지스터의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 성능이 향상된 멀티 게이트 트랜지스터를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티 게이트 트랜지스터의 제조 방법은 2면 이상에 채널이 형성될 멀티 채널 영역을 포함하는 액티브 패턴을 형성하는 단계 및 상기 액티브 패턴의 상기 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 형성하여 액티브 구조를 완성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 멀티 게이트 트랜지스터는 2면 이상에 채널이 형성된 멀티 채널 영역을 포함하는 액티브 패턴 및 상기 액티브 패턴의 상기 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에서는 안정적인 프로파일 재현성을 가지고 균일한 임계 치수를 가지는 액티브 패턴을 가지는 멀티 게이트 트랜지스터의 제조 방법 및 이에 의해 제조되는 성능이 향상된 멀티 게이트 트랜지스터를 개시할 것이다.
본 발명의 실시예들에 따르면, 먼저 2면 이상에 채널 영역이 형성될 영역과 광 근접 효과의 영향을 적게 받는 영역을 메사 타입의 액티브 패턴으로 형성한다. 바람직하기로는 라인 앤드 스페이스 패턴으로 형성한다. 따라서, 채널 영역이 형성되는 액티브 영역의 프로파일을 수직하게 형성할 수 있고 임계 치수 또한 균일하게 형성할 수 있다. 이어서, 액티브 패턴간은 국부 배선으로 연결한다. 국부 배선은 액티브 패턴의 측벽 및 말단을 따라서 소오스/드레인 콘택이 형성될 수 있도록 하므로 소오스/드레인 콘택의 특성을 향상시킬 수 있다. 또한, 국부 배선은 메모리 소자의 고집적화에 적합한 레이아웃에 효과적으로 적용될 수 있다.
본 발명에 따른 액티브 구조의 제조 방법이 적용될 수 있는 멀티 게이트 트랜지스터는 액티브 패턴의 2면에 채널 영역이 형성되는 더블 게이트 트랜지스터 또는 3면에 채널 영역이 형성되는 트리 게이트 트랜지스터를 모두 포함한다.
본 발명에 따른 액티브 구조의 제조 방법이 적용될 수 있는 멀티 게이트 트랜지스터는 DRAM, SRAM, 플래쉬 메모리, FRAM, MRAM, PRAM 등의 고집적 반도체 메 모리 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자 (display device), CPU, DSP 등의 프로세서 등을 구성하는 트랜지스터들을 포함한다. 특히, 빠른 동작 속도를 확보하기 위해서 큰 구동 전류를 필요로 하는 로직 소자 또는 SRAM 소자의 트랜지스터의 액티브 구조의 제조 방법에 본 발명의 실시예들이 유용하게 적용될 수 있다.
본 발명의 바람직한 실시예들은 도 5 내지 도 26b를 참조함으로써 가장 잘 이해될 수 있을 것이다. 도 5는 본 발명의 실시예들에 따른 멀티 게이트 트랜지스터 제조 방법의 흐름도이다. 도 6은 본 발명의 제1 실시예에 따른 로직 소자의 트리 게이트 트랜지스터의 제조 방법에 적용되는 레이아웃이고, 도 7 내지 도 19는 제1 실시예의 각 공정 중간 단계 구조의 개략적인 사시도들이다.
본 발명의 제1 실시예는 싱글 게이트 트랜지스터에 비해 완전 공핍 영역이 형성될 두께(Tsi)의 여유도가 크며, 더블 게이트 트랜지스터에 비해 완전 공핍 영역이 형성될 두께(Tsi)는 작으면서 폭(Wsi)은 상대적으로 크게 형성할 수 있어서 액티브 구조의 어스펙트 비가 작기 때문에 제조 공정 마진이 큰 트리 게이트 트랜지스터의 제조 방법에 관한 것이다. 특히 고속 동작을 요구하는 로직 소자의 트리 게이트 트랜지스터의 제조 방법에 관한 것이다.
먼저, 2면 이상에 채널 영역이 형성될 멀티 채널 영역을 포함하는 액티브 패턴을 형성한다(S1).
액티브 패턴의 형성 단계는 도 6 내지 도 8을 참조하여 설명한다.
도 6을 참조하면, AP는 액티브 패턴이고, GP는 게이트 패턴이고, MP는 국부 배선 형성용 몰드 패턴이다.
도 7을 참조하면, 액티브 패턴으로 패터닝될 실리콘층(102) 상에 도 6의 액티브 패턴(AP) 이미지가 전사된 포토레지스트 패턴(110)을 형성한다. 실리콘층(102)은 벌크 실리콘 기판(미도시) 상의 SOI(Silicon On Insulator) 절연층(101) 상에 적층된 SOI 실리콘층(102)인 것이 트리 게이트 트랜지스터의 DIBL(Drain Induced Barrier Lowering) 특성을 향상시키는데 있어서 바람직하다. SOI 기판으로는 접합법 또는 SIMOX법에 의해 형성된 기판 어느 것이라도 사용가능하다. 또, 실리콘층(102)은 실리콘만으로 구성되거나 실리콘 이외의 게르마늄 등을 더 포함할 수도 있다. SOI 기판의 SOI 실리콘층 이외에 벌크 실리콘, 실리콘 게르마늄 기판 등도 사용될 수 있음은 물론이다.
도 8을 참조하면, 포토레지스트 패턴(110)을 식각마스크로 사용하여 SOI 실리콘층(102)을 식각하여 채널 영역이 형성될 액티브 패턴(102a)을 형성한다. 액티브 패턴(102a)은 메사(mesa) 형태로 형성되어 SOI 절연층(101)과 접하는 바닥면을 제외하고는 패턴(102a)의 양 측벽 및 상면이 채널 형성 영역으로 사용될 수 있다. 액티브 패턴(102a)은 라인 패턴 형태로 형성되므로 프로파일이 수직할 뿐만 아니라 임계 치수도 균일하게 형성된다. 또한 스페이스가 홀 프로파일을 나타내는 불량 또한 방지된다. 로직 소자의 경우에는 액티브 패턴(102a)은 라인 앤드 스페이스 패턴으로 형성하고 패턴들 사이의 피치는 약 300nm 이하가 된다.
액티브 패턴(102a) 상에 트리 게이트 트랜지스터를 형성한다(S2).
트리 게이트 트랜지스터의 형성은 도 9 내지 도 11를 참조하여 설명한다.
도 9를 참조하면, 액티브 패턴(102a)이 형성된 결과물 전면에 대하여 문턱 전압 조절용 이온 주입을 실시한 후, 액티브 패턴(102a) 전면에 게이트 절연막(미도시)을 형성한 후, 게이트 전극용 도전막(122)을 형성한다. 이어서, 도 6의 게이트 패턴(GP) 이미지가 전사된 포토레지스트 패턴(130)을 형성한다.
게이트 절연막으로는 산화막, 열적 성장된 실리콘 이산화막, 실크, 폴리이미드 또는 고유전율 물질 등이 사용될 수 있다. 고유전율 물질은 Al2O3, Ta2O 5, HfO2, ZrO2, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다.
게이트 전극용 도전막(122)은 도우프된 폴리실리콘막 또는 금속막만으로 형성하거나, 도우프된 폴리실리콘막과 금속막을 차례대로 적층하여 형성하거나, 도우프된 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성한다. 금속막은 텅스텐막, 코발트막, 니켈막 등으로 형성하며, 금속 실리사이드막으로는 텅스텐 실리사이드막, 코발트 실리사이드막, 니켈 실리사이드막 등이 적합하다. 현재 널리 사용되는 도우프된 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 LPCVD로 형성한다. 게이트 전극용 도전막(122)은 액티브 패턴(102a) 의 단차를 따라 컨포말(conformal)하게 형성할 수 있다.
도 10을 참조하면, 포토레지스트 패턴(130)을 식각마스크로 사용하여 게이트 전극용 도전막(122)을 식각하여 게이트 전극(122a)을 형성하고 포토레지스트 패턴(130)을 제거한다.
그 결과, 소정의 두께(Tsi)와 폭(Wsi)을 가지는 액티브 패턴(102a)의 양 측벽 및 상면과 오버랩되며 소정의 게이트 길이(Lg)를 가지는 게이트 전극(122a)이 완성된다. 게이트 전극(122a)은 복수개의 액티브 패턴(102a)에 공용으로 배열된다.
도 11을 참조하면, 게이트 전극(122a)에 의해 노출되는 패턴(102a)에 익스텐션 소오스/드레인 형성용 불순물을 주입한다. 이어서, 스페이서 형성용 절연막을 형성한 후, 에치백에 의하여 게이트 전극(122a)과 액티브 패턴(102a)의 측벽에 스페이서(s)를 형성한다. 계속해서, 게이트 전극(122a)과 스페이서(s)를 이온 주입 마스크로 사용하여 깊은(deep) 소오스/드레인 형성용 불순물을 주입하여 멀티 게이트 트랜지스터를 완성한다.
필요에 따라서는 게이트 전극(122a) 및/또는 소오스/드레인 영역의 저항을 낮추기 위한 실리사이드막(132) 형성 공정을 실시할 수도 있다.
마지막으로, 액티브 패턴을 연결하는 국부 배선을 형성한다(S3).
도 12를 참조하면, 기판 전면에 식각 정지막(140)을 형성한다. 식각 정지막(140)으로는 실리콘 질화막 또는 실리콘 산화질화막을 CVD 등으로 수십 내지 수백 Å 두께로 형성할 수 있다. 식각 정지막(140)은 후속 공정에서 형성되는 몰드 마스크의 형성시 식각 정지막으로서 기능하기 위해 형성한다.
도 13을 참조하면, 식각 정지막(140)이 형성된 결과물 전면에 몰드용막(150)을 형성한다. 몰드용막(150)은 식각 정지막(140)에 대해서 식각 선택비가 크고 단차 도포성이 좋은 물질, 예컨대 산화막 등으로 형성할 수 있다. 몰드용막(150)은 수백 내지 수천 Å두께로 CVD 법 등에 의해 형성할 수 있다. 선택적으로 몰드용막 (150)을 평탄화하는 공정을 더 수행할 수도 있다. 평탄화 공정시 게이트 전극(122a)의 상면이 오픈되지 않도록 평탄화 공정을 실시한다. 이어서, 몰드용막(150) 상면에 하드 마스크막(160)을 형성한다. 하드 마스크막(160)은 몰드용막(150)에 대해서 식각 선택비가 큰 물질, 예컨대 질화막등으로 수십 내지 수백 Å 두께로 형성할 수 있다. 하드 마스크막(160)은 몰드용막(150)을 국부 배선 몰드로 패터닝하기 위한 식각 공정시 포토레지스트 패턴의 식각 내성 부족분을 보상하기 위해서 형성하는 것이다. 따라서, 국부 배선 몰드 형성을 위한 식각 공정의 조건에 따라서 생략가능하다.
도 14를 참조하면, 도 13의 결과물상에 도 6의 몰드 패턴(MP) 이미지가 전사된 포토레지스트 패턴(170a)을 형성하고, 포토레지스트 패턴(170a)을 식각마스크로 사용하여 하드마스크막(160)을 식각하여 하드마스크(160a)를 형성한다.
도 15를 참고하면, 포토레지스트 패턴(170a)과 하드마스크(160a)를 식각마스크로 사용하여 몰드용막(150)을 식각하여 국부 배선 몰드(150a)를 형성한다. 이 때, 식각 정지막(140)이 국부 배선 몰드(150a) 형성시 액티브 패턴(102a)이 식각 공정에 노출되어 식각되거나 손상되는 것을 방지하는 기능을 한다. 따라서, 식각 공정의 정확한 타임 콘트롤이 가능하다면 식각 정지막(140)의 형성은 선택적으로 생략 가능하다.
도 16을 참조하면, 포토레지스트 패턴(120)을 에슁(ashing) 및 스트립(stripe) 공정으로 제거한후, 하드마스크(160a)도 제거한다. 계속해서 세정 공정을 실시한다. 세정 공정시 국부 배선 몰드(150a)에 의해 노출된 식각 정지막(140)이 제거된다. 선택적으로, 세정 전에 식각 정지막(140)의 제거 공정을 더 실시할 수도 있다. 최종적으로 국부 배선이 형성될 오픈 영역(150b)을 포함하는 국부 배선 몰드(150a)가 완성된다.
도 17을 참조하면, 국부 배선 몰드(150a)가 완성된 기판 전면에 도전막(180)을 형성한다. 도전막(180)은 Ti, TiN 또는 이들의 적층막으로 이루어진 확산장벽막과 텅스텐 등의 금속막으로 형성할 수 있다. 이 때, 도전막은 국부 배선 몰드(150a)의 오픈 영역(150b)을 모두 채울 수 있는 두께로 형성한다.
도 18a 및 도 18b를 참조하면, 도전막(180) 평탄화 공정을 실시하여 국부 배선(180a)을 완성한다. 국부 배선(180a)은 채널 영역 이외의 소오스/드레인 영역이 형성된 액티브 패턴(102a)들의 측벽 및 말단을 따라서 소오스/드레인 콘택이 형성될 수 있도록 하므로 소오스/드레인 콘택의 특성을 향상시킬 수 있다.
도 19를 참조하면, 층간 절연막(미도시)을 형성하고 통상의 공정을 사용하여 소오스/드레인 영역과 접촉하는 콘택 플러그(185) 및 게이트 전극(122a)과 접촉하는 콘택 플러그(187) 및 상부 배선(190)을 형성하여 트리 게이트 트랜지스터를 완성한다.
도 20은 본 발명의 제2 실시예에 따라 더블 게이트 트랜지스터의 액티브 구조를 제조하는 방법을 설명하기 위한 개략적인 사시도이다.
더블 게이트 트랜지스터의 경우에는 액티브 패턴(102a)의 양 측벽에만 채널 영역이 형성된다. 따라서, 실리콘층(102) 상에 액티브 패턴(도 6의 AP 참조) 이미지가 전사된 포토레지스트 패턴(도 7의 110 참조)을 형성하기 전에 절연층(105)을 형성한 후, 포토레지스트 패턴을 식각마스크로 하여 절연층(105) 및 실리콘층(102)을 차례대로 식각하여 상면에 절연 영역(105)을 구비하는 액티브 패턴(102a)을 형성한다는 점에 있어서만 제1 실시예에 따른 트리 게이트 트랜지스터의 액티브 구조를 제조하는 방법과 차이가 있다.
도 21 내지 도 26은 본 발명의 제3 실시예에 따라 SRAM 셀 트리 게이트 트랜지스터의 제조 방법을 설명하기 위한 도면들이다. 도 21은 SRAM 셀의 등가회로도이고, 도 22a, 도 22b 및 도 22c는 각각액티브 패턴(AP), 게이트 패턴(GP), 및 국부배선 몰드 패턴(MP)의 레이아웃도들이다. 도 23 내지 도 26는 SRAM 셀 트리 게이트 트랜지스터의 제조 공정 중간 단계 구조물들의 사시도들이다.
도 21을 참조하면, 완전(full) CMOS SRAM 셀은 2개의 풀업 트랜지스터(PU1, PU2), 2개의 풀다운 트랜지스터(PD1, PD2) 및 2 개의 패스(액세스) 트랜지스터(PS1, PS2)로 구성된다. 도면에서 WL은 워드 라인을, BL은 비트라인을, Vcc는 전원전압 라인을 각각 나타낸다.
이하, 도 22a 내지 도 26을 참조하여 제3 실시예에 따른 제조 방법을 설명한다. 제1 실시예에 따른 제조 방법과 동일한 부분의 설명은 생략하도록 한다.
먼저 도 23에 도시되어 있는 바와 같이, SOI 절연층(201) 상에 형성된 SOI 실리콘층(202)에 사진 식각 공정을 통해 도 22a의 액티브 패턴(AP) 이미지가 전사된 액티브 패턴(202a)을 형성한다. 액티브 패턴(202a)은 트리 게이트 트랜지스터의 채널 영역이 형성될 부분과 광 근접 효과의 영향을 심하게 받아서 보정이 필요한 부분을 제외한 부분을 포함한다. 따라서, 액티브 패턴(202a)은 라인 패턴들의 조합 으로 구성될 수 있다. 계속해서, 웰 형성용 포토레지스트 패턴을 형성하여 N웰과 P웰 형성을 위한 이온주입을 각각 실시한다.
도 24를 참조하면, 액티브 패턴(202a) 전면에 게이트 절연막을 형성한 후, 사진 식각 공정을 통해 도 20b의 게이트 패턴(GP) 이미지가 전사된 게이트 전극(222a)을 형성한다. 게이트 전극(222a)은 액티브 패턴(202a)의 단차를 따라 컨포말하게 형성되어 액티브 패턴(202a)의 양 측벽 및 상면과 오버랩된다.
계속해서, 도면에는 도시되어 있지 않으나, 이온 주입용 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴과 게이트 전극을 이온 주입 마스크로 사용하여 NMOS 트랜지스터 형성 영역과 PMOS 트랜지스터 형성 영역에 각각의 익스텐션 소오스/드레인 영역 형성을 위한 이온 주입을 실시한다. 이어서, 게이트 전극(222a)의 측벽에 스페이서를 형성한 후, 다시 이온 주입용 포토레지스트 패턴을 형성한 후 포토레지스트 패턴과 게이트 전극 및 스페이서를 이온 주입 마스크로 사용하여 NMOS 트랜지스터 형성 영역과 PMOS 트랜지스터 형성 영역에 각각 깊은(deep) 소오스/드레인 영역 형성을 위한 이온 주입을 실시한다. 그 후, 게이트 전극과 소오스/드레인 영역 상면에 실리사이드막을 형성한다.
도 25를 참조하면, 국부 배선(240)을 형성한다. 기판(201) 전면에 층간 절연막을 형성한 후, 사진 식각 공정을 통해 도 22c의 몰드 패턴(MP1, MP2) 이미지가 전사된 국부 배선 형성용 몰드(230a)로 형성한다. 도 22c에 도시되어 있는 바와 같이, 제1 몰드 패턴(MP1)은 서로 다른 게이트 전극(222a)별로 분리 배열되어 있는 액티브 패턴(202a)들의 소오스/드레인 영역을 연결하는 국부 배선을 정의하고, 제2 몰드 패턴(MP2)은 소정 액티브 패턴(202a)의 소오스/드레인 영역과 다른 액티브 패턴(202a)에 배열되어 있는 게이트 전극(222a)의 상면을 연결하는 국부 배선을 정의한다. 그 후, 몰드(230a)의 오픈 영역을 매립하는 도전막으로 Ti/TiN/W 막을 형성한 후, CMP 공정에 의해 평탄화하여 국부 배선(240a, 240b)을 완성한다.
도 26a는 게이트 전극(222a)별로 분리 배열되어 있는 액티브 패턴(202a)들의 소오스/드레인 영역을 연결하는 국부 배선(240a)을 나타내는 단면도이고, 도 26b는 소정 액티브 패턴(202a)의 소오스/드레인 영역과 다른 액티브 패턴(202a)에 배열되어 있는 게이트 전극(222a)의 상면을 연결하는 국부 배선(240b)을 나타내는 단면도이다. 제3 실시예에 따르면, 채널 영역이 형성될 부분은 패터닝에 의해 형성하여 우수한 수직 프로파일과 균일한 임계치수를 가지도록 한다. 또, 액티브 패턴(202a)의 대부분을 라인 패턴들의 조합으로 형성하고, 광 근접 효과의 영향을 많이 받는 부분은 국부 배선으로 형성함으로써 우수한 성능의 트랜지스터를 제조할 수 있다. 나아가 제3 실시예에와 같이 인접하는 트랜지스터들간의 소오스/드레인을 연결하거나, 인접하는 트랜지스터들간의 소오스/드레인과 게이트를 연결하는 국부 배선을 적용하면 SRAM 셀의 크기를 효과적으로 축소시킬 수 있어서 소자의 집적도를 향상시킬 수 있다. 또, 멀티 게이트 트랜지스터 바로 위에 형성되는 1층의 절연막내에 다마신 기법으로 국부 배선을 형성하기 때문에, 종래의 콘택 패드와 이에 연결되는 국부 배선을 사용하는 경우에 비해 국부 배선 형성 공정이 매우 간단하고 낫 오픈등의 불량이 발생하지 않으며, 콘택 패드와 국부 배선의 미스얼라인에 의한 브리지가 발생하지 않는다. 이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지 만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면, 소정 디자인 룰 이하의 멀티 게이트 액티브 패턴의 라운딩 현상을 개선하여 수직한 프로파일을 가지고 균일한 임계 치수를 가지는 액티브 패턴을 형성할 수 있다. 따라서 성능이 향상된 멀티 게이트 트랜지스터의 제조가 가능하다. 또, 게이트 전극의 미스얼라인이 발생하더라도 트랜지스터 성능의 변이 또는 열화가 발생하는 것을 효과적으로 개선할 수 있다.

Claims (36)

  1. (a)2면 이상에 채널이 형성될 멀티 채널 영역을 포함하는 액티브 패턴을 라인 패턴 또는 라인 패턴의 조합으로 형성하는 단계; 및
    (b)상기 액티브 패턴의 상기 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 형성하여 액티브 구조를 완성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 (a) 단계는 복수개의 라인 앤드 스페이스 패턴들로 상기 액티브 패턴을 형성하는 단계이고,
    상기 (b) 단계는 상기 복수개의 라인 앤드 스페이스 패턴들을 연결하는 상기 국부 배선을 형성하는 단계인 멀티 게이트 트랜지스터의 제조 방법.
  4. 제1 항에 있어서, 상기 (a) 단계는 SOI 웨이퍼를 제공하는 단계; 및
    상기 SOI 웨이퍼의 실리콘층을 패터닝하여 상기 액티브 패턴을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  5. 제1 항에 있어서, 상기 (b) 단계는 상기 액티브 패턴의 멀티 채널 영역을 마스킹하고 상기 국부 배선이 형성될 영역을 노출시키는 절연 몰드를 형성하는 단계;및
    상기 절연 몰드에 의해 노출된 영역을 매립하는 상기 국부 배선을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  6. (a)복수개의 라인 앤드 스페이스 액티브 패턴들을 형성하는 단계;
    (b)상기 각 라인 앤드 스페이스 액티브 패턴들의 2면 이상에 각각 게이트 절연막을 형성하는 단계;
    (c)상기 게이트 절연막 상에 상기 각 액티브 패턴들의 형상을 따라 배열된 공용 게이트 전극을 형성하는 단계;
    (d)상기 공용 게이트 전극에 의해 노출된 상기 각 액티브 패턴들에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계; 및
    (e) 상기 게이트 절연막 및 상기 게이트 전극이 형성된 영역 이외의 상기 각 액티브 패턴들을 연결하는 국부 배선을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  7. 제6 항에 있어서, 상기 (e) 단계시 상기 액티브 패턴들은 상기 국부 배선에 의해 연결되어 폐곡면을 구성하는 멀티 게이트 트랜지스터의 제조 방법.
  8. 제6 항에 있어서, 상기 (a) 단계는 SOI 웨이퍼를 제공하는 단계; 및
    상기 SOI 웨이퍼의 실리콘층을 패터닝하여 상기 액티브 패턴을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  9. 제6 항에 있어서, 상기 (e) 단계는 상기 게이트 전극을 덮고 상기 국부 배선이 형성될 영역을 노출시키는 절연 몰드를 형성하는 단계; 및
    상기 절연 몰드에 의해 노출된 영역을 매립하는 상기 국부 배선을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  10. 제6 항에 있어서, 상기 (e) 단계 전에 상기 게이트 전극 및/또는 상기 소오스/드레인 영역 상부에 실리사이드층을 형성하는 단계를 더 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  11. (a)복수개의 분리된 액티브 패턴들을 형성하는 단계;
    (b)상기 각 액티브 패턴들의 2면 이상에 각각 게이트 절연막을 형성하는 단계;
    (c) 상기 게이트 절연막 상에 상기 각 액티브 패턴들의 형상을 따라 배열된 게이트 전극들을 형성하는 단계;
    (d) 상기 각 게이트 전극들에 의해 노출된 상기 각 액티브 패턴들에 불순물을 주입하여 소오스/드레인 영역들을 형성하는 단계; 및
    (e) 서로 다른 상기 게이트 전극별로 분리 배열되어 있는 상기 액티브 패턴들의 소오스/드레인 영역을 연결하는 국부 배선을 형성하는 단계를 포함하는 메모리 소자의 멀티 게이트 트랜지스터의 제조 방법.
  12. 제11 항에 있어서, 상기 (a) 단계는 SOI 웨이퍼를 제공하는 단계; 및
    상기 SOI 웨이퍼의 실리콘층을 패터닝하여 상기 액티브 패턴들을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  13. 제11 항에 있어서, 상기 (e) 단계는 상기 게이트 전극을 덮고 상기 국부 배선이 형성될 영역을 노출시키는 절연 몰드를 형성하는 단계; 및
    상기 절연 몰드에 의해 노출된 영역을 매립하는 상기 국부 배선을 형성하는 단계를 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  14. 제11 항에 있어서, 상기 (e) 단계 전에 상기 게이트 전극 및/또는 상기 소오스/드레인 영역 상부에 실리사이드층을 형성하는 단계를 더 포함하는 멀티 게이트 트랜지스터의 제조 방법.
  15. 제11 항에 있어서, 상기 국부 배선의 일부는 상기 액티브 패턴의 소오스/드레인 영역과 상기 액티브 패턴 이외의 다른 액티브 패턴에 배열되어 있는 게이트 전극의 상면을 연결하는 국부 배선인 멀티 게이트 트랜지스터의 제조 방법.
  16. 제11 항에 있어서, 상기 메모리 소자는 SRAM인 멀티 게이트 트랜지스터의 제조 방법.
  17. 2면 이상에 채널이 형성된 멀티 채널 영역을 포함하며, 라인 패턴 또는 라인 패턴의 조합인 액티브 패턴; 및
    상기 액티브 패턴의 상기 멀티 채널 영역 이외의 영역과 연결되는 국부배선을 포함하는 멀티 게이트 트랜지스터.
  18. 제17 항에 있어서, 상기 액티브 패턴의 측면 프로파일은 수직한 멀티 게이트 트랜지스터.
  19. 삭제
  20. 제17 항에 있어서, 상기 액티브 패턴은 복수개의 라인 앤드 스페이스 패턴들인 멀티 게이트 트랜지스터.
  21. 제20 항에 있어서, 상기 복수개의 액티브 라인 앤드 스페이스 패턴들은 상기 국부배선에 의해 서로 연결되어 폐곡면을 구성하는 멀티 게이트 트랜지스터.
  22. 제17 항에 있어서, 상기 액티브 패턴은 메사 구조인 멀티 게이트 트랜지스터.
  23. 제22 항에 있어서, 상기 액티브 패턴은 SOI 웨이퍼의 패터닝된 실리콘인 멀티 게이트 트랜지스터.
  24. 제23 항에 있어서, 상기 액티브 패턴의 양 측벽 또는 양 측벽과 상면에 채널 영역이 형성되는 멀티 게이트 트랜지스터.
  25. 복수개의 라인 앤드 스페이스 액티브 패턴들;
    상기 각 라인 앤드 스페이스 액티브 패턴들의 2면 이상에 각각 형성된 게이트 절연막;
    상기 게이트 절연막 상에 상기 각 액티브 패턴들의 형상을 따라 배열된 공용 게이트 전극;
    상기 공용 게이트 전극에 의해 노출된 상기 각 액티브 패턴들에 형성된 소오스/드레인 영역; 및
    상기 게이트 절연막 및 상기 공용 게이트 전극이 형성된 영역 이외에서 상기 각 액티브 패턴들을 연결하는 국부 배선을 포함하는 멀티 게이트 트랜지스터.
  26. 제25 항에 있어서, 상기 액티브 구조는 메사 구조인 멀티 게이트 트랜지스 터.
  27. 제26 항에 있어서, 상기 액티브 패턴은 SOI 웨이퍼의 패터닝된 실리콘인 멀티 게이트 트랜지스터.
  28. 제27 항에 있어서, 상기 게이트 절연막은 상기 액티브 패턴의 양 측벽 또는 양 측벽과 상면에 형성된 멀티 게이트 트랜지스터.
  29. 복수개의 분리된 액티브 패턴들;
    상기 각 액티브 패턴들의 2면 이상에 각각 형성된 게이트 절연막;
    상기 게이트 절연막 상에 상기 각 액티브 패턴들의 형상을 따라 배열된 게이트 전극들;
    상기 각 게이트 전극들에 의해 노출된 상기 각 액티브 패턴들에 형성된 소오스/드레인 영역들; 및
    서로 다른 상기 게이트 전극별로 분리 배열되어 있는 상기 액티브 패턴들의 소오스/드레인 영역을 연결하는 국부 배선을 포함하는 메모리 소자의 멀티 게이트 트랜지스터.
  30. 제29 항에 있어서, 상기 액티브 패턴들의 측면 프로파일은 수직한 메모리 소자의 멀티 게이트 트랜지스터.
  31. 제29 항에 있어서, 상기 액티브 패턴들은 라인 패턴들의 조합인 메모리 소자의 멀티 게이트 트랜지스터.
  32. 제29 항에 있어서, 상기 액티브 패턴은 메사 구조인 메모리 소자의 멀티 게이트 트랜지스터.
  33. 제32 항에 있어서, 상기 액티브 패턴은 SOI 웨이퍼의 패터닝된 실리콘인 메모리 소자의 멀티 게이트 트랜지스터.
  34. 제33 항에 있어서, 상기 액티브 패턴의 양 측벽 또는 양 측벽과 상면에 채널 영역이 형성되는 메모리 소자의 멀티 게이트 트랜지스터.
  35. 제29 항에 있어서, 상기 국부 배선의 일부는 상기 액티브 패턴의 소오스/드레인 영역과 상기 액티브 패턴 이외의 다른 액티브 패턴에 배열되어 있는 게이트 전극의 상면을 연결하는 국부 배선인 메모리 소자의 멀티 게이트 트랜지스터.
  36. 제29 항에 있어서, 상기 메모리 소자는 SRAM 소자인 멀티 게이트 트랜지스터.
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