CN111009529A - 非挥发性存储器结构及其制造方法 - Google Patents
非挥发性存储器结构及其制造方法 Download PDFInfo
- Publication number
- CN111009529A CN111009529A CN201811220344.8A CN201811220344A CN111009529A CN 111009529 A CN111009529 A CN 111009529A CN 201811220344 A CN201811220344 A CN 201811220344A CN 111009529 A CN111009529 A CN 111009529A
- Authority
- CN
- China
- Prior art keywords
- bottle
- substrate
- width
- neck
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000000034 method Methods 0.000 claims abstract description 57
- 230000008569 process Effects 0.000 claims abstract description 38
- 238000003860 storage Methods 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 21
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000002131 composite material Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Abstract
本发明公开一种非挥发性存储器结构及其制造方法，其中该非挥发性存储器结构的制造方法包括：在基底内形成瓶状沟槽，其中所述瓶状沟槽具有邻接所述基底表面的颈部与连接所述颈部的瓶身部，所述颈部的宽度小于所述瓶身部的宽度；进行第一离子注入制作工艺，以于所述瓶身部的底部的所述基底内形成源极区；在所述瓶状沟槽的内表面形成电荷存储层；在所述瓶状沟槽内形成瓶状栅极；以及进行第二离子注入制作工艺，以于所述颈部旁的所述基底内形成漏极区。
Description
技术领域
本发明涉及一种存储器结构及其制造方法，且特别是涉及一种非挥发性存储器结构及其制造方法。
背景技术
由于非挥发性存储器(non-volatile memory)可进行多次数据的存入、读取与抹除等操作，且具有当电源供应中断时，所存储的数据不会消失、数据存取时间短以及低消耗功率等优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器。
然而，在存储器元件的集成度不断提升的情况下，短通道效应(short channeleffect)将严重影响元件的性能。因此，目前已研发3D存储器元件，以避免上述短通道效应。
但是，在制备3D存储器元件的过程中，容易在离子注入制作工艺期间在通道部分注入不必要的离子，进而导致通道的污染(contamination)，而影响后续形成的半导体元件的效能。
发明内容
本发明提供一种非挥发性存储器结构及其制造方法，其可在避免短通道效应发生的同时避免通道污染并获得较高的耦合比(coupling ratio)，进而提升存储器元件的性能。
本发明的非挥发性存储器结构的制造方法，包括于基底内形成瓶状沟槽，其中瓶状沟槽具有邻接基底表面的颈部与连接颈部的瓶身部，颈部的宽度小于瓶身部的宽度，然后进行第一离子注入制作工艺，以于瓶身部的底部的基底内形成源极区，并于瓶状沟槽的内表面形成电荷存储层、在瓶状沟槽内形成瓶状栅极以及进行第二离子注入制作工艺，以于颈部旁的基底内形成漏极区。
在本发明的一实施例中，形成上述瓶状沟槽的步骤包括于基底内形成颈部沟槽，再于颈部沟槽的侧壁形成间隙壁(spacer)，并各向异性蚀刻颈部沟槽内的基底，以形成深沟槽，再利用各向同性蚀刻深沟槽内的基底，以形成瓶身部沟槽，之后移除间隙壁。
在本发明的一实施例中，上述的第一离子注入制作工艺与第二离子注入制作工艺包括N型离子注入制作工艺。
在本发明的一实施例中，形成上述电荷存储层的步骤包括先于瓶状沟槽的内表面共形地形成第一氧化层、在第一氧化层的表面形成氮化硅层，再于氮化硅层的表面形成第二氧化层。
在本发明的一实施例中，形成上述瓶状栅极的步骤包括于基底上全面地沉积导体材料，并填入瓶状沟槽内，再进行平坦化制作工艺，以去除瓶状沟槽外的导体材料。
在本发明的一实施例中，上述的电荷存储层还可形成于基底的表面，且进行上述平坦化制作工艺时，电荷存储层可作为停止层(stop layer)。
在本发明的一实施例中，在上述平坦化制作工艺之后还可包括移除瓶状沟槽以外的电荷存储层。
在本发明的一实施例中，上述的颈部的宽度与上述瓶身部的宽度相差10nm以上。
本发明的非挥发性存储器结构，包括：基底、瓶状栅极、至少一源极区、至少一漏极区与电荷存储层。瓶状栅极设置于基底内，其中瓶状栅极具有邻接基底表面的颈部与连接颈部的瓶身部，颈部的宽度小于瓶身部的宽度。源极区位于瓶身部的底部的基底内，漏极区则位于颈部旁的基底内。电荷存储层是位于瓶状栅极与基底之间。
在本发明的另一实施例中，上述的颈部的宽度小于瓶身部的宽度10nm以上。
在本发明的另一实施例中，上述的电荷存储层包括氧化硅/氮化硅/氧化硅(ONO)复合层。
在本发明的另一实施例中，上述的源极区与漏极区为N型掺杂区。
在本发明的另一实施例中，在基底的厚度方向，上述源极区与上述漏极区有部分重叠。
在本发明的另一实施例中，上述的源极区的宽度大于颈部的宽度，且源极区的宽度大于瓶身部的宽度。
在本发明的另一实施例中，上述的源极区的宽度等于颈部的宽度，且源极区的宽度小于瓶身部的宽度。
在本发明的另一实施例中，上述的瓶状栅极的顶面与基底的顶面共平面。
在本发明的另一实施例中，上述的瓶状栅极的顶面高于基底的顶面，且瓶状栅极的顶面与基底的顶面之间的差距小于或等于上述电荷存储层的厚度。
基于上述，本发明通过在非挥发性存储器结构的基底内形成瓶状沟槽，且瓶状沟槽中的颈部的宽度小于瓶身部的宽度，而可避免后续的离子注入制作工艺中，在除了瓶身部的底部的基底内和颈部旁的基底内以外的区域形成离子注入区，而可有效降低通道污染的情况。另外，本发明通过扩大瓶状沟槽中的瓶身部的宽度，而可获得较长的通道长度，以降低短通道效应的产生。因此，通过本发明可提升存储器元件的性能与耦合比。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A与图12A是本发明的一实施例的一种非挥发性存储器结构的制造流程上视示意图；
图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B与图12B分别是图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A与图12A的I-I线段的剖面示意图；
图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C与图12C分别是图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A与图12A的II-II线段的剖面示意图；
图13是本发明的另一实施例的一种非挥发性存储器结构的剖面示意图。
符号说明
100：基底
100a、102a、104a、138a：顶面
100b、102b：侧面
102：硬掩模层
104：隔离结构
106：颈部沟槽
106a、122a：侧壁
108：图案化光致抗蚀剂层
110：间隙壁材料层
112：间隙壁
114：深沟槽
116：瓶身部沟槽
118：瓶状沟槽
120：颈部
122：瓶身部
124：第一离子注入制作工艺
126、S：源极区
126a、104b：底部
128：电荷存储层
130：第一氧化层
132：氮化硅层
134：第二氧化层
136：导体材料
138、G：瓶状栅极
140：第二离子注入制作工艺
142、D：漏极区
1300：非挥发性存储器结构
L：深度
T：厚度
VD、VG、VS：电压
W1、W1’、W2、W2’、W3’：宽度
具体实施方式
以下将参考附图来全面地描述本发明的例示性实施例，但本发明还可按照多种不同形式来实施，且不应解释为限于本文所述的实施例。在附图中，为了清楚起见，各区域、部位及层的大小与厚度可不按实际比例绘制。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。
图1A为依照本发明一实施例的一种非挥发性存储器结构的制造流程上视示意图；图1B为沿着图1A中的I-I线段的剖面示意图；图1C为沿着图1A中的II-II线段的剖面示意图。
请参照图1A至图1C，提供一基底100，其可为半导体基底，如硅基底或其他适合的半导体基底。另外，依据产品设计需求，可于基底100中形成所需的掺杂区(未绘示)。
在本实施例中，为了进行元件间主动(有源)区的隔离，可于基底100的顶面100a先形成具有预定图案的硬掩模层102。所述硬掩模层102的材料例如是氮化硅，且形成硬掩模层102的方法例如先于基底100上形成硬掩模材料层(未绘示)，再通过光刻制作工艺与蚀刻制作工艺对硬掩模材料层进行图案化。然后，可利用这层硬掩模层102作为掩模蚀刻基底100，以形成与I-I线段平行的数条沟槽，再于其中填入隔离材料(未绘示)，而于基底100内形成隔离结构104，以用来隔离后续形成的多个非挥发性存储器元件。隔离材料例如氧化硅，且形成隔离材料的方法例如化学气相沉积法，并可移除部分隔离材料，进而形成隔离结构104，其中移除部分隔离材料的方法例如化学机械研磨(CMP)。在本实施例中，隔离结构104的顶面104a可高于基底100的顶面100a，且可与硬掩模层102的顶面102a共平面。在另一些实施例中，隔离结构104的顶面104a可低于基底100的顶面100a或与基底100的顶面100a共平面，但本发明不以此为限。
图2A、图2B与图2C是图1A、图1B与图1C的下一道步骤的示意图。
请参照图2A至图2C，在基底100内形成颈部沟槽106。举例来说，形成颈部沟槽106的方法包括于基底100上形成图案化光致抗蚀剂层108。形成图案化光致抗蚀剂层108的方法例如涂布光致抗蚀剂材料于硬掩模层102与隔离结构104上，再对光致抗蚀剂材料进行光刻制作工艺。接着，以图案化光致抗蚀剂层108为掩模，移除部分硬掩模层102与部分基底100，以在相邻的图案化光致抗蚀剂层108与相邻的隔离结构104之间形成颈部沟槽106，并暴露出部份的基底100。移除部分硬掩模层102与部分基底100的方法可为各向异性蚀刻，如干式蚀刻法。
请参照图2A，图案化光致抗蚀剂层108的延伸方向可与隔离结构104的延伸方向垂直，然而本发明不以此为限。在另一些实施例中，可依据制作工艺设计需求，调整图案化光致抗蚀剂层108与隔离结构104之间的排列关系。
图3A、图3B与图3C是图2A、图2B与图2C的下一道步骤的示意图。为容易理解，图3A至图3C以虚线表示隔离结构104与颈部沟槽106的位置。
请参照图3A至图3C，在移除图2A～2C的图案化光致抗蚀剂层108之后，于颈部沟槽106表面、硬掩模层102与隔离结构104上共形地沉积间隙壁材料层110。在本实施例中，间隙壁材料层110的材料例如选用相较于硬掩模层102具有高蚀刻选择比的材料。举例来说，间隙壁材料层110的材料包括由四乙氧基硅烷(tetraethoxysilane，TEOS)源所形成的氧化硅或是其他适合的材料，然而本发明不以此为限。间隙壁材料层110的形成方法例如化学气相沉积法。
图4A、图4B与图4C是图3A、图3B与图3C的下一道步骤的示意图。
请参照图4A至图4C，进行回蚀刻，以于颈部沟槽106的侧壁106a形成间隙壁112。在本实施例中，间隙壁112形成于颈部沟槽106内的基底100的侧面100b与硬掩模层102的侧面102b上，然而本发明不以此为限。在另一实施例中，间隙壁112也可仅形成于颈部沟槽106内的基底100的侧面100b上。
图5A、图5B与图5C是图4A、图4B与图4C的下一道步骤的示意图。
请参照图5A至图5C，各向异性蚀刻颈部沟槽106内的基底100，以形成深沟槽114。由于颈部沟槽106的侧壁106a有间隙壁112的保护，所以不会受到上述蚀刻的影响。
图6A、图6B与图6C是图5A、图5B与图5C的下一道步骤的示意图。
请参照图6A至图6C，在各向异性蚀刻之后进行各向同性蚀刻，使图5A至图5C中的深沟槽114被进一步扩大，而形成瓶身部沟槽116。因此，瓶身部沟槽116的宽度会大于深沟槽114的宽度。至此，已大致上完成于基底100内形成瓶状沟槽118的制作。上述各向同性蚀刻是用以调整瓶身部沟槽116的宽度。换句话说，通过调整各向同性蚀刻的制作工艺参数(如时间、蚀刻剂浓度等)，可改变瓶身部沟槽116的宽度。
在本实施例中，所形成的瓶状沟槽118具有颈部120与连接颈部120的瓶身部122。换句话说，瓶状沟槽118是由颈部沟槽106与瓶身部沟槽116连接而形成，意即颈部沟槽106相当于瓶状沟槽118的颈部120，瓶身部沟槽116相当于瓶状沟槽118的瓶身部122。而且，可依据元件设计的需求或性能表现，适当地调整瓶状沟槽118的深度L，如150nm至200nm，但本发明并不以此为限。而颈部120的宽度W1与瓶身部122的宽度W2的差异较佳是在10nm以上，以减少后续形成源极时污染通道的机率。举例来说，颈部120的宽度W1约为50nm至100nm、瓶身部122的宽度W2约为150nm至200nm，但本发明并不以此为限。依据制作工艺设计的需求或装置的性能表现，可适当地调整瓶状沟槽118中颈部120的宽度W1与瓶身部122的宽度W2。
图7A、图7B与图7C是图6A、图6B与图6C的下一道步骤的示意图。
请参照图7A至图7C，进行第一离子注入制作工艺124，以于瓶身部122的底部的基底100内形成源极区126。在本实施例中，源极区126的底部126a需低于隔离结构104的底部104b，以形成相连的共源极(common source)区。第一离子注入制作工艺124例如N型离子注入制作工艺。在本实施例中，由于颈部120的宽度W1小于瓶身部122的宽度W2，可有效降低第一离子注入制作工艺124中离子注入不必要的区域中，例如包括瓶身部122的侧壁122a等除了瓶身部122的底部的基底100以外的区域。如此一来，可避免通道污染造成的存储器元件性能降低的问题。至于基底100的顶面100a与颈部120因为有硬掩模层102和间隙壁112的存在，所以也不会被离子注入。
图8A、图8B与图8C是图7A、图7B与图7C的下一道步骤的示意图。
请参照图8A至图8C，移除图7A～7C的间隙壁112和硬掩模层102，以暴露出基底100的顶面100a以及颈部120。在一实施例中，可在移除间隙壁112之后移除硬掩模层102。在另一实施例中，可在移除间隙壁112之前移除硬掩模层102。此处，可依据制作工艺设计需求，调整移除间隙壁112与移除硬掩模层102的先后顺序。
图9A、图9B与图9C是图8A、图8B与图8C的下一道步骤的示意图。为容易理解，图9A至图9C以虚线表示隔离结构104与瓶状沟槽118的位置。
请参照图9A至图9C，在瓶状沟槽118的内表面形成电荷存储层128。举例来说，如图9B的局部放大图所示，在瓶状沟槽118的内表面共形地形成第一氧化层130，并于第一氧化层130的表面形成氮化硅层132，在氮化硅层132的表面形成第二氧化层134，而可获得由氧化硅/氮化硅/氧化硅(ONO)复合层构成的电荷存储层128。第一氧化层130的材料例如是氧化硅。第二氧化层134的材料例如是氧化硅。第一氧化层130、氮化硅层132与第二氧化层134的形成方法例如化学气相沉积法。
在本实施例中，第一氧化层130的厚度例如是2nm～6nm，氮化硅层132的厚度例如是3nm～9nm，第二氧化层134的厚度例如是5nm～9nm。然而，本发明并不以此为限，可依据制作工艺设计需求，适当地调整第一氧化层130、氮化硅层132及第二氧化层134的厚度。
图10A、图10B与图10C是图9A、图9B与图9C的下一道步骤的示意图。为容易理解，图10A至图10C以虚线表示隔离结构104与瓶状沟槽118的位置。
请参照图10A至图10C，在基底100上全面地沉积导体材料136，并填入瓶状沟槽118内。导体材料136例如掺杂多晶硅，且导体材料136的形成方法例如化学气相沉积法。
图11A、图11B与图11C是图10A、图10B与图10C的下一道步骤的示意图。
请参照图11A至图11C，进行平坦化制作工艺，以去除瓶状沟槽118外的导体材料，以于瓶状沟槽118内形成瓶状栅极138。而且，在本实施例中，由于电荷存储层128形成于基底100的顶面100a，且进行平坦化制作工艺时，电荷存储层128例如可作为停止层(stoplayer)。另外，若是隔离结构104的顶面104a比基底100的顶面100a高一些，还可在平坦化制作工艺之后额外进行回蚀刻，以确保将瓶状沟槽118外的导体材料去除干净。在本实施例中，瓶状栅极138的顶面138a高于基底100的顶面100a，且瓶状栅极138的顶面138a与基底100的顶面100a之间的差距小于或等于电荷存储层128的厚度，然而本发明不以此为限。在另一些实施例中，瓶状栅极138的顶面138a可与基底100的顶面100a共平面。上述平坦化制作工艺例如化学机械研磨法。
图12A、图12B与图12C是图11A、图11B与图11C的下一道步骤的示意图。
请参照图12A至图12C，移除瓶状沟槽118以外的电荷存储层128。并且，进行第二离子注入制作工艺140，以于颈部120旁的基底100内形成漏极区142。至此，已大致上完成非挥发性存储器结构的制作。第二离子注入制作工艺140例如N型离子注入制作工艺。
图13是依照本发明的另一实施例的一种非挥发性存储器结构的剖面示意图，其中采用与上一实施例相同或近似的元件符号来表示相同或近似的元件，并且省略了相同技术内容的说明。
请参照图13，非挥发性存储器结构1300包括基底100、瓶状栅极G、源极区S、漏极区D以及电荷存储层128。在本实施例中，瓶状栅极G设置于基底100内，其中瓶状栅极G具有邻接基底100表面的颈部120与连接颈部120的瓶身部122，颈部120的宽度W1’小于瓶身部122的宽度W2’。举例来说，颈部120的宽度W1’与瓶身部122的宽度W2’相差约10nm以上。如此一来，可避免源极区S与漏极区D之间的通道被污染，进而可提升存储器元件的性能。
在本实施例中，源极区S与漏极区D例如为N型掺杂区；反之亦然。瓶状栅极G的顶面高于基底100的顶面100a，且瓶状栅极G的顶面与基底100的顶面100a之间的差距小于或等于电荷存储层128的厚度T，然而本发明不以此为限。在另一实施例中，瓶状栅极G的顶面可与基底100的顶面100a共平面。
在本实施例中，由于瓶状栅极G是形成于基底100内、源极区S位于瓶身部122的底部的基底100内、漏极区D则位于颈部120旁的基底100内，所以可通过分别控制连至瓶状栅极G、源极区S与漏极区D的电压VG、VS、VD，在源极区S与漏极区D之间的电荷存储层128内存储四位元资讯。另外，在基底100的厚度方向，源极区S与漏极区D有部分重叠，然而本发明不以此为限。在本实施例中，源极区S的宽度W3’大于颈部120的宽度W1’，且源极区S的宽度W3’大于瓶身部122的宽度W2’(即W3’>W2’>W1’)。在另一实施例中，源极区S的宽度W3’也可等于颈部120的宽度W1’，且源极区S的宽度W3’小于瓶身部122的宽度W2’(即W3’＝W1’<W2’)，但本发明不以此为限。
综上所述，本发明通过在非挥发性存储器结构的基底内形成瓶状沟槽，且瓶状沟槽中的颈部的宽度小于瓶身部的宽度，而可避免后续的离子注入制作工艺中，在除了源极区以外的基底注入离子，以免通道被污染。另外，本发明通过瓶状沟槽中扩大的瓶身部，而可获得较长的通道长度，以降低短通道效应的产生。因此，通过本发明可提升存储器元件的性能与耦合比。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (17)
1.一种非挥发性存储器结构的制造方法，包括：
在基底内形成瓶状沟槽，其中所述瓶状沟槽具有邻接所述基底表面的颈部与连接所述颈部的瓶身部，所述颈部的宽度小于所述瓶身部的宽度；
进行第一离子注入制作工艺，以于所述瓶身部的底部的所述基底内形成源极区；
在所述瓶状沟槽的内表面形成电荷存储层；
在所述瓶状沟槽内形成瓶状栅极；以及
进行第二离子注入制作工艺，以于所述颈部旁的所述基底内形成漏极区。
2.如权利要求1所述的非挥发性存储器结构的制造方法，其中形成所述瓶状沟槽的步骤包括：
在所述基底内形成颈部沟槽；
在所述颈部沟槽的侧壁形成间隙壁(spacer)；
各向异性蚀刻所述颈部沟槽内的所述基底，以形成深沟槽；
各向同性蚀刻所述深沟槽内的所述基底，以形成瓶身部沟槽；以及
移除所述间隙壁。
3.如权利要求1所述的非挥发性存储器结构的制造方法，其中所述第一离子注入制作工艺与所述第二离子注入制作工艺包括N型离子注入制作工艺。
4.如权利要求1所述的非挥发性存储器结构的制造方法，其中形成所述电荷存储层的步骤包括：
在所述瓶状沟槽的内表面共形地形成第一氧化层；
在所述第一氧化层的表面形成氮化硅层；以及
在所述氮化硅层的表面形成第二氧化层。
5.如权利要求1所述的非挥发性存储器结构的制造方法，其中形成所述瓶状栅极的步骤包括：
在所述基底上全面地沉积导体材料，并填入所述瓶状沟槽内；以及
进行平坦化制作工艺，以去除所述瓶状沟槽外的所述导体材料。
6.如权利要求5所述的非挥发性存储器结构的制造方法，其中所述电荷存储层还包括形成于所述基底的表面，且进行所述平坦化制作工艺时，所述电荷存储层作为停止层(stoplayer)。
7.如权利要求6所述的非挥发性存储器结构的制造方法，其中在所述平坦化制作工艺之后还包括移除所述瓶状沟槽以外的所述电荷存储层。
8.如权利要求1所述的非挥发性存储器结构的制造方法，其中所述瓶身部的所述宽度与所述颈部的所述宽度相差10nm以上。
9.一种非挥发性存储器结构，其特征在于，包括：
基底；
瓶状栅极，设置于所述基底内，其中所述瓶状栅极具有邻接所述基底顶面的颈部与连接所述颈部的瓶身部，所述颈部的宽度小于所述瓶身部的宽度；
至少一源极区，位于所述瓶身部的底部的所述基底内；
至少一漏极区，位于所述颈部旁的所述基底内；以及
电荷存储层，位于所述瓶状栅极与所述基底之间。
10.如权利要求9所述的非挥发性存储器结构，其中所述颈部的所述宽度与所述瓶身部的所述宽度相差10nm以上。
11.如权利要求9所述的非挥发性存储器结构，其中所述电荷存储层包括氧化硅/氮化硅/氧化硅(ONO)复合层。
12.如权利要求9所述的非挥发性存储器结构，其中所述源极区与所述漏极区为N型掺杂区。
13.如权利要求9所述的非挥发性存储器结构，其中在所述基底的厚度方向，所述源极区与所述漏极区有部分重叠。
14.如权利要求9所述的非挥发性存储器结构，其中所述源极区的宽度大于所述颈部的所述宽度，且所述源极区的所述宽度大于所述瓶身部的所述宽度。
15.如权利要求9所述的非挥发性存储器结构，其中所述源极区的宽度等于所述颈部的所述宽度，且所述源极区的所述宽度小于所述瓶身部的所述宽度。
16.如权利要求9所述的非挥发性存储器结构，其中所述瓶状栅极的顶面与所述基底的所述顶面共平面。
17.如权利要求9所述的非挥发性存储器结构，其中所述瓶状栅极的顶面高于所述基底的所述顶面，且所述瓶状栅极的所述顶面与所述基底的所述顶面之间的差距小于或等于所述电荷存储层的厚度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107135323A TWI685951B (zh) | 2018-10-08 | 2018-10-08 | 非揮發性記憶體結構及其製造方法 |
| TW107135323 | 2018-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111009529A true CN111009529A (zh) | 2020-04-14 |
| CN111009529B CN111009529B (zh) | 2022-08-19 |
Family
ID=70111220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811220344.8A Active CN111009529B (zh) | 2018-10-08 | 2018-10-19 | 非挥发性存储器结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111009529B (zh) |
| TW (1) | TWI685951B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1420551A (zh) * | 2001-11-21 | 2003-05-28 | 旺宏电子股份有限公司 | 垂直式的氮化物只读存储单元的制造方法 |
| US20030216044A1 (en) * | 2002-05-16 | 2003-11-20 | Nanya Technology Corporation | Method for forming bottle trenches |
| US20050001266A1 (en) * | 2003-07-02 | 2005-01-06 | Ji-Young Kim | Recess type transistor and method of fabricating the same |
| US20070063270A1 (en) * | 2005-09-22 | 2007-03-22 | Samsung Electronics Co., Ltd. | Transistors including laterally extended active regions and methods of fabricating the same |
| CN101009284A (zh) * | 2006-01-23 | 2007-08-01 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN101026098A (zh) * | 2006-02-22 | 2007-08-29 | 南亚科技股份有限公司 | 具有沟槽式栅极的半导体装置及其制造方法 |
| US20080160699A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Method for Fabricating Semiconductor Device Having Bulb-Type Recessed Channel |
| US20160163711A1 (en) * | 2014-12-04 | 2016-06-09 | International Business Machines Corporation | Wet bottling process for small diameter deep trench capacitors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US6958513B2 (en) * | 2003-06-06 | 2005-10-25 | Chih-Hsin Wang | Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells |
| KR100621563B1 (ko) * | 2004-11-03 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2018
- 2018-10-08 TW TW107135323A patent/TWI685951B/zh active
- 2018-10-19 CN CN201811220344.8A patent/CN111009529B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1420551A (zh) * | 2001-11-21 | 2003-05-28 | 旺宏电子股份有限公司 | 垂直式的氮化物只读存储单元的制造方法 |
| US20030216044A1 (en) * | 2002-05-16 | 2003-11-20 | Nanya Technology Corporation | Method for forming bottle trenches |
| US20050001266A1 (en) * | 2003-07-02 | 2005-01-06 | Ji-Young Kim | Recess type transistor and method of fabricating the same |
| US20070063270A1 (en) * | 2005-09-22 | 2007-03-22 | Samsung Electronics Co., Ltd. | Transistors including laterally extended active regions and methods of fabricating the same |
| CN101009284A (zh) * | 2006-01-23 | 2007-08-01 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN101026098A (zh) * | 2006-02-22 | 2007-08-29 | 南亚科技股份有限公司 | 具有沟槽式栅极的半导体装置及其制造方法 |
| US20080160699A1 (en) * | 2006-12-28 | 2008-07-03 | Hynix Semiconductor Inc. | Method for Fabricating Semiconductor Device Having Bulb-Type Recessed Channel |
| US20160163711A1 (en) * | 2014-12-04 | 2016-06-09 | International Business Machines Corporation | Wet bottling process for small diameter deep trench capacitors |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI685951B (zh) | 2020-02-21 |
| CN111009529B (zh) | 2022-08-19 |
| TW202015220A (zh) | 2020-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102290793B1 (ko) | 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법 | |
| CN107492542B (zh) | 半导体组件及其制造方法 | |
| JP2004530300A (ja) | 窪み付きｇａｔｄｒａｍトランジスタおよび方法 | |
| US20120292716A1 (en) | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof | |
| US11545493B2 (en) | Memory devices and methods of fabricating the same | |
| KR102332872B1 (ko) | 데이터 보존이 향상된 메모리 디바이스 | |
| CN110729350A (zh) | 多栅极半导体装置的制作方法 | |
| US20160035818A1 (en) | Forming a vertical capacitor and resulting device | |
| US20070170511A1 (en) | Method for fabricating a recessed-gate mos transistor device | |
| CN113707612B (zh) | 存储器件及其形成方法 | |
| US20070077715A1 (en) | Semiconductor device and method of fabricating the same | |
| TWI807270B (zh) | 記憶胞、半導體元件及形成半導體元件的方法 | |
| US20060019447A1 (en) | Process for the self-aligning production of a transistor with a U-shaped gate | |
| CN113299662A (zh) | 铁电存储器器件及其形成方法 | |
| CN111009529B (zh) | 非挥发性存储器结构及其制造方法 | |
| WO2022077940A1 (zh) | 半导体器件及其制备方法 | |
| TWI762043B (zh) | 半導體裝置以及其製作方法 | |
| WO2022041896A1 (zh) | 一种半导体结构及其制备方法 | |
| US20210057288A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100924880B1 (ko) | 반도체 소자의 다층 배선 형성 방법 | |
| KR100944356B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100685678B1 (ko) | 리세스채널어레이 트랜지스터 및 그의 제조 방법 | |
| KR102639002B1 (ko) | 강유전체 메모리를 포함하는 반도체 디바이스들 및 그 형성 방법들 | |
| CN113611704B (zh) | 半导体结构的制作方法 | |
| CN113745219B (zh) | 半导体器件和形成半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20220609 Address after: Hsinchu Science Industrial Park, Taiwan, China Applicant after: Powerchip Technology Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Applicant before: Powerchip Technology Corp. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |