KR102332872B1 - 데이터 보존이 향상된 메모리 디바이스 - Google Patents

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Abstract

본 개시는 기판 및 기판 내에 형성된 소스 및 드레인 영역들을 포함하는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 기판 상에 그리고 소스 및 드레인 영역들 사이에 형성된 게이트 유전체를 포함한다. 메모리 디바이스는 또한 게이트 유전체 상에 형성되고 평평한 상부 표면을 갖는 게이트 구조체를 포함한다. 메모리 디바이스는 제1, 제2 및 제3 스페이서를 포함하는 멀티 스페이서 구조체를 더 포함한다. 제1 스페이서는 게이트 구조체의 측벽, 그리고 소스 및 드레인 영역들 중 하나의 상부 표면 상에 형성된다. 제2 스페이서는 제1 스페이서의 측벽 상에 형성되고 제1 스페이서의 유전 상수보다 큰 유전 상수를 갖는다. 제3 스페이서는 제2 스페이서의 측벽 및 제1 스페이서의 수평 표면 상에 형성된다.

Description

데이터 보존이 향상된 메모리 디바이스{MEMORY DEVICE WITH IMPROVED DATA RETENTION}
본 출원은 그 전체가 참조에 의해 여기에 포함되고 2017년 11월 30일에 출원되고, 발명의 명칭이 “Memory Device With Improved Data Retention”인 미국 가출원 No.62/592,904에 대한 이익을 주장한다.
비휘발성 메모리는 주로 컴퓨터와 같은 다수의 디바이스에서 사용된다. 비휘발성 메모리는 파워 온(powered on)되지 않은 동안에도 데이터를 보존할 수 있는 타입의 메모리 스토리지이다. 비휘발성 메모리의 예시는 플래시 메모리, EPROM(electrically programmable read-only memory), 및 EEPROM(electrically erasable programmable read-only memory)을 포함한다. 비휘발성 메모리의 기능은 프로그래밍, 판독, 및 삭제 동작을 포함한다.
본 개시는 기판 및 기판 내에 형성된 소스 및 드레인 영역들을 포함하는 메모리 디바이스에 관한 것이다. 메모리 디바이스는 기판 상에 그리고 소스 및 드레인 영역들 사이에 형성된 게이트 유전체를 포함한다. 메모리 디바이스는 또한 게이트 유전체 상에 형성되고 평평한 상부 표면을 갖는 게이트 구조체를 포함한다. 메모리 디바이스는 제1, 제2 및 제3 스페이서를 포함하는 멀티 스페이서 구조체를 더 포함한다. 제1 스페이서는 게이트 구조체의 측벽, 그리고 소스 및 드레인 영역들 중 하나의 상부 표면 상에 형성된다. 제2 스페이서는 제1 스페이서의 측벽 상에 형성되고 제1 스페이서의 유전 상수보다 큰 유전 상수를 갖는다. 제3 스페이서는 제2 스페이서의 측벽 및 제1 스페이서의 수평 표면 상에 형성된다.
본 발명의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 공통 프랙티스(common practice)에 따라 다수의 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다수의 피쳐들의 치수는 예시 및 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시형태에 따른 멀티스페이서 구조체(multispacer structure)를 가진 예시적 메모리 디바이스의 단면도이다.
도 2 내지 도 6은 일부 실시형태에 따른 멀티스페이서 구조체(multispacer structure)를 가진 예시적 메모리 디바이스의 단면도이다.
도 7은 일부 실시형태들에 따른 멀티스페이서 메모리 디바이스를 형성하는 예시적 방법의 플로우 다이어그램이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성되어 배치될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 참조 부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 그 자체가 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
여기에서 사용된 용어 “명사류(nominal)"는 제품 또는 프로세스의 설계 단계에서 설정된 콤포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값, 및 원하는 값보다 높은 그리고/또는 낮은 값의 범위를 함께 의미한다. 값의 범위는 제조 프로세스 또는 공차에 약간의 차이로 인한 것일 수 있다.
여기에서 사용되는 용어 "실질적으로(substantially)"는 주어진 양의 값이 상기 값의 ± 5 %만큼 변한다는 것을 나타낸다.
여기에서 사용되는 용어 "약(about)"은 본 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변화할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기반하여 "약"이라는 용어는 예를 들어 값의 10-30 %(예를 들어, ± 10 %, ± 20 %, 또는 ± 30 %) 내에서 변동하는 주어진 양의 값을 나타낼 수 있다.
비휘발성 메모리는 파워 온(powered on)되지 않은 동안에도 데이터를 보존할 수 있는 타입의 메모리 스토리지이다. 다중 시간 프로그램 가능(MTP; multiple-time programmable) 메모리는 하나 이상의 쓰기 동작을 허용하는 비휘발성 메모리 타입이다. MTP 메모리 셀은 트랜지스터, 커패시터, 도전성 라인, 및 다른 적합한 구조체를 포함할 수 있다. MTP 메모리 셀을 형성하기 위해, CMOS(Complementary Metal-Oxide-Semiconductor) 디바이스가 사용될 수 있다. MTP 메모리 셀을 형성하기 위해, FinFET(Fin field-effect transistor) 및 완전 공핍 플래너 실리콘-온-인슐레이터(fully-depleted planar silicon-on-insulator(SOI)) 디바이스도 사용될 수 있다.
전류 누설 및 데이터 보존은 메모리 셀 구조에 대한 중요한 설계 고려 사항이다. 일부 MTP 메모리 아키텍처는 스토리지 엘리먼트로서 플로팅 게이트 트랜지스터(floating gate transistor)를 사용한다. 보다 우수한 데이터 보존, 신뢰성 및 대기 누설 전류를 위해서는 낮은 게이트 누설 및 하위 임계 누설(sub-threshold leakage)이 바람직하다. CMOS MTP 디바이스에서, 스페이서는 게이트 구조체의 측벽 상에 형성될 수 있다. 그러나, 스페이서를 통한 게이트 누설은 데이터 보존 퍼포먼스에 영향을 줄 수 있다. 또한, 스페이서에 의해 차폐되지 않는 게이트 구조체의 표면은 또한 전체 게이트 누설에 기여할 수 있다.
본 개시에 따른 다수의 실시형태는 MTP 메모리 디바이스에서의 데이터 보존을 개선하는 방법을 개시한다. 게이트 전극 프린징 커패시턴스(gate electrode fringing capacitance)의 감소는 게이트 구조체의 측벽 상에 형성된 스페이서를 통한 게이트 누설을 개선할 수 있다. 일부 실시형태에서, 다층 스페이서 구조체는 스페이서 유전 상수를 감소시킬 수 있고, 차례로 게이트 전극 프린징 커패시턴스를 낮출 수 있다. 다층 스페이서 구조체는 또한, 낮은 게이트 누설을 초래하는 게이트 오버랩 커패시턴스를 감소시킬 수 있다. 또한, 다층 스페이서 구조체는 게이트 구조체의 상부 표면이 실질적으로 평면이 되도록 추가 프로세싱(예를 들어, 주입, 에칭, 및 다른 프로세스) 동안 게이트 구조체를 차폐할 수 있다. 평평한 상부 표면은, 게이트 누설을 감소시키고 디바이스 크로스토크(device crosstalk)를 방지하여, MTP 메모리 디바이스에서의 데이터 보존을 향상시킬 수 있다.
도 1 내지 도 6은 본 개시의 다수의 실시형태에 따른 데이터 보존 퍼포먼스가 향상된 예시적 MTP 메모리 디바이스의 제조 프로세스를 설명한다.
도 1은 본 개시의 일부 실시형태에 따른, 예시적 MTP 메모리 셀의 단면도이다. 도 1의 MTP 메모리 셀(100)은 CMOS 트랜지스터를 사용하여 형성될 수 있고, 기판(110), 소스 및 드레인 영역(120S 및 120D), 게이트 유전체(130), 게이트(140), 스페이서 구조체(150), 및 격리 구조체(160)를 포함한다. 스페이서 구조체는 제1 서브 스페이서(152), 제2 서브 스페이서(154), 제3 서브 스페이서(156), 및 제4 서브 스페이서(158)를 포함할 수 있다. 예시적인 MTP 메모리 셀(100)의 콤포넌트는 예시를 위한 것이며, 실제 크기로 도시된 것은 아니라는 것을 알아야 한다.
기판(110)은 붕소와 같은 p 타입 도펀트로 도핑된 예를 들어 실리콘 물질 등의 p 타입 기판이 될 수 있다. 일부 실시형태에서, 기판(110)은 예를 들어 인 또는 비소와 같은 n 타입 도펀트로 도핑된 실리콘 물질과 같은 n 타입 기판이 될 수 있다. 일부 실시형태에서, 기판(110)은 게르마늄, 다이아몬드, 화합물 반도체, 합금 반도체, SOI(silicon-on-insulator) 구조체, 임의의 다른 적합한 물질, 및/또는 이들의 조합을 포함할 수 있다. 예를 들어, 화합물 반도체는 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티모나이드를 포함할 수 있고, 합금 반도체는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함할 수 있다. 기판(110)은 약 100 μm 내지 약 3000 μm의 범위의 두께를 가질 수 있다.
한쌍의 소스 및 드레인 단자가 기판(110)에 형성될 수 있다. 설명의 편의를 위해, 한쌍의 소스 및 드레인 단자 중 제1 단자를 소스 영역(120S)이라 지칭하고, 한쌍의 소스 및 드레인 단자 중 제2 단자를 드레인 영역(120D)이라 지칭한다. 소스 및 드레인 영역(120S 및 120D)은 상호 교체 가능하고, 기판(110) 내에 형성된다. 소스 및 드레인 영역(120S 및 120D)을 형성하기 위해 기판(110)에 이온 주입 프로세스가 수행되고, 이온 주입 프로세스는 임의의 적합한 도핑 종을 사용할 수 있다. 예를 들어, n 타입 도핑 전구체, 예컨대 포스핀(PH3), 및/또는 다른 n 타입 도핑 전구체는 n 타입 트랜지스터 디바이스용 n 타입 소스 및 드레인 영역의 형성을 위한 주입 프로세스 동안 사용될 수 있다. 소스 및 드레인 영역(120S 및 120D)은 인으로 도핑된 n 타입 고농도 도핑 실리콘 층(Si:P)일 수 있다. 일부 실시형태에서, 소스 및 드레인 영역(120S 및 120D)은 비소로 도핑된 n 타입 도핑 실리콘 층일 수 있다. n 타입 도핑 실리콘 층을 형성하기 위한 다른 타입의 도펀트도 포함될 수 있다. 소스 및 드레인 영역(120S 및 120D)은 또한, p 타입 고농도 도핑 실리콘 층일 수 있다. 예를 들어, 소스 및 드레인 영역(120S 및 120D)은 붕소로 고농도 도핑될 수 있다. p 타입 도핑 실리콘 층을 형성하기 위한 갈륨 또는 인듐 등의 다른 타입의 도펀트도 포함될 수 있다.
기판(110) 상에 그리고 소스 및 드레인 영역(120S 및 120D) 사이에 게이트 유전체(130)가 형성된다. 블랭킷 성막을 통해 게이트 유전체(130)가 형성될 수 있고, 패터닝 및 에칭 프로세스가 후속된다. 일부 실시형태에서, 게이트 유전체(130)는 실리콘 산화물 층(예를 들어, 실리콘 이산화물)일 수 있다. 일부 실시형태에서, 게이트 유전체(130)는 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물, 또는 다른 적합한 하이 k 물질과 같은 하이 k 물질을 포함할 수 있다. 일부 실시형태에서, 하이 k 유전체 층의 유전 상수는 약 3.9보다 높다. 게이트 유전체(130)는, 복수의 층들을 포함할 수 있고, 예를 들어 CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), ALD(atomic layer deposition), PVD(physical vapor deposition), 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 형성될 수 있다. 일부 실시형태에서, 게이트 유전체(130)의 두께는 약 2 nm 내지 약 4 nm(예를 들어, 2 nm 내지 4 nm)이다.
게이트 유전체(130)를 형성하기 위한 예시적 패터닝 프로세스는, 블랭킷 성막된 게이트 유전체 물질 위에 포토레지스트 층을 형성하는 단계, 패턴이 있는 마스크 또는 레티클(reticle)에 레지스트를 노출시키는 단계, 노출후 베이크 프로세스를 수행하는 단계, 및 마스킹 층을 형성하기 위해 레지스트를 현상하는(developing) 단계를 포함할 수 있다. 일부 실시형태에서, 마스킹 층은, 실리콘 질화물 층, 임의의 다른 적합한 층, 및/또는 이들의 조합 등의 하드 마스크일 수 있다. 마스킹 층에 의해 보호되지 않은 게이트 유전체 물질의 표면 영역은 예를 들어 RIE(reactive ion etching) 프로세스, 습식 에칭 프로세스, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합을 사용하여 에칭된다. 에칭 프로세스 후에, 기판(110) 상에 게이트 유전체(130)가 형성되고 후속하여 마스킹 층이 제거된다.
게이트 유전체(130) 상에 게이트(140)가 형성된다. 일부 실시형태에서, 게이트(140)는 폴리실리콘 또는 비정질 실리콘 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 게이트(140)는 금속 게이트 구조체를 형성하는데 사용되는 FinFET 대체 게이트 프로세스에서의 게이트 구조체와 같은 희생 게이트 구조체일 수 있다. 대체 게이트 프로세스 및 연관된 제조 단계들이 수행될 수 있고, 도면에 도시되지 않는다. 금속 게이트 구조체는 장벽 층(들), 게이트 유전체 층(들), 워크 펑션 층(들), 충전 금속 층(들), 및/또는 금속 게이트 구조체를 위한 다른 적합한 물질을 포함할 수 있다. 일부 실시형태에서, 금속 게이트 구조체는 캡핑 층(capping layer), 에치 스탑 층, 및/또는 다른 적합한 물질을 포함할 수 있다. 도 1에 도시된 바와 같이, 예시적 MTP 디바이스에서, 게이트(140)는, 게이트(140)의 중심에서의 높이가 그 측벽에서 측정된 게이트(140)의 높이와 대략 동일한 실질적으로 평평한 상부 표면을 갖는다. 예를 들어, 게이트(140)는 중심에서 측정된 높이(H1) 및 측벽에서 측정된 높이(H2)를 갖고, 높이 비(H2/H1)는 0.95보다 클 수 있다.
게이트(140)의 측벽 상에 그리고 소스 및 드레인 영역(120S 및 120D) 상에도 멀티 스페이서 구조체(150)가 형성된다. 멀티 스페이서 구조체(150)는 각각의 제1, 제2, 제3, 및 제4 서브 스페이서(152, 154, 156, 및 158)를 포함한다. 명확함을 위해 “서브 스페이서”라는 용어가 사용되었고, 여기에 개시된 서브 스페이서는 단일 스페이서 또는 다층 스페이서의 각각의 일부로서 각각 고려될 수 있다는 것에 주목해야 한다. 멀티 스페이서 구조체(150)는 게이트 누설을 감소시키고 MTP 메모리 디바이스에서의 데이터 보존을 향상시키기 위한 다수의 방식을 제공한다. 게이트 유전체의 하이 k 물질과 로우 k 유전체 측벽 스페이서 구조체의 조합은 프린징 필드(fringing field)의 효과를 최소화하거나 억제할 수 있다. 또한, 측벽 스페이서의 낮은 유전 상수 물질은 MTP 메모리 셀의 임계 전압의 열화를 감소시킬 수도 있다.
서브 스페이서는 성막 및 에치 백 기술을 사용하여 형성될 수 있다. 예를 들어, 서브 스페이서 물질 층은, CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막될 수 있다. 일부 실시형태에서, 서브 스페이서 물질 층은, 제1 단계에서 측벽 등의 수직 표면 상에 스페이서 물질 층을 성막하고, 제2 단계에서 수평 표면 상에 스페이서 물질 층을 성막하는, 2개 이상의 단계로 성막될 수 있다. 블랭킷 성막 프로세스 후에, 블랭킷 서브 스페이서 물질 층의 일부를 제거하기 위해 하나 이상의 에치 백 프로세스가 사용될 수 있다. 나머지 스페이서 물질 층은, 게이트(140)의 측벽 및 소스 및 드레인 영역(120S 및 120D) 상에 스페이서 구조체(150)의 서브 스페이서를 형성한다. 일부 실시형태에서, 에칭 속도가 수평 방향보다 수직 방향으로 더 빠르도록, 하나 이상의 이방성 에칭 프로세스가 서브 스페이서를 형성하는데 사용될 수 있다. 수평 방향은 기판(110)의 상부 표면을 따를 수 있고, 수직 방향은 상부 표면에 수직일 수 있다. 스페이서 구조체(150)는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물 등의 유전체 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 제1 유전체 물질은 제1 서브 스페이서(152)를 형성하는데 사용될 수 있고, 제2 유전체 물질 - 제1 유전체 물질보다 높은 유전 상수를 가짐 - 제2 서브 스페이서(154)를 형성하는데 사용될 수 있다. 예를 들어, 제1 서브 스페이서(152)는 실리콘 산화물을 사용하여 형성되고, 제2 서브 스페이서(154)는 실리콘 질화물을 사용하여 형성된다. 실리콘 산화물은 3.9의 유전 상수를 갖고, 실리콘 질화물은 7.5의 더 높은 유전 상수를 갖는다. 일부 실시형태에서, 제3 서브 스페이서(156)는 실리콘 산화물을 사용하여 형성될 수 있다. 일부 실시형태에서, 제4 서브 스페이서(158)는 실리콘 질화물을 사용하여 형성될 수 있다.
크로스토크를 회피하기 위해 기판(110) 내에 그리고 MTP 메모리 디바이스들 사이에 격리 구조체(160)가 형성될 수 있다. 예컨대, 격리 구조체(160)는, 기판(110) 내에 형성되고, 예를 들어 실리콘 산화물, 스핀 온 글래스(spin-on-glass), 실리콘 질화물, 실리콘 산질화물, FSG(fluorine-doped silicate glass), 로우 k 유전체 물질, 임의의 다른 적합한 절연 물질, 및/또는 이들의 조합과 같은 유전체 물질로 만들어질 수 있다. 일부 실시형태에서, 격리 구조체(160)는 기판(110) 내에 트렌치를 에칭함으로써 형성되는 STI(shallow trench isolation) 구조체일 수 있다. 트렌치는 절연 물질로 충전될 수 있고, CMP(chemical mechanical polishing) 및 에치 백 프로세스가 후속된다. 격리 구조체(160)를 위한 다른 제조 기술이 가능하다. 격리 구조체(160)는 예를 들어 하나 이상의 라이너 층(liner layer)을 갖는 구조체와 같은 다층 구조체를 포함할 수 있다. 격리 구조체(160)는 갭 충전 물질에서의 보이드(void) 및 심(seam)을 최소화하거나 제거하기 위해 향상된 갭 충전 층을 성막함으로써 형성될 수도 있다.
MTP 메모리 디바이스에서의 게이트 누설은 일반적으로 3개의 영역에서 발생한다. 첫째, 게이트의 상부 표면은, 특히 게이트의 상부 표면이 비평면이고 스페이서로부터 돌출된 경우, 게이트와 인접한 디바이스 사이의 크로스토크에 취약할 수 있다. 인접한 스페이서 구조체에 의해 차폐되지 않은 게이트의 부분은 다른 디바이스로부터 충분히 전기적으로 격리되지 않을 수 있고, MTP 디바이스는 인접한 디바이스에 대한 크로스토크에 취약하다. 둘째, 게이트의 측벽들 사이에 형성되고 인접한 소스 또는 드레인 영역에 대응하는 커패시턴스인 게이트 전극 프린징 커패시턴스를 통해 게이트 누설이 발생할 수 있다. 게이트 전극 프린징 커패시턴스는 하기의 식으로 표현될 수 있다:
Figure 112018106752655-pat00001
Cgf는 게이트 전극 프린징 커패시턴스이고;
k1은 측벽 스페이서 구조체의 유전 상수이고;
β는 수치 시뮬레이션을 위해 추가된 폼 팩터(form factor)이고;
W는 CMOS 트랜지스터(도 1에 도시되지 않음)의 채널 폭이고;
Tox는 게이트 유전체의 물리적 두께이고;
Tg는 게이트 전극의 물리적 두께이다.
셋째, 게이트 누설은 게이트와 소스 및 드레인 영역들 중 하나 사이에 형성된 커패시턴스인 오버랩 커패시턴스 또는 게이트 유전체 프린징 커패시턴스를 통해 발생할 수 있다. 게이트 유전체 프린징 커패시턴스는 커패시터 유전체로서 스페이서 구조체 및 게이트 유전체의 일부를 사용한다. 예를 들어, 게이트 유전체 프린징 커패시턴스는 커패시터 유전체로서 게이트 유전체의 부분들을 사용하는 제1 커패시터 및 커패시터 유전체로서 스페이서 구조체의 부분들을 사용하는 제2 커패시터에 의해 형성될 수 있다. 제1 및 제2 커패시터는 직렬로 접속된다. 따라서, 게이트 유전체 프린징 커패시턴스는 하기 식으로 표현될 수 있다:
Figure 112018106752655-pat00002
Cof는 게이트 유전체 프린징 커패시턴스이고;
k1은 측벽 스페이서 구조체의 유전 상수이고;
kox는 게이트 유전체의 유전 상수이고;
γ는 수치 시뮬레이션을 위해 추가된 폼 팩터이고;
W는 CMOS 트랜지스터(도 1에 도시되지 않음)의 채널 폭이다.
상기 식에 기초하여, 일부 실시형태에서, 게이트 전극 프린징 커패시턴스 및 게이트 유전체 프린징 커패시턴스는 측벽 스페이서 구조체의 유전 상수(k1)를 감소시킴으로써 감소될 수 있다.
게이트(140)는 다수의 서브 스페이서의 형성 후에 실질적으로 평평한 상부 표면을 갖는다. 일부 실시형태에서, 게이트(140)는 측벽에서 측정된 높이와 실질적으로 동일한 중심에서의 높이를 갖는다. 인접한 서브 스페이서 구조체로부터 돌출된 게이트 구조체 없이, 인접한 디바이스들과 게이트(140) 사이에서의 크로스토크 및 게이트 누설이 감소될 수 있다. 따라서, 데이터 보존 퍼포먼스가 향상된다.
일부 실시형태에서, 제3 서브 스페이서(156)를 사용함으로써, 스페이서 구조체의 전체 유전 상수가 감소될 수 있다. MTP 메모리 디바이스 내의 스페이서 구조체의 전체 치수를 변경하지 않고 전체 유전 상수를 감소시키기 위해, 실리콘 질화물보다 낮은 유전 상수를 가진 물질을 사용하여 제3 서브 스페이서(556)가 형성될 수 있다. 예를 들어, 제3 서브 스페이서(556)는 실리콘 산화물 또는 실리콘 이산화물(SiO2) 등의 산소 기반 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 실리콘 산화물 층은 전구체 물질로서 TEOS를 사용하여 성막될 수 있다. 산소 기반 물질은 3.9와 대략 동일한 유전 상수를 가질 수 있다. 게이트 전극 프린징 커패시턴스가 스페이서 구조체의 전체 유전 상수에 정비례하기 때문에, 유전 상수를 감소시키면 게이트 전극 프린징 커패시턴스를 감소시킬 수 있고, 데이터 보존 퍼포먼스를 향상시킬 수 있다. 일부 실시형태에서, 제4 서브 스페이서(158)의 측벽은 디바이스 디자인 필요에 따라 다양한 형상이 될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제4 서브 스페이서(158)는, 수직 방향으로 더 큰 에칭 레이트로 에칭 프로세스를 수행함으로써 달성되는, 실질적으로 수평인 상부 표면 및 실질적으로 수직인 측벽 표면을 가질 수 있다. 일부 실시형태에서, 제4 서브 스페이서(158)는 이방성 및 등방성 에칭 프로세스 모두를 포함하는 하나 이상의 에칭 프로세스에 의해 달성되는 매끄럽게 만곡된 상부 표면을 가질 수 있다. 매끄럽게 만곡된 상부 표면을 가진 제4 서브 스페이서의 실시예는 도 6을 참조하여 이하 개시된다.
도 2 내지 도 6은 본 개시의 일부 실시형태에 따른 멀티 스페이서 구조체를 가진 부분적으로 제조된 예시적 MTP 메모리 디바이스(200)의 제조 프로세스를 도시한다. 멀티 스페이서 구조체의 구현은 감소된 스페이서 유전 상수를 제공하고 게이트 전극 및 게이트 유전체 프린징 커패시턴스를 낮춘다. 또한, 다층 스페이서 구조체는 게이트 구조체의 상부 표면이 실질적으로 평면이 되도록 추가 프로세싱(예를 들어, 주입, 에칭, 및 다른 프로세스) 동안 게이트 구조체를 차폐한다. 게이트 구조체의 평평한 상부 표면은, 게이트 누설을 감소시키고 디바이스 크로스토크(device crosstalk)를 방지하여, MTP 메모리 디바이스에서의 데이터 보존을 향상시킬 수 있다. 일부 실시형태에서, 상기 도 1의 MTP 메모리 디바이스(100)는 도 2 내지 도 6에서 개시된 제조 프로세스를 사용하여 제조될 수도 있다.
도 2는, 본 개시의 일부 실시형태에 따른, 반도체 층 내에 소스 및 드레인 영역과 게이트 구조체가 형성된 후의 부분적으로 제조된 MTP 메모리 디바이스(200)의 단면도이다. 도 2에서의 부분적으로 제조된 MTP 메모리 디바이스(200)는 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 게이트(240), 및 격리 구조체(260)를 포함한다.
기판(210)은 도 1에서 설명한 바와 같은 기판(110)과 유사할 수 있다. 예를 들어, 기판(210)은 p 타입 기판 또는 n 타입 기판일 수 있다. 일부 실시형태에서, 기판(210)은 다른 적합한 물질 또는 구조체를 포함할 수 있다. 기판(210)은 p 타입 디바이스 또는 n 타입 디바이스를 위해 준비될 수 있다.
소스 및 드레인 영역(220S 및 220D)은 도 1에서 개시된 바와 같은 소스 및 드레인 영역(120S 및 120D)과 유사할 수 있다. 일부 실시형태에서, 소스 및 드레인 영역(220S 및 220D)은 n 타입 도핑 실리콘 층 또는 p 타입 도핑 실리콘 층일 수 있다.
게이트 유전체(230)는 도 1에서 개시된 바와 같은 게이트 유전체(130)와 유사할 수 있다. 기판(210) 상에 그리고 소스 및 드레인 영역(220S 및 220D)들 사이에 게이트 유전체(230)가 형성된다. 블랭킷 성막을 통해 게이트 유전체(230)가 형성될 수 있고, 패터닝 및 에칭 프로세스가 후속된다. 일부 실시형태에서, 게이트 유전체(230)는 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물, 또는 다른 적합한 하이 k 물질과 같은 하이 k 물질일 수 있다. 일부 실시형태에서, 게이트 유전체(230)는, CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막된다.
게이트(240)는 도 1에서 개시된 게이트(140)와 유사할 수 있다. 게이트 유전체(230) 상에 게이트(240)가 형성된다. 일부 실시형태에서, 게이트(240)는 폴리실리콘 또는 비정질 실리콘 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 게이트(240)는 금속 게이트 구조체를 형성하는데 사용되는 희생 게이트 구조체일 수 있다. 금속 게이트 구조체는 캡핑 층, 에치 스탑 층, 및/또는 다른 적합한 물질을 포함할 수 있다. 도 2에 도시된 바와 같이, 후속 프로세싱 단계 전에, 게이트(240)는, 중심에서의 높이가 측벽에서 측정된 높이와 실질적으로 동일한 실질적으로 평평한 상부 표면을 갖는다. 예를 들어, 게이트(240)는 중심에서 측정된 높이(H3) 및 측벽에서 측정된 높이(H4)를 갖고, 높이 비(H4/H3)는 0.95보다 크거나 1 이하이다. 전술한 비 내에서 H4/H3의 더 큰 높이 비는 더 평탄화된 게이트 상부 표면을 제공하고, 게이트와 인접한 디바이스들 사이의 감소된 크로스토크를 제공한다.
도 3은, 본 개시의 일부 실시형태에 따른, 게이트의 측벽 상에 그리고 소스 및 드레인 영역의 상부 표면 상에 제1 서브 스페이서 층이 형성된 후에, 부분적으로 제조된 MTP 메모리 디바이스(200)의 단면도이다. 도 3에서의 부분적으로 제조된 MTP 메모리 디바이스(200)는 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 게이트(240), 제1 서브 스페이서 층(352*), 및 격리 구조체(260)를 포함한다. 단지 설명을 목적으로, 스페이서 콤포넌트가 패터닝/에칭 프로세스 전에 성막된 물질의 층인 경우, 스페이서 콤포넌트의 도면 부호에 별표가 추가된다. 예를 들어, 제1 서브 스페이서 층(352*)은 후속 패터닝/에칭 프로세스 전에 성막된 물질의 층을 나타내고, 제1 서브 스페이서(352)는 제1 서브 스페이서 층(352*)를 패터닝 및 에칭한 후에 형성된 스페이서를 나타낸다. 일부 실시형태에서, 콤포넌트가 일부 패터닝 및/또는 에칭 단계를 거쳤더라도, 간략함 및 설명의 목적으로 도면 부호에 별표가 추가된다.
제1 서브 스페이서 층(352*)은 게이트(240)의 측벽과 상부 표면 및 소스 및 드레인 영역(220S 및 220D)의 상부 표면 상에 형성된 스페이서 층이다. 제1 서브 스페이서 층(352*)은 블랭킷 성막 기술을 사용하여 형성된다. 예를 들어, 스페이서 물질은, 게이트(240), 소스 및 드레인 영역(220S 및 220D), 및 다른 노출된 구조체를 포함하는 기판 위에 블랭킷 성막된다. 일부 실시형태에서, 제1 서브 스페이서 층(352*)은 예를 들어 실리콘 산화물 또는 실리콘 이산화물(SiO2)로 형성될 수 있는 산소 기반 층이다. 일부 실시형태에서, 실리콘 산화물 층은 전구체로서 TEOS(tetraethyl orthosilicate)를 사용하여 성막될 수 있다. 일부 실시형태에서, 제1 서브 스페이서 층(352*)은, 예를 들어 열 산화물 성막, 습식 화학적 산화물 성막, CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막될 수 있다. 제1 서브 스페이서 층(352*)은 컨포멀 필름(conformal film)일 수 있고 30Å 내지 약 80Å(예를 들어, 30Å 내지 80Å) 범위의 두께(T1)를 가질 수 있다. 일부 실시형태에서, 제1 서브 스페이서 층(352*)은 약 40Å의 두께(T1)를 갖는다. 더 큰 T1 두께는 게이트 유전체 프린징 커패시턴스를 감소시켜, 게이트와 인접한 디바이스들 사이의 크로스토크를 감소시킨다. 그러나, 더 큰 필름 두께는 또한 더 가치가 큰 디바이스 공간을 차지한다.
도 4는 본 개시의 일부 실시형태에 따른, 제2 서브 스페이서 층이 제1 서브 스페이서 층 상에 형성된 후에 부분적으로 제조된 MTP 메모리 디바이스(200)의 단면도이다. 도 4의 부분적으로 제조된 MTP 메모리 디바이스(200)는 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 게이트(240), 제1 서브 스페이서 층(352*), 제2 서브 스페이서(454), 및 격리 구조체(260)를 포함한다.
제2 서브 스페이서(454)는 제1 서브 스페이서 층(352*)의 측벽 부분을 비롯하여 제1 서브 스페이서 층(352*) 상에 형성된 스페이서 층이다. 제2 서브 스페이서(454)는 성막 및 에치 백 기술을 사용하여 형성된다. 예를 들어, 제1 서브 스페이서 층(352*) 및 임의의 다른 구조체들의 노출된 표면을 비롯하여 기판 위에 제2 스페이서 물질이 블랭킷 성막된다. 일부 실시형태에서, 제2 서브 스페이서(454)는 실리콘 질화물을 사용하여 형성된다. 일부 실시형태에서, 제2 서브 스페이서(454)를 형성하기 위한 제2 서브 스페이서 층은, 예를 들어 CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막될 수 있다. 블랭킷 성막 프로세스 후에, 제2 서브 스페이서 물질의 수평 부분을 제거하여 게이트(240)의 상부 표면 상에 형성된 제1 서브 스페이서 층(352*)의 부분 및 또한 소스 및 드레인 영역(220S 및 220D) 상에 형성된 부분을 노출시키기 위해 이방성 에치 백 프로세스가 사용된다. 나머지 제2 서브 스페이서 층은 제1 서브 스페이서 층(352*)의 측벽 상에 제2 서브 스페이서(454)를 형성한다. 일부 실시형태에서, 이방성 에치 백 프로세스는 염소 및/또는 불소 기반 화합물을 사용하는 건식 에치 프로세스일 수 있다. 제2 서브 스페이서(454)는 컨포멀 필름일 수 있고 50Å 내지 약 120Å(예를 들어, 50Å 내지 120Å) 범위의 두께(T2)를 가질 수 있다. 일부 실시형태에서, 제2 서브 스페이서(454)는 약 85Å의 두께(T2)를 갖는다. T1의 두께와 유사하게, 더 큰 T2 두께는 게이트 유전체 프린징 커패시턴스를 감소시켜, 게이트와 인접한 디바이스들 사이의 크로스토크를 감소시킨다. 그러나, 더 큰 필름 두께는 또한 더 가치가 큰 디바이스 공간을 차지한다. 게이트(240)의 상부 표면은 제2 서브 스페이서(454)의 상부 표면과 동일 평면 상에 있을 수 있는데, 그 이유는 제2 서브 스페이서(454)의 높이(H5)와 게이트(240)의 높이(H3) 간의 비(H5/H3)는 0.92보다 크고 1 이하일 수 있기 때문이다. 전술한 범위 내에서 H5/H3의 더 큰 높이 비는 게이트 유전체 프린징 커패시턴스를 감소시켜, 게이트와 인접한 디바이스들 사이의 크로스토크를 감소시킨다. 일부 실시형태에서, T2와 T1의 두께들 간의 비는 0.6보다 크고 4 이하일 수 있다. 일부 실시형태에서, 두께(T2)는 제1 서브 스페이서 층(352*)의 측벽 상에 균일한 컨포멀 커버리지를 제공하기에 충분한 두께로 성막될 수 있다.
도 5는 본 개시의 일부 실시형태에 따른, 제3 서브 스페이서 층이 제1 및 제2 서브 스페이서 상에 형성된 후에 부분적으로 제조된 MTP 메모리 디바이스(200)의 단면도이다. 도 5의 부분적으로 제조된 MTP 메모리 디바이스(200)는 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 게이트(240), 제1 서브 스페이서 층(352*), 제2 서브 스페이서(454), 제3 서브 스페이서 층(556*) 및 격리 구조체(260)를 포함한다.
제3 스페이서 층(556*)은 도 4에서 전술한 구조체의 노출된 표면 상에 형성된 스페이서 층이다. 예를 들어, 제3 스페이서 층(556*)은 소스 및 드레인 영역(220S 및 220D) 위에 그리고 또한 게이트(240) 위에 있는 제1 서브 스페이서 층(352*)의 수평 표면 상에 형성될 수 있다. 제3 서브 스페이서 층(556*)은 또한 제2 서브 스페이서(454)의 노출된 측벽 및 상부 표면 상에 형성될 수 있다. 일부 실시형태에서, 제3 서브 스페이서 층(556*)은 제1 서브 스페이서 층(352*)을 형성하는 데에 사용되는 기술과 유사한 블랭킷 성막을 사용하여 형성될 수 있다. 예를 들어, 제3 서브 스페이서 층은 노출된 제1 서브 스페이서 층(352*) 및 제2 서브 스페이서(454), 그리고 다른 노출된 구조체 위에 블랭킷 성막될 수 있다. 일부 실시형태에서, 각각의 제1 및 제3 서브 스페이서 층(352* 및 556*)의 성막 기술은 상이할 수 있다. 일부 실시형태에서, 성막 기술은 동일할 수 있다. 일부 실시형태에서, 제3 서브 스페이서 층(556*)은, 예들 들어 실리콘 산화물 또는 실리콘 이산화물(SiO2)로 형성될 수 있는 산소 기반 층이다. 일부 실시형태에서, 실리콘 산화물 층은 TEOS(tetraethyl orthosilicate)를 사용하여 성막될 수 있다. 일부 실시형태에서, 제3 서브 스페이서 물질은, 예를 들어 CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막될 수 있다. 제3 서브 스페이서 층(556*)은 컨포멀 필름일 수 있고 50Å 내지 약 120Å(예를 들어, 50Å 내지 120Å) 범위의 두께(T3)를 가질 수 있다. 일부 실시형태에서, 제3 서브 스페이서 층(556*)은 약 80Å의 두께를 갖는다. 소스 및 드레인 영역(220S 및 220D) 상에 형성된 제1 서브 스페이서 층(352*)과 제3 서브 스페이서 층(556*)의 전체 두께(T4)는 제3 서브 스페이서 층(556*)의 두께(T3)와 제1 서브 스페이서 층(352*)의 두께(T1)의 합과 동일할 수 있다. 일부 실시형태에서, T4는 80Å 내지 약 120Å(예를 들어, 80Å 내지 120Å) 범위 내에 있을 수 있다. 제3 서브 스페이서(556)의 두께(T3)는 제1 서브 스페이서(352)의 두께(T1) 이상일 수 있다. T1의 두께와 유사하게, 더 큰 T3 및 T4 두께는 게이트 유전체 프린징 커패시턴스를 감소시켜, 게이트와 인접한 디바이스들 사이의 크로스토크를 감소시킨다. 그러나, 더 큰 필름 두께는 또한 더 가치가 큰 디바이스 공간을 차지한다. 일부 실시형태에서, T3와 T2의 두께들 간의 비는 0.4보다 크고 2.4 이하일 수 있다. 일부 실시형태에서, 제3 서브 스페이서 층(556*)의 두께(T3)는 이전에 성막된 서브 스페이서 층들의 노출된 수평 및 수직 표면들에 균일한 컨포멀 커버리지를 제공하기에 충분한 두께로 성막될 수 있다.
도 6은 본 개시의 일부 실시형태에 따른, 제4 서브 스페이서 층이 제3 서브 스페이서(556)의 측벽 및 수평 표면 상에 형성된 후에 부분적으로 제조된 MTP 메모리 디바이스(200)의 단면도이다. 도 6의 부분적으로 제조된 MTP 메모리 디바이스(200)는 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 게이트(240), 제1 서브 스페이서(352), 제2 서브 스페이서(454), 제3 서브 스페이서(556), 제4 서브 스페이서(658) 및 격리 구조체(260)를 포함한다.
제4 서브 스페이서(658)는 제3 서브 스페이서(556)의 측벽 및 수평 부분을 비롯하여 제3 서브 스페이서(556) 상에 형성된 스페이서 층이다. 제2 서브 스페이서(454)와 유사하게, 제4 서브 스페이서(658)는 성막 및 에치 백 기술을 사용하여 형성된다. 예컨대, 제4 서브 스페이서(658)를 형성하기 위해, 적어도 제3 서브 스페이서(556), 게이트(240), 소스 및 드레인 영역(220S 및 220D), 및 다른 노출된 구조체를 비롯하여 기판 위에 제4 서브 스페이서 층이 블랭킷 성막된다. 일부 실시형태에서, 제4 서브 스페이서(658)는 실리콘 질화물을 사용하여 형성된다. 일부 실시형태에서, 스페이서 물질은, CVD, PECVD, ALD, PVD, 임의의 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 성막 프로세스를 사용하여 성막될 수 있다. 블랭킷 성막 후에, 제4 서브 스페이서 층의 수평 부분을 제거하고 제3 서브 스페이서 층(556*)의 측벽 및 수평 부분 상에 제4 서브 스페이서(658)를 형성하기 위해 이방성 에치 백 프로세스가 사용된다. 제4 서브 스페이서 층의 이방성 에치 백 프로세스 중에, 제1 서브 스페이서 층(352*)과 제2 서브 스페이서(454)는 제3 서브 스페이서 층(556*)에 의해 덮여서 에칭 프로세스로부터 보호된다. 따라서, 성막된 제1 서브 스페이서 층(352*)과 제2 서브 스페이서(454)의 두께 또는 높이는 제4 서브 스페이서 층의 이방성 에칭 프로세스에 의해 영향을 받지 않는다. 일부 실시형태에서, 제4 서브 스페이서(658)는 약 240Å 내지 약 350Å (예를 들어, 240Å 내지 350Å) 범위의 두께(T5)를 갖는다. 일부 실시형태에서, 제4 서브 스페이서(658)는 약 300Å의 두께(T5)를 갖는다. 일부 실시형태에서, 제4 서브 스페이서(658)가 형성된 후에, 각각의 제1 및 제3 서브 스페이서 층(352* 및 556*)의 일부는 적합한 에칭 프로세스를 이용하여 제거되어 아래에 있는 소스 및 드레인 영역(220S 및 220D)의 일부를 노출시킬 수 있다. 일부 실시형태에서, 하나 이상의 에칭 프로세스가 제4 서브 스페이서(658)를 형성하기 위해 사용될 수 있다. 하나 이상의 에칭 프로세스는 이방성 에칭 프로세스 및 등방성 에칭 프로세스 모두를 포함할 수 있다. 에칭 프로세스의 선택된 에칭 파라미터에 따라, 제4 서브 스페이서(658)의 측벽 및 상부 표면 프로파일은 디바이스 요구에 기초하여 조정될 수 있다. 예를 들어, 제4 서브 스페이서(658)는 도 1에서 전술한 제4 서브 스페이서(158)의 대응하는 표면과 유사하게 실질적으로 수평 상부 표면 및 실질적으로 수직 측벽 표면을 가질 수 있다. 일부 실시형태에서, 제4 서브 스페이서(658)는 (예를 들어, 표면 상의 각 지점에서 유사한 곡도(degrees of curvature)를 갖는) 실질적으로 균일한 만곡된 표면을 가질 수 있다.
제4 서브 스페이서(658)가 형성된 후에, 제1 및 제3 서브 스페이서 층(352* 및 556*)의 일부를 각각 제거하기 위해 에치 백 프로세스가 사용된다. 일부 실시형태에서, 에치 백 프로세스는 에칭되는 물질에 따라 염소 및/또는 불소 기반 화합물을 사용하는 이방성 에칭 프로세스일 수 있다. 에치 백 프로세스는 게이트(240)의 상부 표면이 노출될 때까지 계속된다. 일부 실시형태에서, 에치 백 프로세스는 소스 및 드레인 영역(220S 및 220D)의 일부를 노출시킨다. 도 6에 도시된 바와 같이, 나머지 제1 및 제3 서브 스페이서 층은 제1 및 제3 서브 스페이서(352 및 556)를 각각 형성한다.
서브 스페이서의 두께는 디바이스 디자인 필요 또는 고려 사항에 따라 달라질 수 있다. 일부 실시형태에서, 제2 서브 스페이서(454) 위의 제4 서브 스페이서(658)의 두께 비(즉, T5/T2)는 3 내지 8의 범위 내에 있을 수 있다. 일부 실시형태에서, 제1 서브 스페이서(352)와 제3 서브 스페이서(556)의 전체 두께 위의 제2 서브 스페이서(454)와 제4 서브 스페이서(658)의 전체 두께(즉, T2+T5)는 2 내지 12의 범위 내에 있을 수 있다. 일부 실시형태에서, 게이트(240)의 좌측에 대한 서브 스페이서들의 전체 두께와 게이트(240)의 우측에 대한 서브 스페이서들의 전체 두께는 상이하거나 동일할 수 있다. 일부 실시형태에서, 게이트(240)의 좌측에 대한 전체 서브 스페이서 두께는 게이트(240)의 우측에 대한 전체 서브 스페이서 두께의 5-10% 내에 있을 수 있다. 일부 실시형태에서, 게이트(240)의 일 측부 상의 서브 스페이서의 부분은 게이트(240)의 다른 측부 상에 형성된 대응하는 서브 스페이서의 부분과 상이한 두께를 가질 수 있다. 예를 들어, 하나 이상의 서브 스페이서는 게이트(240)의 좌측부 및 우측부 상에 상이한 두께를 가질 수 있다. 도 6은 게이트(240)의 각 측부 상에 형성된 4개의 서브 스페이서 층을 도시한다. 일부 실시형태에서, 필요에 따라, 더 많은 서브 스페이서가 형성될 수 있다. 예를 들어, 2개보다 많은 실리콘 질화물 서브 스페이서 및/또는 2개보다 많은 실리콘 산화물 서브 스페이서가 형성될 수 있다.
도 6을 참조하면, 멀티 스페이서 구조체(650)는 각각의 제1, 제2, 제3, 및 제4 서브 스페이서(352, 454, 556 및 658)를 포함한다. 명확함을 위해 “서브 스페이서”라는 용어가 사용되었고, 여기에 개시된 서브 스페이서는 단일 스페이서 또는 다층 스페이서의 각각의 일부로서 각각 고려될 수 있다는 것에 주목해야 한다. 멀티 스페이서 구조체(650)는 게이트 누설을 감소시키고 MTP 메모리 디바이스에서의 데이터 보존을 향상시키기 위한 다수의 방식을 제공한다. 게이트 유전체의 하이 k 물질과 로우 k 유전체 측벽 스페이서 구조체의 조합은 프린징 필드의 효과를 최소화하거나 억제할 수 있다. 또한, 측벽 스페이서의 낮은 유전 상수 물질은 MTP 메모리 셀의 임계 전압의 열화를 감소시킬 수도 있다.
도 6에 도시된 바와 같이, 게이트(240)는 다양한 스페이서 물질들의 프로세싱 및 다른 프로세스 후에 실질적으로 평평한 상부 표면을 갖는다. 일부 실시형태에서, 게이트(240)의 상부 표면은 각각의 제2, 제3, 및 제4 서브 스페이서(454, 556, 658)의 후속 프로세싱 중에 적어도 제1 서브 스페이서 층(352*)에 의해 보호된다. 예를 들어, 제1 서브 스페이서 층(352*)의 블랭킷 성막 후에, 게이트(240)의 상부 표면은 플라즈마 프로세스, 습식 화학 프로세스, 건식 에칭 프로세스, 이온 주입 프로세스 등과 같은 후속 프로세싱 단계로부터 보호된다. 따라서, 게이트(240)의 높이 및 단면 프로파일은 다양한 프로세스 후에 실질적으로 동일하게 유지되고, 게이트(240)의 상부 부분은 스페이서 구조체로부터 돌출하지 않고 차폐될 수 있다. 게이트(240)는 중심에서의 높이가 측벽에서 측정된 높이와 실질적으로 동일한 실질적으로 평평한 상부 표면을 갖는다. 예를 들어, 게이트(240)는 중심에서 측정된 높이(H3) 및 측벽에서 측정된 높이(H4)를 갖고, 높이 비(H4/H3)는 0.95보다 크고 1 이하이다. 게다가, 제2 스페이서(454)는 제4 스페이서(658)의 성막 및 에칭 중에 제3 스페이서 재료(556*)에 의해 보호된다. 따라서, 제2 스페이서(454)의 높이 및 단면 프로파일은 제4 스페이서(658)가 형성된 후에 실질적으로 동일하게 유지된다. 스페이서 구조체로부터 돌출하는 일 없이, 게이트(240)와 인접한 디바이스들 사이의 크로스토크가 감소되고 게이트 누설이 감소된다. 따라서, 데이터 보존 퍼포먼스가 향상된다.
일부 실시형태에서, 제3 서브 스페이서(556)를 사용함으로써, 스페이서 구조체의 전체 유전 상수가 감소될 수 있다. 예를 들어, 도 1에 예시된 구조체는 제1 서브 스페이서(152) 상의 스페이서 물질로서 실리콘 질화물을 사용한다. 전술한 바와 같이, 실리콘 질화물은 7.5의 유전 상수를 갖는다. MTP 메모리 디바이스 내의 스페이서 구조체의 전체 치수를 변경하지 않고 전체 유전 상수를 감소시키기 위해, 실리콘 질화물보다 낮은 유전 상수를 가진 물질을 사용하여 제3 서브 스페이서(556)가 형성될 수 있다. 예를 들어, 제3 서브 스페이서(556)는 실리콘 산화물 또는 실리콘 이산화물(SiO2) 등의 산소 기반 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 실리콘 산화물 층은 전구체 물질로서 TEOS를 사용하여 성막될 수 있다. 산소 기반 물질은 대략 3.9인 유전 상수를 가질 수 있다. 게이트 전극 프린징 커패시턴스가 스페이서 구조체의 전체 유전 상수에 정비례하기 때문에, 유전 상수를 감소시키면 게이트 전극 프린징 커패시턴스를 감소시킬 수 있고, 데이터 보존 퍼포먼스를 향상시킬 수 있다.
또한, 제2 서브 스페이서(454)의 수직 측벽 상에 제3 서브 스페이서(556)를 형성하는 것에 추가하여, 제3 서브 스페이서(556)는 또한 제1 서브 스페이서(352)의 수평 표면 상에 형성된다. 따라서, 더 낮은 유전 상수를 갖는 제3 서브 스페이서(556)가 게이트(240)와 소스 및 드레인 영역(220S 및 220D) 중 한쪽 또는 양쪽 사이에 형성된다. 전술한 바와 같이, 게이트 누설은 스페이서 유전 상수에 관한 커패시턴스이고 게이트(140)와 소스 및 드레인 영역(220S 및 220D) 사이에 형성되는 게이트 유전체 프린징 커패시턴스를 통해 발생할 수 있다. 제3 서브 스페이서(556)에 낮은 유전 상수를 통합함으로써, 게이트 유전체 프린징 커패시턴스가 감소될 수 있다. 따라서, 게이트 구조체와 소스 및 드레인 영역 사이의 게이트 누설이 또한 감소될 수 있고 개선된 데이터 보존 퍼포먼스를 제공한다.
도 7은 본 개시의 일부 실시형태에 따른, 멀티 스페이서 구조체를 갖는 MTP 메모리 디바이스를 형성하는 예시적 방법(700)의 플로우 다이어그램이다. 방법(700)의 다른 동작이 수행될 수 있고 방법(700)의 동작은 상이한 순서로 수행될 수 있고 및/또는 달라질 수 있다.
동작(702)에서, 본 개시의 일부 실시형태에 따라, 반도체 기판 내에 소스 및 드레인 영역과 게이트 구조체가 형성된다. 반도체 기판은 p 타입 기판 또는 n 타입 기판일 수 있다. 일부 실시형태에서, 반도체 기판은 다른 적합한 물질 또는 구조체를 포함할 수 있다. 일부 실시형태에서, 소스 및 드레인 영역은 n 타입 도핑 실리콘 층 또는 p 타입 도핑 실리콘 층일 수 있다.
반도체 기판 상에 그리고 소스 및 드레인 영역 사이에 게이트 유전체가 형성된다. 게이트 유전체는 블랭킷 성막을 통해 형성될 수 있고 패터닝 및 에칭 프로세스가 후속된다. 일부 실시형태에서, 게이트 유전체는 하이 k 물질일 수 있다. 게이트가 게이트 유전체 상에 형성된다. 일부 실시형태에서, 게이트는 폴리실리콘 또는 비정질 실리콘 물질을 사용하여 형성될 수 있다. 일부 실시형태에서, 게이트는 금속 게이트 구조체를 형상하는데 사용되는 희생 게이트 구조체일 수 있다. 게이트는 중심에서의 높이가 측벽에서 측정된 높이와 실질적으로 동일한 실질적으로 평평한 상부 표면을 갖는다. 측벽 및 중심에서 각각 측정된 높이들 간의 높이 비는 0.95보다 크고 1 이하이다. 반도체 기판, 소스 및 드레인 영역, 게이트 유전체, 및 게이트의 예들은 도 2를 참조하여 전술한 바와 같이 각각 기판(210), 소스 및 드레인 영역(220S 및 220D), 게이트 유전체(230), 및 게이트(240)일 수 있다.
동작(704) 후에, 본 개시의 일부 실시형태에 따라, 제1 서브 스페이서 층이 게이트 구조체의 노출된 표면 상에 그리고 또한 소스 및 드레인 영역 상에 블랭킷 성막된다. 제1 서브 스페이서 층은 게이트 측벽 및 상부 표면 상에 형성된다. 제1 서브 스페이서 층은 또한 소스 및 드레인 영역의 상부 표면 상에 성막된다. 제1 서브 스페이서 층은 적합한 성막 기술을 사용하여 형성된다. 일부 실시형태에서, 제1 서브 스페이서 층은 전구체로서 TEOS(tetraethyl orthosilicate)를 사용하여 형성되는 산소 기반 층일 수 있다. 일부 실시형태에서, 제1 서브 스페이서 층은 실리콘 산화물 또는 실리콘 이산화물(SiO2)을 사용하여 형성될 수 있다. 제1 서브 스페이서 층은 30Å 내지 약 50Å(예를 들어, 30Å 내지 50Å) 범위의 두께를 갖는 컨포멀 필름일 수 있다. 일부 실시형태에서, 제1 서브 스페이서 층은 약 40Å의 두께를 갖는다. 서브 스페이서 층의 일례는 도 3을 참조하여 전술한 제1 서브 스페이서 층(352*)일 수 있다.
동작(706)에서, 본 개시의 일부 실시형태에 따라, 제1 서브 스페이서 층의 측벽 상에 제2 서브 스페이서가 형성된다. 제2 서브 스페이서는 제1 서브 스페이서 층의 측벽 부분을 비롯하여 제1 서브 스페이서 층 상에 형성된다. 일부 실시형태에서, 제2 서브 스페이서는 실리콘 질화물을 사용하여 형성된다. 제2 서브 스페이서 층은 70Å 내지 약 100Å(예를 들어, 70Å 내지 100Å) 범위의 두께를 갖는 컨포멀 필름일 수 있다. 일부 실시형태에서, 제2 서브 스페이서 층은 약 85Å의 두께를 갖는다. 게이트의 상부 표면은 제2 서브 스페이서의 상부 표면과 동일 평면 상에 있을 수 있는데, 그 이유는 게이트의 중심 높이와 제2 서브 스페이서의 높이 간의 비는 0.92보다 크고 1 이하이기 때문이다. 제2 서브 스페이서의 일례는 도 4을 참조하여 전술한 제2 서브 스페이서(454)일 수 있다.
동작(708)에서, 제1 서브 스페이서 층 및 제2 서브 스페이서 상에 제3 서브 스페이서 층이 성막된다. 일부 실시형태에서, 제3 서브 스페이서 층은, 예들 들어 실리콘 산화물 또는 실리콘 이산화물(SiO2)로 형성될 수 있는 산소 기반 층이다. 일부 실시형태에서, 실리콘 산화물 층은 TEOS(tetraethyl orthosilicate)를 사용하여 성막될 수 있다. 제3 서브 스페이서 층은 65Å 내지 약 950Å(예를 들어, 65Å 내지 95Å) 범위의 두께를 갖는 컨포멀 필름을 형성할 수 있다. 일부 실시형태에서, 제3 서브 스페이서 층은 약 85Å의 두께를 갖는다. 소스 및 드레인 영역 상에 형성된 제1 서브 스페이서 층과 제3 서브 스페이서 층의 전체 두께는 95Å 내지 약 145Å(예를 들어, 95Å 내지 145Å) 범위 내에 있을 수 있다. 제3 서브 스페이서 층의 일례는 도 5를 참조하여 전술한 제3 서브 스페이서 층(556*)이다.
동작(710)에서, 제3 서브 스페이서 층 상에 제4 서브 스페이서가 형성된다. 제4 서브 스페이서는 제3 서브 스페이서 층의 측벽 및 수평 부분을 비롯하여 제3 서브 스페이서 층 상에 형성된다. 일부 실시형태에서, 제4 서브 스페이서는 실리콘 질화물을 사용하여 형성된다. 일부 실시형태에서, 제4 서브 스페이서는 약 240Å 내지 약 360Å (예를 들어, 240Å 내지 360Å) 범위의 두께를 갖는다. 일부 실시형태에서, 제4 서브 스페이서 층은 약 300Å의 두께를 갖는다. 제4 서브 스페이서 층의 일례는 도 6을 참조하여 전술한 제4 서브 스페이서(658)이다.
동작(712)에서, 제1 및 제3 서브 스페이서 층은 게이트 구조체의 상부 표면들을 노출시켜 제1 및 제3 서브 스페이서를 각각 형성하도록 에칭된다. 예를 들어, 제1 및 제3 서브 스페이서 층의 일부를 제거하기 위해 적합한 에치 백 프로세스가 사용될 수 있다. 일부 실시형태에서, 에치 백 프로세스는 이방성 에칭 프로세스를 포함할 수 있다. 에치 백 프로세스는 게이트(240)의 상부 표면이 노출될 때까지 계속된다. 일부 실시형태에서, 에치 백 프로세스는 소스 및 드레인 영역의 일부를 노출시킬 수 있다. 제4 서브 스페이서는 제1 및 제3 서브 스페이서의 수평 부분을 덮기에(예를 들어, 제3 서브 스페이서 층의 수평 부분을 완전히 덮기에) 충분한 두께를 갖는다. 제1 및 제3 서브 스페이서의 일례는 도 6에 도시된 바와 같은 제1 및 제3 서브 스페이서(352 및 556)이다.
본 개시에 따른 다수의 실시예는 MTP 메모리 디바이스에서 데이터 보존을 향상시키는 방법을 기술한다. 게이트 전극 프린징 커패시턴스의 감소는 스페이서들을 통한 게이트 누설을 감소시킬 수 있다. 다층 스페이서 구조체의 구현은 스페이서 유전 상수를 감소시킬 수 있고, 차례로 게이트 전극 프린징 커패시턴스를 낮출 수 있다. 다층 스페이서 구조체는 또한 낮은 게이트 누설을 초래하는 게이트 오버랩 커패시턴스 또는 게이트 유전체 커패시턴스를 감소시킨다. 다층 스페이서는 또한 게이트 구조체의 상부 표면이 실질적으로 평면이 되도록 추가 프로세싱(예를 들어, 주입, 에칭, 및 다른 프로세스) 동안 게이트 구조체를 차폐한다. 돌출하는 상부 표면이 아닌 평평한 상부 표면은 게이트 누설을 감소시키고 디바이스 크로스토크를 방지하며, 차례로 MTP 메모리 디바이스에서 데이터 보존을 향상시킨다.
일부 실시형태에서, 메모리 디바이스는 기판 및 기판 내에 형성된 소스 및 드레인 영역들을 포함한다. 메모리 디바이스는 또한 기판 상에 그리고 소스 및 드레인 영역들 사이에 형성된 게이트 유전체를 포함한다. 메모리 디바이스는 또한 게이트 유전체 상에 형성되고 평평한 상부 표면을 갖는 게이트 구조체를 포함한다. 메모리 디바이스는 제1, 제2 및 제3 스페이서를 포함하는 멀티 스페이서 구조체를 더 포함한다. 제1 스페이서는 게이트 구조체의 측벽, 그리고 소스 및 드레인 영역들 중 하나의 상부 표면 상에 형성된다. 제2 스페이서는 제1 스페이서의 측벽 상에 형성되고 제1 스페이서의 유전 상수보다 큰 유전 상수를 갖는다. 제3 스페이서는 제2 스페이서의 측벽 및 제1 스페이서의 수평 표면 상에 형성된다.
일부 실시형태에서, MTP(multiple-time programmable) 메모리 디바이스는 기판 및 기판 내에 형성된 소스 영역을 포함한다. 소스 영역은 상부 표면을 포함한다. 메모리 디바이스는 또한 기판 상에 형성된 게이트 유전체 및 게이트 유전체 상에 형성된 게이트 구조체를 포함한다. 게이트 구조체는 측벽을 포함한다. MTP 메모리 디바이스는 또한 제1, 제2, 제3 및 제4 스페이서를 포함한다. 제1 스페이서는 게이트 구조체의 측벽 및 소스 영역의 상부 표면 상에 형성된다. 제2 스페이서는 제1 스페이서의 측벽 상에 형성된다. 제3 스페이서는 제1 스페이서 상에 형성되고 제2 스페이서와 접촉한다. 제4 스페이서는 제3 스페이서 상에 형성된다.
일부 실시형태에서, 메모리 디바이스 형성 방법은 기판을 제공하는 단계 및 기판 내에 소스 및 드레인 영역들을 형성하는 단계를 포함한다. 방법은 또한 기판 상에 게이트 유전체를 형성하는 단계 및 게이트 유전체 상에 게이트 구조체를 형성하는 단계를 포함한다. 게이트 구조체는 측벽을 포함한다. 방법은 제1 서브 스페이서 층을 성막하는 단계 및 제1 서브 스페이서 층 상에 제2 서브 스페이서를 형성하는 단계를 더 포함한다. 제3 서브 스페이서 층이 성막된다. 방법은 또한 제3 서브 스페이서 층 상에 제4 서브 스페이서를 형성하는 단계를 포함한다. 방법은 제1 서브 스페이서 층 및 제2 서브 스페이서 층 상에 제3 서브 스페이서를 형성하기 위해 제3 서브 스페이서 층을 에칭하는 단계를 더 포함한다. 제1 서브 스페이서 층은 게이트 구조체의 측벽 상에 그리고 소스 및 드레인 영역들 상에 제1 서브 스페이서를 형성하기 위해 에칭된다.
1) 본 개시의 실시형태에 따른, 메모리 디바이스는, 기판; 상기 기판 내에 형성된 소스 및 드레인 영역들; 상기 기판 상에 그리고 상기 소스 및 드레인 영역들 사이에 형성된 게이트 유전체; 상기 게이트 유전체 상에 형성되고 평평한 상부 표면을 갖는 게이트 구조체; 및 멀티 스페이서 구조체를 포함하고, 상기 멀티 스페이서 구조체는, 상기 게이트 구조체의 측벽 및 상기 소스 및 드레인 영역들 중 하나의 상부 표면 상에 형성된, 제1 스페이서; 상기 제1 스페이서의 측벽 상에 형성되고 상기 제1 스페이서의 유전 상수보다 큰 유전 상수를 포함하는 제2 스페이서; 및 상기 제2 스페이서의 측벽 및 상기 제1 스페이서의 수평 표면 상에 형성된 제3 스페이서를 포함한다.
2) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 게이트 구조체는 상기 게이트 구조체의 측벽에서 측정된 제1 높이 및 상기 게이트 구조체의 중심에서 측정된 제2 높이를 갖고, 상기 제1 높이에 대한 상기 제2 높이의 비(ratio)는 0.95보다 크고 1 이하이다.
3) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 제1 스페이서는 실리콘 산화물을 포함한다.
4) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 제2 스페이서는 실리콘 질화물을 포함한다.
5) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 제1 스페이서와 상기 제3 스페이서의 전체 두께는, 95 Å 내지 145 Å이다.
6) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 게이트 구조체는 상기 게이트 구조체의 중심에서 측정된 제1 높이를 갖고, 상기 제2 스페이서는 제2 높이를 갖고, 상기 제1 높이에 대한 상기 제2 높이의 비는 0.92보다 크고 1 이하이다.
7) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 제3 스페이서는 실리콘 산화물을 포함한다.
8) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 제3 스페이서는 상기 제2 스페이서의 유전 상수보다 작은 유전 상수를 포함한다.
9) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서, 상기 멀티 스페이서 구조체는, 상기 제3 스페이서 상에 형성된 제4 스페이서를 더 포함하고, 상기 제4 스페이서는 상기 제3 스페이서의 유전 상수보다 큰 유전 상수를 포함한다.
10) 본 개시의 실시형태에 따른, 메모리 디바이스에 있어서,
상기 제4 스페이서는 실리콘 질화물을 포함한다.
11) 본 개시의 다른 실시형태에 따른, MTP(multiple-time programmable) 메모리 디바이스에 있어서, 기판; 상기 기판 내에 형성되고 상부 표면을 포함하는 소스 영역; 상기 기판 상에 형성된 게이트 유전체; 상기 게이트 유전체 상에 형성되고 측벽을 포함하는 게이트 구조체; 상기 게이트 구조체의 측벽 및 상기 소스 영역의 상부 표면 상에 형성된 제1 스페이서; 상기 제1 스페이서의 측벽 상에 형성된 제2 스페이서; 상기 제1 스페이서 상에 형성되고 상기 제2 스페이서와 접촉하는 제3 스페이서; 및 상기 제3 스페이서 상에 형성된 제4 스페이서를 포함한다.
12) 본 개시의 다른 실시형태에 따른, MTP 메모리 디바이스에 있어서, 상기 제1 스페이서에 대한 상기 제2 스페이서의 두께 비는 0.6 내지 4이다.
13) 본 개시의 다른 실시형태에 따른, MTP 메모리 디바이스에 있어서, 상기 제2 스페이서에 대한 상기 제3 스페이서의 두께 비는 0.4 내지 2.4이다.
14) 본 개시의 다른 실시형태에 따른, MTP 메모리 디바이스에 있어서, 상기 제3 스페이서는 실리콘 산화물을 포함한다.
15) 본 개시의 다른 실시형태에 따른, MTP 메모리 디바이스에 있어서, 상기 제4 스페이서는 실리콘 질화물을 포함한다.
16) 본 개시의 또 다른 실시형태에 따른, 메모리 디바이스 형성 방법에 있어서, 내부에 소스 및 드레인 영역들을 포함하는 기판을 제공하는 단계; 상기 기판 상에 게이트 유전체를 형성하는 단계; 상기 게이트 유전체 상에 측벽을 포함하는 게이트 구조체를 형성하는 단계; 제1 서브 스페이서 층을 성막하는 단계; 상기 제1 서브 스페이서 층 상에 제2 서브 스페이서를 형성하는 단계; 제3 서브 스페이서 층을 성막하는 단계; 상기 제3 서브 스페이서 층 상에 제4 서브 스페이서를 형성하는 단계; 상기 제1 서브 스페이서 층 및 상기 제2 서브 스페이서 층 상에 제3 서브 스페이서를 형성하기 위해 상기 제3 서브 스페이서 층을 에칭하는 단계; 및 상기 게이트 구조체의 측벽 상에 그리고 상기 소스 및 드레인 영역들 상에 제1 서브 스페이서를 형성하기 위해 상기 제1 서브 스페이서 층을 에칭하는 단계를 포함한다.
17) 본 개시의 또 다른 실시형태에 따른, 메모리 디바이스 형성 방법에 있어서, 상기 제1 서브 스페이서 층을 성막하는 단계는, TEOS(tetraethyl orthosilicate)를 전구체로서 사용하여 실리콘 산화물 층을 성막하는 단계를 포함한다.
18) 본 개시의 또 다른 실시형태에 따른, 메모리 디바이스 형성 방법에 있어서, 상기 제2 서브 스페이서를 형성하는 단계는 상기 제1 서브 스페이서의 측벽 상에 실리콘 질화물 물질을 성막하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른, 메모리 디바이스 형성 방법에 있어서, 상기 제3 서브 스페이서를 성막하는 단계는 TEOS를 전구체로서 사용하여 실리콘 산화물 층을 성막하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른, 메모리 디바이스 형성 방법에 있어서, 상기 제4 서브 스페이서를 형성하는 단계는 실리콘 질화물 물질을 성막하고 에칭하는 단계를 포함한다.
개시의 요약이 아닌 상세한 설명 부분은 청구 범위를 해석하기 위해 사용되는 것으로 이해되어야 한다. 개시의 요약 부분은 고려되는 모든 예시적인 실시예가 아니라 하나 이상의 예시적인 실시예를 기술할 수 있고, 이에 따라 첨부된 청구범위로 제한되도록 의도되지 않는다.
전술한 개시는 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해할 것이다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알 것이다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 내에 형성된 소스 및 드레인 영역들;
    상기 기판 상에 그리고 상기 소스 및 드레인 영역들 사이에 형성된 게이트 유전체;
    상기 게이트 유전체 상에 형성되고 평평한 상부 표면을 갖는 게이트 구조체; 및
    멀티 스페이서 구조체
    를 포함하고,
    상기 멀티 스페이서 구조체는,
    상기 게이트 구조체의 측벽과 직접 접촉하고 상기 소스 및 드레인 영역들 중 하나의 상부 표면과 직접 접촉하는 제1 스페이서;
    상기 제1 스페이서의 측벽과 직접 접촉하고 상기 제1 스페이서의 유전 상수보다 큰 유전 상수를 포함하는 제2 스페이서; 및
    상기 제2 스페이서의 측벽과 직접 접촉하고 상기 제1 스페이서의 수평 표면과 직접 접촉하는 제3 스페이서
    를 포함하고,
    상기 제3 스페이서는 상기 제1 스페이서에 의해 상기 소스 및 드레인 영역들로부터 분리되고, 상기 제3 스페이서는 적어도 한 쌍의 평평한 수평 표면들을 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 구조체는 상기 게이트 구조체의 측벽에서 측정된 제1 높이 및 상기 게이트 구조체의 중심에서 측정된 제2 높이를 갖고, 상기 제1 높이에 대한 상기 제2 높이의 비(ratio)는 0.95보다 크고 1 이하인 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 스페이서는 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 스페이서는 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 게이트 구조체는 상기 게이트 구조체의 중심에서 측정된 제1 높이를 갖고, 상기 제2 스페이서는 제2 높이를 갖고, 상기 제1 높이에 대한 상기 제2 높이의 비는 0.92보다 크고 1 이하인 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제3 스페이서는 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제3 스페이서는 상기 제2 스페이서의 유전 상수보다 작은 유전 상수를 포함하는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 멀티 스페이서 구조체는, 상기 제3 스페이서 상에 형성된 제4 스페이서를 더 포함하고, 상기 제4 스페이서는 상기 제3 스페이서의 유전 상수보다 큰 유전 상수를 포함하는 것인, 반도체 디바이스.
  9. 메모리 디바이스에 있어서,
    기판;
    상기 기판 내에 형성되고 상부 표면을 포함하는 소스 영역;
    상기 기판 상에 형성된 게이트 유전체;
    상기 게이트 유전체 상에 형성되고 측벽을 포함하는 게이트 구조체;
    제1 L형상(L-shaped) 구조체를 포함하는 제1 스페이서 - 상기 제1 스페이서는 상기 게이트 구조체의 측벽과 직접 접촉하고 상기 소스 영역의 상부 표면과 직접 접촉함 - ;
    I형상 구조체를 포함하는 제2 스페이서 - 상기 제2 스페이서는 유전체 물질을 포함하고 상기 제1 스페이서의 측벽과 직접 접촉함 - ;
    상기 제1 스페이서 및 상기 제2 스페이서와 직접 접촉하는 제3 스페이서; 및
    상기 제3 스페이서 상에 형성된 제4 스페이서
    를 포함하고,
    상기 제3 스페이서는,
    제2 L형상 구조체 - 상기 제2 L형상 구조체의 수직 부분은 한 쌍의 평평한 측벽들을 포함함 - ; 및
    상기 유전체 물질과 상이한 다른 유전체 물질
    을 포함하는 것인, 메모리 디바이스.
  10. 메모리 디바이스 형성 방법에 있어서,
    내부에 소스 및 드레인 영역들을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 상에 측벽을 포함하는 게이트 구조체를 형성하는 단계;
    제1 서브 스페이서 층을 성막하는 단계;
    상기 제1 서브 스페이서 층 상에 제2 서브 스페이서를 형성하는 단계;
    제3 서브 스페이서 층을 성막하는 단계;
    상기 제3 서브 스페이서 층 상에 제4 서브 스페이서를 형성하는 단계;
    상기 제1 서브 스페이서 층 및 상기 제2 서브 스페이서 상에 제3 서브 스페이서를 형성하기 위해 상기 제3 서브 스페이서 층을 에칭하는 단계; 및
    상기 게이트 구조체의 측벽 상에 그리고 상기 소스 및 드레인 영역들 상에 제1 서브 스페이서를 형성하기 위해 상기 제1 서브 스페이서 층을 에칭하는 단계
    를 포함하고,
    상기 제1 서브 스페이서는 상기 게이트 구조체의 측벽과 직접 접촉하고 상기 소스 및 드레인 영역들 중 하나의 상부 표면과 직접 접촉하고,
    상기 제2 서브 스페이서는 상기 제1 서브 스페이서의 측벽과 직접 접촉하고 상기 제1 서브 스페이서의 유전 상수보다 큰 유전 상수를 포함하고,
    상기 제3 서브 스페이서는 상기 제2 서브 스페이서의 측벽과 직접 접촉하고 상기 제1 서브 스페이서의 수평 표면과 직접 접촉하고,
    상기 제3 서브 스페이서는 상기 제1 서브 스페이서에 의해 상기 소스 및 드레인 영역들로부터 분리되고, 상기 제3 서브 스페이서는 적어도 한 쌍의 평평한 수평 표면들을 포함하는 것인, 메모리 디바이스 형성 방법.
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