KR101983894B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

반도체 디바이스 및 이의 제조 방법 Download PDF

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KR101983894B1
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Abstract

반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 기판 상에 배치된 제 1 유전체 층, 제 1 유전체 층 상에 배치된 플로팅 게이트, 제어 게이트, 및 플로팅 게이트와 제어 게이트 사이에 배치된 제 2 유전체 층을 포함한다. 제 2 유전체 층은 실리콘 산화물 층, 실리콘 질화물 층 및 이들의 다중 층 중 하나를 포함한다. 제 1 유전체 층은 기판 상에 형성된 제 1-1 유전체 층, 및 제 1-1 유전체 층 상에 형성된 제 2-1 유전체 층을 포함한다. 제 2-1 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 상호 참조
본 출원은 2016년 11월 29일자에 출원된 미국 가특허 출원 제62/427,389호의 우선권을 주장하며, 이것의 전체 내용은 참조로써 본 명세서에 포함된다.
기술분야
본 개시는 반도체 집적 회로에 관한 것으로, 구체적으로 비휘발성 메모리 셀 및 주변 회로를 포함하는 반도체 디바이스 및 이의 제조 공정에 관한 것이다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 낮은 비용을 추구하여 나노 미터 기술 공정 노드로 진행함에 따라, 접촉 저항을 감소시키고 리소그래피 동작의 수의 증가를 억제하는데 있어서 과제가 있었다.
본 개시의 일 양태에 따르면, 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 셀 구조물이 형성된다. 셀 구조물은 제 1 유전체 층, 제 1 유전체 층 위에 배치된 제 2 유전체 층, 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물을 포함한다. 셀 구조물은 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층을 더 포함한다. 제 2 폴리실리콘 층은 제거되어 제어 게이트 공간을 형성한다. 전도성 물질이 제어 게이트 공간에 형성된다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1d는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 2a 내지 도 2d는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 3a 및 도 3b는 도 2d의 영역(A1 및 A2)에 각각 대응하는 적층 구조물을 도시하는 확대된 횡단면도를 나타낸다.
도 4a 내지 도 4d는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 5a, 도 5c 및 도 5d는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다. 도 5b는 도 5a의 영역(A3)에 대응하는 적층 구조물을 도시하는 확대된 횡단면도이다.
도 6a 내지 도 6c는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 7a 내지 도 7c는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 8a 내지 도 8c는 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 9a 내지 도 9c는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 11a 내지 도 11c는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
도 12는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들 또는 예들은 본 개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 간략함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 디바이스는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
본 실시예에서, 반도체 디바이스는 비휘발성 메모리(non-volatile memory; NVM) 셀 및 논리 회로와 같은 주변 회로를 포함한다. 주변 회로는 또한 정적 랜덤 액세스 메모리(static random access memory; SRAM)를 포함할 수 있다. NVM 셀은 일반적으로 폴리실리콘 층과 같은 복수의 층이 적층되는 적층 구조물을 필요로 하는 반면, 주변 논리 회로는 일반적으로 단일 폴리실리콘 층을 갖는 전계 효과 트랜지스터(field effect transistor; FET)를 포함한다. 구조 차이로 인해, 예를 들어, 층간 유전체(interlayer dielectric; ILD) 층이 NVM 셀 및 주변 논리 회로 위에 형성될 때, NVM 셀 영역과 주변 논리 회로 영역 사이의 높이 차이가 ILD 층에 존재한다. 이러한 높이 차이는 ILD 층 상의 화학적 기계적 연마(chemical mechanical polishing; CMP)의 성능에 영향을 미칠 수 있다.
본 개시에서, NVM 셀 및 주변 논리 회로를 제조하기 전에, NVM 셀 영역 내의 기판을 에칭하여 NVM 셀 영역과 주변 논리 회로 영역 사이에 "단차(step)"를 만든다. 단차 높이는 단차가 달리 형성되지 않은 경우에 ILD 층이 형성될 때의 높이 차이에 대응한다. 게다가, 단차 가까이에 디바이스의 배치는 회피되어야 한다는 것을 또한 유의한다.
도 1a 내지 도 8c는 일반적으로 본 개시의 일 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다. 추가의 동작들이 도 1a 내지 도 8c에 의해 도시된 공정 이전에, 공정 동안에, 그리고 공정 이후에 제공될 수 있고, 아래에 기술된 동작들의 일부는 상기 방법의 추가의 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다.
도 1a에 도시된 바와 같이, 예를 들어, 패드 산화물 층(12) 및 패드 산화물 층(12) 상에 형성된 질화물 층(13)을 포함하는 마스크 층이 기판(10) 상에 형성된다. 포토 레지스트 패턴이 주변 논리 회로 영역(LG)을 커버하기 위해 리소그래피 동작에 의해 질화물 층(13) 위에 형성된다. 포토 레지스트 패턴을 에칭 마스크로서 사용함으로써, NVM 셀 영역(MC)은 노출되지만, 주변 논리 회로 영역(LG)은 질화물 층(13) 및 패드 산화물 층(12)에 의해 커버된다. 도 1a에 도시된 바와 같이, NVM 셀 영역(MC)과 주변 논리 회로 영역(LG) 사이에 전이 영역(TR)이 존재한다.
일 실시예에서, 기판(10)은, 예를 들어, 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3 범위의 불순물 농도를 갖는 p 형 실리콘 기판이다. 다른 실시예들에서, 기판은 대략 1 × 1015 cm-3 내지 대략 1 × 1018 cm-3 범위의 불순물 농도를 갖는 n 형 실리콘 기판이다. 대안적으로, 기판은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판은 SOI(silicon-on insulator; 실리콘 온 인슐레이터) 기판의 실리콘층이다. 일부 실시예들에서, 패드 산화물 층(12)은 열 성장된 실리콘 산화물이고, 질화물 층(13)은 실리콘 질화물이다. 실리콘 산화물 및 실리콘 질화물은 노(furnace) 또는 화학 기상 증착(chemical vapor deposition; CVD)을 사용하여 형성될 수 있다. 마스크 층을 위한 물질은 실리콘 산화물 및 실리콘 질화물에 한정되지 않고, 마스크 층을 위한 임의의 다른 적합한 물질이 사용될 수 있다. 일부 실시예들에서, 패드 산화물 층(12)의 두께는 대략 3 nm 내지 대략 20 nm의 범위에 있고, 질화물 층(13)의 두께는 대략 20 nm 내지 대략 200 nm의 범위에 있다.
마스크 층이 패턴화된 이후에, 습식 산화를 사용하여 NVM 셀 영역(MC)은 산화되어 산화물 층을 형성하고, 그런 다음, 산화물 층은 습식 에칭을 사용하여 제거되어 NVM 셀 영역(MC)과 주변 논리 회로 영역(LG) 사이에 단차를 형성한다. 그런 다음, 도 1b에 도시된 바와 같이, 질화물 층(13) 및 패드 산화물 층(12)은 제거된다.
특정 실시예들에서, 패드 산화물 층(12) 및 질화물 층(13)을 에칭 마스크로서 사용함으로써, NVM 셀 영역(MC) 내의 기판(10)은 에칭되어 단차를 형성한다.
"단차"가 형성된 이후에, 도 1c 및 도 1d에 도시된 바와 같이, 얕은 트렌치 분리(shallow trench isolation; STI)라고도 불리는 분리 절연 층(20)이 형성된다. 분리 절연 층(20)을 형성하기 위해, 실리콘 산화물 층(14) 및 실리콘 질화물 층(15)을 포함하는 마스크 층이 기판(10) 상에 형성되고, 리소그래피 및 에칭 동작에 의해 마스크 층은 패턴화된다. 그런 다음, 패턴화된 마스크 층을 에칭 마스크로 사용함으로써, 기판(10)은 트렌치 에칭되어 트렌치를 형성한다. 일부 실시예들에서, 트렌치의 깊이는 대략 100 nm 내지 대략 1 ㎛의 범위에 있다.
트렌치는 실리콘 산화물과 같은 절연(유전체) 물질로 충전되고, 그런 다음, CMP 또는 에치 백 공정과 같은 평탄화 동작이 절연 물질 층의 상부를 제거하기 위해 수행되어 분리 절연 층(20)을 형성한다. 평면도에서, 에칭되지 않고 실리콘 산화물과 같은 절연 물질로 만들어진 얕은 트렌치 분리(STI)에 의해 둘러싸여 있거나 분리된 기판은 활성 영역이고, 그 활성 영역 위에 트랜지스터 또는 다른 반도체 디바이스가 형성된다. 도 1c 및 도 1d에 도시된 바와 같이, NVM 셀 영역(MC) 및 주변 논리 회로 영역(LG)은 전이 영역(TR)에서의 비교적 큰 분리 절연 층(20)에 의해 분리될 수 있다. 물론, 분리 절연 층(20)이 형성된 이후에도, 셀 영역과 주변 논리 회로 영역 사이의 단차는 유지된다.
게다가, 실리콘 산화물 층(14) 및 실리콘 질화물 층(15)을 포함하는 마스크 층이 제거되고, 그런 다음, 도 1d에 도시된 바와 같이, 추가의 평탄화 동작이 수행되어 주변 논리 회로 영역(LG)의 분리 절연 층(20) 높이를 조절한다. 특정 실시예에서, 이 추가의 평탄화 동작은 수행되지 않는다.
그 뒤에, 도 2a에 도시된 바와 같이, 제 1 유전체 층(21)이 NVM 셀 영역(MC)의 기판(10) 위에 형성된다. 제 1 유전체 층(21)은 NVM 셀을 위한 터널 산화물 층으로 사용되며, 실리콘 산화물로 만들어진다. 일부 실시예들에서, 제 1 유전체 층(21)의 두께는 대략 1 nm 내지 50 nm의 범위에 있다. 제 1 유전체 층(21)은 열 산화 또는 CVD에 의해 형성될 수 있다.
제 1 유전체 층(21)이 형성된 이후에, 제 2 유전체 층(23)이 NVM 셀 영역(MC) 및 논리 회로 영역(LG) 위에 형성된다. 일부 실시예들에서, 제 2 유전체 층(23)이 형성되기 이전에, 계면 실리콘 산화물 층(22)이 형성된다. 이러한 경우에, 층(22 및 23)의 조합이 제 2 유전체 층으로 지칭될 수 있다. 일부 실시예들에서, 계면 실리콘 산화물 층(22)의 두께는 대략 1 nm 내지 10 nm의 범위에 있다.
제 2 유전체 층(23)은 실리콘 질화물보다 높은 유전 상수를 갖는 하이-k(high-k) 유전체 물질의 하나 이상의 층을 포함한다. 통상적으로, 하이-k 유전체 물질의 유전 상수는 10 이상이다. 일부 실시예들에서, 제 2 유전체 층(23)은 Hf, Y, Ta, Ti, Al 및 Zr의 하나 이상의 산화물, 또는 임의의 다른 적합한 유전체 물질을 포함한다. 특정 실시예들에서, HfO2가 사용된다.
제 2 유전체 층(23)은 CVD에 의해 형성될 수 있다. 일부 실시예들에서, 제 2 유전체 층(23)의 두께는 대략 1 nm 내지 대략 50 nm의 범위에 있다. 제 2 유전체 층(23)은 논리 회로 영역(LG)에서 논리 회로의 전계 효과 트랜지스터(FET)를 위한 게이트 유전체 층으로 사용된다.
제 2 유전체 층(23)이 형성된 이후에, 도 2b에 도시된 바와 같이, 제 1 폴리실리콘 층(30)이 형성된다. 제 1 폴리실리콘 층(30)은 CVD에 의해 형성될 수 있다. 일부 실시예들에서, 성막된 제 1 폴리실리콘 층(30)의 두께는 대략 10 nm 내지 대략 300 nm의 범위에 있다. 제 1 폴리실리콘 층(30)은 적절하게 불순물로 도핑되고, NVM 셀의 플로팅 게이트를 위해 사용된다. 폴리실리콘 층(30)은 비정질 실리콘 층으로 교체될 수 있다.
일부 실시예들에서, 도 2c에 도시된 바와 같이, 성막된 제 1 폴리실리콘 층(30)의 두께는 화학적 기계적 연마 방법 또는 에치 백 방법과 같은 평탄화 동작에 의해 감소된다. 일부 실시예들에서, 평탄화 동작 이후에, 제 1 폴리실리콘 층(30)의 두께는 대략 10 nm 내지 대략 200 nm의 범위에 있다. 도 2c에 도시된 바와 같이, 제 1 폴리실리콘 층(30)은 논리 회로 영역(LG)에 남는다. 특정 실시예들에서, 제 1 폴리실리콘 층(30)은 논리 회로 영역(LG)에서 완전히 제거된다.
평탄화 동작 이후에, 도 2d에 도시된 바와 같이, 제 3 유전체 층(35)이 NVM 셀 영역(MC)에 형성된다. 일부 실시예들에서, 제 3 유전체 층(35)은 실리콘 산화물 층, 실리콘 질화물 층 및 이들의 다중 층 중 하나를 포함하고, 대략 10-100 nm의 두께를 갖는다. 제 3 유전체 층(35)은 CVD, 및 리소그래피 및 건식 에칭을 포함하는 패턴화 동작에 의해 형성될 수 있다. 도 2d에 도시된 바와 같이, 제 3 유전체 층(35)은 논리 회로 영역(LG)에 형성되지 않는다.
도 3a 및 도 3b는 도 2d의 영역(A1 및 A2)에 각각 대응하는 적층 구조물을 도시하는 예시적인 횡단면도를 나타낸다.
제조 공정의 이 단계에서, 도 3a에 도시된 바와 같이, NVM 셀 영역(MC)에서, 유전체 필름(35), 제 1 폴리실리콘 층(30), 하이-k 유전체 층(23), 계면 실리콘 산화물 층(22) 및 터널 실리콘 산화물 층(21)은 기판(10) 상에 적층된다. 실제 디바이스에서, 계면 실리콘 산화물 층(22)과 터널 실리콘 산화물 층(21) 사이의 계면은 동일한 물질로 형성되기 때문에 관찰되지 않을 수 있다. 도 3b에 도시된 바와 같이, 논리 회로 영역(LG)에서, 제 1 폴리실리콘 층(30), 하이-k 유전체 층(23) 및 계면 실리콘 산화물 층(22)은 기판(10) 상에 적층된다.
도 2d에 이어서, 도 4a에 도시된 바와 같이, 제 2 폴리실리콘 층(40)이 NVM 셀 영역(MC) 및 논리 회로 영역(LG) 위에 형성된다. 일부 실시예들에서, 제 2 폴리실리콘 층(40)은 CVD에 의해 형성될 수 있고, 제 2 폴리실리콘 층(40)의 두께는 대략 10 nm 내지 대략 100 nm의 범위에 있다.
게다가, 도 4b에 도시된 바와 같이, 하드 마스크 층(42)이 제 2 폴리실리콘 층(40) 상에 형성된다. 일부 실시예들에서, 하드 마스크 층(42)은 CVD에 의해 형성된 실리콘 산화물로 만들어지며, 그 두께는 대략 10 nm 내지 대략 50 nm의 범위에 있다.
리소그래피 및 에칭을 포함하는 패턴화 동작을 사용함으로써, 하드 마스크 층(42)은 패턴하되고, 패턴화된 하드 마스크 층을 에칭 마스크로 사용함으로써, 도 4c에 도시된 바와 같이, 제 2 폴리실리콘 층(40)은 패턴화된다.
NVM 셀 영역(MC)에서, 제 2 폴리실리콘 층(40)의 에칭은 실질적으로 제 3 유전체 층(35)에서 정지하지만, 논리 회로 영역(LG)에서, 제 2 폴리실리콘 층(40)의 에칭은 또한 하이-k 유전체 층(23)을 에칭하고 계면 실리콘 산화물 층(22)에서 정지한다. 이러한 에칭 동작에 의해, 제 2 폴리실리콘 층(40)에 의해 형성된 더미 제어 게이트(DCG)가 NVM 셀 영역(MC)에 형성되고, 모두 제 2 폴리실리콘 층(40)으로 형성된 제 1 더미 게이트(DG1) 및 제 2 더미 게이트(DG2)가 논리 회로 영역(LG)에 형성된다. 본 개시에서, "더미"는 후속적으로 제거되거나 다른 물질로 교체되는 층 또는 구조물, 또는 능동 회로의 일부로서 기능하지 않는 층 또는 구조물을 일반적으로 의미한다. 그러나, 더미로 언급되지 않더라도, 일부 층들은 후속적으로 다른 층/물질로 교체될 수 있다.
제 2 폴리실리콘 층(40)의 패턴화 동작 이후에, 도 4d에 도시된 바와 같이, 제 1 측벽 스페이서(45)가 NVM 셀 영역(MC) 및 논리 회로 영역(LG)에서 모두 패턴화된 제 2 폴리실리콘 층의 양측에 형성된다.
일부 실시예들에서, 제 1 측벽 스페이서(45)는 실리콘 산화물로 만들어진다.
실리콘 산화물의 블랭킷 층이, 예를 들어 CVD에 의해, 전체 기판 위에 형성되고, 그런 다음, 이방성 에칭이 수행되어 제 1 측벽 스페이서(45)가 형성된다. 일부 실시예들에서, 제 1 측벽 스페이서(45)의 두께는 대략 1 nm 내지 대략 20 nm의 범위에 있다.
게다가, 도 5a에 도시된 바와 같이, 제 1 측벽 스페이서(45)가 형성된 이후에, 제 2 측벽 스페이서(46)가 제 1 측벽 스페이서 위에 형성된다. 일부 실시예들에서, 도 5a의 영역(A3)에 대응하는 확대된 횡단면도인 도 5b에 도시된 바와 같이, 제 2 측벽 스페이서(46)는 두 개의 실리콘 산화물 층(46-1 및 46-3) 사이에 끼워진 실리콘 질화물 층(46-2)을 갖는 ONO 필름을 포함한다. 일부 실시예들에서, 실리콘 산화물 층(46-1), 실리콘 질화물 층(46-2), 및 실리콘 산화물 층(46-3)의 두께는 각각 대략 1 내지 20 nm, 대략 1 내지 30 nm, 및 대략 1 내지 20 nm의 범위 내에 있다. 특정 실시예들에서, 제 2 측벽 스페이서(46)는 실리콘 질화물 또는 실리콘 산질화물의 단일 층이다.
제 2 측벽 스페이서(46)가 형성된 이후에, 도 5c에 도시된 바와 같이, 논리 회로 영역(LG)이 보호 층(47)에 의해 커버되는 동안, 제 3 유전체 층(35) 및 제 1 폴리실리콘 층(30)은 건식 에칭 동작을 사용하여 패턴화된다. 제 1 폴리실리콘 층의 에칭은 또한 제 2 유전체 층(23)을 제거하고 계면 실리콘 산화물 층(22)에서 정지한다. 보호 층(47)은 포토 레지스트 층일 수 있으며, 제 1 폴리실리콘 층(30)의 에칭 이후에, 보호 층(47)은 제거된다.
게다가, 도 5d에 도시된 바와 같이, 제 3 측벽 스페이서(48)가 형성되고, 소거 게이트 산화물(49)이 형성된다. 제 3 측벽 스페이서(48)는 유전체 물질의 하나 이상의 층으로 만들어진다. 일 실시예에서, 제 3 측벽 스페이서(48)는 실리콘 질화물로 만들어진다. 소거 게이트 산화물(49)은 실리콘 산화물로 만들어진다. 일부 실시예들에서, 실리콘 산화물 층이 형성되고, 그런 다음, 실리콘 산화물 층은 소거 게이트 영역으로부터 실리콘 산화물 층을 제거하기 위해 패턴화되고, 그런 다음, 습식 산화가 수행되어 소거 게이트 산화물(49)을 형성한다. 제조 공정의 이 단계에서, NVM 셀 영역(MC)에서, 제 1 유전체 층(21), 계면 실리콘 산화물 층(22), 제 2 유전체 층(23), 플로팅 게이트(FG)로서의 제 1 폴리실리콘 층(30), 제 3 유전체 층(35), 제 2 폴리실리콘 층(40), 및 하드 마스크 층(42)은 측벽 스페이서를 갖는 적층 구조물을 구성한다. 논리 회로 영역(LG)에서, 측벽 스페이서를 갖는 계면 실리콘 산화물 층(22), 제 2 유전체 층(23), 더미 층으로서의 제 1 폴리실리콘 층(30), 다른 더미 층으로서의 제 2 폴리실리콘 층(40), 및 하드 마스크 층(42)은 제 1 및 제 2 게이트 스택을 구성한다. 일부 실시예들에서, 제 1 유전체 층(21), 계면 실리콘 산화물 층(22), 및 제 2 유전체 층(23)이 앞서 말한 에칭 동안 에칭되면, 새로운 유전체 층이 선택 게이트의 게이트 유전체 층을 위해 형성된다.
그런 다음, 도 6a에 도시된 바와 같이, NVM 셀 영역(MC)에서, 적층 구조물 사이에 소거 게이트(EG)가 형성되고, 소거 게이트가 형성되지 않은 적층 구조물의 측면에 선택 게이트(SG)가 형성된다. NVM 셀 영역(MC) 및 논리 회로 영역(LG) 위에 제 3 폴리실리콘 층(50)이 형성되고, 제 3 폴리실리콘 층 상에 하드 마스크 층(52)이 형성된다. 그런 다음, 도 6a에 도시된 바와 같이, 소거 게이트(EG) 및 선택 게이트(워드 라인)(SG)를 형성하기 위해 패턴화 동작이 수행된다. 논리 회로 영역(LG)에서, 유사한 구조물이 제 1 및 제 2 게이트 스택의 측면 상에 형성될 수 있다. 일부 실시예들에서, 소거 게이트(EG) 및 선택 게이트(SG)를 위한 제 3 폴리실리콘 층(50)의 두께는 대략 40 nm 내지 대략 200 nm의 범위에 있다. 일부 실시예들에서, 하드 마스크 층(52)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물의 하나 이상의 층으로 만들어지며, 대략 20 nm 내지 100 nm의 두께를 갖는다.
그 뒤에, 하드 마스크 층(52) 및 제 3 폴리실리콘 층(50)은 논리 회로 영역(LG)에서 제거되지만, NVM 셀 영역(MC)은 커버 층(54)에 의해 보호된다. 일부 실시예들에서, 커버 층(54)은 포토 레지스트 층이다.
논리 회로 영역(LG)에서 하드 마스크 층(52) 및 제 3 폴리실리콘 층(50)이 제거된 이후에, 도 6c에 도시된 바와 같이, NVM 셀 영역(MC) 및 논리 회로 영역(LG) 위에 실리콘 질화물 커버 층(55)이 형성되고, 제 4 유전체 층(57)이 실리콘 질화물 커버 층(55) 상에 형성된다.
일부 실시예들에서, 실리콘 질화물 커버 층(55)은 CVD에 의해 형성될 수 있고, 대략 1 nm 내지 대략 50 nm의 두께를 갖는다. 제 4 유전체 층(57)은 SiO2, SiN, SiOC, SiCN, SiOCN, SiON 또는 임의의 다른 적절한 유전체 물질의 하나 이상의 층을 포함하고, CVD에 의해 형성될 수 있다. 제 4 유전체 층(57)의 두께는 대략 50 nm 내지 대략 1000 nm의 범위에 있어, NVM 셀 영역(MC) 및 논리 회로 영역(LG) 상의 구조물이 제 4 유전체 층(57) 내에 완전히 임베딩된다.
제 4 유전체 층(57)이 형성된 이후에, 도 7a에 도시된 바와 같이, 제 4 유전체 층, NVM 셀 영역(MC)의 적층 구조물의 상부, 및 논리 회로 영역(LG)의 게이트 스택은 CMP에 의해 평탄화된다. CMP를 사용한 평탄화 동작에 의해, 도 7a에 도시된 바와 같이, 제 3 폴리실리콘 층(50)으로 만들어진 소거 게이트(EG) 및 선택 게이트(SG)의 상부, 제 2 폴리실리콘 층(40)으로 만들어진 더미 제어 게이트(DCG)의 상부, 및 제 2 폴리실리콘 층(40)으로 만들어진 더미 게이트(DG1, DG2)의 상부가 노출된다.
다음으로, 도 7b에 도시된 바와 같이, 더미 제어 게이트(DCG)의 상부 및 더미 게이트(DG2)의 상부가 제 1 마스크 패턴(60)으로부터 노출되도록 제 1 마스크 패턴(60)이 형성된다. 일부 실시예들에서, 제 1 마스크 패턴(60)은 포토 레지스트로 만들어지며, 다른 실시예들에서는 실리콘 질화물, 알루미늄 산화물 또는 전이 금속 질화물로 만들어진다. 그런 다음, 도 7b에 도시된 바와 같이, 더미 제어 게이트(DCG)의 제 2 폴리실리콘 층(40) 및 더미 게이트(DG2)의 제 2 폴리실리콘 층(40) 및 제 1 폴리실리콘 층(30)은 각각 개구부(61 및 63)를 형성하기 위해 제거된다.
개구부(61 및 63)가 형성된 이후에, 도 7c에 도시된 바와 같이, 개구부는 제 1 전도성 물질(65)의 하나 이상의 층으로 충전된다. 일부 실시예들에서, 제 1 전도성 물질(65)은 일 함수 조정 층 및 바디 금속 층을 포함한다.
본 개시에서, 더미 게이트(DG1)는 p 채널 FET 및 n 채널 FET 중 어느 하나를 위한 것이며, 더미 게이트(DG2)는 p 채널 FET 및 n 채널 FET 중 다른 하나를 위한 것이다. n 채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, TaSi 또는 임의의 다른 적합한 전도성 물질의 하나 이상이 일 함수 조정 층으로서 사용되고, p 채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, Co 또는 임의의 다른 적합한 전도성 물질의 하나 이상이 일 함수 조정 층으로서 사용된다. 본 실시예에서는, p 채널 FET와 n 채널 FET를 위한 일 함수 조정 층은 서로 상이하다. p 채널 FET 및 n 채널 FET를 위한 바디 금속 층은 동일하거나 상이할 수 있으며, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 및 임의의 다른 적합한 전도성 물질의 하나 이상을 포함할 수 있다.
본 개시의 일 실시예에서, 더미 게이트(DG2)는 p 채널 FET를 위한 것이다. 따라서, 제어 게이트(CG)를 위한 제 1 전도성 물질(65)의 구조물은 p 채널 FET의 게이트(LG2)의 구조물과 동일하다.
전도성 물질 층(65)은 두꺼운 전도성 물질 층을 성막하고 CMP와 같은 평탄화 동작을 수행함으로써 형성될 수 있어 제 1 마스크 패턴(60)의 상부 표면 상에 성막된 전도성 물질 층을 제거한다. 제 1 마스크 패턴(60)은 또한 CMP 동안 제거된다.
그런 다음, 도 8a에 도시된 바와 같이, 더미 게이트(DG1)의 상부가 제 2 마스크 패턴(66)으로부터 노출되도록 제 2 마스크 패턴(66)이 형성된다. 일부 실시예들에서, 제 2 마스크 패턴(66)은 포토 레지스트로 만들어지며, 다른 실시예들에서는 실리콘 질화물, 알루미늄 산화물 또는 전이 금속 질화물로 만들어진다. 그런 다음, 도 8b에 도시된 바와 같이, 더미 게이트(DG1)의 제 2 폴리실리콘 층(40) 및 제 1 폴리실리콘 층(30)은 개구부(67)를 형성하기 위해 제거된다. 그런 다음, 도 7c의 동작과 유사하게, 제 2 전도성 물질 층(68)이 n 채널 FET를 위한 금속 게이트(LG1)를 형성하도록 개구부(67) 내에 형성된다.
그 뒤에, 도 8c에 도시된 바와 같이, 층간 유전체(ILD) 층(70)이 도 8b에 도시된 구조물 위에 형성되고, 콘택 플러그(75)가 형성된다. ILD 층(70)은 SiO2, SiN, SiOC, SiCN, SiOCN, SiON 또는 CVD에 의해 형성된 임의의 다른 적합한 유전체 물질과 같은 실리콘계 절연 물질의 하나 이상의 층을 포함한다. 일부 실시예들에서, ILD 층(70)의 두께는 대략 100 nm 내지 1000 nm의 범위에 있다. 콘택 플러그(75)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 및 임의의 다른 적합한 전도성 물질의 하나 이상을 포함하는 전도성 물질로 만들어진다. 도 8c에 도시되지 않았지만, 콘택 플러그(75)는 또한 제어 게이트 상에 배치된다.
도 9a 내지 도 9c 및 도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다. 도 1a 내지 도 8c에서 설명된 앞에 말한 실시예와 유사하거나 동일한 구성, 구조물, 물질, 공정 및/또는 동작이 다음의 실시예에서 사용될 수 있고, 이의 상세한 설명은 생략될 수 있다. 다음의 실시예에서, 폴리실리콘 층(50)으로 형성된 소거 게이트(EG) 및 선택 게이트(SG)는 더미 게이트이다.
도 7a의 구조물이 형성된 이후에, 도 9a에 도시된 바와 같이, 더미 제어 게이트(DCG)의 상부, 소거 게이트(EG), 선택 게이트(SG) 및 더미 게이트(DG2)의 상부가 제 1 마스크 패턴(60')으로부터 노출되도록 제 1 마스크 패턴(60')이 형성된다. 그런 다음, 도 9a에 도시된 바와 같이, 소거 게이트(EG) 및 선택 게이트(SG)의 제 3 폴리실리콘 층(50), 더미 제어 게이트(DCG)의 제 2 폴리실리콘 층(40) 및 더미 게이트(DG2)의 제 2 폴리실리콘 층(40) 및 제 1 폴리실리콘 층(30)은 각각 개구부(62, 61 및 63)를 형성하기 위해 제거된다.
개구부(62, 61, 63)가 형성된 이후에, 도 9b에 도시된 바와 같이, 개구부는 금속 소거 게이트(EG), 금속 선택 게이트(SG), 금속 제어 게이트(CG) 및 금속 게이트(LG2)를 형성하기 위해 제 1 전도성 물질(65)의 하나 이상의 층으로 충전된다. 일부 실시예들에서, 제 1 전도성 물질(65)은 일 함수 조정 층 및 바디 금속 층을 포함한다.
그런 다음, 도 8a와 유사하게, 더미 게이트(DG1)의 상부가 제 2 마스크 패턴(66)으로부터 노출되도록 제 2 마스크 패턴(66)이 형성되고, 도 9c에 도시된 바와 같이, 더미 게이트(DG1)의 제 2 폴리실리콘 층(40) 및 제 1 폴리실리콘 층(30)이 개구부(67)를 형성하도록 제거된다. 그런 다음, 도 7c 또는 도 9b의 동작과 유사하게, 도 10a에 도시된 바와 같이, 제 2 전도성 물질 층(68)이 n 채널 FET를 위한 금속 게이트(LG1)를 형성하도록 개구부(67) 내에 형성된다.
그 뒤에, 도 8c와 유사하게, 도 10b에 도시된 바와 같이, 층간 유전체(ILD) 층(70)이 도 10a에 도시된 구조물 위에 형성되고, 콘택 플러그(75)가 형성된다.
도 11a 내지 도 11c 및 도 12는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 공정을 도시하는 예시적인 횡단면도를 나타낸다. 도 1a 내지 도 10b에서 설명된 앞에 말한 실시예와 유사하거나 동일한 구성, 구조물, 물질, 공정 및/또는 동작이 다음의 실시예들에서 사용될 수 있고, 이의 상세한 설명은 생략될 수 있다. 다음의 실시예들에서, 폴리실리콘 층(50)으로 형성된 소거 게이트(EG) 및 선택 게이트(SG)의 상부는 금속 물질로 교체될 더미 패턴이다.
도 7a의 구조물이 형성된 이후에, 도 11a에 도시된 바와 같이, 더미 제어 게이트(DCG)의 상부, 소거 게이트(EG), 선택 게이트(SG), 및 더미 게이트(DG2)의 상부가 제 1 마스크 패턴(60')으로부터 노출되도록 제 1 마스크 패턴(60')이 형성된다. 그런 다음, 도 11a에 도시된 바와 같이, 소거 게이트(EG) 및 선택 게이트(SG)의 제 3 폴리실리콘 층(50), 더미 제어 게이트(DCG)의 제 2 폴리실리콘 층(40), 및 더미 게이트(DG2)의 제 2 폴리실리콘 층(40) 및 제 1 폴리실리콘 층(30)은 각각 개구부(62, 61 및 63)를 형성하기 위해 제거된다.
도 9a에 도시된 앞서 말한 실시예와 달리, 도 11a에 도시된 바와 같이, 소거 게이트(EG) 및 선택 게이트(SG)의 제 3 폴리실리콘 층(50)은 부분적으로만 제거되고, 제 3 폴리실리콘 층(50)은 개구부(62)의 하단에 남아있다. 제 3 폴리실리콘 층(50)의 두께가 더미 제어 게이트(DCG)를 위한 제 2 폴리실리콘 층(40) 및 더미 게이트(DG2)를 위한 제 2 및 제 1 폴리실리콘 층(40, 30)의 두께보다 훨씬 크기 때문에, 제 2 및 제 1 폴리실리콘 층이 에칭에 의해 완전히 제거될 때 제 3 폴리실리콘 층(50)은 개구부(62)의 하단에 남아있다.
그런 다음, 도 7c 및/또는 도 9b에서 설명한 동작과 유사한 동작에 의해, 도 11b에 도시된 바와 같이, p 채널 FET를 위한 금속 소거 게이트(EG), 금속 선택 게이트(SG), 금속 제어 게이트(CG) 및 금속 게이트(LG2)가 제 1 전도성 물질(65)로 형성된다. 그 뒤에, 도 8a 및 도 8b 및/또는 도 10a 및 도 10b에서 설명한 동작과 유사한 동작에 의해, 도 11c에 도시된 바와 같이, n 채널 FET를 위한 금속 게이트(LG1)가 제 2 전도성 물질(67)로 형성되고, ILD 층(70) 및 콘택 플러그(75)가 형성된다.
도 12는 본 개시의 다른 실시예에 따른 비휘발성 메모리 셀 및 주변 논리 회로를 포함하는 반도체 디바이스를 제조하기 위한 순차 공정을 도시하는 예시적인 횡단면도를 나타낸다. 도 1a 내지 도 11c에서 설명된 앞에 말한 실시예와 유사하거나 동일한 구성, 구조물, 물질, 공정 및/또는 동작이 다음의 실시예에서 사용될 수 있고, 이의 상세한 설명은 생략될 수 있다.
본 실시예에서, 제어 게이트를 위한 폴리실리콘 층(40), 및 소거 게이트 및 선택 게이트를 위한 폴리실리콘 층(50)은 금속 물질로 교체되지 않는다. 따라서, 더미 제어 게이트는 실제 제어 게이트이다. 도 12에 도시된 바와 같이, NVM 셀의 게이트는 모두 각각의 게이트에 대해 적절하게 도핑된 폴리실리콘으로 만들어지며, 논리 회로 영역의 FET를 위해 사용되는 금속 물질을 포함하지 않는다.
앞서 말한 실시예들에서, 비휘발성 메모리(NVM) 셀은 기판(10) 상에 배치된 터널 산화물 층(21), 터널 산화물 층(21) 상에 형성된 하이-k 유전체 층(23), 하이-k 유전체 층(23) 위에 배치되고 제 1 폴리실리콘 층(30)으로 만들어진 플로팅 게이트(FG), 전도성 물질(65)(또는 제 2 폴리실리콘 층(40))로 만들어진 제어 게이트(CG), 및 플로팅 게이트(FG)와 제어 게이트(CG) 사이에 배치된 유전체 층(35)을 포함한다. 게다가, 터널 산화물 층(21)과 하이-k 유전체 층(23) 사이에 계면 실리콘 산화물 층(22)이 형성될 수 있다.
논리 회로 영역(LG)에서, FET를 위한 게이트 구조물은 기판(10) 상에 형성된 계면 실리콘 산화물 층(22), 계면 실리콘 산화물 층(22) 상에 형성된 하이-k 유전체 층(23), 및 하이-k 유전체 층(23) 위에 형성된 전도성 물질 층(65, 67)을 포함한다.
게다가, 앞서 말한 실시예들에서, 게이트(LG1)는 n 채널 FET를 위한 것이고, 게이트(LG2)는 p 채널 FET를 위한 것이다. 특정 실시예들에서, 게이트(LG1)는 p 채널 FET를 위한 것이고, 게이트(LG2)는 n 채널 FET를 위한 것이다. 이와 같은 경우에, 동일한 전도성 물질 구조물(65)이 NVM 셀의 게이트 및 n 채널 FET의 게이트에 사용된다. 즉, NVM 셀의 금속 게이트는 논리 회로 영역(LG)의 p 채널 FET 또는 n 채널 FET 중 어느 하나와 동일한 전도성 금속 구조물을 갖는다.
모든 장점이 반드시 본원에 논의된 것은 아니고, 어떠한 특별한 장점도 모든 실시예들 또는 예들에 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 개시의 일부 실시예들에 따르면, NVM 셀의 제어 게이트가 금속 물질로 만들어지기 때문에, 제어 게이트의 저항이 감소될 수 있다. 게다가, 본 개시의 일부 실시예들에 따르면, NVM 셀의 소거 게이트 및 선택 게이트가 금속 물질로 만들어지기 때문에, 이들 게이트들의 저항 및 게이트와 콘택 플러그 사이의 접촉 저항이 감소될 수 있다. 게다가, 게이트 교체 공정이 NVM 셀 영역과 논리 회로 영역에서 동시에 수행되기 때문에, 리소그래피 동작 수의 증가를 최소화하는 것이 가능하다. 또한, NVM 셀 영역과 논리 회로 영역 사이의 높이 차이를 보상하기 위해 전이 영역에 더미 구조물을 배치하는 것을 피하는 것이 가능하다.
본 개시의 일 양태에 따르면, 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 셀 구조물이 형성된다. 셀 구조물은 제 1 유전체 층, 제 1 유전체 층 위에 배치된 제 2 유전체 층, 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물을 포함한다. 셀 구조물은 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층을 더 포함한다. 제 2 폴리실리콘 층은 제거되어 제어 게이트 공간을 형성한다. 전도성 물질이 제어 게이트 공간에 형성된다.
본 발명의 다른 양태에 따르면, 메모리 셀 영역에 배치된 비휘발성 메모리 및 논리 회로 영역에 배치된 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 비휘발성 메모리를 위한 셀 구조물이 메모리 셀 영역에 형성된다. 셀 구조물은 제 1 유전체 층, 제 1 유전체 층 위에 배치된 제 2 유전체 층, 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물을 포함한다. 셀 구조물은 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층을 더 포함한다. 전계 효과 트랜지스터를 위한 제 1 더미 게이트 구조물이 논리 회로 영역에 형성된다. 제 1 더미 게이트 구조물은 제 2 유전체 층과 동일한 물질로 만들어진 제 1 게이트 유전체 층, 및 제 1 게이트 유전체 층 위에 배치되고 폴리실리콘으로 만들어진 제 1 더미 논리 게이트를 포함한다. 메모리 셀 영역의 제 2 폴리실리콘 층은 제거되어 제어 게이트 공간을 형성하고, 제 1 더미 논리 게이트의 폴리실리콘은 제거되어 제 1 논리 게이트 공간을 형성한다. 전도성 물질이 각각 제어 게이트 공간 및 제 1 논리 게이트 공간에 형성된다. 제 2 유전체 층 및 제 1 게이트 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함한다.
본 개시의 또 다른 양태에 따르면, 반도체 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 기판 상에 배치된 제 1 유전체 층, 제 1 유전체 층 상에 배치된 플로팅 게이트, 제어 게이트, 및 플로팅 게이트와 제어 게이트 사이에 배치된 제 2 유전체 층을 포함한다. 제 2 유전체 층은 실리콘 산화물 층, 실리콘 질화물 층 및 이들의 다중 층 중 하나를 포함한다. 제 1 유전체 층은 기판 상에 형성된 제 1-1 유전체 층, 및 제 1-1 유전체 층 상에 형성된 제 2-1 유전체 층을 포함한다. 제 2-1 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들 또는 예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들 또는 예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
실시예들
1. 비휘발성 메모리를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
셀 구조물을 형성하는 단계로서, 상기 셀 구조물은,
제 1 유전체 층, 제 1 유전체 층 위에 배치된 제 2 유전체 층, 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물; 및
상기 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층
을 포함하는 것인, 상기 셀 구조물을 형성하는 단계;
제 2 폴리실리콘 층을 제거하여, 제어 게이트 공간을 형성하는 단계; 및
전도성 물질을 제어 게이트 공간에 형성하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
2. 실시예 1의 방법에 있어서, 셀 구조물을 형성하는 단계는,
기판 위에 제 1 유전체 층을 위한 제 1 유전체 필름을 형성하는 단계;
제 1 유전체 필름 위에 제 2 유전체 층을 위한 제 2 유전체 필름을 형성하는 단계;
제 2 유전체 필름 위에 제 1 폴리실리콘 층을 위한 제 1 폴리실리콘 필름을 형성하는 단계;
제 1 폴리실리콘 필름 위에 제 3 유전체 층을 위한 제 3 유전체 필름을 형성하는 단계;
제 3 유전체 필름 위에 제 2 폴리실리콘 층을 위한 제 2 폴리실리콘 필름을 형성하는 단계;
제 2 폴리실리콘 필름을 패턴화하여, 제 2 폴리실리콘 층을 형성하는 단계;
제 2 폴리실리콘 층이 패턴화된 이후에, 제 3 유전체 필름, 제 1 폴리실리콘 필름, 및 제 2 유전체 필름을 패턴화하여, 적층 구조물을 형성하는 단계;
적층 구조물의 양측에 제 3 폴리실리콘 층을 위한 제 3 폴리실리콘 필름을 형성하는 단계; 및
적층 구조물 및 제 3 폴리실리콘 필름 상에 평탄화 동작을 수행하여, 제 3 폴리실리콘 층을 형성하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
3. 실시예 2의 방법에 있어서,
제 2 폴리실리콘 층이 패턴화된 이후에, 그리고 제 3 유전체 필름, 제 1 폴리실리콘 필름, 및 제 2 유전체 필름이 패턴화되기 전에, 패턴화된 제 2 폴리실리콘 층의 대향 측 상에 제 1 측벽 스페이서를 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
4. 실시예 3의 방법에 있어서,
제 1 측벽 스페이서가 형성된 이후에, 그리고 제 3 유전체 필름, 제 1 폴리실리콘 필름, 및 제 2 유전체 필름이 패턴화되기 전에, 제 1 측벽 스페이서 위에 제 2 측벽 스페이서를 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
5. 실시예 4의 방법에 있어서, 제 2 측벽 스페이서는 두 개의 실리콘 산화물 층들 사이에 끼워진 실리콘 질화물 층을 갖는 ONO 필름을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
6. 실시예 4의 방법에 있어서,
제 3 유전체 필름, 제 1 폴리실리콘 필름, 및 제 2 유전체 필름이 패턴화된 이후에, 적층 구조물의 대향 측 상에 제 3 측벽 스페이서를 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
7. 실시예 1의 방법에 있어서, 제 2 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
8. 실시예 7의 방법에 있어서, 제 3 유전체 층은 실리콘 산화물 층, 실리콘 질화물 층, 또는 이들의 다중 층인 것인, 반도체 디바이스를 제조하는 방법.
9. 실시예 7의 방법에 있어서, 제 1 유전체 층은 실리콘 산화물인 것인, 반도체 디바이스를 제조하는 방법.
10. 실시예 2의 방법에 있어서,
제 2 폴리실리콘 층이 제거될 때, 제 3 폴리실리콘 층은 또한 적어도 부분적으로 제거되어 선택 게이트 공간 및 소거 게이트 공간을 형성하고,
전도성 물질은 또한 선택 게이트 공간 및 소거 게이트 공간에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
11. 메모리 셀 영역에 배치된 비휘발성 메모리 및 논리 회로 영역에 배치된 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
메모리 셀 영역에 비휘발성 메모리를 위한 셀 구조물을 형성하는 단계로서, 상기 셀 구조물은,
제 1 유전체 층, 제 1 유전체 층 위에 배치된 제 2 유전체 층, 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물; 및
적층 구조물의 양측에 배치된 제 3 폴리실리콘 층
을 포함하는 것인, 셀 구조물을 형성하는 단계;
논리 회로 영역에 전계 효과 트랜지스터를 위한 제 1 더미 게이트 구조물을 형성하는 단계로서, 상기 제 1 더미 게이트 구조물은,
제 2 유전체 층과 동일한 물질로 만들어진 제 1 게이트 유전체 층; 및
제 1 게이트 유전체 층 위에 배치되고 폴리실리콘으로 만들어진 제 1 더미 논리 게이트
를 포함하는 것인, 제 1 더미 게이트 구조물을 형성하는 단계;
메모리 셀 영역의 제 2 폴리실리콘 층을 제거하여 제어 게이트 공간을 형성하고, 제 1 더미 논리 게이트의 폴리실리콘을 제거하여 제 1 논리 게이트 공간을 형성하는 단계; 및
제어 게이트 공간 및 제 1 논리 게이트 공간에 각각 전도성 물질을 형성하는 단계를 포함하고,
제 2 유전체 층 및 제 1 게이트 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
12. 실시예 11의 방법에 있어서,
셀 구조물 및 제 1 더미 논리 게이트 구조물은,
메모리 셀 영역에서 기판 위에 제 1 유전체 층을 위한 제 1 유전체 필름을 형성하는 단계;
제 1 유전체 필름이 형성된 이후에, 메모리 셀 영역 및 논리 회로 영역에서 제 1 게이트 유전체 층 및 제 2 유전체 층을 위한 제 2 유전체 필름을 형성하는 단계;
메모리 셀 영역 및 논리 회로 영역에서 제 2 유전체 필름 위에 제 1 폴리실리콘 층 및 제 1 더미 논리 게이트를 위한 제 1 폴리실리콘 필름을 형성하는 단계;
메모리 셀 영역에서 제 1 폴리실리콘 필름 위에 제 3 유전체 층을 위한 제 3 유전체 필름을 형성하는 단계;
메모리 셀 영역에서 제 3 유전체 필름 위에, 그리고 논리 회로 영역에서 제 1 폴리실리콘 필름 위에 제 2 폴리실리콘 층 및 제 1 더미 논리 게이트를 위한 제 2 폴리실리콘 필름을 형성하는 단계;
메모리 셀 영역에서 제 2 폴리실리콘 필름을 패턴화하여 더미 제어 게이트를 형성하고, 논리 회로 영역에서 제 2 폴리실리콘 필름 및 제 1 폴리실리콘 필름을 패턴화하여 제 1 더미 논리 게이트를 형성하는 단계;
제 2 폴리실리콘 필름이 패턴화된 이후에, 메모리 셀 영역에서 제 3 유전체 필름 및 제 1 폴리실리콘 필름을 패턴화하여 적층 구조물을 형성하는 단계;
적층 구조물의 대향 측에 제 3 폴리실리콘 필름을 형성하는 단계; 및
적층 구조물, 메모리 셀 영역의 제 3 폴리실리콘 필름, 및 논리 회로 영역의 제 1 더미 논리 게이트 상에 평탄화 동작을 수행하는 단계
에 의해 형성되는 것인, 반도체 디바이스를 제조하는 방법.
13. 실시예 12의 방법에 있어서,
제 2 폴리실리콘 필름이 패턴화된 이후에, 그리고 제 3 유전체 필름 및 제 1 폴리실리콘 필름이 패턴화되기 전에, 더미 제어 게이트의 대향 측 상에 그리고 제 1 더미 논리 게이트의 대향 측 상에 제 1 측벽 스페이서를 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
14. 실시예 13의 방법에 있어서, 제 1 측벽 스페이서가 형성된 이후에, 그리고 제 3 유전체 필름 및 제 1 폴리실리콘 필름이 패턴화되기 전에, 제 1 측벽 스페이서 위에 제 2 측벽 스페이서를 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
15. 실시예 14의 방법에 있어서, 제 2 측벽 스페이서는 두 개의 실리콘 산화물 층들에 의해 끼워진 실리콘 질화물 층을 갖는 ONO 필름을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
16. 실시예 12의 방법에 있어서,
제 2 폴리실리콘 층이 제거될 때, 메모리 셀 영역의 제 3 폴리실리콘 층은 또한 적어도 부분적으로 제거되어 선택 게이트 공간 및 소거 게이트 공간을 형성하고,
전도성 물질은 또한 선택 게이트 공간 및 소거 게이트 공간에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
17. 실시예 16의 방법에 있어서,
메모리 셀 영역의 제 2 폴리실리콘 층은 완전히 제거되고,
메모리 셀 영역의 제 3 폴리실리콘 층은 완전히 제거되지 않으며,
전도성 물질은 남아있는 제 3 폴리실리콘 층 상에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
18. 실시예 12의 방법에 있어서,
제 2 유전체 필름과 제 1 폴리실리콘 필름 사이에 전이 금속 질화물 필름을 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
19. 실시예 11의 방법에 있어서,
제 3 유전체 층은 실리콘 산화물 층, 실리콘 질화물 층, 및 이들의 다중 층 중 하나이고,
제 1 더미 게이트 구조물은 제 3 유전체 층을 포함하지 않는 것인, 반도체 디바이스를 제조하는 방법.
20. 비휘발성 메모리를 포함하는 반도체 디바이스에 있어서, 상기 비휘발성 메모리는,
기판 상에 배치된 제 1 유전체 층;
제 1 유전체 층 상에 배치된 플로팅 게이트;
제어 게이트; 및
플로팅 게이트와 제어 게이트 사이에 배치되고, 실리콘 산화물 층, 실리콘 질화물 층 및 이들의 다중 층 중 하나를 갖는 제 2 유전체 층을 포함하고,
상기 제 1 유전체 층은,
기판 상에 형성된 제 1-1 유전체 층; 및
제 1-1 유전체 층 상에 형성되고 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 제 2-1 유전체 층을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 메모리 셀 영역 내의 비휘발성 메모리와 논리 회로 영역 내에 배치된 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    셀 구조물을 형성하는 단계로서, 상기 셀 구조물은,
    제 1 유전체 층, 상기 제 1 유전체 층 위에 배치된 제 2 유전체 층, 상기 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 상기 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 상기 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물; 및
    상기 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층
    을 포함하는 것인, 상기 셀 구조물을 형성하는 단계;
    상기 논리 회로 영역 내의 상기 전계 효과 트랜지서트를 위한 더미 게이트 구조물을 형성하는 단계로서, 상기 더미 게이트 구조물은,
    상기 제 2 유전체 층; 및
    상기 제 2 유전체 층 위의 상기 제 1 폴리실리콘 층 및 상기 제 2 폴리실리콘 층
    을 포함하는 것인, 상기 더미 게이트를 형성하는 단계;
    상기 셀 구조물 내의 제 2 폴리실리콘 층을 제거하여 제어 게이트 공간을 형성하고, 상기 더미 게이트 구조물 내의 제1 폴리실리콘 층 및 제2 폴리실리콘 층을 제거하여 논리 게이트 공간을 형성하는 단계; 및
    전도성 물질을 상기 제어 게이트 공간 및 상기 논리 게이트 공간에 각각 형성하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 셀 구조물을 형성하는 단계는,
    기판 위에 상기 제 1 유전체 층을 위한 제 1 유전체 필름을 형성하는 단계;
    상기 제 1 유전체 필름 위에 상기 제 2 유전체 층을 위한 제 2 유전체 필름을 형성하는 단계;
    상기 제 2 유전체 필름 위에 상기 제 1 폴리실리콘 층을 위한 제 1 폴리실리콘 필름을 형성하는 단계;
    상기 제 1 폴리실리콘 필름 위에 상기 제 3 유전체 층을 위한 제 3 유전체 필름을 형성하는 단계;
    상기 제 3 유전체 필름 위에 상기 제 2 폴리실리콘 층을 위한 제 2 폴리실리콘 필름을 형성하는 단계;
    상기 제 2 폴리실리콘 필름을 패턴화하여, 상기 제 2 폴리실리콘 층을 형성하는 단계;
    상기 제 2 폴리실리콘 층이 패턴화된 이후에, 상기 제 3 유전체 필름, 상기 제 1 폴리실리콘 필름, 및 상기 제 2 유전체 필름을 패턴화하여, 상기 적층 구조물을 형성하는 단계;
    상기 적층 구조물의 양측에 상기 제 3 폴리실리콘 층을 위한 제 3 폴리실리콘 필름을 형성하는 단계; 및
    상기 적층 구조물 및 상기 제 3 폴리실리콘 필름 상에 평탄화 동작을 수행하여, 상기 제 3 폴리실리콘 층을 형성하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 폴리실리콘 층이 패턴화된 이후에, 그리고 상기 제 3 유전체 필름, 상기 제 1 폴리실리콘 필름, 및 상기 제 2 유전체 필름이 패턴화되기 전에, 상기 패턴화된 제 2 폴리실리콘 층의 대향 측 상에 제 1 측벽 스페이서를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 측벽 스페이서가 형성된 이후에, 그리고 상기 제 3 유전체 필름, 상기 제 1 폴리실리콘 필름, 및 상기 제 2 유전체 필름이 패턴화되기 전에, 상기 제 1 측벽 스페이서 위에 제 2 측벽 스페이서를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  5. 제 4 항에 있어서, 상기 제 2 측벽 스페이서는 두 개의 실리콘 산화물 층들 사이에 끼워진 실리콘 질화물 층을 갖는 ONO 필름을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제 4 항에 있어서,
    상기 제 3 유전체 필름, 상기 제 1 폴리실리콘 필름, 및 상기 제 2 유전체 필름이 패턴화된 이후에, 상기 적층 구조물의 대향 측 상에 제 3 측벽 스페이서를 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 제 2 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제 2 항에 있어서,
    상기 제 2 폴리실리콘 층이 제거될 때, 상기 제 3 폴리실리콘 층은 또한 적어도 부분적으로 제거되어 선택 게이트 공간 및 소거 게이트 공간을 형성하고,
    상기 전도성 물질은 또한 상기 선택 게이트 공간 및 상기 소거 게이트 공간에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
  9. 메모리 셀 영역에 배치된 비휘발성 메모리 및 논리 회로 영역에 배치된 전계 효과 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    상기 메모리 셀 영역에 상기 비휘발성 메모리를 위한 셀 구조물을 형성하는 단계로서, 상기 셀 구조물은,
    제 1 유전체 층, 상기 제 1 유전체 층 위에 배치된 제 2 유전체 층, 상기 제 2 유전체 층 위에 배치된 플로팅 게이트로서의 제 1 폴리실리콘 층, 상기 제 1 폴리실리콘 층 위에 배치된 제 3 유전체 층, 및 상기 제 3 유전체 층 위에 배치된 제 2 폴리실리콘 층을 포함하는 적층 구조물; 및
    상기 적층 구조물의 양측에 배치된 제 3 폴리실리콘 층
    을 포함하는 것인, 상기 셀 구조물을 형성하는 단계;
    상기 논리 회로 영역에 상기 전계 효과 트랜지스터를 위한 제 1 더미 게이트 구조물을 형성하는 단계로서, 상기 제 1 더미 게이트 구조물은,
    상기 제 2 유전체 층과 동일한 물질로 만들어진 제 1 게이트 유전체 층; 및
    상기 제 1 게이트 유전체 층 위에 배치되고 폴리실리콘으로 만들어진 제 1 더미 논리 게이트
    를 포함하는 것인, 상기 제 1 더미 게이트 구조물을 형성하는 단계;
    상기 메모리 셀 영역의 상기 제 2 폴리실리콘 층을 제거하여 제어 게이트 공간을 형성하고, 상기 제 1 더미 논리 게이트의 폴리실리콘을 제거하여 제 1 논리 게이트 공간을 형성하는 단계; 및
    상기 제어 게이트 공간 및 상기 제 1 논리 게이트 공간에 각각 전도성 물질을 형성하는 단계를 포함하고,
    상기 제 2 유전체 층 및 상기 제 1 게이트 유전체 층은 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  10. 비휘발성 메모리와 전계 효과 트랜지스터를 포함하는 반도체 디바이스에 있어서,
    상기 비휘발성 메모리는,
    기판의 제 1 상부 표면 상에 배치되는 제 1 유전체 층;
    상기 제 1 유전체 층 상에 배치된 플로팅 게이트;
    제어 게이트; 및
    상기 플로팅 게이트와 상기 제어 게이트 사이에 배치되고, 실리콘 산화물 층, 실리콘 질화물 층 및 이들의 다중 층 중 하나를 갖는 제 2 유전체 층을 포함하고,
    상기 제 1 유전체 층은,
    상기 기판 상에 형성된 제 1-1 유전체 층; 및
    상기 제 1-1 유전체 층 상에 형성되고 실리콘 질화물보다 높은 유전 상수를 갖는 유전체 물질을 포함하는 제 2-1 유전체 층을 포함하며,
    상기 전계 효과 트랜지스터는,
    상기 제 2-1 유전체 층과 동일한 물질로 만들어지며, 상기 기판의 제 2 상부 표면 상에 배치되는 제 1 게이트 유전체 층; 및
    상기 제 1 게이트 유전체 층 위에 배치되는 제 1 논리 게이트
    를 포함하고,
    상기 기판의 제 1 상부 표면과 상기 기판의 제 2 상부 표면 간에는 단차(step)가 존재하는 것인, 반도체 디바이스.
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