CN108122918A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN108122918A
CN108122918A CN201710700452.4A CN201710700452A CN108122918A CN 108122918 A CN108122918 A CN 108122918A CN 201710700452 A CN201710700452 A CN 201710700452A CN 108122918 A CN108122918 A CN 108122918A
Authority
CN
China
Prior art keywords
layer
dielectric
polysilicon
dielectric layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710700452.4A
Other languages
English (en)
Other versions
CN108122918B (zh
Inventor
吴伟成
邓立峯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108122918A publication Critical patent/CN108122918A/zh
Application granted granted Critical
Publication of CN108122918B publication Critical patent/CN108122918B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极，控制栅极以及设置在浮置栅极和控制栅极之间的第二介电层。第二介电层包括氧化硅层、氮化硅层和它们的多层中的一层。第一介电层包括在衬底上形成的第一‑第一介电层以及在第一‑第一介电层上形成的第二‑第一介电层。第二‑第一介电层包括具有高于氮化硅的介电常数的介电材料。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元和外围电路的半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻以及抑制光刻操作数量的增加方面存在挑战。
发明内容
根据本发明的一些实施例，提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和设置在所述堆叠结构的两侧处的第三多晶硅层；去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。
根据本发明的另一些实施例，还提供了一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，所述堆叠结构包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的第一伪栅极结构，所述第一伪栅极结构包括：第一栅极介电层，由与所述第二介电层相同的材料制成；和第一伪逻辑栅极，由多晶硅制成并且设置在所述第一栅极介电层上方；去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且去除所述第一伪逻辑栅极的所述多晶硅，从而形成第一逻辑栅极间隔；以及分别在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，其中，所述第二介电层和所述第一栅极介电层均包括具有高于氮化硅的介电常数的介电材料。
根据本发明提供的又一些实施例，还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述第一介电层上；控制栅极；以及第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氧化硅层、氮化硅层和它们的多层中的一种，其中，所述第一介电层包括：第一-第一介电层，形成在所述衬底上；和第二-第一介电层，形成在所述第一-第一介电层上并且包括具有高于氮化硅的介电常数的介电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图2A至图2D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图3A至图3B分别示出了对应于图2D的区域A1和A2的堆叠结构的放大截面图。
图4A至图4D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图5A、图5C和图5D示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图5B是对应于图5A的区域A3的示出堆叠结构的放大截面图。
图6A至图6C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图7A至图7C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图8A至图8C示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图9A至图9C示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图10A至图10B示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图11A至图11C示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图12示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或所需的器件性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚的目的，可以以不同的比例任意地绘制各个部件。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意味着“包括”或者“由...组成”。
在本发明中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。外围电路也可以包括静态随机存取存储器(SRAM)。NVM单元通常需要堆叠多个层(诸如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(FET)。由于结构差异，例如，当在NVM单元和外围逻辑电路上方形成层间介电(ILD)层时，在NVM单元区和外围逻辑电路区之间的ILD层中存在高度差。这种高度差可能影响ILD层上的化学机械抛光(CMP)的性能。
在本发明中，在制造NVM单元和外围逻辑电路之前，蚀刻NVM单元区中的衬底以在NVM单元区和外围逻辑电路区之间制成“阶梯”。该阶梯高度对应于形成ILD层时如果没有形成阶梯的高度差。此外，还应注意，在阶梯附近应该避免放置器件。
图1A至图8C通常示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。应该明白，对于方法的额外实施例，可以在图1A至图8C所示的工艺之前、期间和之后提供额外的操作，并且对于额外的方法的实施例，可以替换或消除以下描述的一些操作。
如图1A所示，例如，在衬底10上形成掩模层，该掩模层包括垫氧化物层12和在垫氧化物层12上形成的氮化物层13。通过光刻操作在氮化物层13上方形成光刻胶图案以覆盖外围逻辑电路区LG。通过使用光刻胶图案作为蚀刻掩模，暴露了NVM单元区MC，而外围逻辑电路区LG由氮化物层13和垫氧化物层12覆盖。如图1A所示，在NVM单元区MC和外围逻辑电路区LG之间存在过渡区TR。
在一个实施例中，例如，衬底10是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p-型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n-型硅衬底。可选地，该衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，该衬底是SOI(绝缘体上硅)衬底的硅层。在一些实施例中，垫氧化物层12是热生长的氧化硅，并且氮化物层13是氮化硅。可以通过使用炉或化学汽相沉积(CVD)形成氧化硅和氮化硅。用于掩模层的材料不限于氧化硅和氮化硅，并且可以使用用于掩模层的任何其它合适的材料。在一些实施例中，垫氧化物层12的厚度在从约3nm至约20nm的范围内，并且氮化物层13的厚度在从约20nm至约200nm的范围内。
在图案化掩模层之后，通过使用湿氧化来氧化NVM单元区MC，从而形成氧化物层，并且之后通过使用湿蚀刻去除氧化物层，从而在NVM单元区MC和外围逻辑电路区LG之间形成阶梯。之后，如图1B所示，去除氮化物层13和垫氧化物层12。
在特定实施例中，通过使用垫氧化物层12和氮化物层13作为蚀刻掩模，蚀刻NVM单元区MC中的衬底10以形成阶梯。
如图1C和图1D所示，在形成“阶梯”之后，形成隔离绝缘层20(也称为浅沟槽隔离(STI))。为了形成隔离绝缘层20，在衬底10上形成包括氧化硅层14和氮化硅层15的掩模层，并且通过光刻和蚀刻操作图案化掩模层。之后，通过使用图案化的掩模层作为蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽。在一些实施例中，该沟槽的深度在从约100nm至约1μm的范围内。
用诸如氧化硅的绝缘(介电)材料填充沟槽，并且之后，实施诸如CMP或回蚀刻工艺的平坦化操作以去除绝缘材料层的上部，从而形成隔离层20。在平面图中没有被蚀刻并且由绝缘材料(诸如氧化硅)制成的浅沟槽隔离(STI)围绕或分隔开的衬底是有源区域，在其上方形成晶体管或其它半导体器件。如图1C和图1D所示，NVM单元区MC和外围逻辑电路区LG可以由过渡区TR中相对大的隔离层20分隔开。当然，在形成隔离层20之后，保持NVM单元区和外围逻辑电路区之间的阶梯。
此外，如图1D所示，去除包括氧化硅层14和氮化硅层15的掩模层，并且之后实施额外的平坦化操作以调整外围逻辑电路区LG中隔离层20的高度。在特定实施例中，不实施这种额外的平坦化操作。
随后，如图2A所示，在NVM单元区MC中的衬底10上方形成第一介电层21。第一介电层21用作NVM单元的隧道氧化物层，并且由氧化硅制成。在一些实施例中，第一介电层21的厚度在从约1nm至约50nm的范围内。可以通过热氧化或CVD形成第一介电层21。
在形成第一介电层21之后，在NVM单元区MC和逻辑电路区LG上方形成第二介电层23。在一些实施例中，在形成第二介电层23之前，形成界面氧化硅层22。在这种情况下，层22和23的组合可以称为第二介电层。在一些实施例中，界面氧化硅层22的厚度在从约1nm至约10nm的范围内。
第二介电层23包括高k介电材料(具有高于氮化硅的介电常数)的一层或多层。一般地，高k介电材料的介电常数是10或更大。在一些实施例中，第二介电层23包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物或任何其它合适的介电材料。在特定实施例中，使用HfO2。
可以通过CVD形成第二介电层23。在一些实施例中，第二介电层23的厚度在从约1nm至约50nm的范围内。第二介电层23用作逻辑电路区LG中逻辑电路的场效应晶体管(FET)的栅极介电层。
如图2B所示，在形成第二介电层23之后，形成第一多晶硅层30。可以通过CVD形成第一多晶硅层30。在一些实施例中，沉积的第一多晶硅层30的厚度在从约10nm至约300nm的范围内。第一多晶硅层30适当地掺杂有杂质并且用于NVM单元的浮置栅极。可以用非晶硅层替换多晶硅层30。
在一些实施例中，如图2C所示，通过诸如化学机械抛光方法或回蚀刻方法的平坦化操作减小沉积的第一多晶硅层30的厚度。在一些实施例中，在平坦化操作之后，第一多晶硅层30的厚度在从约10nm至约200nm的范围内。如图2C所示，第一多晶硅层30保留在逻辑电路区LG中。在特定实施例中，完全地去除逻辑电路区LG中的第一多晶硅层30。
如图2D所示，在平坦化操作之后，在NVM单元区MC中形成第三介电层35。在一些实施例中，第三介电层35包括氧化硅层、氮化硅层和它们的多层中的一种，并且具有约10至100nm的厚度。可以通过CVD和包括光刻和干蚀刻的图案化操作形成第三介电层35。如图2D所示，没有在逻辑电路区LG中形成第三介电层35。
图3A和图3B分别示出了对应于图2D的区域A1和A2的堆叠结构的示例性截面图。
如图3A所示，在制造工艺的这个阶段，在NVM单元区MC中，介电膜35、第一多晶硅层30、高k介电层23、界面氧化硅层22和隧道氧化硅层21堆叠在衬底10上。在实际器件中，界面氧化硅层22和隧道氧化硅层21之间的界面可能不被观察到，因为它们由相同的材料形成。如图3B所示，在逻辑电路区LG中，第一多晶硅层30、高k介电层23和界面氧化硅层22堆叠在衬底10上。
继图2D之后，如图4A所示，在NVM单元区MC和逻辑电路区LG上方形成第二多晶硅层40。可以通过CVD形成第二多晶硅层40，并且在一些实施例中，第二多晶硅层40的厚度在从约10nm至约100nm的范围内。
此外，如图4B所示，在第二多晶硅层40上形成硬掩模层42。在一些实施例中，硬掩模层42由通过CVD形成的氧化硅制成，并且硬掩模层42的厚度在从约10nm至约200nm的范围内。
如图4C所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层42，并且通过使用图案化的硬掩模层作为蚀刻掩模，图案化第二多晶硅层40。
在NVM单元区MC中，第二多晶硅层40的蚀刻基本停止在第三介电层35处，而在逻辑电路区LG中，第二多晶硅层40的蚀刻也蚀刻了高k介电层23并且停止在界面氧化硅层22处。通过这种蚀刻操作，在NVM单元区MC中形成了由第二多晶硅层40形成的伪控制栅极DCG，并且在逻辑电路区LG中形成第一伪栅极DG1和第二伪栅极DG2(都由第二多晶硅层40形成)。在本发明中，“伪”通常意味着随后被去除或用另一材料替换的层或结构，或没有用作有源电路的一部分的层或结构。然而，即使没有提及伪，一些层也可能随后用另一层/材料替换。
如图4D所示，在第二多晶硅层40的图案化操作之后，在NVM单元区MC和逻辑电路区LG中的图案化的第二多晶硅层的两侧上形成第一侧壁间隔件45。
在一些实施例中，第一侧壁间隔件45由氧化硅制成。例如，通过CVD在整个衬底上方形成氧化硅的毯式层，并且之后实施各向异性蚀刻，从而形成第一侧壁间隔件45。在一些实施例中，第一侧壁间隔件45的厚度在从约1nm至约20nm的范围内。
此外，如图5A所示，在形成第一侧壁间隔件45之后，在第一侧壁间隔件45上方形成第二侧壁间隔件46。在一些实施例中，第二侧壁间隔件46包括具有夹在两个氧化硅层46-1和46-3之间的氮化硅层46-2的ONO膜，如图5B所示，图5B是对应于图5A的区A3的放大截面图。在一些实施例中，氧化硅层46-1、氮化硅层46-2和氧化硅层46-3的厚度分别在约1至20nm、约1至30nm和约1至20nm的范围内。在特定实施例中，第二侧壁间隔件46是氮化硅或氮氧化硅的单层。
如图5C所示，在形成第二侧壁间隔件46之后，通过使用干蚀刻操作图案化第三介电层35和第一多晶硅层30，同时逻辑电路区LG由保护层47覆盖。第一多晶硅层的蚀刻也去除了第二介电层23并且停止在界面氧化硅层22处。保护层47可以是光刻胶层，并且在第一多晶硅层30的蚀刻之后，去除保护层47。
此外，如图5D所示，形成第三侧壁间隔件48，并且形成擦除栅极氧化物49。第三侧壁间隔件48由介电材料的一层或多层制成。在一个实施例中，第三侧壁间隔件48由氮化硅制成。擦除栅极氧化物49由氧化硅制成。在一些实施例中，形成氧化硅层并且之后图案化氧化硅层以从擦除栅极区去除氧化硅层，并且之后实施湿氧化，从而形成擦除栅极氧化物49。在制造工艺的这个阶段，在NVM单元区MC中，第一介电层21、界面层22、第二介电层23、用作浮置栅极(FG)的第一多晶硅层30、第三介电层35、第二多晶硅层40和硬掩模层42构成具有侧壁间隔件的堆叠结构。在逻辑电路区LG中，界面层22、第二介电层23、用作伪层的第一多晶硅层30，用作另一伪层的第二多晶硅层40以及硬掩模层42和侧壁间隔件构成第一栅极堆叠件和第二栅极堆叠件。在一些实施例中，如果在上述蚀刻期间蚀刻第一介电层21、界面层22和第二介电层23，则形成新的介电层以用于选择栅极的栅极介电层。
之后，如图6A所示，在NVM单元区MC中，在堆叠的结构之间形成擦除栅极EG并且在堆叠结构的没有形成擦除栅极的侧边处形成选择栅极SG。在NVM单元区MC和逻辑电路区LG上方形成第三多晶硅层50，并且在第三多晶硅层上形成硬掩模层52。之后，如图6A所示，实施图案化操作以形成擦除栅极EG和选择栅极(字线)SG。在逻辑电路区LG中，可以在第一栅极堆叠件和第二栅极堆叠件的侧边上形成类似的结构。在一些实施例中，用于擦除栅极EG和选择栅极SG的第三多晶硅层50的厚度在从约40nm至约200nm的范围内。在一些实施例中，硬掩模层52由氧化硅、氮化硅和氮氧化硅的一层或多层制成，并且具有约20nm至100nm的厚度。
随后，去除逻辑电路区LG中的硬掩模层52和第三多晶硅层50，同时NVM单元区MC由覆盖层54保护。在一些实施例中，覆盖层54是光刻胶层。
如图6C所示，在去除逻辑电路区LG中的硬掩模层52和第三多晶硅层50之后，在NVM单元区MC和逻辑电路区LG上方形成氮化硅覆盖层55，并且进一步在氮化硅覆盖层55上形成第四介电层57。
在一些实施例中，氮化硅覆盖层55可以由CVD形成，并且具有约1nm至约50nm的厚度。第四介电层57包括SiO2、SiN、SiOC、SiCN、SiOCN、SiON的一种或多种或任何其它合适的介电材料并且可以通过CVD形成。第四介电层57的厚度在从约50nm至约1000nm的范围内以使NVM单元区MC和逻辑电路区LG上的结构完全地嵌入在第四介电层57内。
如图7A所示，在形成第四介电层57之后，通过CMP平坦化第四介电层以及NVM单元区MC中的堆叠结构的上部和逻辑电路区LG中的栅极堆叠件的上部。如图7A所示，通过使用CMP的平坦化操作，暴露了由第三多晶硅层50制成的擦除栅极EG和选择栅极SG的上部，由第二多晶硅层40制成的伪控制栅极DCG的上部以及由第二多晶硅层40制成的伪栅极DG1、DG2的上部。
下一步，如图7B所示，形成第一掩模图案60，使得伪控制栅极DCG的上部和伪栅极DG2的上部从第一掩模图案60暴露。在一些实施例中，第一掩模图案60由光刻胶制成，并且在其它实施例中由氮化硅、氧化铝或过渡金属氮化物制成。之后，如图7B所示，去除伪控制栅极DCG的第二多晶硅层40和伪栅极DG2的第二多晶硅层40和第一多晶硅层30以分别形成开口61和63。
如图7C所示，在形成开口61和63之后，用第一导电材料65的一层或多层填充开口。在一些实施例中，第一导电材料65包括功函调整层和主体金属层。
在本发明中，伪栅极DG1用于p-沟道FET和n-沟道FET的任一个，并且伪栅极DG2用于p-沟道FET和n-沟道FET的另一个。对于n-沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、TaSi的一种或多种或任何其它合适的导电材料用作功函调整层，并且对于p-沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、Co的一种或多种或任何其它合适的导电材料用作功函调整层。在这个实施例中，用于p-沟道FET和n-沟道FET的功函调整层彼此不同。用于p-沟道FET和n-沟道FET的主体金属层可以相同或不同，并且包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi的一种或多种以及任何其它合适的导电材料。
在本发明的一个实施例中，伪栅极DG2用于p-沟道FET。因此，用于控制栅极CG的第一导电材料65的结构与p-沟道FET的栅极LG2的结构相同。
可以通过沉积厚导电材料层，并且实施诸如CMP的平坦化操作以去除沉积在第一掩模图案60的上表面上的导电材料层来形成导电材料层65。第一掩模图案60也在CMP期间去除。
之后，如图8A所示，形成第二掩模图案66使得伪栅极DG1的上部从第二掩模图案66暴露。在一些实施例中，第二掩模图案66由光刻胶制成，并且在其它实施例中，由氮化硅、氧化铝或过渡金属氮化物制成。之后，如图8A所示，去除伪栅极DG1的第二多晶硅层40和第一多晶硅层30以形成开口67。之后，与图7C的操作类似，在开口67中形成第二导电材料层68以形成用于n-沟道FET的金属栅极LG1。
随后，如图8C所示，在图8B所示的结构上方形成层间介电(ILD)层70，并且形成接触插塞75。ILD层70包括硅基绝缘材料的一层或多层，诸如SiO2、SiN、SiOC、SiCN、SiOCN、SiON或通过CVD形成的任何其它合适的介电材料。在一些实施例中，ILD层70的厚度在从约100nm至约1000nm的范围内。接触插塞75由包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi的一种或多种的导电材料以及任何其它合适的导电材料制成。虽然未在图8C中示出，但是接触插塞75也设置在控制栅极上。
图9A至图9C和图10A至图10B示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在以下实施例中可以采用与图1A至图8C描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。在以下实施例中，由多晶硅层50形成的擦除栅极EG和选择栅极SG是伪栅极。
如图9A所示，在形成图7A的结构之后，形成第一掩模图案60’，使得伪控制栅极DCG、擦除栅极EG和选择栅极SG的上部以及伪栅极DG2的上部从第一掩模图案60’暴露。之后，如图9A所示，去除擦除栅极EG和选择栅极SG的第三多晶硅层50，伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第二多晶硅层40和第一多晶硅层30以分别形成开口62、61和63。
如图9B所示，在形成开口62、61和63之后，用一层或多层第一导电材料65的填充开口，以形成金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。在一些实施例中，第一导电材料65包括功函调整层和主体金属层。
之后，如图9C所示，与图8A类似，形成第二掩模图案66，使得伪栅极DG1的上部从第二掩模图案66暴露，并且去除伪栅极DG1的第二多晶硅层40和第一多晶硅层30以形成开口67。之后，如图10A所示，与图7C或图9B的操作类似，在开口67中形成第二导电材料层68以形成用于n-沟道FET的金属栅极LG1。
随后，如图10B所示，与图8C类似，在图10A所示的结构上方形成层间介电(ILD)层70并且形成接触插塞75。
图11A至图11C和图12示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在以下实施例中可以采用与图1A至图10B描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。在以下实施例中，由多晶硅层50形成的擦除栅极EG和选择栅极SG的上部是将被金属材料替换的伪图案。
在形成图7A的结构之后，如图11A所示，形成第一掩模图案60’，使得伪控制栅极DCG、擦除栅极EG和选择栅极SG的上部以及伪栅极DG2的上部从第一掩模图案60’暴露。之后，如图11A所示，去除擦除栅极EG和选择栅极SG的第三多晶硅层50，伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第二多晶硅层40和第一多晶硅层30以分别形成开口62、61和63。
如图11A所示，与上述图9A所示的实施例不同，仅部分地去除了擦除栅极EG和选择栅极SG的第三多晶硅层50并且第三多晶硅层50保留在开口62的底部处。由于第三多晶硅层50的厚度比用于伪控制栅极DCG的第二多晶硅层40的厚度和用于伪栅极DG2的第二多晶硅层40和第一多晶硅层30的厚度更大，因此当通过蚀刻完全地去除第二多晶硅层和第一多晶硅层时，第三多晶硅层50保留在开口62的底部处。
之后，如图11B所示，通过与图7C和/或图9B描述的类似的操作，用第一导电材料65形成用于p-沟道FET的金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。随后，如图11C所示，通过与图8A至图8B和/或图10A至图10B描述的类似的操作，用第二导电材料68形成用于n-沟道FET的金属栅极LG1，并且形成ILD层70和接触插塞75。
图12示出了根据本发明的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在以下实施例中可以采用与图1A至图11C描述的上述实施例类似或相同的配置、结构、材料、工艺和/或操作，并且可以省略它们详细的说明。
在这个实施例中，用于控制栅极的多晶硅层40和用于擦除栅极和选择栅极的多晶硅层50没有用金属材料替换。因此，伪控制栅极是实际控制栅极。如图12所示，NVM单元的栅极全部由多晶硅制成，对于每个栅极，该多晶硅适当地掺杂，并且不包括用于逻辑电路区中的FET的金属材料。
在上述实施例中，非易失性存储器(NVM)单元包括设置在衬底10上的隧道氧化物层21、形成在隧道氧化物层21上的高k介电层23、由第一多晶硅层30制成并且设置在高k介电层23上方的浮置栅极FG、由导电材料65(或第二多晶硅层40)制成的控制栅极CG以及设置在浮置栅极FG和控制栅极CG之间的介电层35。此外，可以在隧道氧化物层21和高k介电层23之间形成界面氧化硅层22。
在逻辑电路区LG中，用于FET的栅极结构包括形成在衬底10上的界面层22、形成在界面层22上的高k介电层23以及形成在高k介电层上方的导电材料层65、68。
此外，在上述实施例中，栅极LG1用于n-沟道FET并且栅极LG2用于p-沟道FET。在特定实施例中，栅极LG1用于p-沟道FET并且栅极LG2用于n-沟道FET。在这种情况下，相同的导电材料结构65用于NVM单元的栅极和n-沟道FET的栅极。换句话说，用于NVM单元的金属栅极具有与逻辑电路区LG中的p-沟道FET或n-沟道FET的任一个相同的导电金属结构。
应该明白，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例都是需要的，并且其它是实施例可以提供不同的优势。
根据本发明的一些实施例，由于NVM单元的控制栅极由金属材料制成，因此可以减小控制栅极的电阻。此外，根据本发明的一些实施例，由于NVM单元的擦除栅极和选择栅极由金属材料制成，因此可以减小这些栅极的电阻以及栅极和接触插塞之间的接触电阻。此外，由于对NVM单元区和逻辑电路区同时实施栅极置换工艺，因此可以使光刻操作的数量的增加最小化。此外，可以避免将伪结构放置在过渡区以抵消NVM单元区和逻辑电路区之间的高度差。
根据本发明的一个方面，在用于制造包括非易失性存储器的半导体器件的方法中，形成单元结构。该单元结构包括堆叠结构，堆叠结构包括第一介电层、设置在第一介电层上方的第二介电层、设置在第二介电层上方用作浮置栅极的第一多晶硅层、设置在第一多晶硅层上方的第三介电层以及设置在第三介电层上方的第二多晶硅层。该单元结构进一步包括设置在堆叠结构两侧处的第三多晶硅层。去除第二多晶硅层，从而形成控制栅极间隔。在控制栅极间隔中形成导电材料。
根据本发明的另一方面，在用于制造半导体器件(包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管)的方法中，在存储器单元区中形成用于非易失性存储器的单元结构。该单元结构包括堆叠结构，堆叠结构包括第一介电层、设置在第一介电层上方的第二介电层、设置在第二介电层上方用作浮置栅极的第一多晶硅层、设置在第一多晶硅层上方的第三介电层以及设置在第三介电层上方的第二多晶硅层。该单元结构进一步包括设置在堆叠结构两侧处的第三多晶硅层。在逻辑电路区中形成用于场效应晶体管的第一伪栅极结构。第一伪栅极结构包括由与第二介电层相同的材料制成的第一栅极介电层以及由多晶硅制成并且设置在第一栅极介电层上方的第一伪逻辑栅极。去除存储器单元区中的第二多晶硅层，从而形成控制栅极间隔，并且去除第一伪逻辑栅极的多晶硅，从而形成第一逻辑栅极间隔。分别在控制栅极间隔和第一逻辑栅极间隔中形成导电材料。第二介电层和第一栅极介电层包括具有高于氮化硅的介电常数的介电材料。
根据本发明的另一方面，半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极、控制栅极以及设置在浮置栅极和控制栅极之间的第二介电层。第二介电层包括氧化硅层、氮化硅层的一层和它们的多层。第一介电层包括在衬底上形成的第一-第一介电层以及在第一-第一介电层上形成的第二-第一介电层。第二-第一介电层包括具有高于氮化硅的介电常数的介电材料。
根据本发明的一些实施例，提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和设置在所述堆叠结构的两侧处的第三多晶硅层；去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。
在上述方法中，形成所述单元结构包括：在衬底上方形成用于所述第一介电层的第一介电膜；在所述第一介电膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；在图案化所述第二多晶硅层之后，图案化所述第三介电膜、所述第一多晶硅膜以及所述第二介电膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅膜实施平坦化操作，从而形成所述第三多晶硅层。
在上述方法中，进一步包括，在图案化所述第二多晶硅层之后以及在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之前，在图案化的第二多晶硅层的相对两侧上形成第一侧壁间隔件。
在上述方法中，进一步包括，在形成所述第一侧壁间隔件之后以及在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
在上述方法中，所述第二侧壁间隔件包括具有夹在两个氧化硅层之间的氮化硅层的ONO膜。
在上述方法中，进一步包括，在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之后，在所述堆叠结构的相对两侧上形成第三侧壁间隔件。
在上述方法中，所述第二介电层包括具有高于氮化硅的介电常数的介电材料。
在上述方法中，所述第三介电层是氧化硅层、氮化硅层或它们的多层。
在上述方法中，所述第一介电层是氧化硅。
在上述方法中，当去除所述第二多晶硅层时，也至少部分地去除了所述第三多晶硅层，从而形成选择栅极间隔和擦除栅极间隔，以及也在所述选择栅极间隔和所述擦除栅极间隔中形成所述导电材料。
根据本发明的另一些实施例，还提供了一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，所述堆叠结构包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的第一伪栅极结构，所述第一伪栅极结构包括：第一栅极介电层，由与所述第二介电层相同的材料制成；和第一伪逻辑栅极，由多晶硅制成并且设置在所述第一栅极介电层上方；去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且去除所述第一伪逻辑栅极的所述多晶硅，从而形成第一逻辑栅极间隔；以及分别在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，其中，所述第二介电层和所述第一栅极介电层均包括具有高于氮化硅的介电常数的介电材料。
在上述方法中，所述单元结构和所述第一伪逻辑栅极结构通过以下形成：在所述存储器单元区中的衬底上方形成用于所述第一介电层的第一介电膜；在形成所述第一介电膜之后，在所述存储器单元区和所述逻辑电路区中形成用于所述第二介电层和所述第一栅极介电层的第二介电膜；在所述存储器单元区和所述逻辑电路区中的所述第二介电膜上方形成用于所述第一多晶硅层和所述第一伪逻辑栅极的第一多晶硅膜；在所述存储器单元区中的所述第一多晶硅膜上方形成用于所述第三介电层的第三介电膜；在所述存储器单元区中的所述第三介电膜上方以及所述逻辑电路区中的所述第一多晶硅膜上方形成用于所述第二多晶硅层和所述第一伪逻辑栅极的第二多晶硅膜；图案化所述存储器单元区中的所述第二多晶硅膜，从而形成伪控制栅极并且图案化所述逻辑电路区中的所述第二多晶硅膜和所述第一多晶硅膜，从而形成所述第一伪逻辑栅极；在图案化所述第二多晶硅膜之后，图案化所述存储器单元区中的所述第三介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的相对两侧处形成第三多晶硅膜；以及对所述存储器单元区中的所述堆叠结构和所述第三多晶硅膜以及所述逻辑电路区中的所述第一伪逻辑栅极实施平坦化操作。
在上述方法中，进一步包括，在图案化所述第二多晶硅膜之后以及在图案化所述第三介电膜和所述第一多晶硅膜之前，在所述伪控制栅极的相对两侧上以及所述第一伪逻辑栅极的相对两侧上形成第一侧壁间隔件。
在上述方法中，进一步包括，在形成所述第一侧壁间隔件之后以及在图案化所述第三介电膜和所述第一多晶硅膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
在上述方法中，所述第二侧壁间隔件包括具有夹在两个氧化硅层之间的氮化硅层的ONO膜。
在上述方法中，当去除所述第二多晶硅层时，也至少部分地去除了所述存储器单元区中的所述第三多晶硅层，从而形成选择栅极间隔和擦除栅极间隔，以及在所述选择栅极间隔和所述擦除栅极间隔中也形成了所述导电材料。
在上述方法中，完全地去除所述存储器单元区中的所述第二多晶硅层，以及不完全去除位于所述存储器单元区中的所述第三多晶硅层，并且在剩余的第三多晶硅层上形成所述导电材料。
在上述方法中，进一步包括在所述第二介电膜和所述第一多晶硅膜之间形成过渡金属氮化物膜。
在上述方法中，所述第三介电层是氧化硅层、氮化硅层和它们的多层中的一种，以及所述第一伪栅极结构不包括所述第三介电层。
根据本发明提供的又一些实施例，还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述第一介电层上；控制栅极；以及第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氧化硅层、氮化硅层和它们的多层中的一种，其中，所述第一介电层包括：第一-第一介电层，形成在所述衬底上；和第二-第一介电层，形成在所述第一-第一介电层上并且包括具有高于氮化硅的介电常数的介电材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：
形成单元结构，所述单元结构包括：
堆叠结构，包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和
设置在所述堆叠结构的两侧处的第三多晶硅层；
去除所述第二多晶硅层，从而形成控制栅极间隔；以及
在所述控制栅极间隔中形成导电材料。
2.根据权利要求1所述的方法，其中，形成所述单元结构包括：
在衬底上方形成用于所述第一介电层的第一介电膜；
在所述第一介电膜上方形成用于所述第二介电层的第二介电膜；
在所述第二介电膜上方形成用于所述第一多晶硅层的第一多晶硅膜；
在所述第一多晶硅膜上方形成用于所述第三介电层的第三介电膜；
在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；
图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；
在图案化所述第二多晶硅层之后，图案化所述第三介电膜、所述第一多晶硅膜以及所述第二介电膜，从而形成所述堆叠结构；
在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及
对所述堆叠结构和所述第三多晶硅膜实施平坦化操作，从而形成所述第三多晶硅层。
3.根据权利要求2所述的方法，进一步包括，在图案化所述第二多晶硅层之后以及在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之前，在图案化的第二多晶硅层的相对两侧上形成第一侧壁间隔件。
4.根据权利要求3所述的方法，进一步包括，在形成所述第一侧壁间隔件之后以及在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之前，在所述第一侧壁间隔件上方形成第二侧壁间隔件。
5.根据权利要求4所述的方法，其中，所述第二侧壁间隔件包括具有夹在两个氧化硅层之间的氮化硅层的ONO膜。
6.根据权利要求4所述的方法，进一步包括，在图案化所述第三介电膜、所述第一多晶硅膜和所述第二介电膜之后，在所述堆叠结构的相对两侧上形成第三侧壁间隔件。
7.根据权利要求1所述的方法，其中，所述第二介电层包括具有高于氮化硅的介电常数的介电材料。
8.根据权利要求7所述的方法，其中，所述第三介电层是氧化硅层、氮化硅层或它们的多层。
9.一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：
在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：
堆叠结构，所述堆叠结构包括第一介电层、设置在所述第一介电层上方的第二介电层、设置在所述第二介电层上方用作浮置栅极的第一多晶硅层、设置在所述第一多晶硅层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和
第三多晶硅层，设置在所述堆叠结构的两侧处；
在所述逻辑电路区中形成用于所述场效应晶体管的第一伪栅极结构，所述第一伪栅极结构包括：
第一栅极介电层，由与所述第二介电层相同的材料制成；和
第一伪逻辑栅极，由多晶硅制成并且设置在所述第一栅极介电层上方；
去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且去除所述第一伪逻辑栅极的所述多晶硅，从而形成第一逻辑栅极间隔；以及
分别在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，
其中，所述第二介电层和所述第一栅极介电层均包括具有高于氮化硅的介电常数的介电材料。
10.一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：
第一介电层，设置在衬底上；
浮置栅极，设置在所述第一介电层上；
控制栅极；以及
第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氧化硅层、氮化硅层和它们的多层中的一种，
其中，所述第一介电层包括：
第一-第一介电层，形成在所述衬底上；和
第二-第一介电层，形成在所述第一-第一介电层上并且包括具有高于氮化硅的介电常数的介电材料。
CN201710700452.4A 2016-11-29 2017-08-16 半导体器件及其制造方法 Active CN108122918B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427389P 2016-11-29 2016-11-29
US62/427,389 2016-11-29
US15/428,823 US10325918B2 (en) 2016-11-29 2017-02-09 Semiconductor device and manufacturing method thereof
US15/428,823 2017-02-09

Publications (2)

Publication Number Publication Date
CN108122918A true CN108122918A (zh) 2018-06-05
CN108122918B CN108122918B (zh) 2020-09-25

Family

ID=62117260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710700452.4A Active CN108122918B (zh) 2016-11-29 2017-08-16 半导体器件及其制造方法

Country Status (5)

Country Link
US (4) US10325918B2 (zh)
KR (1) KR101983894B1 (zh)
CN (1) CN108122918B (zh)
DE (1) DE102017103838A1 (zh)
TW (1) TWI653638B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283512B2 (en) 2016-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US11164881B2 (en) * 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US10861553B2 (en) 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US11177268B2 (en) * 2018-11-21 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
US11424255B2 (en) * 2020-02-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11417735B2 (en) * 2020-03-27 2022-08-16 United Microelectronics Corp. Method for fabricating semiconductor device
CN111599813B (zh) * 2020-05-26 2021-05-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法
US11527543B2 (en) * 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101477B1 (en) * 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
CN104241291A (zh) * 2013-06-21 2014-12-24 台湾积体电路制造股份有限公司 嵌入式存储器及其形成方法
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology
CN105990232A (zh) * 2015-03-17 2016-10-05 三星电子株式会社 半导体器件和制造半导体器件的方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
TW546842B (en) 2002-05-17 2003-08-11 Winbond Electronics Corp Multiple-layers gate structure and manufacturing method thereof
US20040256657A1 (en) 2003-06-20 2004-12-23 Chih-Wei Hung [flash memory cell structure and method of manufacturing and operating the memory cell]
US7046552B2 (en) 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
US20060108628A1 (en) 2004-11-25 2006-05-25 Chih-Wei Hung Multi-level split-gate flash memory
US8809179B2 (en) * 2006-04-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing topography of non-volatile memory and resulting memory cells
TWI304251B (en) 2006-06-09 2008-12-11 Powerchip Semiconductor Corp Method of manufacturing split gate flash device
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW200816391A (en) 2006-09-29 2008-04-01 Powerchip Semiconductor Corp Method of manufacturing split gate flash device
US7652318B2 (en) 2006-11-03 2010-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Split-gate memory cells and fabrication methods thereof
KR100871545B1 (ko) 2007-06-25 2008-12-01 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
EP2063459A1 (en) 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate
US8008702B2 (en) 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
KR101072661B1 (ko) * 2009-01-21 2011-10-11 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 제조방법
JPWO2011055433A1 (ja) * 2009-11-04 2013-03-21 株式会社東芝 不揮発性半導体記憶装置
JP5629120B2 (ja) 2010-04-26 2014-11-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2011232623A (ja) 2010-04-28 2011-11-17 Canon Chemicals Inc トナー供給ローラおよびその製造方法
JP5734744B2 (ja) 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8883592B2 (en) 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
US8669607B1 (en) 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6026913B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9159735B2 (en) 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9111867B2 (en) * 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9269766B2 (en) 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9583591B2 (en) 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
US9159842B1 (en) 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
US9431257B2 (en) 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9349741B2 (en) 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9543153B2 (en) * 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
JP6359386B2 (ja) 2014-08-28 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9960172B2 (en) 2014-11-19 2018-05-01 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
KR102240022B1 (ko) * 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN105655338A (zh) 2014-12-04 2016-06-08 联华电子股份有限公司 非挥发性存储单元及其制作方法
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US9379121B1 (en) 2015-01-05 2016-06-28 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
TWI606583B (zh) 2015-01-13 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
CN107251199B (zh) * 2015-01-22 2020-10-30 硅存储技术公司 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法
US9627392B2 (en) * 2015-01-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve floating gate uniformity for non-volatile memory devices
JP6385873B2 (ja) 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI594378B (zh) 2015-05-04 2017-08-01 北京芯盈速騰電子科技有限責任公司 非揮發性記憶體單元及其製作方法
US9634019B1 (en) * 2015-10-01 2017-04-25 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
US9634020B1 (en) 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US20170125603A1 (en) * 2015-11-03 2017-05-04 Silicon Storage Technology, Inc. Integration Of Metal Floating Gate In Non-Volatile Memory
US9842848B2 (en) * 2015-12-14 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9583640B1 (en) 2015-12-29 2017-02-28 Globalfoundries Inc. Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US9947676B2 (en) * 2016-07-08 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US10164074B2 (en) 2016-11-25 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate electrode embedded in substrate
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9966380B1 (en) 2016-12-12 2018-05-08 Texas Instruments Incorporated Select gate self-aligned patterning in split-gate flash memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101477B1 (en) * 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
CN104241291A (zh) * 2013-06-21 2014-12-24 台湾积体电路制造股份有限公司 嵌入式存储器及其形成方法
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology
CN105990232A (zh) * 2015-03-17 2016-10-05 三星电子株式会社 半导体器件和制造半导体器件的方法

Also Published As

Publication number Publication date
TW201826265A (zh) 2018-07-16
US10879253B2 (en) 2020-12-29
US20190287981A1 (en) 2019-09-19
TWI653638B (zh) 2019-03-11
US20230380155A1 (en) 2023-11-23
DE102017103838A1 (de) 2018-05-30
US20180151581A1 (en) 2018-05-31
KR101983894B1 (ko) 2019-05-29
US20210118895A1 (en) 2021-04-22
CN108122918B (zh) 2020-09-25
US11825651B2 (en) 2023-11-21
US10325918B2 (en) 2019-06-18
KR20180060911A (ko) 2018-06-07

Similar Documents

Publication Publication Date Title
CN108122918A (zh) 半导体器件及其制造方法
KR102112114B1 (ko) 반도체 디바이스 및 그 제조 방법
US11758721B2 (en) Semiconductor device and manufacturing method thereof
CN108269803A (zh) 半导体器件及其制造方法
CN107833891B (zh) 半导体器件及其制造方法
US9711657B2 (en) Silicide process using OD spacers
US10770469B2 (en) Semiconductor device and method of manufacturing the same
US11430799B2 (en) Semiconductor device and manufacturing method thereof
US11158644B2 (en) Semiconductor device with field effect transistors of differing gate dielectric thickness on the same substrate and method of manufacturing the same
CN111524893A (zh) 非挥发性存储装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant