DE102017103838A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst einen nichtflüchtigen Speicher. Der nichtflüchtige Speicher umfasst eine auf einem Substrat angeordnete erste Dielektrikumsschicht, ein auf der Dielektrikumsschicht angeordnetes Floating Gate, ein Steuer-Gate und eine zwischen dem Floating Gate und dem Steuer-Gate angeordnete zweite Dielektrikumsschicht. Die zweite Dielektrikumsschicht umfasst eine aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und Mehrfachschichten daraus, die erste Dielektrikumsschicht umfasst eine auf dem Substrat ausgebildete erste erste Dielektrikumsschicht und eine auf der ersten ersten Dielektrikumsschicht ausgebildete zweite erste Dielektrikumsschicht. Die zweite erste Dielektrikumsschicht umfasst ein Dielektrikumsmaterial, welches eine Dielektrizitätskonstante aufweist, die höher als die von Siliciumnitrid ist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Für die vorliegende Anmeldung wird die Priorität der Vorläufigen US-Patentanmeldung 62/427,389 beansprucht-
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltungen, insbesondere Halbleitervorrichtungen, welche nichtflüchtige Speicherzellen und periphere Schaltungen umfassen, und Herstellungsverfahren dafür.
  • HINTERGRUND
  • Da die Halbleiterindustrie zu Prozessknoten der Nanometertechnologie übergegangen ist, um eine höhere Dichte der Vorrichtungen, eine höhere Leistungsfähigkeit und niedrigere Kosten zu erhalten, hat es Herausforderungen dahingehend gegeben, den Kontaktwiderstand zu verringern und einen Anstieg der Anzahl an Lithographieoperationen zu unterdrücken.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und lediglich zu Veranschaulichungszwecken verwendet werden. In der Tat können aus Gründen der Klarheit der Erörterung die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder verkleinert sein.
    • 1A bis 1D zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 2A bis 2D zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 3A und 3B zeigen vergrößerte Querschnittsansichten, welche gestapelte Strukturen veranschaulichen, die Bereichen A1 bzw. A2 der 2D entsprechen.
    • 4A bis 4D zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 5A, 5C und 5D zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen. 5B ist eine vergrößerte Querschnittsansicht, welche eine gestapelte Struktur veranschaulicht, die einem Bereich A3 der 5A entspricht.
    • 6A bis 6C zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 7A bis 7C zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 8A bis 8C zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 9A bis 9C zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 10A bis 10B zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen.
    • 11A bis 11C zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausfiihrungsform der vorliegenden Offenbarung veranschaulichen.
    • 12 zeigt eine beispielhafte Querschnittsansicht, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Realisieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend sind spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Beispielsweise sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten der Vorrichtung abhängen. Außerdem kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale gebildet werden können, die zwischen dem ersten und zweiten Merkmal angeordnet sind, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Vereinfachung und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Ferner können hierin Begriffe für die räumliche Beziehung, wie z.B. „unterhalb“, „unter“, „untere“, „oberhalb“, „über“ und dergleichen, zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe für die räumliche Beziehung sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen der Vorrichtung in Gebrauch oder in Betrieb umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder in anderen Orientierungen vorliegen) und die hierin verwendeten Begriffe für die räumliche Beziehung können entsprechend in ähnlicher Weise interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder (umfassend“ oder „bestehend aus“ bedeuten.
  • In der vorliegenden Ausführungsform umfasst eine Halbleitervorrichtung Zellen eines nichtflüchtigen Speichers (Non-Volatile Memory, NVM) und periphere Schaltungen, z.B. Logikschaltungen. Die peripheren Schaltungen können auch statische Direktzugriffsspeicher (SRAMs) umfassen. Die NVM-Zellen machen im Allgemeinen eine gestapelte Struktur erforderlich, in welcher mehrere Schichten, z.B. Polysiliciumschichten, gestapelt sind, während die peripheren Logikschaltungen im Allgemeinen Feldeffekttransistoren (FETs) umfassen, welche eine einzelne Polysiliciumschicht aufweisen. Aufgrund der Strukturunterschiede besteht, wenn beispielsweise eine Schicht eines Zwischenschichtdielektrikums (ILD) über den NVM-Zellen und den peripheren Logikschaltungen gebildet wird, eine Höhendifferenz in der ILD-Schicht zwischen einem NVM-Zellen-Bereich und einem Bereich peripherer Logikschaltungen. Eine solche Höhendifferenz kann die Leistung bei einem chemisch-mechanischen Polieren (CMP) auf der ILD-Schicht beeinträchtigen.
  • In der vorliegenden Offenbarung wird vor der Herstellung der NVM-Zellen und der peripheren Logikschaltungen ein Substrat in dem NVM-Zellen-Bereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellen-Bereich und dem Bereich peripherer Logikschaltungen herzustellen. Die Stufenhöhe entspricht der Höhendifferenz, die beim Bilden der ILD-Schicht vorliegt, wenn die Stufe nicht gebildet wird. Ferner sei auch angemerkt, dass eine Anordnung von Vorrichtungen in der Nähe der Stufe vermieden werden sollte.
  • 1A bis 8C zeigen allgemein beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen. Es versteht sich, dass für weitere Ausführungsformen des Verfahrens vor, während und nach dem durch 1A bis 8C dargestellten Verfahren zusätzliche Operationen durchgeführt werden können und einige der nachstehend beschriebenen Operationen ersetzt oder weggelassen werden können.
  • Wie in 1A dargestellt, wird auf dem Substrat 10 eine Maskierungsschicht gebildet, welche beispielsweise eine Fülloxidschicht 12 und eine auf der Fülloxidschicht 12 gebildete Nitridschicht 13 umfasst. Über der Nitridschicht 13 wird durch eine Lithographieoperation eine Photoresiststruktur gebildet, um den Bereich peripherer Logikschaltungen LG zu bedecken. Unter Verwendung der Photoresiststruktur als eine Ätzmaske wird der NVM-Zellen-Bereich MC bestrahlt, während der Bereich peripherer Logikschaltungen LG durch die Nitridschicht 13 und die Fülloxidschicht 12 bedeckt ist. Wie in 1A dargestellt, existiert zwischen dem NVM-Zellen-Bereich MC und dem Bereich peripherer Logikschaltungen LG ein Übergangsbereich TR.
  • In einer Ausführungsform ist das Substrat 10 beispielsweise ein Siliciumsubstrat des p-Typs mit einer Fremdatomkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat ein Siliciumsubstrat des n-Typs mit einer Fremdatomkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Alternativ kann das Substrat einen anderen elementaren Halbleiter wie z.B. Germanium; einen Verbindungshalbleiter, umfassend Gruppe-IV-IV-Verbindungshalbleiter wie SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. In einer Ausführungsform ist das Substrat eine Siliciumschicht eines SOI(Silicium-auf-Isolator)-Substrats. In einigen Ausführungsformen handelt es sich bei der Fülloxidschicht 12 um thermisch angewachsenes Siliciumoxid und bei der Nitridschicht 13 um Siliciumnitrid. Das Siliciumoxid und das Siliciumnitrid können unter Verwendung eines Ofens oder durch chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) gebildet werden. Materialien für die Maskierungsschicht sind nicht auf Siliciumoxid und Siliciumnitrid beschränkt und es kann ein beliebiges anderes geeignetes Material für eine Maskierungsschicht verwendet werden. Die Dicke der Fülloxidschicht 12 liegt in einem Bereich von etwa 3 nm bis etwa 20 nm und die Dicke der Nitridschicht 13 liegt in einigen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 200 nm.
  • Nachdem die Maskierungsschicht strukturiert ist, wird der NVM-Zellen-Bereich MC durch Nassoxidation oxidiert, wodurch eine Oxidschicht gebildet wird, und anschließend wird die Oxidschicht durch Nassätzen entfernt, wodurch eine Stufe zwischen dem NVM-Zellen-Bereich MC und dem Bereich peripherer Logikschaltungen LG gebildet wird. Anschließend werden die Nitridschicht 13 und die Fülloxidschicht 12 entfernt, wie in 1B dargestellt.
  • In bestimmten Ausführungsformen wird das Substrat 10 in dem NVM-Zellen-Bereich MC unter Verwendung der Fülloxidschicht 12 und der Nitridschicht 13 als eine Ätzmaske geätzt, um die Stufe zu bilden.
  • Nachdem die „Stufe“ gebildet ist, werden Isolationsisolierungsschichten 20 gebildet, welche auch als flache Grabenisolierungen (Shallow Trench Isolations, STI) bezeichnet werden, wie in 1C und 1D dargestellt. Um die Isolationsisolierungsschichten 20 zu bilden, wird auf dem Substrat 10 eine Maskierungsschicht gebildet, welche eine Siliciumoxidschicht 14 und eine Siliciumnitridschicht 15 umfasst, und die Maskierungsschicht wird durch Lithographie und Ätzoperationen strukturiert. Anschließend wird das Substrat 10 unter Verwendung der strukturierten Maskierungsschicht als eine Ätzmaske grabenförmig geätzt, um Gräben zu bilden. Eine Tiefe der Gräben liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 1 µm.
  • Die Gräben werden mit einem isolierenden (dielektrischen) Material wie Siliciumdioxid gefüllt und anschließend wird eine Planarisierungsoperation, z.B. CMP oder ein Verfahren des Zurückätzens, durchgeführt, um einen oberen Teil der isolierenden Materialschicht zu entfernen, wodurch die Isolationsschichten 20 gebildet werden. Das Substrat, das nicht geätzt und von flachen Grabenisolierungen (STI) umgeben oder abgetrennt ist, die aus isolierendem Material wie Siliciumoxid hergestellt sind, ist in der Draufsicht eine aktive Region, über welcher Transistoren oder andere Halbleitervorrichtungen gebildet werden. Wie in 1C und 1D dargestellt, können der NVM-Zellen-Bereich MC und der Bereich peripherer Logikschaltungen LG durch eine relativ große Isolationsschicht 20 im Übergangsbereich TR getrennt sein. Natürlich wird, nachdem die Isolationsschichten 20 gebildet sind, die Stufe zwischen dem Zellenbereich und dem Bereich peripherer Logikschaltungen beibehalten.
  • Ferner wird die Maskierungsschicht, welche eine Siliciumoxidschicht 14 und eine Siliciumnitridschicht 15 umfasst, entfernt und anschließend wird eine zusätzliche Planarisierungsoperation durchgeführt, um die Höhe der Isolationsisolierungsschichten 20 in dem Bereich peripherer Logikschaltungen LG einzustellen, wie in 1D dargestellt. In bestimmten Ausführungsformen wird diese zusätzliche Planarisierungsoperation nicht durchgeführt.
  • Anschließend wird, wie in 2A dargestellt, über dem Substrat 10 in dem NVM-Zellen-Bereich MC eine erste Dielektrikumsschicht 21 gebildet. Die erste Dielektrikumsschicht 21 wird als eine Tunneloxidschicht für NVM-Zellen verwendet und ist aus Siliciumoxid hergestellt. Die Dicke der ersten Dielektrikumsschicht 21 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 50 nm. Die erste Dielektrikumsschicht 21 kann durch thermische Oxidation oder CVD gebildet werden.
  • Nachdem die erste Dielektrikumsschicht 21 gebildet ist, wird über dem NVM-Zellen-Bereich MC und dem Bereich peripherer Logikschaltungen LG eine zweite Dielektrikumsschicht 23 gebildet. In einigen Ausführungsformen wird vor dem Bilden der zweiten Dielektrikumsschicht 23 eine Siliciumoxid-Zwischenschicht 22 gebildet. In einem solchen Fall kann die Kombination der Schichten 22 und 23 als die zweite Dielektrikumsschicht bezeichnet werden. Die Dicke der Siliciumoxid-Zwischenschicht 22 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm.
  • Die zweite Dielektrikumsschicht 23 umfasst eine oder mehrere Schichten eines High-k-Dielektrikumsmaterials, welches eine Dielektrizitätskonstante aufweist, die höher ist als die von Siliciumnitrid. Typischerweise beträgt die Dielektrizitätskonstante des High-k-Dielektrikumsmaterials 10 oder mehr. In einigen Ausführungsformen umfasst die zweite Dielektrikumsschicht 23 ein oder mehr Oxide von Hf, Y, Ta, Ti, Al und Zr oder ein beliebiges anderes Dielektrikumsmaterial. In bestimmten Ausführungsformen wird HfO2 verwendet.
  • Die zweite Dielektrikumsschicht 23 kann durch CVD gebildet werden. Die Dicke der zweiten Dielektrikumsschicht 23 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 50 nm. Die zweite Dielektrikumsschicht 23 wird als eine Gate-Dielektrikums-Schicht für Feldeffekttransistoren (FETs) von Logikschaltungen in dem Bereich peripherer Logikschaltungen LG verwendet.
  • Nachdem die zweite Dielektrikumsschicht 23 gebildet ist, wird eine erste Polysiliciumschicht 30 gebildet, wie in 2B dargestellt. Die erste Polysiliciumschicht 30 kann durch CVD gebildet werden. Die Dicke der ersten Polysiliciumschicht 30 nach der Abscheidung liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 300 nm. Die erste Polysiliciumschicht 30 wird geeignet mit Fremdatomen dotiert und wird für Floating-Gates von NVM-Zellen verwendet. Die Polysiliciumschicht 30 kann durch eine amorphe Siliciumschicht ersetzt werden.
  • In einigen Ausführungsformen, wie in 2C dargestellt, wird die Dicke der ersten Polysiliciumschicht 30 durch eine Planarisierungsoperation verringert, z.B. durch ein Verfahren des chemisch-mechanischen Polierens oder ein Verfahren des Zurückätzens. Nach der Planarisierungsoperation liegt die Dicke der ersten Polysiliciumschicht 30 in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 200 nm. Wie in 2C dargestellt, verbleibt die erste Polysiliciumschicht 30 im Logikschaltungsbereich LG. In bestimmten Ausführungsformen wird die erste Polysiliciumschicht 30 im Logikschaltungsbereich LG vollständig entfernt.
  • Nach der Planarisierungsoperation wird in dem NVM-Zellen-Bereich MC eine dritte Dielektrikumsschicht 35 gebildet, wie in 2D dargestellt. In einigen Ausführungsformen umfasst die dritte Dielektrikumsschicht 35 eines aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Mehrfachschicht daraus, welche Dicken von etwa 10 nm bis 100 nm aufweisen. Die dritte Dielektrikumsschicht 35 kann durch CVD und Strukturierungsoperationen gebildet werden, umfassend Lithographie und Trockenätzen. Wie in 2D dargestellt, wird die dritte Dielektrikumsschicht 35 im Logikschaltungsbereich LG nicht gebildet.
  • 3A und 3B zeigen beispielhafte Querschnittsansichten, welche gestapelte Strukturen veranschaulichen, die Bereichen A1 bzw. A2 der 2D entsprechen.
  • In dieser Phase des Herstellungsverfahrens sind im NVM-Zellen-Bereich MC der Dielektrikumsfilm 35, die erste Polysiliciumschicht 30, die High-k-Dielektrikumsschicht 23, die Siliciumoxid-Zwischenschicht 22, und die Tunnel-Siliciumoxidschicht 21 auf dem Substrat 10 gestapelt, wie in 3A dargestellt. In der tatsächlichen Vorrichtung wird möglicherweise die Grenzfläche zwischen der Siliciumoxid-Zwischenschicht 22 und der Tunnel-Siliciumoxidschicht 21 nicht beobachtet, da sie aus demselben Material gebildet werden. Im Logikschaltungsbereich LG sind die erste Polysiliciumschicht 30, die High-k-Dielektrikumsschicht 23 und die Siliciumoxid-Zwischenschicht 22 auf dem Substrat 10 gestapelt, wie in 3B dargestellt.
  • Anschließend an 2D wird über dem NVM-Zellen-Bereich MC und dem Logikschaltungsbereich LG eine zweite Polysiliciumschicht 40 gebildet, wie in 3B dargestellt. Die zweite Polysiliciumschicht 40 kann durch CVD gebildet werden und die Dicke der zweiten Polysiliciumschicht 40 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 100 nm.
  • Ferner wird, wie in 4B dargestellt, auf der zweiten Polysiliciumschicht 40 eine Hartmaskenschicht 42 gebildet. In einigen Ausführungsformen wird die Hartmaskenschicht 42 aus Siliciumoxid hergestellt, das durch CVD gebildet wird, und die Dicke derselben liegt in einem Bereich von 10 nm bis etwa 50 nm.
  • Unter Anwendung einer Strukturierungsoperation, umfassend Lithographie und Ätzen, wird die Hartmaskenschicht 42 strukturiert und unter Verwendung der strukturierten Hartmaskenschicht als eine Ätzmaske wird die zweite Polysiliciumschicht 40 strukturiert, wie in 4C dargestellt.
  • Im NVM-Zellen-Bereich MC endet das Ätzen der zweiten Polysiliciumschicht 40 im Wesentlichen an der dritten Dielektrikumsschicht 35, während im Logikschaltungsbereich LG beim Ätzen der zweiten Polysiliciumschicht 40 auch die High-k-Dielektrikumsschicht 23 geätzt wird und das Ätzen an der Siliciumoxid-Zwischenschicht 22 endet. Durch diese Ätzoperation werden im NVM-Zellen-Bereich MC Platzhalter-Steuer-Gates DCG gebildet, die durch die zweite Polysiliciumschicht 40 gebildet werden, und ein erstes Platzhalter-Gate DG1 und ein zweites Platzhalter-Gate DG2, die beide durch die zweite Polysiliciumschicht 40 gebildet werden, werden im NVM-Zellen-Bereich MC gebildet. In dieser Offenbarung bedeutet „Dummy“ im Allgemeinen eine Schicht oder eine Struktur, welche anschließend entfernt oder durch ein anderes Material ersetzt wird, oder eine Schicht oder eine Struktur, welche nicht als ein Teil einer aktiven Schaltung fungiert. Jedoch können einige Schichten, auch wenn sie nicht als Dummy bezeichnet sind, anschließend durch eine andere Schicht/ein anderes Material ersetzt werden.
  • Nach der Strukturierungsoperation der zweiten Polysiliciumschicht 40 werden auf beiden Seiten der strukturierten zweiten Polysiliciumschichten erste Seitenwand-Abstandhalter 45 gebildet, sowohl im NVM-Zellen-Bereich MC als auch im Logikschaltungsbereich LG, wie in 4D dargestellt.
  • Die ersten Seitenwand-Abstandhalter 45 werden in einigen Ausführungsformen aus Siliciumoxid hergestellt. Eine Deckschicht aus Siliciumoxid wird, beispielsweise durch CVD, über dem gesamten Substrat gebildet und anschließend wird ein anisotropes Ätzen durchgeführt, wodurch die ersten Seitenwand-Abstandhalter 45 gebildet werden. Die Dicke der ersten Seitenwand-Abstandhalter 45 liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm.
  • Ferner werden, wie in 5A dargestellt, nachdem die ersten Seitenwand-Abstandhalter 45 gebildet sind, zweite Seitenwand-Abstandhalter 46 über den ersten Seitenwand-Abstandhaltern gebildet. In einigen Ausführungsformen umfassen die zweiten Seitenwand-Abstandhalter 46 einen ONO-Film, welcher eine Siliciumnitridschicht 46-2 aufweist, die zwischen zwei Siliciumoxidschichten 46-1 und 46-3 angeordnet ist, wie in 5B dargestellt, welche eine vergrößerte Querschnittsansicht ist, die dem Bereich A3 der 5A entspricht. Die Dicken der Siliciumoxidschicht 46-1, der Siliciumnitridschicht 46-2 und der Siliciumoxidschicht 46-3 liegen in einigen Ausführungsformen in Bereichen von etwa 1 nm bis 20 nm, etwa 1 nm bis 30 nm bzw. etwa 1 nm bis 20 nm. In bestimmten Ausführungsformen handelt es sich bei den zweiten Seitenwand-Abstandhaltern 46 um eine Einzelschicht aus Siliciumnitrid oder Siliciumoxynitrid.
  • Nachdem die zweiten Seitenwand-Abstandhalter 46 gebildet sind, werden die dritte Dielektrikumsschicht 35 und die erste Polysiliciumschicht 30 unter Anwendung von Trockenätzoperationen strukturiert, während der Logikschaltungsbereich LG von einer Schutzschicht 47 bedeckt ist, wie in 5C dargestellt. Durch das Ätzen der ersten Polysiliciumschicht wird auch die zweite Dielektrikumsschicht 23 entfernt und das Ätzen endet an der Siliciumoxid-Zwischenschicht 22. Die Schutzschicht 47 kann eine Photoresistschicht sein und nach dem Ätzen der ersten Polysiliciumschicht 40 wird die Schutzschicht 47 entfernt.
  • Ferner werden, wie in 5D dargestellt, dritte Seitenwand-Abstandhalter 48 gebildet und es wird ein Lösch-Gate-Oxid 49 gebildet. Die dritten Seitenwand-Abstandhalter 48 werden aus einer oder mehreren Schichten von Dielektrikumsmaterial hergestellt. In einer Ausführungsform werden die dritten Seitenwand-Abstandhalter 48 aus Siliciumnitrid hergestellt. Das Lösch-Gate-Oxid 49 wird aus Siliciumoxid hergestellt. In einigen Ausführungsformen wird eine Siliciumoxidschicht gebildet und anschließend wird die Siliciumoxidschicht strukturiert, um die Siliciumoxidschicht von einem Lösch-Gate-Bereich zu entfernen, und dann wird eine Nassoxidation durchgeführt, wodurch das Lösch-Gate-Oxid 49 gebildet wird. In dieser Phase des Herstellungsverfahrens bilden im NVM-Zellen-Bereich MC die erste Dielektrikumsschicht 21, die Zwischenschicht 22, die zweite Dielektrikumsschicht 23, die erste Polysiliciumschicht 30 als ein Floating Gate (FG), die dritte Dielektrikumsschicht 35, die zweite Polysiliciumschicht 40 und die Hartmaskenschicht 42 gestapelte Strukturen mit Seitenwand-Abstandhaltern. Im Logikschaltungsbereich LG bilden die Zwischenschicht 22, die zweite Dielektrikumsschicht 23, die erste Polysiliciumschicht 30 als eine Platzhalterschicht, die zweite Polysiliciumschicht 40 als eine weitere Platzhalterschicht und die Hartmaskenschicht 42 mit Seitenwand-Abstandhaltern den ersten und zweiten Gate-Stapel. In einigen Ausführungsformen wird, wenn bei dem vorstehenden Ätzen die erste Dielektrikumsschicht 21, die Zwischenschicht 22 und die zweite Dielektrikumsschicht 23 geätzt werden, eine neue Dielektrikumsschicht für eine Gate-Dielektrikumsschicht von Auswahl-Gates gebildet.
  • Dann wird im NVM-Zellen-Bereich MC zwischen den gestapelten Strukturen ein Lösch-Gate LG gebildet und Auswahl-Gates SG werden an Seiten der gestapelten Strukturen gebildet, an welchen das Lösch-Gate nicht gebildet wird, wie in 6A dargestellt. Über dem NVM-Zellen-Bereich MC und dem Logikschaltungsbereich LG wird eine dritte Polysiliciumschicht 50 gebildet und auf der dritten Polysiliciumschicht wird eine Hartmaskenschicht 52 gebildet. Anschließend werden Strukturierungsoperationen durchgeführt, um das Lösch-Gate EG und die Auswahl-Gates (Wortleitungen) SG zu bilden, wie in 6A dargestellt. Im Logikschaltungsbereich LG können ähnliche Strukturen auf Seiten des ersten und zweiten Gate-Stapels gebildet werden. Die Dicke der dritten Polysiliciumschicht 50 für das Lösch-Gate EG und das Auswahl-Gate SG liegt in einigen Ausführungsformen in einem Bereich von etwa 40 nm bis etwa 200 nm. Die Hartmaskenschicht 52 wird in einer oder mehreren Schichten aus Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid hergestellt und weist in einigen Ausführungsformen eine Dicke von etwa 20 nm bis etwa 100 nm auf.
  • Anschließend werden die Hartmaskenschicht 52 und die dritte Polysiliciumschicht 50 im Logikschaltungsbereich LG entfernt, während der NVM-Zellen-Bereich MC durch eine Deckschicht 54 geschützt wird. In einigen Ausführungsformen ist die Deckschicht 54 eine Photoresistschicht.
  • Nachdem die Hartmaskenschicht 52 und die dritte Polysiliciumschicht 50 im Logikschaltungsbereich LG entfernt sind, wird über dem NVM-Zellen-Bereich MC und dem Logikschaltungsbereich LG eine Siliciumnitrid-Deckschicht 55 gebildet und ferner wird auf der Siliciumnitrid-Deckschicht 55 eine vierte Dielektrikumsschicht 57 gebildet, wie in 6C dargestellt.
  • Die Siliciumnitrid-Deckschicht 55 kann durch CVD gebildet werden und weist in einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 50 nm auf. Die vierte Dielektrikumsschicht 57 umfasst eine oder mehrere Schichten aus SiO2, SiN, SiOC, SiCN, SiOCN, SiON oder einem beliebigen anderen geeigneten Dielektrikumsmaterial und kann durch CVD gebildet werden. Die Dicke der vierten Dielektrikumsschicht 57 liegt in einem Bereich von etwa 50 nm bis etwa 1.000 nm, so dass die Strukturen auf dem NVM-Zellen-Bereich MC und dem Logikschaltungsbereich LG vollständig in die vierte Dielektrikumsschicht 57 eingebettet sind.
  • Nachdem die vierte Dielektrikumsschicht 57 gebildet ist, wie in 7A dargestellt, werden die vierte Dielektrikumsschicht und die oberen Abschnitte der gestapelten Strukturen im NVM-Zellen-Bereich MC und der Gate-Stapel im Logikschaltungsbereich LG durch CMP planarisiert. Durch die Planarisierungsoperation durch CMP werden die oberen Abschnitte des Lösch-Gate EG und der Auswahl-Gates SG, hergestellt aus der dritten Polysiliciumschicht 50, die oberen Abschnitte der Platzhalter-Steuer-Gates DCG, hergestellt aus der zweiten Polysiliciumschicht 40, und die oberen Abschnitte der Platzhalter-Gates DG1, DG2, hergestellt aus der zweiten Polysiliciumschicht 40, frei gelegt, wie in 7A dargestellt.
  • Als Nächstes wird, wie in 7B dargestellt, eine erste Maskenstruktur 60 so gebildet, dass die oberen Abschnitte der Platzhalter-Steuer-Gates DCG und der obere Abschnitt des Platzhalter-Gate DG2 von der ersten Maskenstruktur 60 frei bleiben. Die erste Maskenstruktur 60 ist in einigen Ausführungsformen aus einem Photoresist hergestellt und ist in anderen Ausführungsformen aus Siliciumnitrid, Aluminiumoxid oder Übergangsmetallnitrid hergestellt. Dann werden die zweiten Polysiliciumschichten 40 der Platzhalter-Steuer-Gates DCG und die zweite Polysiliciumschicht 40 und die erste Polysiliciumschicht 30 des Platzhalter-Gate DG2 entfernt, um Öffnungen 61 bzw. 63 zu bilden, wie in 7B dargestellt.
  • Nachdem die Öffnungen 61 und 63 gebildet sind, werden die Öffnungen mit einer oder mehreren Schichten eines ersten leitfähigen Materials 65 gefüllt, wie in 7C dargestellt. In einigen Ausführungsformen umfasst das erste leitfähige Material 65 eine Austrittsarbeits-Anpassungsschicht und eine Formkörper-Metallschicht.
  • In der vorliegenden Offenbarung ist das Platzhalter-Gate DG1 für einen aus einem p-Kanal-FET und einem n-Kanal-FET und das Platzhalter-Gate DG2 ist für den anderen aus dem p-Kanal-FET und dem n-Kanal-FET. Für den n-Kanal-FET wird eines oder mehreres aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, TaSi oder irgendeinem anderen geeigneten leitfahigen Material als die Austrittsarbeits-Anpassungsschicht verwendet und für den p-Kanal-FET wird eines oder mehreres aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, Co oder irgendeinem anderen geeigneten leitfähigen Material als die Austrittsarbeits-Anpassungsschicht verwendet. In dieser Ausführungsform unterscheiden sich die Austrittsarbeits-Anpassungsschichten für den p-Kanal-FET und den n-Kanal-FET voneinander. Die Formkörper-Metallschicht für den p-Kanal-FET und den n-Kanal-FET kann gleich oder verschieden sein und umfasst eines oder mehreres aus Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi und beliebigen anderen geeigneten leitfähigen Materialien.
  • In einer Ausführungsform der vorliegenden Offenbarung ist das Platzhalter-Gate DG2 für einen p-Kanal-FET. Daher ist die Struktur des ersten leitfähigen Materials 65 für das Steuer-Gate CG dieselbe wie die des Gate LG2 des p-Kanal-FET.
  • Die leitfähige Materialschicht 65 kann durch Abscheiden einer dicken leitfähigen Materialschicht und Durchführen von Planarisierungsoperationen wie CMP gebildet werden, um die auf der oberen Fläche der ersten Maskenstruktur 60 abgeschiedene leitfähige Materialschicht zu entfernen. Die erste Maskenstruktur 60 wird während des CMP ebenfalls entfernt.
  • Dann wird, wie in 8A dargestellt, eine zweite Maskenstruktur 66 so gebildet, dass der obere Abschnitt des Platzhalter-Gate DG1 von der zweiten Maskenstruktur 66 frei bleibt. Die zweite Maskenstruktur 66 ist in einigen Ausführungsformen aus einem Photoresist hergestellt und ist in anderen Ausführungsformen aus Siliciumnitrid, Aluminiumoxid oder Übergangsmetallnitrid hergestellt. Dann werden die zweite Polysiliciumschicht 40 und die erste Polysiliciumschicht 30 des Platzhalter-Gate DG1 entfernt, um eine Öffnung 67 zu bilden, wie in 8B dargestellt. Anschließend wird, ähnlich den Operationen der 7C, in der Öffnung 67 die zweite leitfähige Materialschicht 68 gebildet, um ein Metall-Gate LG1 für einen n-Kanal-FET zu bilden.
  • Anschließend wird, wie in 8C dargestellt, über der in 8B dargestellten Struktur eine Schicht eines Zwischenschichtdielektrikums (Interlayer Dielectric, ILD) 70 gebildet und es werden Kontaktstecker 75 gebildet. Die ILD-Schicht 70 umfasst eine oder mehrere Schichten aus einem isolierenden Material auf Silicium-Basis, z.B. SiO2, SiN, SiOC, SiCN, SiOCN, SiON oder einem beliebigen anderen geeigneten Dielektrikumsmaterial, das durch CVD gebildet wird. Die Dicke der ILD-Schicht 70 liegt in einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 1.000 nm. Die Kontaktstecker 75 sind aus einem leitfähigen Material hergestellt, z.B. einem oder mehreren aus Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi und beliebigen anderen geeigneten leitfähigen Materialien. Obwohl in 8C nicht dargestellt, sind auch auf den Steuer-Gates Kontaktstecker 75 angeordnet.
  • 9A bis 9C und 10A bis 10B zeigen beispielhafte Querschnittsansichten, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, welche nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen. Die Konfigurationen, Strukturen, Materialien, Verfahren und/oder Operationen, die ähnliche oder die gleichen wie in den vorstehenden Ausführungsformen sind, die bei 1A bis 8C beschrieben sind, können in der folgenden Ausführungsform eingesetzt werden und die detaillierte Beschreibung davon kann weggelassen werden. In der folgenden Ausführungsform sind das Lösch-Gate EG und Auswahl-Gates SG, die durch die Polysiliciumschicht 50 gebildet werden, Platzhalter-Gates.
  • Nachdem die Struktur der 7A gebildet ist, wird eine erste Maskenstruktur 60' so gebildet, dass obere Abschnitte der Platzhalter-Steuer-Gates DCG, des Lösch-Gate EG und der Auswahl-Gates SG und der obere Abschnitt des Platzhalter-Gate DG2 von der ersten Maskenstruktur 60' frei bleiben, wie in 9A dargestellt. Anschließend werden die dritten Polysiliciumschichten 50 des Lösch-Gate EG und der Auswahl-Gates SG, die zweiten Polysiliciumschichten 40 der Platzhalter-Steuer-Gates DCG und die erste Polysiliciumschicht 30 des Platzhalter-Gate DG2 entfernt, um Öffnungen 62, 61 bzw. 63 zu bilden, wie in 9A dargestellt.
  • Nachdem die Öffnungen 62, 61 und 63 gebildet sind, werden die Öffnungen mit einer oder mehreren Schichten eines ersten leitfähigen Materials 65 gefüllt, wie in 9B dargestellt, um ein Metall-Lösch-Gate EG, Metall-Auswahl-Gates SG, Metall-Steuer-Gates CG und ein Metall-Gate LG2 zu bilden. In einigen Ausführungsformen umfasst das erste leitfähige Material 65 eine Austrittsarbeits-Anpassungsschicht und eine Formkörper-Metallschicht.
  • Dann wird, ähnlich 8A, eine zweite Maskenschicht 66 so gebildet, dass der obere Abschnitt des Platzhalter-Gate DG1 von der zweiten Maskenstruktur 66 frei bleibt, und die zweite Polysiliciumschicht 40 und die erste Polysiliciumschicht 30 des Platzhalter-Gate DG1 werden entfernt, um eine Öffnung 67 zu bilden, wie in 9C dargestellt. Anschließend wird, ähnlich den Operationen der 7C oder 9B, in der Öffnung 67 die zweite leitfähige Materialschicht 68 gebildet, um ein Metall-Gate LG1 für einen n-Kanal-FET zu bilden, wie in 10A dargestellt.
  • Anschließend wird, ähnlich 8C, über der in 10A dargestellten Struktur eine Schicht eines Zwischenschichtdielektrikums (ILD) 70 gebildet und es werden Kontaktstecker 75 gebildet, wie in 10B dargestellt.
  • 11A bis 11C und 12 zeigen beispielhafte Querschnittsansichten, welche ein Verfahren zur Herstellung einer Halbleitervorrichtung, welche nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulichen. Die Konfigurationen, Strukturen, Materialien, Verfahren und/oder Operationen, die ähnliche oder die gleichen wie in den vorstehenden Ausführungsformen sind, die bei 1A bis 10B beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden und die detaillierte Beschreibung davon kann weggelassen werden. In der folgenden Ausführungsform sind die oberen Teile des Lösch-Gate EG und der Auswahl-Gates SG, die durch die Polysiliciumschicht 50 gebildet werden, Platzhalter-Strukturen, die durch Metallmaterial zu ersetzen sind.
  • Nachdem die Struktur der 7A gebildet ist, wird eine erste Maskenstruktur 60' so gebildet, dass die oberen Abschnitte der Platzhalter-Steuer-Gates DCG, des Lösch-Gate EG und der Auswahl-Gates SG und der obere Abschnitt des Platzhalter-Gate DG2 von der ersten Maskenstruktur 60' frei bleiben, wie in 11A dargestellt. Anschließend werden die dritten Polysiliciumschichten 50 des Lösch-Gate EG und der Auswahl-Gates SG, die zweiten Polysiliciumschichten 40 der Platzhalter-Steuer-Gates DCG und die erste Polysiliciumschicht 30 des Platzhalter-Gate DG2 entfernt, um Öffnungen 62, 61 bzw. 63 zu bilden, wie in 11A dargestellt.
  • Anders als in der vorstehenden Ausführungsform, die in 9A dargestellt ist, werden die dritten Polysiliciumschichten 50 des Lösch-Gate EG und der Auswahl-Gates SG nur teilweise entfernt und die dritten Polysiliciumschichten 50 verbleiben an den Böden der Öffnungen 62, wie in 11A dargestellt. Da die Dicke der dritten Polysiliciumschicht 50 viel größer ist als die Dicke der zweiten Polysiliciumschicht 40 für die Platzhalter-Steuer-Gates DCG und der zweiten und ersten Polysiliciumschichten 40, 30 für das Platzhalter-Gate DG2, verbleiben die dritten Polysiliciumschichten 50 an den Böden der Öffnungen 62, wenn die zweiten und ersten Polysiliciumschichten vollständig durch Ätzen entfernt werden.
  • Dann werden durch ähnliche Operationen, wie bei 7C und/oder 9B beschrieben, das Metall-Lösch-Gate EG, die Metall-Auswahl-Gates SG, die Metall-Steuer-Gates CG und das Metall-Gate LG2 für den p-Kanal-FET mit dem ersten leitfähigen Material 65 gebildet, wie in 11B dargestellt. Anschließend wird durch ähnliche Operationen, wie bei 8A bis 8B und/oder 10A bis 10B beschrieben, das Metall-Gate LG1 für den n-Kanal-FET mit dem zweiten leitfähigen Material 67 gebildet und die ILD-Schicht 70 und die Kontaktstecker 75 werden gebildet, wie in 11C dargestellt.
  • 12 zeigt eine beispielhafte Querschnittsansicht, welche ein Sequenzverfahren zur Herstellung einer Halbleitervorrichtung, die nichtflüchtige Speicherzellen und periphere Logikschaltungen umfasst, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung veranschaulicht. Die Konfigurationen, Strukturen, Materialien, Verfahren und/oder Operationen, die ähnliche oder die gleichen wie in den vorstehenden Ausführungsformen sind, die bei 1A bis 11C beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden und die detaillierte Beschreibung davon kann weggelassen werden.
  • In dieser Ausführungsform werden die Polysiliciumschichten 40 für die Steuer-Gates und die Polysiliciumschichten 50 für die Lösch-Gates nicht durch Metallmaterial ersetzt. Somit ist das Platzhalter-Steuer-Gate ein tatsächliches Steuer-Gate. Wie in 12 dargestellt, werden die Gates von NVM-Zellen alle aus Polysilicium hergestellt, welches für jedes Gate geeignet dotiert ist, und umfassen kein Metallmaterial, das für FETs im Logikschaltungsbereich verwendet wird.
  • In den vorstehenden Ausführungsformen umfasst eine Zelle eines nichtflüchtigen Speichers (NVM) eine Tunneloxidschicht 21, die auf einem Substrat 10 angeordnet ist, eine High-k-Dielektrikumsschicht 23, die auf der Tunneloxidschicht 21 ausgebildet ist, ein Floating Gate FG, das aus der ersten Polysilicium-Schicht 30 hergestellt und über der High-k-Dielektrikumsschicht 23 angeordnet ist, ein Steuer-Gate CG, das aus dem leitfähigen Material 65 (oder der zweiten Polysiliciumschicht 40) hergestellt ist und eine Dielektrikumsschicht 35, die zwischen dem Floating Gate FG und dem Steuer-Gate CG angeordnet ist. Ferner kann zwischen der Tunneloxidschicht 21 und der High-k-Dielektrikumsschicht 23 eine Siliciumoxid-Zwischenschicht 22 ausgebildet sein.
  • Im Logikschaltungsbereich LG umfasst eine Gate-Struktur für einen FET die auf dem Substrat 10 ausgebildete Zwischenschicht 22, die auf der Zwischenschicht 22 ausgebildete High-k-Dielektrikumsschicht 23 und eine über der High-k-Dielektrikumsschicht 23 ausgebildete leitfähige Materialschicht 65, 67.
  • Ferner ist in den vorstehenden Ausführungsformen das Gate LG1 für einen n-Kanal-FET und das Gate LG2 ist für einen p-Kanal-FET. In einem solchen Fall wird für die Gates der NVM-Zellen und das Gate des n-Kanal-FET dieselbe leitfähige Materialstruktur 65 verwendet. Mit anderen Worten, die Metall-Gates für die NVM-Zellen weisen dieselbe leitfähige Metallstruktur auf wie ein p-Kanal-FET oder ein n-Kanal-FET im Logikschaltungsbereich LG.
  • Es versteht sich, dass hierin nicht notwendigerweise alle Vorteile erörtert worden sind, für alle Ausführungsformen oder Beispiele kein bestimmter Vorteil erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann der Widerstand der Steuer-Gates verringert werden, da die Steuer-Gates der NVM-Zellen aus Metallmaterial hergestellt sind. Ferner können gemäß einigen Ausführungsformen der vorliegenden Offenbarung der Widerstand dieser Gates und der Kontaktwiderstand zwischen den Gates und den Kontaktsteckern verringert werden, da das Lösch-Gate und die Auswahl-Gates der NVM-Zellen aus Metallmaterial hergestellt sind. Ferner ist es möglich, eine Zunahme der Anzahl an Lithographieoperationen auf ein Mindestmaß zu beschränken, da das Gate-Ersatz-Verfahren für den NVM-Zellen-Bereich und den Logikschaltungsbereich gleichzeitig durchgeführt wird. Außerdem ist es möglich zu verhindern, dass Platzhalter-Strukturen am Übergangsbereich angeordnet werden, um einen Höhenunterschied zwischen dem NVM-Zellen-Bereich und dem Logikschaltungsbereich auszugleichen.
  • Gemäß einer Erscheinungsform der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen nichtflüchtigen Speicher umfasst, eine Zellenstruktur gebildet. Die Zellenstruktur umfasst eine gestapelte Struktur, welche eine erste Dielektrikumsschicht, eine über der ersten Dielektrikumsschicht angeordnete zweite Dielektrikumsschicht, eine über der zweiten Dielektrikumsschicht angeordnete erste Polysiliciumschicht als ein Floating Gate, eine über der ersten Polysiliciumschicht angeordnete dritte Dielektrikumsschicht und eine über der dritten Dielektrikumsschicht angeordnete zweite Polysiliciumschicht umfasst. Die Zellenstruktur umfasst ferner dritte Polysiliciumschichten, die an beiden Seiten der gestapelten Struktur angeordnet sind. Die zweite Polysiliciumschicht wird entfernt, wodurch ein Steuer-Gate-Raum gebildet wird. In dem Steuer-Gate-Raum wird ein leitfähiges Material gebildet.
  • Gemäß einer anderen Erscheinungsform der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich angeordnet ist, und einen Feldeffekttransistor umfasst, der in einem Logikschaltungsbereich angeordnet ist, eine Zellenstruktur für den nichtflüchtigen Speicher in dem Speicherzellenbereich gebildet. Die Zellenstruktur umfasst eine gestapelte Struktur, welche eine erste Dielektrikumsschicht, eine über der ersten Dielektrikumsschicht angeordnete zweite Dielektrikumsschicht, eine über der zweiten Dielektrikumsschicht angeordnete erste Polysiliciumschicht als ein Floating Gate, eine über der ersten Polysiliciumschicht angeordnete dritte Dielektrikumsschicht und eine über der dritten Dielektrikumsschicht angeordnete zweite Polysiliciumschicht umfasst. Die Zellenstruktur umfasst ferner dritte Polysiliciumschichten, die an beiden Seiten der gestapelten Struktur angeordnet sind. Eine erste Platzhalter-Gate-Struktur für den Feldeffekttransistor ist in dem Logikschaltungsbereich ausgebildet. Die erste Platzhalter-Gate-Struktur umfasst eine erste Gate-Dielektrikums-Schicht, die aus einem gleichen Material wie die zweite Dielektrikumsschicht hergestellt ist, und ein erstes Platzhalter-Gate, das aus Polysilicium hergestellt und über der ersten Gate-Dielektrikumsschicht angeordnet ist. Die zweite Polysiliciumschicht in dem Speicherzellenbereich wird entfernt, wodurch ein Steuer-Gate-Raum gebildet wird, und das Polysilicium des ersten Platzhalter-Logik-Gates wird entfernt, wodurch ein erster Logik-Gate-Raum gebildet wird. In dem Steuer-Gate-Raum bzw. dem ersten Logik-Gate-Raum wird ein leitfähiges Material gebildet. Die zweite Dielektrikumsschicht und die erste Gate-Dielektrikumsschicht umfassen ein Dielektrikumsmaterial, welches eine Dielektrizitätskonstante aufweist, die höher ist als die von Siliciumnitrid.
  • Gemäß einer anderen Erscheinungsform der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen nichtflüchtigen Speicher. Der nichtflüchtige Speicher umfasst eine auf einem Substrat angeordnete erste Dielektrikumsschicht, ein auf der Dielektrikumsschicht angeordnetes Floating Gate, ein Steuer-Gate und eine zwischen dem Floating Gate und dem Steuer-Gate angeordnete zweite Dielektrikumsschicht. Die zweite Dielektrikumsschicht umfasst eine aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Mehrfachschicht daraus. Die erste Dielektrikumsschicht umfasst eine auf dem Substrat ausgebildete erste erste Dielektrikumsschicht und eine auf der ersten ersten Dielektrikumsschicht ausgebildete zweite erste Dielektrikumsschicht. Die zweite erste Dielektrikumsschicht umfasst ein Dielektrikumsmaterial, welches eine Dielektrizitätskonstante aufweist, die höher als die von Siliciumnitrid ist.
  • Im Vorstehenden sind Merkmale verschiedener Ausführungsformen oder Beispiele so umrissen, dass der Fachmann die Erscheinungsformen der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung einfach als eine Basis zum Entwickeln oder Modifizieren anderer Verfahren und Strukturen verwenden kann, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen oder Beispiele zu erzielen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abweichungen vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62427389 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen nichtflüchtigen Speicher umfasst, wobei das Verfahren umfasst: Bilden einer Zellenstruktur, wobei die Zellenstruktur umfasst: eine gestapelte Struktur, welche eine erste Dielektrikumsschicht, eine über der ersten Dielektrikumsschicht angeordnete zweite Dielektrikumsschicht, eine über der zweiten Dielektrikumsschicht angeordnete erste Polysiliciumschicht als ein Floating Gate, eine über der ersten Polysiliciumschicht angeordnete dritte Dielektrikumsschicht und eine über der dritten Dielektrikumsschicht angeordnete zweite Polysiliciumschicht umfasst; und dritte Polysiliciumschichten, die an beiden Seiten der gestapelten Struktur angeordnet sind; Entfernen der zweiten Polysiliciumschicht, wodurch ein Steuer-Gate-Raum gebildet wird; und Bilden eines leitfähigen Materials in dem Steuer-Gate-Raum.
  2. Verfahren nach Anspruch 1, wobei das Bilden der Zellenstruktur umfasst: Bilden eines ersten Dielektrikumsfilms für die erste Dielektrikumsschicht über einem Substrat; Bilden eines zweiten Dielektrikumsfilms für die zweite Dielektrikumsschicht über dem ersten Dielektrikumsfilm; Bilden eines ersten Polysiliciumfilms für die erste Polysiliciumschicht über dem zweiten Dielektrikumsfilm; Bilden eines dritten Dielektrikumsfilms für die dritte Dielektrikumsschicht über dem ersten Polysiliciumfilm; Bilden eines zweiten Polysiliciumfilms für die zweite Polysiliciumschicht über dem dritten Dielektrikumsfilm; Strukturieren des zweiten Polysiliciumfilms, wodurch die zweite Polysiliciumschicht gebildet wird; Strukturieren des dritten Dielektrikumsfilms, des ersten Polysiliciumfilms und des zweiten Dielektrikumsfilms, nachdem die zweite Polysiliciumschicht strukturiert ist, wodurch die gestapelte Struktur gebildet wird; Bilden dritter Polysiliciumfilme für die dritten Polysiliciumschichten an beiden Seiten der gestapelten Struktur und Durchführen einer Planarisierungsoperation an den gestapelten Strukturen und den dritten Polysiliciumfilmen, wodurch die dritten Polysiliciumschichten gebildet werden.
  3. Verfahren nach Anspruch 2, ferner umfassend Bilden erster Seitenwand-Abstandhalter auf gegenüberliegenden Seiten der strukturierten zweiten Polysiliciumschicht, nachdem die zweite Polysiliciumschicht strukturiert ist und bevor der dritte Dielektrikumsfilm, der erste Polysiliciumfilm und der zweite Dielektrikumsfilm strukturiert werden.
  4. Verfahren nach Anspruch 3, ferner umfassend Bilden zweiter Seitenwand-Abstandhalter über den ersten Seitenwand-Abstandhaltern, nachdem die ersten Seitenwand-Abstandhalter gebildet sind und bevor der dritte Dielektrikumsfilm, der erste Polysiliciumfilm und der zweite Dielektrikumsfilm strukturiert werden.
  5. Verfahren nach Anspruch 4, wobei die zweiten Seitenwand-Abstandhalter einen ONO-Film umfassen, welcher eine Siliciumnitridschicht aufweist, die zwischen zwei Siliciumoxidschichten angeordnet ist.
  6. Verfahren nach Anspruch 4 oder 5, ferner umfassend Bilden dritter Seitenwand-Abstandhalter auf gegenüberliegenden Seiten der gestapelten Struktur, nachdem der dritte Dielektrikumsfilm, der erste Polysiliciumfilm und der zweite Dielektrikumsfilm strukturiert sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Dielektrikumsschicht ein Dielektrikumsmaterial umfasst, welches eine Dielektrizitätskonstante aufweist, die höher als die von Siliciumnitrid ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dritte Dielektrikumsschicht eine Siliciumoxidschicht, eine Siliciumnitridschicht oder eine Mehrfachschicht daraus ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Dielektrikumsschicht Siliciumoxid ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei: wenn die zweite Polysiliciumschicht entfernt wird, auch die dritten Polysiliciumschichten zumindest teilweise entfernt werden, wodurch ein Auswahl-Gate-Raum und ein Lösch-Gate-Raum gebildet werden, und das leitfähige Material auch in dem Auswahl-Gate-Raum und dem Lösch-Gate-Raum gebildet wird.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, welche einen in einem Speicherzellenbereich angeordneten nichtflüchtigen Speicher und einen in einem Logikschaltungsbereich angeordneten Feldeffekttransistor umfasst, wobei das Verfahren umfasst: Bilden einer Zellenstruktur für den nichtflüchtigen Speicher in dem Speicherzellenbereich, wobei die Zellenstruktur umfasst: eine gestapelte Struktur, welche eine erste Dielektrikumsschicht, eine über der ersten Dielektrikumsschicht angeordnete zweite Dielektrikumsschicht, eine über der zweiten Dielektrikumsschicht angeordnete erste Polysiliciumschicht als ein Floating Gate, eine über der ersten Polysiliciumschicht angeordnete dritte Dielektrikumsschicht und eine über der dritten Dielektrikumsschicht angeordnete zweite Polysiliciumschicht umfasst; und dritte Polysiliciumschichten, die an beiden Seiten der gestapelten Struktur angeordnet sind; Bilden einer ersten Platzhalter-Gate-Struktur für den Feldeffekttransistor in dem Logikschaltungsbereich, wobei die erste Platzhalter-Gate-Struktur umfasst: eine erste Gate-Dielektrikumsschicht, die aus einem gleichen Material wie die zweite Dielektrikumsschicht hergestellt ist; und ein erstes Platzhalter-Logik-Gate, welches aus Polysilicium hergestellt und über der ersten Gate-Dielektrikumsschicht angeordnet ist; Entfernen der zweiten Polysiliciumschicht in dem Speicherzellenbereich, wodurch ein Steuer-Gate-Raum gebildet wird, und Entfernen des Polysiliciums des ersten Platzhalter-Logik-Gates, wodurch ein erster Logik-Gate-Raum gebildet wird; und Bilden eines leitfähigen Materials in dem Steuer-Gate-Raum bzw. dem ersten Logik-Gate-Raum, wobei die zweite Dielektrikumsschicht und die erste Gate- Dielektrikumsschicht ein Dielektrikumsmaterial umfassen, welches eine Dielektrizitätskonstante aufweist, die höher als die von Siliciumnitrid ist.
  12. Verfahren nach Anspruch 11, wobei: die Zellenstruktur und die erste Platzhalter-Logik-gate-Struktur gebildet werden durch: Bilden eines ersten Dielektrikumsfilms für die erste Dielektrikumsschicht über einem Substrat in dem Speicherzellenbereich; Bilden eines zweiten Dielektrikumsfilms für die zweite Dielektrikumsschicht und die erste Gate-Dielektrikumsschicht in dem Speicherzellenbereich und dem Logikschaltungsbereich, nachdem der erste Dielektrikumsfilm gebildet ist; Bilden eines ersten Polysiliciumfilms für die erste Polysiliciumschicht und das erste Platzhalter-Logik-Gate über dem zweiten Dielektrikumsfilm in dem Speicherzellenbereich und dem Logikschaltungsbereich; Bilden eines dritten Dielektrikumsfilms für die dritte Dielektrikumsschicht über dem ersten Polysiliciumfilm in dem Speicherzellenbereich; Bilden eines zweiten Polysiliciumfilms für die zweite Polysiliciumschicht und das erste Platzhalter-Logik-Gate über dem dritten Dielektrikumsfilm in dem Speicherzellenbereich und über dem ersten Polysiliciumfilm in dem Logikschaltungsbereich; Strukturieren des zweiten Polysiliciumfilms in dem Speicherzellenbereich, wodurch Platzhalter-Steuer-Gates gebildet werden, und Strukturieren des zweiten Polysiliciumfilms und des ersten Polysiliciumfilms in dem Logikschaltungsbereich, wodurch das erste Platzhalter-Logik-Gate gebildet wird; Strukturieren des dritten Dielektrikumsfilms und des ersten Polysiliciumfilms in dem Speicherzellenbereich, nachdem der zweite Polysiliciumfilm strukturiert ist, wodurch die gestapelte Struktur gebildet wird; Bilden dritter Polysiliciumfilme an den gegenüberliegenden Seiten der gestapelten Struktur und Durchführen einer Planarisierungsoperation an den gestapelten Strukturen und den dritten Polysiliciumfilmen in dem Speicherzellenbereich und an dem ersten Platzhalter-Logik-Gate in dem Logikschaltungsbereich.
  13. Verfahren nach Anspruch 12, ferner umfassend Bilden erster Seitenwand-Abstandhalter an gegenüberliegenden Seiten der Platzhalter-Steuer-Gates und an gegenüberliegenden Seiten des ersten Platzhalter-Logik-Gate, nachdem der zweite Polysiliciumfilm strukturiert ist und bevor der dritte Dielektrikumsfilm und der erste Polysiliciumfilm strukturiert werden.
  14. Verfahren nach Anspruch 13, ferner umfassend Bilden zweiter Seitenwand-Abstandhalter über den ersten Seitenwand-Abstandhaltern, nachdem die ersten Seitenwand-Abstandhalter gebildet sind und bevor der dritte Dielektrikumsfilm und der erste Polysiliciumfilm strukturiert werden.
  15. Verfahren nach Anspruch 14, wobei die zweiten Seitenwand-Abstandhalter einen ONO-Film umfassen, welcher eine Siliciumnitridschicht aufweist, die zwischen zwei Siliciumoxidschichten angeordnet ist.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei: wenn die zweite Polysiliciumschicht entfernt wird, auch die dritten Polysiliciumschichten in dem Speicherzellenbereich zumindest teilweise entfernt werden, wodurch ein Auswahl-Gate-Raum und ein Lösch-Gate-Raum gebildet werden, und das leitfähige Material auch in dem Auswahl-Gate-Raum und dem Lösch-Gate-Raum gebildet wird.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei: die zweite Polysiliciumschicht in dem Speicherzellenbereich vollständig entfernt wird und die dritten Polysiliciumschichten in dem Speicherzellenbereich nicht vollständig entfernt werden und das leitfähige Material auf den verbleibenden dritten Polysiliciumschichten gebildet wird.
  18. Verfahren nach einem der Ansprüche 11 bis 17, ferner umfassend Bilden eines Übergangsmetallnitridfilms zwischen dem zweiten Dielektrikumsfilm und dem ersten Polysiliciumfilm.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei: die dritte Dielektrikumsschicht eine aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und Mehrfachschichten daraus ist und die erste Platzhalter-Gate-Struktur die dritte Dielektrikumsschicht nicht umfasst.
  20. Halbleitervorrichtung, welche einen nichtflüchtigen Speicher umfasst, wobei der nichtflüchtige Speicher umfasst: eine auf einem Substrat angeordnete erste Dielektrikumsschicht; ein auf der Dielektrikumsschicht angeordnetes Floating Gate; ein Steuer-Gate und eine zwischen dem Floating Gate und dem Steuer-Gate angeordnete zweite Dielektrikumsschicht, welche eine aus einer Siliciumoxidschicht, einer Siliciumnitridschicht und Mehrfachschichten daraus aufweist, wobei die erste Dielektrikumsschicht umfasst: eine auf dem Substrat ausgebildete erste erste Dielektrikumsschicht und eine auf der ersten ersten Dielektrikumsschicht ausgebildete zweite erste Dielektrikumsschicht, welche ein Dielektrikumsmaterial umfasst, das eine Dielektrizitätskonstante aufweist, die höher als die von Siliciumnitrid ist.
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