DE102019127213A1 - Gate-Widerstandsreduktion durch leitfähige Schicht mit niedriger Resistivität - Google Patents

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Po-Cheng Chen
Kuo-Chan Huang
Hung-Chin Chung
Hsien-Ming Lee
Chien-Hao Chen
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Abstract

Eine Vorrichtung weist eine Halbleiterfinne und einen Gate-Stapel an Seitenwänden und einer Deckfläche der Halbleiterfinne auf. Der Gate-Stapel enthält eine High-k-Dielektrikum-Schicht, eine Austrittsarbeit-Schicht, die einen Bodenabschnitt der High-k-Dielektrikum-Schicht überlappt, und eine Sperrschicht, die einen zweiten Bodenabschnitt der Austrittsarbeit-Schicht überlappt. Eine Metallschicht mit niedrigem Widerstand überlappt die Austrittsarbeit-Schicht und die Sperrschicht und kontaktiert diese. Die Metallschicht mit niedrigem Widerstand weist einen Resistivitätswert auf, der niedriger als zweite Resistivitätswerte von sowohl der Austrittsarbeit-Schicht als auch der Sperrschicht ist. Ein Gate-Abstandhalter kontaktiert eine Seitenwand des Gate-Stapels.

Description

  • TECHNISCHER HINTERGRUND
  • Metalloxidhalbleiter-Vorrichtungen (MOS-Vorrichtungen) enthalten für gewöhnlich Metall-Gates, die gebildet sind, einen Polyverarmungseffekt in üblichen Polysilizium-Gates zu lösen. Der Polyverarmungseffekt tritt auf, wenn die angewendeten Elektrofelder Träger aus Gate-Bereichen nahe Gate-Dielektrika wegfegen, was Verarmungsschichten bildet. In einer n-dotierten Polysiliziumschicht enthält die Verarmungsschicht ionisierte, nicht mobile Donorstellen, wobei in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte, nicht mobile Akzeptorstellen enthält. Der Verarmungseffekt resultiert in einer Erhöhung der effektiven Gate-Dielektrikum-Dicke, wodurch es schwieriger wird, eine Umkehrschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Ein Metall-Gate kann mehrere Schichten enthalten, um die Anforderungen der NMOS-Vorrichtungen und PMOS-Vorrichtungen zu erfüllen. Die Bildung von Metall-Gates involviert typischerweise Abscheiden mehrerer Metallschichten, Bilden eines Füllmetallbereichs mit Wolfram und dann Durchführen eines chemisch-mechanischen Polier- (CMP, Chemical Mechanical Polish) -Prozesses, um überschüssige Abschnitte der Metallschichten zu entfernen. Die verbleibenden Abschnitte der Metallschichten sind Metall-Gates.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie mit den begleitenden FIG. gelesen wird. Es ist anzumerken, dass in Übereinstimmung mit der gängigen Praxis in der Industrie unterschiedliche Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der unterschiedlichen Merkmale zur Klarheit der Besprechung willkürlich erhöht oder verringert werden.
    • 1-6, 7A, 7B, 8A, 8B und 9-15 veranschaulichen die Schnittansichten und perspektivischen Ansichten von Zwischenstufen in der Bildung von Finnenfeldeffekttransistoren (FinFETs, Fin Field Effect Transistors) in Übereinstimmung mit manchen Ausführungsformen.
    • 16 veranschaulicht eine Draufsicht eines FinFET in Übereinstimmung mit manchen Ausführungsformen.
    • 17 veranschaulicht ein Ablaufdiagramm eines Prozesses zum Bilden eines FinFET in Übereinstimmung mit manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht angedacht, begrenzend zu wirken. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke, wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den FIG. veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den FIG. abgebildeten Ausrichtung umschließen. Die Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten, räumlich relativen Beschreibungsausdrücke können ebenso entsprechend interpretiert werden.
  • Transistoren und die Verfahren zum Bilden dieser sind in Übereinstimmung mit manchen Ausführungsformen bereitgestellt. Die Zwischenstufen zum Bilden der Transistoren sind in Übereinstimmung mit manchen Ausführungsformen veranschaulicht. Manche Variationen mancher Ausführungsformen werden besprochen. Über die unterschiedlichen Ansichten und veranschaulichenden Ausführungsformen hinweg werden ähnliche Bezugszeichen verwendet, um ähnliche Elemente auszuweisen. Obwohl Verfahrensausführungsformen besprochen werden können, in einer bestimmten Reihenfolge durchgeführt zu werden, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge durchgeführt werden. In Übereinstimmung mit Ausführungsformen ist die Bildung von Finnenfeldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erklären. Andere Typen von Transistoren, wie Planartransistoren, können auch das Konzept der vorliegenden Offenbarung übernehmen. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird ein Metall- (Ersatz) -Gate für einen FinFET gebildet. Das Metall-Gate wird dann geätzt und vertieft, sodass eine Vertiefung erzeugt wird. Eine leitfähige Schicht mit niedriger Resistivität wird über dem vertieften Metall-Gate gebildet und kontaktiert dieses. Die leitfähige Schicht mit niedriger Resistivität weist einen Widerstand auf, der niedriger als die Resistivität der Schichten im Metall-Gate ist, sodass der gesamte Gate-Widerstand des Metall-Gates reduziert ist.
  • 1-6, 7A, 7B, 8A, 8B und 9-15 veranschaulichen die Schnittansichten und perspektivischen Ansichten von Zwischenstufen in der Bildung von FinFETs in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Die in diesen FIG. gezeigten Prozesse sind schematisch auch im Prozessablauf 300 widerspiegelt, der in 17 gezeigt ist.
  • In Bezug auf 1 ist Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator- (SOI, Semiconductor-On-Insulator) -Substrat oder dergleichen sein, das dotiert (z.B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Teil von Wafer 10, wie einem Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid- (BOX, Buried Oxide) -Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist an einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder abgestuftes Substrat, können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial von Halbleitersubstrat 20 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GalnAsP enthält; oder Kombinationen davon enthalten.
  • Weiter in Bezug auf 1 ist ein Wannenbereich 22 in Substrat 20 gebildet. Der jeweilige Prozess ist als Prozess 302 im in 17 gezeigten Prozessablauf 300 veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist Wannenbereich 22 ein p-Wannenbereich, der durch Implantieren einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in Substrat 20 gebildet ist. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung ist Wannenbereich 22 ein n-Wannenbereich, der durch Implantieren einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in Substrat 20 gebildet ist. Der resultierende Wannenbereich 22 kann sich zur Deckfläche von Substrat 20 erstrecken. Die n- oder p-Verunreinigungskonzentration kann gleich oder kleiner als 1018 cm-3 sein, wie in der Spanne zwischen etwa 1017 cm-3 und etwa 1018 cm-3.
  • In Bezug auf 2 werden Isolationsbereiche 24 gebildet, um sich von einer Deckfläche von Substrat 20 in Substrat 20 zu erstrecken. Isolationsbereiche 24 sind nachfolgend ersatzweise als Grabenisolations- (STI, Shallow Trench Isolation) -Bereiche bezeichnet. Der jeweilige Prozess ist als Prozess 304 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Die Abschnitte von Substrat 20 zwischen benachbarten STI-Bereichen 24 sind als Halbleiterstreifen 26 bezeichnet. Um STI-Bereiche 24 zu bilden, werden Kontaktstellenoxidschicht 28 und Hartmaskenschicht 30 auf Halbleitersubstrat 20 gebildet und dann strukturiert. Kontaktstellenoxidschicht 28 kann ein dünner Film sein, der auf Siliziumoxid gebildet ist. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird Kontaktstellenoxidschicht 28 in einem thermischen Oxidationsprozess gebildet, wobei eine Deckflächenschicht von Halbleitersubstrat 20 oxidiert wird. Kontaktstellenoxidschicht 28 agiert als eine Haftschicht zwischen Halbleitersubstrat 20 und Hartmaskenschicht 30. Kontaktstellenoxidschicht 28 kann auch als eine Ätzstoppschicht zum Ätzen von Hartmaskenschicht 30 agieren. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist Hartmaskenschicht 30 aus Siliziumnitrid gebildet, zum Beispiel unter Verwendung von chemischer Dampfphasenabscheidung mit niedrigem Druck (LPCVD, Low-Pressure Chemical Vapor Deposition). In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung wird Hartmaskenschicht 30 durch thermische Nitrierung von Silizium oder plasmaangereicherte chemische Dampfphasenabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition) gebildet. Ein Fotolack (nicht gezeigt) wird auf Hartmaskenschicht 30 gebildet und dann strukturiert. Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Fotolacks als eine Ätzmaske gebildet, um Hartmasken 30 wie in 2 gezeigt zu bilden.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske verwendet, um Kontaktstellenoxidschicht 28 und Substrat 20 zu ätzen, gefolgt von Füllen der resultierenden Gräben in Substrat 20 mit (einem) dielektrischen Material(ien). Ein Planarisierungsprozess, wie ein chemisch-mechanischer Polier- (CMP, Chemical Mechanical Polish) -Prozess oder ein mechanischer Schleifprozess wird durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen und die verbleibenden Abschnitte des (der) dielektrischen Material(ien) sind STI-Bereiche 24. STI-Bereiche 24 können ein Auskleidungsdielektrikum (nicht gezeigt) enthalten, das ein thermisches Oxid sein kann, das durch eine thermische Oxidation einer Oberflächenschicht von Substrat 20 gebildet wird. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die unter Verwendung von zum Beispiel Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemischer Dampfphasenabscheidung mit hochdichtem Plasma (HDPCVD, High Density Plasma Chemical Vapor Deposition) oder chemischer Gasphasenabscheidung (CVD) gebildet ist. STI-Bereiche 24 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material unter Verwendung von fließbarer chemischer Gasphasenabscheidung (FCVD, Flowable Chemical Vapor Deposition), Spin-on-Beschichtung oder dergleichen gebildet sein kann. Das dielektrische Material über dem Auskleidungsdielektrikum kann Siliziumoxid in Übereinstimmung mit manchen Ausführungsformen enthalten.
  • Die Deckfläche von Hartmasken 30 und die Deckflächen von STI-Bereichen 24 können im Wesentlichen eben miteinander sein. Halbleiterstreifen 26 liegen zwischen benachbarten STI-Bereichen 24. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 26 Teile des ursprünglichen Substrats 20 und daher ist das Material der Halbleiterstreifen 26 dasselbe wie von Substrat 20. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung sind Halbleiterstreifen 26 Ersatzstreifen, die durch Ätzen der Abschnitte von Substrat 20 zwischen STI-Bereichen 24, um Vertiefungen zu bilden, und Durchführen einer Epitaxie, um ein anderes Halbleitermaterial in den Vertiefen nachwachsen zu lassen, gebildet sind. Dementsprechend sind Halbleiterstreifen 26 aus einem Halbleitermaterial gebildet, das sich von dem von Substrat 20 unterscheidet. In Übereinstimmung mit manchen Ausführungsformen sind Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindung-Halbleitermaterial gebildet. Hartmasken 30 werden dann entfernt.
  • In Bezug auf 3 sind STI-Bereiche 24 vertieft, sodass die Deckabschnitte von Halbleiterstreifen 26 höher vorragen als die Deckflächen 24A der verbleibenden Abschnitte von STI-Bereichen 24, um vorragende Finnen 36 zu bilden. Der jeweilige Prozess ist als Prozess 306 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Kontaktstellenoxide 28 werden auch entfernt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 zum Beispiel als die Ätzungsgase verwendet werden. Während dem Ätzprozess kann Plasma erzeugt werden. Argon kann auch enthalten sein. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird das Vertiefen von STI-Bereichen 24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF enthalten.
  • In zuvor veranschaulichten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Abstände aufweisen, als sonst unter Verwendung eines einzelnen direkten Fotolithografie-Prozesses erhalten werden könnten. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografie-Prozesses strukturiert. Abstandhalter sind entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter oder Stützdorne können dann verwendet werden, um die Finnen zu strukturieren.
  • In Bezug auf 4 sind Dummy-Gate-Stapel 38 gebildet, um sich auf den Deckflächen und den Seitenwänden von (vorragenden) Finnen 36 zu erstrecken. Der jeweilige Prozess ist als Prozess 308 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Dummy-Gate-Stapel 38 können Dummy-Gate-Dielektrika 40 und Dummy-Gate-Elektroden 42 über Dummy-Gate-Dielektrika 40 enthalten. Dummy-Gate-Dielektrika 40 können aus Siliziumoxid oder ähnlichen Materialien gebildet sein. Dummy-Gate-Elektroden 42 können zum Beispiel unter Verwendung von Polysilizium gebildet sein und auch andere Materialien können verwendet werden. Jeder von Dummy-Gate-Stapeln 38 kann auch eine (oder eine Vielzahl von) Hartmaskenschicht 44 über Dummy-Gate-Elektroden 42 enthalten. Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumkarbonitrid oder Mehrschichten davon gebildet sein. Dummy-Gate-Stapel 38 können eine einzelne oder eine Vielzahl von vorragenden Finnen 36 und/oder STI-Bereichen 24 queren. Dummy-Gate-Stacks 38 weisen auch Längsrichtungen senkrecht zu den Längsrichtungen von vorragenden Finnen 36 auf.
  • Als nächstes werden Gate-Abstandhalter 46 an den Seitenwänden von Dummy-Gate-Stapeln 38 gebildet. Der jeweilige Prozess ist auch als Prozess 308 im in 17 gezeigten Prozessablauf 300 gezeigt. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Gate-Abstandhalter 46 aus Low-k-Dielektrikum-Materialien), wie porösem Siliziumoxynitrid, porösem Siliziumkarbonitrid, porösem Siliziumnitrid oder dergleichen, gebildet und können eine Einzelschichtstruktur oder eine Mehrschichtstruktur, die eine Vielzahl von Dielektrikum-Schichten enthält, aufweisen. Die Dielektrizitätskonstante (k-Wert) von Gate-Abstandhaltern 46 ist niedriger als 3,8 und kann niedriger als etwa 3,0 sein, zum Beispiel in der Spanne zwischen etwa 2,5 und etwa 3,0.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte vorragender Finnen 36 zu ätzen, die nicht durch Dummy-Gate-Stapel 38 und Gate-Abstandhalter 46 abgedeckt sind, was in der in 5 gezeigten Struktur resultiert. Der jeweilige Prozess ist als Prozess 310 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Das Vertiefen kann anisotrop sein und daher sind die Abschnitte von Finnen 36, die Dummy-Gate-Stapeln 38 und Gate-Abstandhaltern 46 direkt unterliegen, geschützt und werden daher nicht geätzt. Die Deckflächen der vertieften Halbleiterstreifen 26 können niedriger als die Deckflächen 24A von STI-Bereichen 24 in Übereinstimmung mit manchen Ausführungsformen sein. Vertiefungen 50 werden entsprechend gebildet. Vertiefungen 50 umfassen Abschnitte, die an den entgegengesetzten Seiten von Dummy-Gate-Stapeln 38 liegen, und Abschnitte zwischen verbleibenden Abschnitten von vorragenden Finnen 36.
  • Als nächstes werden Epitaxie-Bereiche (Source/Drain-Bereiche) 54 durch selektives Wachsen-lassen (durch Epitaxie) eines Halbleitermaterials in Vertiefungen 50 gebildet, was in der Struktur in 6 resultiert. Der jeweilige Prozess ist als Prozess 312 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder n-Verunreinigung in-situ mit dem Fortschreiten der Epitaxie dotiert werden. Zum Beispiel, wenn der resultierende FinFET ein p-FinFET ist, kann Siliziumgermaniumbor (SiGeB), Siliziumbor (SiB) oder dergleichen wachsen gelassen werden. Im Gegenzug, wenn der resultierende FinFET ein n-FinFET ist, kann Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen wachsen gelassen werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung umfassen Epitaxie-Bereiche 54 III-V-Verbindung-Halbleiter, wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrschichten davon. Nachdem Vertiefungen 50 mit Epitaxie-Bereichen 54 gefüllt worden sind, veranlasst das weitere epitaktische Wachstum von Epitaxie-Bereichen 54 epitaktische Bereiche 54, sich horizontal auszudehnen und Facetten können gebildet werden. Das weitere Wachstum von Epitaxie-Bereichen 54 kann auch benachbarte Epitaxie-Bereiche 54 veranlassen, miteinander zu verschmelzen. Leerräume (Luftspalte) 56 können erzeugt werden. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung kann die Bildung von Epitaxie-Bereichen 54 abgeschlossen werden, wenn die Deckfläche von Epitaxie-Bereichen 54 noch wellig ist, oder wenn die Deckfläche der verschmolzenen Epitaxie-Bereiche 54 planar geworden ist, was durch weiteres Wachstum auf den in 6 gezeigten Epitaxie-Bereichen 54 erzielt wird.
  • Nach dem Epitaxie-Schritt können Epitaxie-Bereiche 54 weiter mit einer p- oder n-Verunreinigung implantiert werden, um Source- und Drain-Bereiche zu bilden, die auch unter Verwendung von Bezugsnummer 54 bezeichnet sind. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn Epitaxie-Bereiche 54 in-situ während der Epitaxie mit der p- oder n-Verunreinigung dotiert werden.
  • 7A veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung von Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) 58 und Zwischenschichtdielektrikum (ILD, Inter-Layer Dielectric) 60. Der jeweilige Prozess ist als Prozess 314 im in 17 gezeigten Prozessablauf 300 veranschaulicht. CESL 58 kann unter Verwendung von Siliziumnitrid, Siliziumoxid, Silizium, Karbonitrid oder dergleichen gebildet werden und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden. ILD 60 kann ein dielektrisches Material enthalten, das unter Verwendung von zum Beispiel FCVD, Spin-on-Beschichtung, CVD oder einem anderen Abscheidungsverfahren gebildet werden kann. ILD 60 kann aus einem sauerstoffhaltigen dielektrischen Material gebildet sein, das ein Siliziumoxid-basiertes Material sein kann, wie Siliziumoxid, Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), bordotiertes Phospho-Silikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess kann durchgeführt werden, um die Deckflächen von ILD 60, Dummy-Gate-Stapeln 38 und Gate-Abstandhaltern 46 miteinander zu ebnen.
  • 7B veranschaulicht die Schnittansichten einer Zwischenstruktur in der Bildung einer kürzerer-Kanal-Vorrichtung und eines längeren Kanal-FinFET (der FinFETs sein kann) auf demselben Substrat 20. Die kürzerer-Kanal-Vorrichtung ist in Vorrichtungsbereich 100 gebildet und die längerer-Kanal-Vorrichtung ist in Vorrichtungsbereich 200 gebildet. Die kürzerer-Kanal-Vorrichtung weist eine Kanallänge Lgi auf, die kleiner als die Kanallänge Lg2 der längerer-Kanal-Vorrichtung ist, wie veranschaulicht. Das Verhältnis Lg2/Lgi kann größer als etwa 1,5 oder 2,0 in Übereinstimmung mit manchen Ausführungsformen sein und das Verhältnis Lg2/Lgi kann in der Spanne zwischen etwa 1,5 und etwa 10 sein. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung kann die Kanallänge Lgi der kürzerer-Kanal-Vorrichtung kleiner als etwa 30 nm sein und die Kanallänge Lg2 der längerer-Kanal-Vorrichtung kann größer als etwa 45 nm sein. In Übereinstimmung mit manchen Ausführungsformen ist die kürzerer-Kanal-Vorrichtung ein Kerntransistor oder ein Transistor in anderen Schaltungen, wie statische Direktzugriffspeicher (SRAM, Static Random Access Memory) und die längerer-Kanal-Vorrichtung ist ein Transistor in einer Treiberschaltung, eine periphere Schaltung oder dergleichen. Die Schnittansicht von einem der kürzerer-Kanal-Vorrichtung und der längerer-Kanal-Vorrichtung kann der Schnittansicht entsprechen, die aus der vertikalen Ebene erhalten wird, die Linie A-A in 7A enthält.
  • Um die Merkmale in der kürzerer-Kanal-Vorrichtung von den Merkmalen in der längerer-Kanal-Vorrichtung zu unterscheiden, sind die Merkmale im kürzerer-Kanal-Vorrichtung unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus Nummer 100 dargestellt und die Merkmale im längerer-Kanal-Vorrichtung sind unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus Nummer 200 dargestellt. Zum Beispiel entsprechen die Source/Drain-Bereiche 154 und 254 in FIG. B Source/Drain-Bereich 54 in 7A. Die Gate-Abstandhalter im kürzeren Kanal-Vorrichtungsbereich und der längerer-Kanal-Vorrichtungbereich sind als 146 beziehungsweise 246 bezeichnet, die den Gate-Abstandhaltern 46 in 7A entsprechen. Die entsprechenden Merkmale im kürzerer-Kanal-Vorrichtung und der längerer-Kanal-Vorrichtung können in üblichen Prozessen gebildet werden, wobei manche der beispielhaften Prozesse in vorangehenden und nachfolgenden Absätzen besprochen sind.
  • Nachdem die in 7A und 7B gezeigten FIG. gebildet worden sind, werden die Dummy-Gate-Stapel 138 und 238 mit Metallgates und Ersatz-Gate-Dielektrika ersetzt, wie in 8A, 8B und 9-14 gezeigt. In 8B und 9-14 sind die Deckflächen 124A und 224A von STI-Bereichen 24 veranschaulicht und Halbleiterfinnen 136 und 236 ragen höher als Deckflächen 124A beziehungsweise 224A vor.
  • Um die Ersatzgates zu bilden, werden Hartmaskenschicht 144 und 244, Dummy-Gate-Elektrode 142 und 242 und Gate-Dielektrikum 140 und 240 wie in 7B gezeigt als erstes entfernt, wodurch Öffnungen 159 und 259 wie in 8B gezeigt gebildet werden. Der jeweilige Prozess ist als Prozess 316 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Öffnungen 59 in 8A entsprechen Öffnung 159 in Vorrichtungsbereich 100 und Öffnung 259 in Vorrichtungsbereich 200. Die Deckflächen und die Seitenwände vorragender Finnen 136 und 236 liegen zu Öffnung 159 beziehungsweise 259 frei.
  • Als nächstes werden in Bezug auf 9 Gate-Dielektrikum 162 und 164 (nachfolgend als 162/164 bezeichnet) und Gate-Dielektrikum 262 und 264 (nachfolgend als 262/264 bezeichnet) gebildet, die sich in Öffnung 159 beziehungsweise 259 erstrecken. Der jeweilige Prozess ist als Prozess 318 im in 17 gezeigten Prozessablauf 300 veranschaulicht. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung enthalten die Gate-Dielektrika Grenzflächenschicht (ILs, Interfacial Layer) 162 und 262, die an den freigelegten Oberflächen der vorragenden Finne 136 beziehungsweise 236 gebildet sind. IL 162 und 262 können Oxidschichten, wie Siliziumoxidschichten, enthalten, die durch die thermische Oxidation der vorragenden Finne 136 und 236, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet sind. Die Gate-Dielektrika können auch High-k-Dielektrikum-Schicht 164 und 264 über den entsprechenden ILs 162 und 262 enthalten. High-k-Dielektrikum-Schicht 164 und 264 können aus einem High-k-Dielektrikum-Material, wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkonoxid, Kombinationen davon, Mehrschichten davon oder dergleichen gebildet sein. Die Dielektrizitätskonstante (k-Wert) des High-k-Dielektrikum-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein und manchmal so hoch wie 21,0 und noch höher. High-k-Dielektrikum-Schicht 164 und 264 sind überlagernd und können die jeweils unterliegende IL 162 und 262 kontaktieren. Dielektrikum-Schicht 164 und 264 sind als konforme Schichten gebildet und erstrecken sich an den Seitenwänden vorragender Finnen 136 und 236 und der Deckfläche und den Seitenwänden von Gate-Abstandhalter 146 beziehungsweise 246. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung werden High-k-Dielektrikum-Schichten 164 und 264 unter Verwendung von ALD, CVD oder dergleichen gebildet. High-k-Dielektrikum-Schicht 164 und 264 können Abschnitte derselben Dielektrikum-Schicht sein und werden gleichzeitig mit demselben Material und derselben Dicke oder getrennt mit unterschiedlichen Materialien und/oder unterschiedlichen Dicken gebildet.
  • In Übereinstimmung mit manchen Ausführungsformen sind Haftschicht (die auch eine Diffusionssperrschicht sind) 166 und 266 über High-k-Dielektrikum-Schicht 164 und 264 gebildet. Haftschicht 166 und 266 können aus TiN oder Titansiliziumnitrid (TSN) gebildet sein. Die TiN-Schicht kann unter Verwendung von ALD oder CVD gebildet sein und die TSN-Schicht kann abwechselnd abgeschiedene TiN-Schichten und SiN-Schichten enthalten, die unter Verwendung von zum Beispiel ALD gebildet sind. Da die TiN-Schichten und SiN-Schichten sehr dünn sind, könnten diese Schichten nicht unterscheidbar sein und werden deshalb als eine TSN-Schicht bezeichnet. In Übereinstimmung mit alternativen Ausführungsformen sind Haftschicht 166 und 266 nicht gebildet und die nachfolgend gebildete Austrittsarbeit-Schicht 168 und 268 sind in Kontakt mit der entsprechenden unterliegenden High-k-Dielektrikum-Schicht 164 und 264.
  • Weiter in Bezug auf 9 werden Austrittsarbeit-Schicht 168 und 268 durch Abscheidung gebildet. Der jeweilige Prozess ist als Prozess 320 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Sowohl Austrittsarbeit-Schicht 168 als auch 268 enthält mindestens eine homogene Schicht, die eine aus einem selben Material gebildete Gesamtheit aufweist, oder kann eine Vielzahl von Subschichten enthalten, die aus unterschiedlichen Materialien gebildet sind. Die entsprechenden Schichten in Austrittsarbeit-Schichten 168 und 268 können, oder können nicht, in gemeinsamen Abscheidungsprozessen gebildet sein. Die spezifischen Materialien der Schichten in Austrittsarbeit-Schicht 168 und 268 können gemäß dessen ausgewählt werden, ob die jeweiligen FinFETs, die in Vorrichtungsbereich 100 und 200 gebildet sind, n-FinFETs oder p-FinFETs sind. Zum Beispiel, wenn die FinFETs n-FinFETs sind, kann sowohl Austrittsarbeit-Schicht 168 als auch 268 eine n-Austrittsarbeit-Schicht enthalten, die eine Titannitrid- (TiN) -schicht, eine Tantalumnitrid- (TaN) -Schicht, eine Albasierte Schicht (zum Beispiel aus TiAl, TiAlN, TiAlC, TaAlN, TaAl oder TaAlC gebildet), WC, Kombinationen davon und mehrere Schichten darauf enthält. Wenn die FinFETs p-FinFETs sind, können die entsprechende Austrittsarbeit-Schicht 168 und 268 eine p-Austrittsarbeit-Schicht, wie eine TiN-Schicht, eine Wolframkohlenstoffnitrid-Schicht (WxCyNz) oder dergleichen enthalten. Es wird begrüßt, dass WxCyNz entweder eine n-Austrittsarbeit-Schicht oder eine p-Austrittsarbeit-Schicht sein kann, abhängig von den Verhältnissen von Wolfram, Kohlenstoff und Stickstoff. Zum Beispiel, wenn Wert z nahe Null ist, ist die jeweilige WxCyNz-Schicht eine n-Austrittsarbeit-Schicht. Eine W0,55C0,12N0,28O0,05-Schicht ist andererseits eine p-Austrittsarbeit-Schicht. In Übereinstimmung mit manchen Ausführungsformen kann eine Austrittsarbeit-Schicht eines -FinFET auch eine n-Austrittsarbeit-Schicht und eine p-Austrittsarbeit-Schicht über der n-Austrittsarbeit-Schicht enthalten, wobei die n-Austrittsarbeit-Schicht die Arbeitsfunktion des jeweiligen FinFET dominiert. Ähnlich kann eine Austrittsarbeit-Schicht eines p-FinFET auch eine p-Austrittsarbeit-Schicht und eine n-Austrittsarbeit-Schicht über der p-Austrittsarbeit-Schicht enthalten, wobei die p-Austrittsarbeit-Schicht die Arbeitsfunktion des jeweiligen FinFET dominiert. In Übereinstimmung mit anderen Ausführungsformen weist ein FinFET eine einzelne homogene Austrittsarbeit-Schicht auf.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind Sperrschicht 170 und 270 (die auch Haftschichten sind) über Austrittsarbeit-Schicht 168 beziehungsweise 268 gebildet. Der jeweilige Prozess ist auch als Prozess 320 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Sperrschicht 170 und 270 können metallhaltige Schichten sein, die aus TiN in Übereinstimmung mit manchen Ausführungsformen gebildet sein können. Das Material von Sperrschicht 170 und 270 kann eine hohe Resistivität aufweisen und daher können diese auch als leitfähige Schichten mit hoher Resistivität bezeichnet werden. Es können andere Materialien als TaN verwendet werden. In Übereinstimmung mit manchen Ausführungsformen werden Sperrschicht 170 und 270 unter Verwendung von ALD, CVD oder dergleichen gebildet. Sperrschicht 170 und 270 können Abschnitte derselben metallhaltigen Schicht sein, die gleichzeitig mit denselben Materialien gebildet werden und dieselbe Dicke aufweisen oder getrennt unter Verwendung unterschiedlicher Materialien gebildet werden und/oder unterschiedliche Dicken aufweisen.
  • In Übereinstimmung mit manchen Ausführungsformen füllt Sperrschicht 170 die verbleibende Öffnung 159 (8B) vollständig aus, da Öffnung 159 schmal ist. Andererseits füllt Sperrschicht 264 in 9 die verbleibende Öffnung 259 (8B) teilweise aus, da Öffnung 259 breiter ist.
  • Als nächstes wird ein Spaltfüllprozess durchgeführt, um die verbleibende Öffnung 259 mit Metallschicht 272 auszufüllen, die Öffnung 259 vollständig ausfüllt. Im selben Prozess, in dem Metallschicht 272 gebildet ist, wird auch Metallschicht 172 abgeschieden. Da Öffnung 159 vollständig gefüllt wurde, ist Metallschicht 172 über Sperrschicht 170 und außerhalb von Öffnung 159 abgeschieden (8B). In Übereinstimmung mit manchen Ausführungsformen enthalten die Bildung von Metallschicht 172 und 272 Wachsen-lassen einer Nukleationsschicht, zum Beispiel unter Verwendung von ALD, gefolgt von einem Abscheidungsprozess unter Verwendung eines anderen Verfahrens, wie CVD. Metallschicht 172 und 272 können aus einem leitfähigen Material mit niedriger Resistivität (das ein Metall sein kann) gebildet sein, wie Wolfram, Kobalt oder Kombinationen davon. In einem beispielhaften Prozess, in dem Wolfram verwendet wird, kann das Prozessgas WF6 und H2 und Trägergase, wie Argon, enthalten.
  • Nach der Bildung von Metallschicht 172 und 272 wird ein Planarisierungsprozess, wie ein chemisch-mechanischer Polier- (CMP) -Prozess oder ein mechanischer Polierprozess durchgeführt, um überschüssige Abschnitte der abgeschiedenen Schichten wie in 9 gezeigt zu entfernen, was im wie in 10 gezeigten Gate-Stapel 174 und 274 resultiert. Gate-Stapel 174 und 274 enthalten Gate-Dielektrika 162/164 beziehungsweise 262/264 und Gate-Elektrode 176 beziehungsweise 276.
  • 11 veranschaulicht einen ersten Rückätzprozess, der an Gate-Stack 174 und 274 und Gate-Abstandhalter 146 und 246 durchgeführt wird, wobei das Ätzen durch Pfeile 77 dargestellt ist. Der jeweilige Prozess ist als Prozess 322 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Vertiefungen 161 und 261 werden dementsprechend erzeugt. Der erste Rückätzprozess kann einen Trockenätzprozess und/oder einen Nassätzprozess enthalten. Darüber hinaus kann das Ätzen isotrop oder anisotrop sein. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird der Rückätzprozess unter Verwendung eines Ätzmittels durchgeführt, das Gate-Abstandhalter 146 und 246 und Gate-Stapel 174 und 274 ätzt und nicht CESL 58 und 60 ätzt. In Übereinstimmung mit manchen Ausführungsformen, wenn ein Trockenätzprozess verwendet wird, enthalten die Ätzungsgase ein F-basiertes Ätzmittel wie CF4, C2F6, NF3 oder dergleichen oder Kombinationen davon. In Übereinstimmung mit manchen Ausführungsformen, wenn ein Nassätzprozess verwendet wird, kann die Ätzchemikalie verdünnte HF-Lösung, NH4OH (Ammoniumlösung) oder Kombinationen davon enthalten. In Übereinstimmung mit manchen Ausführungsformen, nach dem ersten Rückätzprozess, ist die Höhe von Gate-Stapel 174 (oder 274) H1, die in der Spanne zwischen etwa 8 nm und etwa 16 nm sein kann. Der vertikale Abstand von der Deckfläche vorragender Finne 136 (oder 236) zur Deckfläche von ILD 60 ist als H2 dargestellt. Das Verhältnis H1/H2 kann in der Spanne zwischen etwa 0,1 bis etwa 0,25 sein. Die Vertiefungstiefe D1 (oder D2) kann in der Spanne zwischen 50 nm und etwa 80 nm sein. Es wird begrüßt, dass der Wert von Vertiefungstiefe D1 nicht zu hoch oder zu niedrig sein kann. Falls der Wert zu hoch ist, können manche Teile (wie horizontale Teile) von Gate-Stapel 174 und 274 ungünstig entfernt werden, was einen Vorrichtungsfehler verursacht. Falls der Wert zu niedrig ist, wird nicht genügend Vertiefung erzeugt, um die nachfolgende Ausfüllung von leitfähigen Schichten mit niedriger Resistivität aufzunehmen.
  • Nach dem wie in 11 gezeigten ersten Ätzprozess, wird ein wie in 12 gezeigter zweiter Rückätzprozess durchgeführt, wobei das Ätzen durch Pfeile 77' dargestellt ist. Der jeweilige Prozess ist als Prozess 324 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Vertiefung 178 und 278 sind daher zwischen den gegenüberliegenden Abschnitten der entsprechenden High-k-Dielektrikum-Schicht 164 und 264 gebildet. Der zweite Rückätzprozess wird unter Verwendung eines Ätzungsgases oder einer ätzenden chemischen Lösung, die sich von der im ersten Rückätzprozess verwendeten unterscheidet, durchgeführt. Der zweite Rückätzprozess kann einen Trockenätzprozess und/oder einen Nassätzprozess enthalten. Darüber hinaus kann das Ätzen isotrop oder anisotrop sein. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung wird der zweite Rückätzprozess unter Verwendung eines Ätzmittels durchgeführt, das Gate-Elektrode 176 und 276 ätzt und nicht Gate-Abstandhalter 146 und 246, High-k-Dielektrikum-Schicht 164 und 264, CESL 58 und ILD 60 ätzt. In Übereinstimmung mit manchen Ausführungsformen, wenn ein Trockenätzprozess verwendet wird, können die Ätzungsgase BCl3, Cl2, WF6 oder Kombinationen davon enthalten. In Übereinstimmung mit manchen Ausführungsformen, in denen ein Nassätzprozess verwendet wird, kann die Ätzchemikalie NH4OH oder dergleichen enthalten. In Übereinstimmung mit manchen Ausführungsformen kann die Vertiefungstiefe D2 in der Spanne zwischen etwa 2 nm und etwa 10 nm sein. Es wird begrüßt, dass der Wert von Vertiefungstiefe D2 auch nicht zu hoch oder zu niedrig sein kann. Falls der Wert zu hoch ist, können manche Teile von Gate-Elektrode 176 und 276 ungünstig entfernt werden, was einen Vorrichtungsfehler verursacht. Falls der Wert zu niedrig ist, wird nicht genug Vertiefung erzeugt, um die nachfolgende Auffüllung von Schichten mit niedriger Resistivität aufzunehmen.
  • Aufgrund der Selektivität des Ätzmittels auf unterschiedlichen Materialien, können die Deckflächen 146TS von Gate-Abstandhaltern 146 eben mit den Deckflächen 164TS von High-k-Dielektrikum-Schichten 164, höher als diese oder niedriger als diese sein. Ähnlich können die Deckflächen 246TS von Gate-Abstandhaltern 246 eben mit den Deckflächen 264TS von High-k-Dielektrikum-Schichten 264, höher als diese oder niedriger als diese sein. Der Höhenunterschied zwischen Deckflächen 164TS und den benachbarten Deckflächen 264TS desselben FinFET ist jedoch gering, wie zum Beispiel kleiner als etwa 2 nm oder etwa 1 nm. Manche möglichen beispielhaften Positionen von Deckflächen 146TS, 164TS, 246TS und 264TS werden unter Verwendung strichlierter Linien gezeigt.
  • In Bezug auf 13 werden leitfähige Metallschicht mit niedriger Resistivität 180 und 280, die Metallschichten sein können, unter Verwendung eines selektiven Abscheidungsprozesses gebildet. In der gesamten Beschreibung können leitfähige Schicht mit niedriger Resistivität 180 und 280 auch als Teile der jeweiligen Gate-Elektroden betrachtet werden. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung sind leitfähige Schicht mit niedriger Resistivität 180 und 280 aus Molybdän (Mo), Wolfram (W), Kobalt, Legierungen davon oder dergleichen gebildet. Der jeweilige Prozess ist als Prozess 326 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Die Resistivität der leitfähigen Schicht mit niedriger Resistivität 180 und 280 sind niedriger als die Resistivität der Schichten (die Schicht 166, 266, 168, 268, 170 und 270 enthalten) in Gate-Elektrode 176 und 276. Leitfähige Schicht mit niedriger Resistivität 180 und 280 sind auf Gate-Elektrode 176 beziehungsweise 276 gebildet und nicht auf den freigelegten Oberflächen von Gate-Abstandhalter 146 und 246, High-k-Dielektrikum-Schicht 164 und 264, CESL 58 und ILD 60. In Übereinstimmung mit manchen beispielhaften Ausführungsformen wird die Abscheidung unter Verwendung von ALD oder CVD durchgeführt. Der Vorläufer kann ein Metallhalogenid (wie WCl5) und ein Reduziermittel wie H2 enthalten. Der Abscheidungsprozess kann ein thermischer Prozess sein, der bei einer erhöhten Temperatur durchgeführt wird, wie in der Spanne zwischen etwa 275°C und etwa 500°C. Die Abscheidung kann auch mit eingeschaltetem Plasma durchgeführt werden.
  • Aufgrund der selektiven Abscheidung können leitfähige Schicht mit niedriger Resistivität 180 und 280 konforme Schichten sein. Darüber hinaus können leitfähige Schicht mit niedriger Resistivität 180 und 280 im Wesentlichen planar gebildet sein, falls die Deckflächen von Gate-Elektrode 176 beziehungsweise 276 planar sind. Alternativ sind leitfähige Schicht mit niedriger Resistivität 180 und 280 gekrümmt und weisen die Topologie auf, die dem Deckflächenprofil der jeweils unterliegenden Gate-Elektrode 176 und 276 folgt. Die Dicke von leitfähiger Schicht mit niedriger Resistivität 180 und 280 ist so ausgewählt, dass die Resistivität von leitfähiger Schicht mit niedriger Resistivität 180 und 280 angemessen niedrig ist. Zum Beispiel kann die Dicke von leitfähiger Schicht mit niedriger Resistivität 180 und 280 in der Spanne zwischen etwa 2 nm und etwa 6 nm sein. In Übereinstimmung mit manchen Ausführungsformen sind die Deckflächen von leitfähiger Schicht mit niedriger Resistivität 180 und 280 niedriger als die Deckflächen (Kanten) der entsprechenden High-k-Dielektrikum-Schicht 164 und 264, sodass sich die gesamte leitfähige Schicht mit niedriger Resistivität 180 und 280 in der entsprechenden Vertiefung 178 und 278 befindet. Dies stellt einen Prozessspielraum bereit, um sicherzustellen, dass leitfähige Schicht mit niedriger Resistivität 180 und 280 nicht aus der Vertiefung 178 beziehungsweise 278 heraus gebildet werden. Ansonsten können sich leitfähige Schicht mit niedriger Resistivität 180 und 280 auf die Deckflächen von Gate-Abstandhalter 146 und 246 und Dielektrikum-Schicht 164 und 264 erstrecken. Falls dies passiert, können die nachfolgend gebildeten Source/Drain-Kontaktstecker elektrisch zur leitfähigen Schicht mit niedriger Resistivität 180 und 280 kurzgeschlossen werden, falls eine Prozessvariation die nachfolgend gebildeten Source/Drain-Kontaktstecker veranlasst, unerwünscht zu Gate-Abstandhalter 146 und 246 verschoben zu werden. In Übereinstimmung mit alternativen Ausführungsformen sind die Deckflächen von leitfähiger Schicht mit niedriger Resistivität 180 und 280, welche Deckflächen unter Verwendung strichlierter Linien veranschaulicht sind, planar mit den Oberkanten der entsprechenden High-k-Dielektrikum-Schicht 164 und 264 und/oder den Oberkanten des entsprechenden Gate-Abstandhalters 146 und 246.
  • Als nächstes werden die verbleibenden Öffnungen 161/178 und 261/278 mit einem dielektrischen Material aufgefüllt, um dielektrischen Füllbereich 182 und 282 zu bilden, wie in 14 gezeigt. Der jeweilige Prozess ist als Prozess 328 im in 17 gezeigten Prozessablauf 300 veranschaulicht Dielektrischer Füllbereich 182 und 282 können aus einem homogenen Low-k-Dielektrikum-Material gebildet sein, das aus porösem Siliziumnitrid, porösem Siliziumoxynitrid, porösem Siliziumoxykarbid oder dergleichen gebildet sein kann. Dielektrischer Füllbereich 182 und 282 sind auch geebnet, sodass deren Deckflächen mit der Deckfläche von ILD 60 komplanar sind. Die Seitenwände vom dielektrischen Füllbereich 182 und 282 sind in Kontakt mit den Seitenwänden von CESL 58.
  • 15 veranschaulicht die Bildung von Gate-Kontaktstecker 184 und 284, Source/Drain-Silizidbereich 186 und 286 und Source/Drain-Kontaktstecker 187 und 287. Der jeweilige Prozess ist als Prozess 330 im in 17 gezeigten Prozessablauf 300 veranschaulicht. Die Bildung von Source/Drain-Kontaktsteckern 187 und 287 enthält Bilden von Kontaktöffnungen durch Ätzen von ILD 60, um die unterliegenden Abschnitte von CESL 58 freizulegen und dann Ätzen der freigelegten Abschnitte von CESL 58, um Source/Drain-Bereich 154 und 254 freizulegen. In einem nachfolgenden Prozess wird eine Metallschicht (wie eine Ti-Schicht) abgeschieden, um sich in die Kontaktöffnungen zu erstrecken. Eine Metallnitridsperrschicht (wie eine TiN-Schicht) kann durchgeführt werden. Ein Temperprozess wird dann durchgeführt, um die Metallschicht mit dem Deckabschnitt von Source/Drain-Bereichen 154/254 zur Reaktion zu bringen, um Silizid-Bereich 186 und 286 zu bilden. Als nächstes wird entweder die zuvor gebildete Metallnitridschicht zurückgelassen, ohne entfernt zu werden, oder die zuvor gebildete Metallnitridschicht wird entfernt, gefolgt von der Abscheidung einer neuen Metallnitridschicht (wie einer Titannitridschicht). Ein metallisches Füllmaterial wie Wolfram, Kobalt oder dergleichen, wird dann in die Kontaktöffnungen gefüllt, gefolgt von einer Planarisierung, um überschüssige Materialien zu entfernen, was in Source/Drain-Kontaktstecker 187 und 287 resultiert. Die Bildung von Gate-Kontaktstecker 184 und 284 kann Ätzen von dielektrischem Füllbereich 182 und 282 enthalten, um leitfähige Schicht mit niedriger Resistivität 180 und 280 freizulegen und Gate-Kontaktstecker 184 und 294 in den entsprechenden Öffnungen zu bilden. Gate-Kontaktstecker 184 und 284 können auch eine Diffusionssperrschicht (wie Titannitrid) und ein Metall (wie Kupfer, Wolfram, Kobalt oder dergleichen) über der Diffusionssperrschicht enthalten. FinFET 190 und 290 sind somit gebildet.
  • 16 veranschaulicht eine Draufsicht mancher Abschnitte von FinFET 190 oder 290. Gate-Elektrode 176 (oder 276) und die überliegende leitfähige Schicht mit niedriger Resistivität 180 (oder 280). Die vertikalen Abschnitte von High-k-Dielektrikum-Schicht 164 (oder 264) können Ringe bilden, die den entsprechenden Gate-Stack 176 (oder 276) und die entsprechende überliegende leitfähige Schicht mit niedriger Resistivität 180 (oder 280) umkreisen. Gate-Kontaktstecker 184 (oder 284), vorragende Finne 136 (oder 246) und Source/Drain-Bereich 154 (oder 254) sind auch veranschaulicht.
  • Experimentresultate haben gezeigt, dass durch Bilden der leitfähigen Schichten mit niedriger Resistivität auf Gate-Elektroden, der Gate-Widerstand Rg der Kurzkanaltransistoren reduziert werden kann, um etwa gleich 10 Prozent des Gate-Widerstands Rg der Kurzkanaltransistoren ohne den leitfähigen Schichten mit niedriger Resistivität zu sein. Zum Beispiel werden Abtast-Gates auf Siliziumwafern gebildet und die Widerstandswerte der entsprechenden Gate-Elektroden werden gemessen. Die Ergebnisse haben gezeigt, dass, wenn die leitfähigen Schichten mit niedriger Resistivität gebildet werden, 100 Prozent der Abtast-gates kleinere Widerstandswerte als einen ersten Wert haben. Als ein Vergleich, falls die leitfähigen Schichten mit niedriger Resistivität nicht gebildet sind, weisen mehr als 50 Prozent der Gate-Elektroden einen Widerstandswert höher als viermal den ersten Wert auf.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen manche vorteilhaften Merkmale auf. In KurzkanalVorrichtungen sind die Gate-Elektroden aus Schichten mit hoher Resistivität, wie Austrittsarbeit-Schichten und Sperrschichten, gebildet und es könnten keine Schichten mit niedriger Resistivität in den Gate-Elektroden existieren. Der Gate-Widerstand Rg der resultierenden Gate-Elektroden ist daher hoch. Die Arbeitsleistung der entsprechenden Transistoren ist daher signifikant verschlechtert. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung ist eine Schicht mit niedriger Resistivität an den Gate-Elektroden gebildet, um den Gate-Widerstand Rg zu reduzieren.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung enthält eine Vorrichtung eine erste Halbleiterfinne; einen ersten Gate-Stapel an Seitenwänden und eine Deckfläche der ersten Halbleiterfinne, wobei der erste Gate-Stapel umfasst: eine High-k-Dielektrikum-Schicht; eine Austrittsarbeit-Schicht, die einen ersten Bodenabschnitt der High-k-Dielektrikum-Schicht überlappt; und eine erste Sperrschicht, die einen zweiten Bodenabschnitt der Austrittsarbeit-Schicht überlappt; und eine erste Metallschicht mit niedrigem Widerstand, die die Austrittsarbeit-Schicht und die erste Sperrschicht überlappt und kontaktiert, wobei die erste Metallschicht mit niedrigem Widerstand einen ersten Resistivitätswert aufweist, der niedriger als zweite Resistivitätswerte sowohl der Austrittsarbeit-Schicht als auch der ersten Sperrschicht ist; und einen ersten Gate-Abstandhalter, der eine Seitenwand des ersten Gate-Stapels kontaktiert. In einer Ausführungsform enthält die Vorrichtung weiter eine Kontaktätzstoppschicht, die einen vertikalen Abschnitt umfasst, der eine Seitenwand des ersten Gate-Abstandhalters kontaktiert, wobei der vertikale Abschnitt sich höher als der erste Gate-Abstandhalter erstreckt. In einer Ausführungsform enthält die Vorrichtung weiter einen dielektrischen Füllbereich über dem ersten Gate-Abstandhalter und der High-k-Dielektrikum-Schicht und kontaktiert diese, wobei der dielektrische Füllbereich weiter den vertikalen Abschnitt der Kontaktätzstoppschicht kontaktiert. In einer Ausführungsform umfasst der dielektrische Füllbereich ein Low-k-Dielektrikum-Material. In einer Ausführungsform weist die High-k-Dielektrikum-Schicht eine erste Oberkante auf und der erste Gate-Abstandhalter weist eine zweite Oberkante auf und wobei die erste Oberkante höher als die zweite Oberkante ist. In einer Ausführungsform weist die High-k-Dielektrikum-Schicht eine erste Oberkante auf und der erste Gate-Abstandhalter weist eine zweite Oberkante auf und wobei die erste Oberkante niedriger als die zweite Oberkante ist. In einer Ausführungsform weist die High-k-Dielektrikum-Schicht eine erste Oberkante auf und der erste Gate-Abstandhalter weist eine zweite Oberkante auf und wobei die erste Oberkante eben mit der zweiten Oberkante ist. In einer Ausführungsform enthält die Vorrichtung weiter einen zweiten Gate-Stapel eines Transistors, wobei der zweite Gate-Stapel umfasst: eine zweite Sperrschicht, die aus einem selben Material wie die erste Sperrschicht gebildet ist; einen Metallbereich zwischen gegenüberliegenden vertikalen Abschnitten der zweiten Sperrschicht; und eine zweite Metallschicht mit niedrigem Widerstand, die die zweite Sperrschicht und den Metallbereich überlappt und kontaktiert, wobei die erste Metallschicht mit niedrigem Widerstand und die zweite Metallschicht mit niedrigem Widerstand aus einem selben Material gebildet sind.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung enthält eine Vorrichtung eine High-k-Dielektrikum-Schicht; eine Austrittsarbeit-Schicht über der High-k-Dielektrikum-Schicht und diese kontaktierend; einen Sperrbereich über der Austrittsarbeit-Schicht und diese kontaktierend; eine Metallschicht über der Austrittsarbeit-Schicht und dem Sperrbereich und diese kontaktierend, wobei die Metallschicht planar ist und die Metallschicht frei von Abschnitten ist, die sich in den Sperrbereich erstrecken; einen Gate-Abstandhalter an einer Seitenwand der High-k-Dielektrikum-Schicht; und einen dielektrischen Füllbereich, der den Gate-Abstandhalter, die High-k-Dielektrikum-Schicht und die Metallschicht überlappt und diese kontaktiert. In einer Ausführungsform erstreckt sich der dielektrische Füllbereich zwischen gegenüberliegenden Abschnitten der High-k-Dielektrikum-Schicht. In einer Ausführungsform ist der dielektrische Füllbereich aus einem Low-k-Dielektrikum-Material gebildet. In einer Ausführungsform enthält die Vorrichtung weiter: einen Source/Drain-Bereich an einer Seite der High-k-Dielektrikum-Schicht; und eine Kontaktätzstoppschicht, die einen horizontalen Abschnitt über dem Source/Drain-Bereich und diesen kontaktierend, und einen vertikalen Abschnitt, der sowohl die High-k-Dielektrikum-Schicht als auch den dielektrischen Füllbereich kontaktiert, umfasst. In einer Ausführungsform enthält die Vorrichtung weiter ein Zwischenschichtdielektrikum, das den horizontalen Abschnitt der Kontaktätzstoppschicht überlappt und diesen kontaktiert, wobei eine Deckfläche des Zwischenschichtdielektrikums höher als eine Deckfläche des Gate-Abstandhalters ist. In einer Ausführungsform umfasst die Austrittsarbeit-Schicht gegenüberliegende Seitenwandabschnitte und alle Materialien zwischen den gegenüberliegenden Seitenwandabschnitten und die einen Bodenabschnitt der Austrittsarbeit-Schicht überlappen, umfassen Titannitrid.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren Bilden eines Dummy-Gate-Stapels über einem Halbleiterbereich; Bilden von Gate-Abstandhaltern an gegenüberliegenden Seiten des Dummy-Gate-Stapels; Ersetzen des Dummy-Gate-Stapels mit einem Ersatz-Gate-Stapel, wobei der Ersatz-Gate-Stapel umfasst: eine Gate-Dielektrikum-Schicht; eine Austrittsarbeit-Schicht über der Gate-Dielektrikum-Schicht; und eine leitfähige Schicht mit hohem Widerstand über der Austrittsarbeit-Schicht; Zurückätzen des Ersatz-Gate-Stapels und der Gate-Abstandhalter; und Abscheiden einer Metallschicht auf der Austrittsarbeit-Schicht und der leitfähigen Schicht mit hohem Widerstand. In einer Ausführungsform umfasst das Zurückätzen des Ersatz-Gate-Stapels und der Gate-Abstandhalter: Durchführen eines ersten Rückätzprozesses, um die Gate-Abstandhalter und den Ersatz-Gate-Stapel zu vertiefen; und Durchführen eines zweiten Rückätzprozesses, um die Austrittsarbeit-Schicht und die leitfähige Schicht mit hohem Widerstand zu vertiefen, wobei die Gate-Abstandhalter und die Gate-Dielektrikum-Schicht im zweiten Rückätzprozess ungeätzt sind. In einer Ausführungsform ist die Metallschicht niedriger als eine Deckfläche der Gate-Dielektrikum-Schicht. In einer Ausführungsform wird während des Abscheidens der Metallschicht die Metallschicht selektiv auf der Austrittsarbeit-Schicht und der leitfähigen Schicht mit hohem Widerstand und nicht auf dielektrischen Materialien, die freigelegt sind, wenn das Abscheiden der Metallschicht durchgeführt wird, abgeschieden. In einer Ausführungsform umfasst die Gate-Dielektrikum-Schicht vertikale Abschnitte, die einen Ring bilden, der vier Seiten aufweist, und die Metallschicht ist in Kontakt mit Seitenwänden aller vier Seiten. In einer Ausführungsform umfasst das Abscheiden der Metallschicht Abscheiden einer Wolframschicht.
  • Das Vorstehende umschreibt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen verwenden können. Fachkundige sollten auch verstehen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abwandlungen daran vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtung aufweisend: eine erste Halbleiterfinne; einen ersten Gate-Stapel an Seitenwänden und einer Deckfläche der ersten Halbleiterfinne, wobei der erste Gate-Stapel umfasst: - eine High-k-Dielektrikum-Schicht; - eine Austrittsarbeit-Schicht, die einen ersten Bodenabschnitt der High-k-Dielektrikum-Schicht überlappt; und - eine erste Sperrschicht, die einen zweiten Bodenabschnitt der Austrittsarbeit-Schicht überlappt; und - eine erste Metallschicht mit niedrigem Widerstand, die die Austrittsarbeit-Schicht und die erste Sperrschicht überlappt und diese kontaktiert, wobei die erste Metallschicht mit niedrigem Widerstand einen ersten Resistivitätswert aufweist, der niedriger als zweite Resistivitätswerte von sowohl der Austrittsarbeit-Schicht als auch der ersten Sperrschicht ist; und einen ersten Gate-Abstandhalter, der eine Seitenwand des ersten Gate-Stapels kontaktiert.
  2. Vorrichtung nach Anspruch 1, ferner aufweisend eine Kontaktätzstoppschicht, die einen vertikalen Abschnitt umfasst, der eine Seitenwand des ersten Gate-Abstandhalters kontaktiert, wobei der vertikale Abschnitt sich weiter in die Höhe erstreckt als der erste Gate-Abstandhalter.
  3. Vorrichtung nach Anspruch 2, weiter umfassend einen dielektrischen Füllbereich über und in Kontakt mit dem ersten Gate-Abstandhalter und der High-k-Dielektrikum-Schicht, wobei der dielektrische Füllbereich ferner den vertikalen Abschnitt der Kontaktätzstoppschicht kontaktiert.
  4. Vorrichtung nach Anspruch 3, wobei der dielektrische Füllbereich ein Low-k-Dielektrikummaterial umfasst.
  5. Vorrichtung nach einem der vorangehenden Ansprüche 1 bis 4, wobei die High-k-Dielektrikum-Schicht eine erste Oberkante aufweist, und der erste Gate-Abstandhalter eine zweite Oberkante aufweist, und wobei die erste Oberkante höher als die zweite Oberkante ist.
  6. Vorrichtung nach einem der vorangehenden Ansprüche 1 bis 4, wobei die High-k-Dielektrikum-Schicht eine erste Oberkante aufweist, und der erste Gate-Abstandhalter eine zweite Oberkante aufweist, und wobei die erste Oberkante niedriger als die zweite Oberkante ist.
  7. Vorrichtung nach einem der vorangehenden Ansprüche 1 bis 4, wobei die High-k-Dielektrikum-Schicht eine erste Oberkante aufweist, und der erste Gate-Abstandhalter eine zweite Oberkante aufweist, und wobei die erste Oberkante eben mit der zweiten Oberkante ist.
  8. Vorrichtung nach einem der vorangehenden Ansprüche, ferner aufweisend einen zweiten Gate-Stapel eines Transistors, wobei der zweite Gate-Stapel umfasst: eine zweite Sperrschicht, die aus einem gleichen Material wie die erste Sperrschicht gebildet ist; einen Metallbereich zwischen gegenüberliegenden vertikalen Abschnitten der zweiten Sperrschicht; und eine zweite Metallschicht mit niedrigem Widerstand, die die zweite Sperrschicht und den Metallbereich überlappt und kontaktiert, wobei die erste Metallschicht mit niedrigem Widerstand und die zweite Metallschicht mit niedrigem Widerstand aus einem gleichen Material gebildet sind.
  9. Vorrichtung aufweisend: eine High-k-Dielektrikum-Schicht; eine Austrittsarbeit-Schicht über und in Kontakt mit der High-k-Dielektrikum-Schicht; einen Sperrbereich über und in Kontakt mit der Austrittsarbeit-Schicht; eine Metallschicht über und in Kontakt mit der Austrittsarbeit-Schicht und dem Sperrbereich, wobei die Metallschicht planar ist, und die Metallschicht frei von Abschnitten ist, die sich in den Sperrbereich erstrecken; einen Gate-Abstandhalter an einer Seitenwand der High-k-Dielektrikum-Schicht; und einen dielektrischen Füllbereich, der den Gate-Abstandhalter, die High-k-Dielektrikum-Schicht und die Metallschicht überlappt und kontaktiert.
  10. Vorrichtung nach Anspruch 9, wobei der dielektrische Füllbereich sich zwischen gegenüberliegenden Abschnitten der High-k-Dielektrikum-Schicht erstreckt.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei der dielektrische Füllbereich aus einem Low-k-Dielektrikum-Material gebildet ist.
  12. Vorrichtung nach einem der vorangehenden Ansprüche 9 bis 11 ferner aufweisend: einen Source/Drain-Bereich an einer Seite der High-k-Dielektrikum-Schicht; und eine Kontaktätzstoppschicht, die einen horizontalen Abschnitt über und in Kontakt mit dem Source/Drain-Bereich und einen vertikalen Abschnitt aufweist, welcher sowohl die High-k-Dielektrikum-Schicht als auch den dielektrischen Füllbereich kontaktiert.
  13. Vorrichtung nach Anspruch 12 ferner aufweisend ein Zwischenschichtdielektrikum, das den horizontalen Abschnitt der Kontaktätzstoppschicht überlappt und kontaktiert, wobei eine Deckfläche des Zwischenschichtdielektrikums höher als eine Deckfläche des Gate-Abstandhalters liegt.
  14. Vorrichtung nach einem der vorangehenden Ansprüche 9 bis 13, wobei die Austrittsarbeit-Schicht gegenüberliegende Seitenwandabschnitte umfasst, und alle Materialien, die zwischen den gegenüberliegenden Seitenwandabschnitten liegen und einen Bodenabschnitt der Austrittsarbeit-Schicht überlappen, Titannitrid aufweisen.
  15. Verfahren umfassend: Bilden eines Dummy-Gate-Stapels über einem Halbleiterbereich; Bilden von Gate-Abstandhaltern an gegenüberliegenden Seiten des Dummy-Gate-Stapels; Ersetzen des Dummy-Gate-Stapels mit einem Ersatz-Gate-Stapel, wobei der Ersatz-Gate-Stapel umfasst: - eine Gate-Dielektrikum-Schicht; - eine Austrittsarbeit-Schicht über der Gate-Dielektrikum-Schicht; und - eine leitfähige Schicht mit hohem Widerstand über der Austrittsarbeit-Schicht; Zurückätzen des Ersatz-Gate-Stapels und der Gate-Abstandhalter; und Abscheiden einer Metallschicht auf der Austrittsarbeit-Schicht und der leitfähigen Schicht mit hohem Widerstand.
  16. Verfahren nach Anspruch 15, wobei das Zurückätzen des Ersatz-Gate-Stapels und der Gate-Abstandhalter umfasst: Durchführen eines ersten Rückätzprozesses, um die Gate-Abstandhalter und den Ersatz-Gate-Stapel auszunehmen; und Durchführen eines zweiten Rückätzprozesses, um die Austrittsarbeit-Schicht und die leitfähige Schicht mit hohem Widerstand auszunehmen, wobei die Gate-Abstandhalter und die Gate-Dielektrikum-Schicht in dem zweiten Rückätzprozess ungeätzt sind.
  17. Verfahren nach Anspruch 15 oder 16, wobei die Metallschicht niedriger als eine Deckfläche der Gate-Dielektrikum-Schicht ist.
  18. Verfahren nach einem der vorangehenden Ansprüche 15 bis 17, wobei während dem Abscheiden der Metallschicht die Metallschicht selektiv auf der Austrittsarbeit-Schicht und der leitfähigen Schicht mit hohem Widerstand und nicht auf dielektrischen Materialien abgeschieden wird, die freigelegt werden, wenn das Abscheiden der Metallschicht durchgeführt wird.
  19. Verfahren nach einem der vorangehenden Ansprüche 15 bis 18, wobei die Gate-Dielektrikum-Schicht vertikale Abschnitte umfasst, die einen Ring bilden, der vier Seiten aufweist, und die Metallschicht in Kontakt mit Seitenwänden aller vier Seiten steht.
  20. Verfahren nach einem der vorangehenden Ansprüche 15 bis 19, wobei das Abscheiden der Metallschicht das Abscheiden einer Wolframschicht umfasst.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302814B2 (en) * 2020-01-23 2022-04-12 Nanya Technology Corp. Semiconductor device with porous dielectric structure and method for fabricating the same
US11695042B2 (en) * 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same
US20230119077A1 (en) * 2021-10-20 2023-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230369455A1 (en) * 2022-05-16 2023-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017113479A1 (de) * 2017-04-28 2018-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgates von transistoren mit verringertem widerstand

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9202691B2 (en) * 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
US20150118836A1 (en) 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9577067B2 (en) * 2014-08-20 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufuacturing process thereof
US9570568B2 (en) 2015-05-28 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and method for fabricating the same
US9735242B2 (en) * 2015-10-20 2017-08-15 Globalfoundries Inc. Semiconductor device with a gate contact positioned above the active region
US9620610B1 (en) 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10879354B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10804161B2 (en) * 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
KR20180102273A (ko) 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI729128B (zh) * 2017-05-10 2021-06-01 聯華電子股份有限公司 半導體結構及其製作方法
KR102487549B1 (ko) 2017-11-23 2023-01-11 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017113479A1 (de) * 2017-04-28 2018-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgates von transistoren mit verringertem widerstand

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