DE102021112360A1 - Halbleitervorrichtung und verfahren - Google Patents

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Chun-Chieh Wang
Yueh-Ching Pai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66409—Unipolar field-effect transistors
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Abstract

Eine Ausführungsform umfasst eine Vorrichtung mit einer ersten Gruppe von Nanostrukturen auf einem Substrat, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist; einer zweiten Gruppe von Nanostrukturen auf dem Substrat, wobei die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist; einer dielektrischen Gateschicht, die jede der ersten und der zweiten Gruppe von Nanostrukturen umschließt; einer ersten Austrittsarbeits-Einstellschicht auf der dielektrischen Gateschicht der ersten Gruppe von Nanostrukturen, wobei die erste Austrittsarbeits-Einstellschicht jeder der ersten Gruppe von Nanostrukturen umschließt; einer Klebstoffschicht auf der ersten Austrittsarbeits-Einstellschicht, wobei die Klebstoffschicht jede der ersten Gruppe von Nanostrukturen umschließt; einer zweiten Austrittsarbeits-Einstellschicht auf der Klebstoffschicht der ersten Gruppe von Nanostrukturen und auf der dielektrischen Gateschicht der zweiten Gruppe von Nanostrukturen; und einer Füllschicht auf der zweiten Austrittsarbeits-Einstellschicht.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/153,995 , eingereicht am 26. Februar 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2 bis 27B zeigen Ansichten von Zwischenstufen bei der Fertigung von Nano-FETs gemäß einigen Ausführungsformen.
    • 28 zeigt ein Ablaufdiagramm eines beispielhaften Verfahrens zum Herstellen von Ersatzgates für Nano-FETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden Ersatz-Gateelektroden für p-Vorrichtungen und n-Vorrichtungen hergestellt. Bei einigen Ausführungsformen werden die Austrittsarbeits-Einstellschichten für die n-Vorrichtungen vor den Austrittsarbeits-Einstellschichten für die p-Vorrichtungen hergestellt, damit die Schwellenspannungen der resultierenden Vorrichtungen besser gesteuert werden können. Das Verfahren zum Herstellen der Austrittsarbeits-Einstellschichten für die n-Vorrichtungen vor den Austrittsarbeits-Einstellschichten für die p-Vorrichtungen umfasst das Herstellen und Strukturieren von Opferschichten, um zu verhindern, dass die Austrittsarbeits-Einstellschichten für die n-Vorrichtungen zwischen den Nanostrukturen der p-Vorrichtungen hergestellt werden. Das hilft zu verhindern, dass die Austrittsarbeits-Einstellschichten auf den p-Vorrichtungen verbleiben, wodurch die Leistungsfähigkeit der p-Vorrichtungen herabgesetzt werden könnte. Bei einigen Ausführungsformen wird eine Schutzschicht zwischen der Austrittsarbeits-Einstellschicht und einer Klebstoffschicht hergestellt, um die Diffusion der Austrittsarbeits-Einstellschicht zu blockieren (z. B. im Wesentlichen zu verhindern oder mindestens zu verringern). Die Schwellenspannungen der resultierenden Vorrichtungen können auf diese Weise genauer abgestimmt werden.
  • Ausführungsformen werden in einem speziellen Kontext beschrieben: einem Die mit Nano-FETs. Verschiedene Ausführungsformen können jedoch auf Dies angewendet werden, die andere Arten von Transistoren (z. B. Finnen-Feldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen) anstelle von oder in Kombination mit den Nano-FETs aufweisen.
  • 1 zeigt ein Beispiel von Nano-FETs (z. B. Nanodraht-FETs, Nanolagen-FETs oder dergleichen) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Darstellung, bei der einige Strukturelemente der Nano-FETs der Klarheit der Darstellung halber weggelassen sind. Die Nano-FETs können Nanolagen-Feldeffekttransistoren (NSFETs), Nanodraht-Feldeffekttransistoren (NWFETs), Gateall-around-Feldeffekttransistoren (GAAFETs) oder dergleichen sein.
  • Die Nano-FETs umfassen Nanostrukturen 66 (z. B., Nanolagen, Nanodrähte oder dergleichen) über Finnen 62 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 66 als Kanalbereiche für die Nano-FETs fungieren. Die Nanostrukturen 66 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Isolationsbereiche 70, wie etwa flache Grabenisolations-Bereiche (STI-Bereiche) (STI: shallow trench isolation), sind zwischen benachbarten Finnen 62 angeordnet, die über benachbarte Isolationsbereiche 70 überstehen können und zwischen benachbarten Isolationsbereichen 70 herausragen können. Obwohl die Isolationsbereiche 70 als Bereiche beschrieben/dargestellt sind, die von dem Substrat 50 getrennt sind, kann der hier verwendete Begriff „Substrat“ zum Bezeichnen nur des Halbleitersubstrats oder einer Kombination des Halbleitersubstrats und der Isolationsbereiche verwendet werden. Und obwohl ein unterer Teil der Finnen 62 als ein einziges mit dem Substrat 50 zusammenhängendes Material dargestellt ist, kann der untere Teil der Finnen 62 und/oder des Substrats 50 ein einziges Material oder eine Mehrzahl von Materialien aufweisen. Hierbei bezeichnen die Finnen 62 den Teil, der über die benachbarten Isolationsbereiche 70 übersteht und zwischen benachbarten Isolationsbereichen 70 herausragt.
  • Gatedielektrika 122 sind über Oberseiten der Finnen 62 und entlang von Oberseiten, Seitenwänden und Unterseiten der Nanostrukturen 66 angeordnet. Gateelektroden 124 sind über den Gatedielektrika 122 angeordnet. Epitaxiale Source-/Drain-Bereiche 98 sind auf den Finnen 62 auf gegenüberliegenden Seiten der Gatedielektrika 122 und der Gateelektroden 124 angeordnet. Die epitaxialen Source-/Drain-Bereiche 98 können gemeinsam von verschiedenen Finnen 62 genutzt werden. Zum Beispiel können benachbarte epitaxiale Source-/Drain-Bereiche 98 elektrisch verbunden sein, wie zum Beispiel durch Vereinigen der epitaxialen Source-/Drain-Bereiche 98 durch epitaxiales Aufwachsen oder durch Koppeln der epitaxialen Source-/Drain-Bereiche 98 mit einem gleichen Source-/Drain-Kontakt.
  • 1 zeigt weiterhin Bezugsquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' erstreckt sich entlang einer Längsachse einer Gateelektrode 124 und in einer Richtung, die zum Beispiel senkrecht zu einer Richtung des Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 98 eines Nano-FET ist. Querschnitt B-B' erstreckt sich entlang einer Längsachse einer Finne 62 und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 98 des Nano-FET. Querschnitt C-C' ist parallel zu Querschnitt A-A' und erstreckt sich durch die epitaxialen Source-/Drain-Bereiche 98 der Nano-FETs. Spätere Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit Nano-FETs erörtert, die mit einem Gate-Last-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Vorrichtungen, wie etwa planaren FETs oder Finnen-Feldeffekttransistoren (FinFETs), verwendet werden. Zum Beispiel können FinFETs Finnen auf einem Substrat aufweisen, wobei die Finnen als Kanalbereiche für die FinFETs fungieren. In ähnlicher Weise können planare FETs ein Substrat aufweisen, wobei Teile des Substrats als Kanalbereiche für die planaren FETs fungieren.
  • Die 2 bis 27B zeigen Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2, 3, 4, 5 und 6 sind dreidimensionale Darstellungen, die eine ähnliche dreidimensionale Darstellung wie 1 zeigen. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22A, 22B, 23A, 23B, 24A, 24B, 25A, 26A und 27A zeigen den Referenzquerschnitt A-A', der in 1 gezeigt ist, außer dass zwei Finnen gezeigt werden. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 25B, 26B, 27B zeigen den Referenzquerschnitt B-B', der in 1 gezeigt ist. Die 9C und 9D zeigen den Referenzquerschnitt C-C', der in 1 gezeigt ist, außer dass zwei Finnen gezeigt werden.
  • In 2 wird ein Substrat 50 zum Herstellen von Nano-FETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) (SOI: semiconductor-on-insulator) oder dergleichen, sein, das dotiert (z. B. mit einem p- oder einem n-Dotierungsstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht hergestellt worden ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht) (BOX: buried oxide), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; Kombinationen davon; oder dergleichen aufweisen.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-Nano-FETs, verwendet werden, und der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-Nano-FETs, verwendet werden. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (nicht separat dargestellt), und jede Anzahl von Vorrichtungselementen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen, usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P gezeigt sind, kann jede Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • Das Substrat 50 kann mit einem p- oder einem n-Dotierungsstoff schwach dotiert sein. Eine APT-Implantation (APT: anti-punch-through) kann auf einem oberen Teil des Substrats 50 durchgeführt werden, um einen APT-Bereich herzustellen. Während der APT-Implantation können Dotierungsstoffe in das Substrat 50 implantiert werden. Die Dotierungsstoffe können einen Leitfähigkeitstyp haben, der entgegengesetzt zu einem Leitfähigkeitstyp von Source-/Drain-Bereichen ist, die später jeweils in dem n-Bereich 50N und dem p-Bereich 50P hergestellt werden. Der APT-Bereich kann sich den Source-/Drain-Bereichen in den Nano-FETs erstrecken. Der APT-Bereich kann verwendet werden, um Leckverluste aus den Source-/Drain-Bereichen in das Substrat 50 zu verringern. Bei einigen Ausführungsformen kann die Dotierungskonzentration in dem APT-Bereich in einem Bereich von 1018 cm-3 bis 1019 cm-3 liegen.
  • Ein Mehrschichtstapel 52 wird über dem Substrat 50 hergestellt. Der Mehrschichtstapel 52 weist abwechselnd erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 auf. Die ersten Halbleiterschichten 54 werden aus einem ersten Halbleitermaterial hergestellt, und die zweiten Halbleiterschichten 56 werden aus einem zweiten Halbleitermaterial hergestellt. Die Halbleitermaterialien werden jeweils aus den Kandidaten-Halbleitermaterialien des Substrats 50 ausgewählt. Bei einer dargestellten Ausführungsform umfasst der Mehrschichtstapel 52 jeweils drei Schichten der ersten Halbleiterschichten 54 und der zweiten Halbleiterschichten 56. Es versteht sich, dass der Mehrschichtstapel 52 jede Anzahl der ersten Halbleiterschichten 54 und der zweiten Halbleiterschichten 56 umfassen kann.
  • Bei der dargestellten Ausführungsform, und wie später näher beschrieben wird, werden die ersten Halbleiterschichten 54 entfernt und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für die Nano-FETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P herzustellen. Die ersten Halbleiterschichten 54 sind Opferschichten (oder Dummy-Schichten), die während der späteren Bearbeitung entfernt werden, um die Oberseiten und die Unterseiten der zweiten Halbleiterschichten 56 freizulegen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 ist ein Material, das eine hohe Ätzselektivität gegenüber der Ätzung der zweiten Halbleiterschichten 56 hat, wie etwa Siliziumgermanium. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 ist ein Material, das sowohl für n- als auch für p-Vorrichtungen geeignet ist, wie etwa Silizium.
  • Bei einer anderen Ausführungsform (nicht separat dargestellt) werden die ersten Halbleiterschichten 54 strukturiert, um Kanalbereiche für Nano-FETs in einem Bereich (z. B. dem p-Bereich 50P) herzustellen, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für Nano-FETs in einem anderen Bereich (z. B. dem n-Bereich 50N) herzustellen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 kann ein Material sein, das für p-Vorrichtungen geeignet ist, wie etwa Siliziumgermanium (z. B. SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter, oder dergleichen. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 kann ein Material sein, das für n-Vorrichtungen geeignet ist, wie etwa Silizium, Siliziumcarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das erste Halbleitermaterial und das zweite Halbleitermaterial können eine hohe Ätzselektivität gegenüber der Ätzung des jeweils anderen haben, so dass die ersten Halbleiterschichten 54 entfernt werden können, ohne die zweiten Halbleiterschichten 56 in dem n-Bereich 50N zu entfernen, und die zweiten Halbleiterschichten 56 können entfernt werden, ohne die ersten Halbleiterschichten 54 in dem p-Bereich 50P zu entfernen.
  • Jede der Schichten des Mehrschichtstapels 52 kann mit einem Prozess, wie etwa Dampfphasenepitaxie (VPE) (VPE: vapor phase epitaxy) oder Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy), aufgewachsen werden, mit einem Prozess, wie etwa chemische Aufdampfung (CVD) (CVD: chemical vapor deposition) oder Atomlagenabscheidung (ALD) (ALD: atomic layer deposition) oder dergleichen, abgeschieden werden. Jede der Schichten kann eine geringe Dicke, wie etwa eine Dicke in einem Bereich von 5 nm bis 30 nm, aufweisen. Bei einigen Ausführungsformen werden einige Schichten (z. B. die zweiten Halbleiterschichten 56) so hergestellt, dass sie dünner als andere Schichten (z. B. die ersten Halbleiterschichten 54) sind. Zum Beispiel können bei Ausführungsformen, bei denen die ersten Halbleiterschichten 54 Opferschichten (oder Dummy-Schichten) sind und die zweiten Halbleiterschichten 56 so strukturiert sind, dass sie Kanalbereiche für die Nano-FETs sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P bilden, die ersten Halbleiterschichten 54 eine erste Dicke T1 haben und die zweiten Halbleiterschichten 56 können eine zweite Dicke T2 haben, wobei die zweite Dicke T2 30% bis 60% geringer als die erste Dicke T1 ist. Werden die zweiten Halbleiterschichten 56 mit einer geringeren Dicke hergestellt, können Kanalbereiche mit einer größeren Dichte hergestellt werden.
  • In 3 werden Gräben in dem Substrat 50 und dem Mehrschichtstapel 52 strukturiert, um Finnen 62, erste Nanostrukturen 64 und zweite Nanostrukturen 66 herzustellen. Die Finnen 62 sind Halbleiterstreifen, die in dem Substrat 50 strukturiert werden. Die ersten Nanostrukturen 64 und die zweiten Nanostrukturen 66 umfassen die verbliebenen Teile der ersten Halbleiterschichten 54 beziehungsweise der zweiten Halbleiterschichten 56. Die Gräben können mit jedem geeigneten Ätzprozess, wie etwa reaktive Ionenätzung (RIE) (RIE: reactive ion etch), Neutralstrahlätzung (NBE) (NBE: neutral beam etch), dergleichen oder einer Kombination davon, strukturiert werden. Der Ätzprozess kann anisotrop sein.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 62 und die Nanostrukturen 64, 66 unter Verwendung von einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt und mit einem fotolithografischen Prozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht mit einem selbstjustierten Prozess hergestellt. Die Opferschicht wird dann entfernt, und die verbliebenen Abstandshalter werden dann als Masken zum Strukturieren der Finnen 62 und der Nanostrukturen 64, 66 verwendet. Bei einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Nanostrukturen 64, 66 verbleiben.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können jeweils Breiten in einem Bereich von 8 nm bis 40 nm aufweisen. Bei der dargestellten Ausführungsform haben die Finnen 62 und die Nanostrukturen 64, 66 im Wesentlichen gleiche Breiten in dem n-Bereich 50N und dem p-Bereich 50P. Bei einer anderen Ausführungsform sind die Finnen 62 und die Nanostrukturen 64, 66 in einem Bereich (z. B. dem n-Bereich 50N) breiter oder schmaler als die Finnen 62 und die Nanostrukturen 64, 66 in einem anderen Bereich (z. B. dem p-Bereich 50P).
  • In 4 werden STI-Bereiche 70 über dem Substrat 50 und zwischen benachbarten Finnen 62 hergestellt. Die STI-Bereiche 70 sind mindestens um einen Teil der Finnen 62 angeordnet, so dass mindestens ein Teil der Nanostrukturen 64, 66 aus benachbarten STI-Bereichen 70 herausragen. Bei der dargestellten Ausführungsform sind die Oberseiten der STI-Bereiche 70 koplanar (innerhalb der Prozessschwankungen) mit den Oberseiten der Finnen 62. Bei einigen Ausführungsformen befinden sich die Oberseiten der STI-Bereiche 70 über oder unter den Oberseiten der Finnen 62. Die STI-Bereiche 70 trennen die Strukturelemente benachbarter Vorrichtungen.
  • Die STI-Bereiche 70 können mit jedem geeigneten Verfahren hergestellt werden. Zum Beispiel kann ein Isoliermaterial über dem Substrat 50 und den Nanostrukturen 64, 66 und zwischen benachbarten Finnen 62 hergestellt werden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, wie etwa Siliziumnitrid, dergleichen oder eine Kombination davon sein, das mit einem chemischen Aufdampfungsprozess (CVD-Prozess) (CVD: chemical vapor deposition), wie etwa chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) (HDP: high density plasma, fließfähige CVD (FCVD), dergleichen oder eine Kombination davon, hergestellt werden kann. Andere Isoliermaterialien, die mit einem geeigneten Prozess hergestellt werden, können verwendet werden. Bei einigen Ausführungsformen ist das Isoliermaterial Siliziumoxid, das mit FCVD hergestellt wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial hergestellt worden ist. Bei einer Ausführungsform wird das Isoliermaterial so hergestellt, dass überschüssiges Isoliermaterial die Nanostrukturen 64, 66 bedeckt. Obwohl die STI-Bereiche 70 jeweils als eine einzige Schicht dargestellt sind, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zuerst ein Belag (nicht separat dargestellt) entlang von Oberflächen des Substrats 50, der Finnen 62 und der Nanostrukturen 64, 66 hergestellt werden. Danach kann ein Füllmaterial, wie die vorstehend beschriebenen, über dem Belag hergestellt werden.
  • Ein Entfernungsprozess wird dann auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 64, 66 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa chemischmechanisches Polieren (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 64, 66 frei, so dass Oberseiten der Nanostrukturen 64, 66 und des Isoliermaterials nach Abschluss des Planarisierungsprozesses koplanar (innerhalb der Prozessschwankungen) sind. Bei Ausführungsformen, bei denen eine Maske auf den Nanostrukturen 64, 66 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, so dass Oberseiten der Maske beziehungsweise der Nanostrukturen 64, 66 und des Isoliermaterials koplanar (innerhalb der Prozessschwankungen) sind, nachdem der Planarisierungsprozess abgeschlossen ist. Das Isoliermaterial wird dann ausgespart, um die STI-Bereiche 70 herzustellen. Das Isoliermaterial wird so ausgespart, dass mindestens ein Teil der Nanostrukturen 64, 66 zwischen benachbarten Teilen des Isoliermaterials herausragt. Weiterhin können die Oberseiten der STI-Bereiche 70 eine ebene Oberfläche, wie gezeigt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa „Dishing“) oder eine Kombination davon, aufweisen. Die Oberseiten der STI-Bereiche 70 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Das Isoliermaterial kann mit einem geeigneten Ätzprozess, wie etwa einem der für das Isoliermaterial selektiv ist (z. B. das Isoliermaterial der STI Bereiche 70 mit einer höheren Geschwindigkeit als die Materialien der Finnen 62 und der Nanostrukturen 64, 66 ätzt), ausgespart werden. Zum Beispiel kann eine Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) durchgeführt werden.
  • Der vorstehend beschriebene Prozess ist lediglich ein Beispiel, wie die Finnen 62 und die Nanostrukturen 64, 66 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 62 und/oder die Nanostrukturen 64, 66 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 50 freizulegen. Epitaxiale Strukturen können in den Gräben epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 62 und/oder die Nanostrukturen 64, 66 zu bilden. Die epitaxialen Strukturen können die sich abwechselnden Halbleitermaterialien, wie etwa das erste Halbleitermaterial und das zweite Halbleitermaterial, aufweisen, die vorstehend beschrieben worden sind. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch vorherige und/oder spätere Implantationen vermieden werden, obwohl In-situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • Außerdem können geeignete Wannen (nicht separat dargestellt) in dem Substrat 50, den Finnen 62 und/oder den Nanostrukturen 64, 66 hergestellt werden. Der Leitfähigkeitstyp der Wannen kann entgegensetzt zu einem Leitfähigkeitstyp von Source-/Drain-Bereichen sein, die später jeweils in dem n-Bereich 50N und dem p-Bereich 50P hergestellt werden. Bei einigen Ausführungsformen wird eine p-Wanne in dem n-Bereich 50N hergestellt, und eine n-Wanne wird in dem p-Bereich 50P hergestellt. Bei einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P hergestellt.
  • Bei Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung einer Maske (nicht separat dargestellt), wie etwa einem Fotoresist, erzielt werden. Zum Beispiel kann ein Fotoresist über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird so strukturiert, dass es den p-Bereich 50P freilegt. Das Fotoresist kann unter Verwendung eines Aufschleuderverfahrens hergestellt werden und kann unter Verwendung von geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit einem n-Dotierungsstoff in dem p-Bereich 50P durchgeführt werden, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die mit einer Konzentration in dem Bereich von 1013 cm-3 bis 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist entfernt werden, wie etwa mit einem geeigneten Ablösungsprozess.
  • Nach oder vor dem Implantieren des p-Bereichs 50P wird eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 in dem p-Bereich 50P hergestellt. Das Fotoresist wird so strukturiert, dass es den n-Bereich 50N freilegt. Das Fotoresist kann unter Verwendung eines Aufschleuderverfahrens hergestellt werden und kann unter Verwendung von geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit einem p-Dotierungsstoff in dem n-Bereich 50N durchgeführt werden, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die mit einer Konzentration in dem Bereich von 1013 cm-3 bis 1014 cm-3 in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist entfernt werden, wie etwa mit einem geeigneten Ablösungsprozess.
  • Nach der Implantation des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Dotierungsstoffe, die implantiert worden sind, zu aktivieren. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen für die Finnen 62 und/oder die Nanostrukturen 64, 66 epitaxial aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine dielektrische Dummy-Schicht 72 auf den Finnen 62 und den Nanostrukturen 64, 66 hergestellt. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen, hergestellt werden, die mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden kann. Eine Dummy-Gateschicht 74 wird über der dielektrischen Dummy-Schicht 72 hergestellt, und eine Maskenschicht 76 wird über der Dummy-Gateschicht 74 hergestellt. Die Dummy-Gateschicht 74 kann über der dielektrischen Dummy-Schicht 72 abgeschieden und dann planarisiert werden, wie etwa mit einer CMP. Die Maskenschicht 76 kann über der Dummy-Gateschicht 74 abgeschieden werden. Die Dummy-Gateschicht 74 kann aus einem leitfähigen oder einem nicht leitfähigen Material, wie etwa amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Siliziumgermanium (Poly-SiGe), einem Metall, einem Metallnitrid, einem Metallsilizid, einem Metalloxid oder dergleichen, hergestellt werden, das mit physikalischer Aufdampfung (PVD) (PVD: physical vapor deposition), CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gateschicht 74 kann aus einem oder mehreren Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isoliermaterialien, z. B. den STI-Bereichen 70 und/oder der dielektrischen Dummy-Schicht 72, haben. Die Maskenschicht 76 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, hergestellt werden. In diesem Beispiel werden eine einzige Dummy-Gateschicht 74 und eine einzige Maskenschicht 76 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt. Bei der dargestellten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Finnen 62, die Nanostrukturen 64, 66 und die STI-Bereiche 70, so dass sich die dielektrische Dummy-Schicht 72 über den STI-Bereichen 70 und zwischen der Dummy-Gateschicht 74 und den STI-Bereichen 70 erstreckt. Bei einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 nur die Finnen 62 und die Nanostrukturen 64, 66.
  • In 6 wird die Maskenschicht 76 unter Verwendung von geeigneten Fotolithografie- und Ätzverfahren strukturiert, um Masken 86 herzustellen. Die Struktur der Masken 86 wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gateschicht 74 übertragen, um Dummy-Gates 84 herzustellen. Die Struktur der Masken 86 kann optional mit einem geeigneten Ätzverfahren weiter auf die dielektrische Dummy-Schicht 72 übertragen werden, um Dummy-Dielektrika 82 herzustellen. Die Dummy-Gates 84 bedecken Teile der Nanostrukturen 64, 66, die während der späteren Bearbeitung freigelegt werden, um Kanalbereiche zu bilden. Insbesondere erstrecken sich die Dummy-Gates 84 entlang den Teilen der Nanostrukturen 66, die strukturiert werden, um die Kanalbereiche 68 zu bilden. Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physisch zu trennen. Die Dummy-Gates 84 können auch Längsrichtungen aufweisen, die im Wesentlichen senkrecht (innerhalb der Prozessschwankungen) zu den Längsrichtungen der Finnen 62 sind. Die Masken 86 können nach dem Strukturieren optional zum Beispiel mit einem geeigneten Ätzverfahren entfernt werden.
  • Die 7A bis 22B zeigen mehrere weitere Schritte bei der Herstellung von Vorrichtungen der Ausführungsformen. Die 7A bis 13B und die 21A bis 22B zeigen Strukturelemente in beiden Bereichen, dem n-Bereich 50N und dem p-Bereich 50P. Zum Beispiel können die dargestellten Strukturen sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden in dem Begleittext zu jeder Figur beschrieben. Die 14A, 15A, 16A, 17A, 18A, 19A und 20A zeigen Strukturelemente in dem n-Bereich 50N. Die 14B, 15B, 16B, 17B, 18B, 19B und 20B zeigen Strukturelemente in dem p-Bereich 50P.
  • In den 7A und 7B werden Gate-Abstandshalter 90 über den Nanostrukturen 64, 66 auf freiliegenden Seitenwänden der Masken 86 (falls vorhanden), der Dummy-Gates 84 und der Dummy-Dielektrika 82 hergestellt. Die Gate-Abstandshalter 90 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materialien und späteres Ätzen des einen oder der mehreren dielektrischen Materialien hergestellt werden. Geeignete dielektrische Materialien sind Oxide, wie etwa Siliziumoxid oder Aluminiumoxid; Nitride, wie etwa Siliziumnitrid; Carbide, wie etwa Siliziumcarbid; dergleichen; oder Kombinationen davon, wie etwa Siliziumoxidnitrid, Siliziumoxidcarbid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid oder dergleichen; Mehrfachschichten davon; oder dergleichen. Die dielektrischen Materialien können mit einem konformen Abscheidungsprozess, wie etwa chemische Aufdampfung (CVD) (CVD: chemical vapor deposition), plasmaunterstützte chemische Aufdampfung (PECVD) (PECVD: plasma enhanced chemical vapor deposition), Atomlagenabscheidung (ALD) (ALD: atomic layer deposition) oder dergleichen hergestellt werden. Bei der dargestellten Ausführungsform weisen die Gate-Abstandshalter 90 jeweils mehrere Schichten auf, z. B. eine erste Abstandshalterschicht 90A und eine zweite Abstandshalterschicht 90B. Bei einigen Ausführungsformen werden die ersten Abstandshalterschichten 90A und die zweiten Abstandshalterschichten 90B aus Siliziumoxidcarbonitrid (z. B. SiOxNyC1-x-y, wobei x und y in dem Bereich von 0 bis 1 liegen, hergestellt. Zum Beispiel können die ersten Abstandshalterschichten 90A mit einer ähnlichen oder einer anderen Zusammensetzung von Siliziumoxidcarbonitrid wie die zweiten Abstandshalterschichten 90B hergestellt werden. Ein geeigneter Ätzprozess, wie etwa ein Trockenätzprozess, ein Nassätzprozess, dergleichen, oder eine Kombination davon, kann durchgeführt werden, um das eine oder die mehreren dielektrischen Materialien zu strukturieren. Der Ätzprozess kann anisotrop sein. Teile des einen oder der mehreren dielektrischen Materialien bleiben beim Ätzen auf den Seitenwänden der Dummy-Gates 84 zurück (und bilden so die Gate-Abstandshalter 90). Nach dem Ätzen können die Gate-Abstandshalter 90 gerade Seitenwände (wie dargestellt) oder gekrümmte Seitenwände (nicht dargestellt) haben. Wie später näher beschrieben wird, können beim Ätzen Teile des einen oder der mehreren dielektrischen Materialien auf den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 zurückbleiben (und so Finnen-Abstandshalter bilden).
  • Weiterhin können Implantationen durchgeführt werden, um schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche) (LDD: lightly doped source/drain) (nicht separat dargestellt) herzustellen. Bei den Ausführungsformen mit unterschiedlichen Vorrichtungsarten kann, ähnlich wie bei den vorstehend für die Wannen beschriebenen Implantationen, eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P freiliegt, und Dotierungsstoffe des passenden Typs (z. B. p-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64, 66, die in den p-Bereich 50P freiliegen, implantiert werden. Die Maske kann dann entfernt werden. Später kann eine Maske (nicht separat dargestellt), wie etwa ein Fotoresist über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N freiliegt, und Dotierungsstoffe des passenden Typs (z. B. n-Dotierungsstoffe) können in die Finnen 62 und/oder die Nanostrukturen 64, 66, die in dem n-Bereich 50N freiliegen, implantiert werden. Die Maske kann dann entfernt werden. Die n-Dotierungsstoffe können die bereits beschriebenen n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können die bereits beschriebenen p-Dotierungsstoffe sein. Während der Implantation bleiben die Kanalbereiche 68 durch die Dummy-Gates 84 bedeckt, so dass die Kanalbereiche 68 im Wesentlichen frei von implantierten Dotierungsstoffen bleiben, um die LDD-Bereiche zu bilden. Die LDD-Bereiche können eine Dotierungskonzentration in dem Bereich von 1015 cm-3 bis 1019 cm-3 aufweisen. Ein Temperprozess kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Dotierungsstoffe zu aktivieren.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Herstellen von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und Reihenfolgen können verwendet werden. Zum Beispiel können weniger oder mehr Abstandshalter verwendet werden, Schritte können in anderen Reihenfolgen ausgeführt werden, weitere Abstandshalter können hergestellt und entfernt werden, und/oder dergleichen. Weiterhin können die n-Vorrichtungen und die p-Vorrichtungen unter Verwendung von unterschiedlichen Strukturen und Schritten hergestellt werden.
  • In den 8A und 8B werden Source-/Drain-Aussparungen 94 in den Nanostrukturen 64, 66 hergestellt. Bei der dargestellten Ausführungsform erstrecken sich die Source-/Drain-Aussparungen 94 durch die Nanostrukturen 64, 66 und in die Finnen 62. Die Source-/Drain-Aussparungen 94 können sich auch in das Substrat 50 erstrecken. Bei verschiedenen Ausführungsformen können sich die Source-/Drain-Aussparungen 94 bis zu einer Oberseite des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; die Finnen 62 können geätzt werden, so dass die Unterseiten der Source-/Drain-Aussparungen 94 unter den Oberseiten der STI-Bereiche 70 angeordnet sind; oder dergleichen. Die Source-/Drain-Aussparungen 94 können durch Ätzen der Nanostrukturen 64, 66 unter Verwendung eines anisotropen Ätzprozesses, wie etwa eines RIE-Prozesses, eines NBE-Prozesses oder dergleichen, hergestellt werden. Die Gate-Abstandshalter 90 und die Dummy-Gates 84 maskieren zusammen Teile der Finnen 62 und/oder der Nanostrukturen 64, 66 während der Ätzprozesse, die zum Herstellen der Source-/Drain-Aussparungen 94 verwendet werden. Ein einziger Ätzprozess kann verwendet werden, um jeweils die Nanostrukturen 64, 66 zu ätzen, oder mehrere Ätzprozesse können verwendet werden, um die Nanostrukturen 64, 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source-/Drain-Aussparungen 94 zu stoppen, nachdem die Source-/Drain-Aussparungen 94 eine gewünschte Tiefe erreicht haben.
  • Optional werden innere Abstandshalter 96 auf den Seitenwänden der verbliebenen Teile der ersten Nanostrukturen 64 hergestellt, z. B. den Seitenwänden, die durch die Source-/Drain-Aussparungen 94 freigelegt worden sind. Wie später näher beschrieben wird, werden Source-/Drain-Bereiche später in den Source-/Drain-Aussparungen 94 hergestellt, und die ersten Nanostrukturen 64 werden später mit entsprechenden Gatestrukturen ersetzt. Die inneren Abstandshalter 96 fungieren als Isolationsstrukturelemente zwischen den später hergestellten Source-/Drain-Bereichen und den später hergestellten Gatestrukturen. Weiterhin können die inneren Abstandshalter 96 verwendet werden, um später Beschädigungen der später hergestellten Source-/Drain-Bereiche durch spätere Ätzprozesse, wie etwa Ätzprozesse, die zum späteren Entfernen der ersten Nanostrukturen 64 verwendet werden, zu verhindern.
  • Zum Herstellen der inneren Abstandshalter 96 können die Source-/Drain-Aussparungen 94 zum Beispiel seitlich erweitert werden. Insbesondere können Teile der Seitenwände der ersten Nanostrukturen 64, die durch die Source-/Drain-Aussparungen 94 freigelegt worden sind, ausgespart werden. Obwohl Seitenwände der ersten Nanostrukturen 64 als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Material der ersten Nanostrukturen 64 selektiv ist (z. B. das Material der ersten Nanostrukturen 64 selektiv mit einer höheren Geschwindigkeit als das Material der zweite Nanostrukturen 66 ätzt), ausgespart werden. Der Ätzprozess kann isotrop sein. Wenn zum Beispiel die zweiten Nanostrukturen 66 aus Silizium hergestellt worden sind und die ersten Nanostrukturen 64 aus Siliziumgermanium hergestellt worden sind, kann der Ätzprozess ein Nassätzprozess unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein. Bei einer anderen Ausführungsform kann der Ätzprozess ein Trockenätzprozess unter Verwendung eines Gases auf Fluorbasis, wie etwa Fluorwasserstoff-Gas (HF-Gas) sein. Bei einigen Ausführungsformen kann der gleiche Ätzprozess kontinuierlich durchgeführt werden, um sowohl die Source-/Drain-Aussparungen 94 herzustellen und um die Seitenwände der erste Nanostrukturen 64 auszusparen. Die inneren Abstandshalter 96 können dann durch konformes Herstellen eines Isoliermaterials und späteres Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial kann Siliziumnitrid oder Siliziumoxidnitrid sein, obwohl jedes geeignete Material, wie etwa Materialien mit niedriger Dielektrizitätskonstante (Low-k-Materialien), die einen k-Wert kleiner 3,5 haben, verwendet werden kann. Das Isoliermaterial kann mit einem konformen Abscheidungsprozess, wie etwa ALD, CVD oder dergleichen, abgeschieden werden. Das Ätzen des Isoliermaterials kann anisotrop sein. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess, wie etwa ein RIE-Prozess, ein NBE-Prozess oder dergleichen, sein. Obwohl äußere Seitenwände der inneren Abstandshalter 96 als bündig in Bezug auf die Seitenwände der Gate-Abstandshalter 90 dargestellt sind, können sich die äußeren Seitenwände der inneren Abstandshalter 96 über die Seitenwände der Gate-Abstandshalter 90 hinaus erstrecken oder können in Bezug auf die Seitenwände der Gate-Abstandshalter 90 ausgespart sein. Mit anderen Worten, die inneren Abstandshalter 96 können die Seitenwandaussparungen teilweise füllen, vollständig füllen oder übermäßig füllen. Obwohl die Seitenwände der inneren Abstandshalter 96 als gerade dargestellt sind, können die Seitenwände der inneren Abstandshalter 96 auch konkav oder konvex sein.
  • In den 9A und 9B werden epitaxiale Source-/Drain-Bereiche 98 in den Source-/Drain-Aussparungen 94 hergestellt. Die epitaxialen Source-/Drain-Bereiche 98 werden in den Source-/Drain-Aussparungen 94 so hergestellt, dass jedes Dummy-Gate 84 (und entsprechende Kanalbereiche 68) zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 98 angeordnet ist. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 90 und die inneren Abstandshalter 96 verwendet, um die epitaxialen Source-/Drain-Bereiche 98 durch einen geeigneten seitlichen Abstand jeweils von den Dummy-Gates 84 und den ersten Nanostrukturen 64 zu trennen, so dass die epitaxialen Source-/Drain-Bereiche 98 nicht mit später hergestellten Gates der resultierenden Nano-FETs kurzgeschlossen werden. Ein Material der epitaxialen Source-/Drain-Bereiche 98 kann so ausgewählt werden, dass eine Spannung in den jeweiligen Kanalbereichen 68 aufgebracht wird, wodurch die Leistungsfähigkeit verbessert wird.
  • Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P hergestellt werden. Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N werden dann in den Source-/Drain-Aussparungen 94 in dem n-Bereich 50N epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes Material aufweisen, das für n-Vorrichtungen geeignet ist. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N Materialien aufweisen, die eine Zugspannung auf die Kanalbereiche 68 aufbringen, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 98 in dem n-Bereich 50N können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 erhaben sind, und sie können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N hergestellt werden. Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P werden dann in den Source-/Drain-Aussparungen 94 in dem p-Bereich 50P epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes Material aufweisen, das für p-Vorrichtungen geeignet ist. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P Materialien aufweisen, die eine Druckspannung auf die Kanalbereiche 68 aufbringen, wie etwa Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 98 in dem p-Bereich 50P können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 erhaben sind, und können Facetten aufweisen.
  • Dotierungsstoffe können in die epitaxialen Source-/Drain-Bereiche 98, die Nanostrukturen 64, 66 und/oder die Finnen 62 implantiert werden, um Source-/Drain-Bereiche mit einem ähnlichen Prozess, wie dem der vorstehend für die Herstellung der LDD-Bereiche beschrieben worden ist, gefolgt von einen Temperprozess herzustellen. Die Source-/Drain-Bereiche können eine Dotierungskonzentration in dem Bereich von 1019 cm-3 bis 1021 cm-3 aufweisen. Die n- und/oder p-Dotierungsstoffe für Source-/Drain-Bereiche können die bereits beschriebenen Dotierungsstoffe sein. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 98 in situ während des Aufwachsens dotiert werden.
  • Im Ergebnis des Epitaxieprozesses, der zum Herstellen der epitaxialen Source-/Drain-Bereiche 98 verwendet wird, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Facetten, die seitlich nach außen über Seitenwände der Finnen 62 und der Nanostrukturen 64, 66 hinaus erweitert sind. Bei einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source-/Drain-Bereiche 98 verschmelzen, wie in 9C gezeigt ist. Bei einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 98 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 9D gezeigt ist. Bei den dargestellten Ausführungsformen wird die Abstandshalterätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so eingestellt, dass auch Finnen-Abstandshalter 92 auf Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 hergestellt werden. Die Finnen-Abstandshalter 92 werden hergestellt, um einen Teil der Seitenwände der Finnen 62 und/oder der Nanostrukturen 64, 66 zu bedecken, die sich über den STI-Bereichen 70 erstrecken, wodurch das epitaxiale Aufwachsen blockiert wird. Bei einer anderen Ausführungsform wird die Abstandshalterätzung, die zum Herstellen der Gate-Abstandshalter 90 verwendet wird, so eingestellt, das keine Finnen-Abstandshalter hergestellt werden, so dass die epitaxialen Source-/Drain-Bereiche 98 sich bis zu der Oberfläche der STI-Bereiche 70 erstrecken können.
  • Die epitaxialen Source-/Drain-Bereiche 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaxialen Source-/Drain-Bereiche 98 jeweils eine Belagschicht 98A, eine Hauptschicht 98B und eine Deckschicht 98C (oder allgemeiner eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Jede Anzahl von Halbleitermaterialschichten kann für die epitaxialen Source-/Drain-Bereiche 98 verwendet werden. Die Belagschicht 98A, die Hauptschicht 98B und die Deckschicht 98C können jeweils aus unterschiedlichen Halbleitermaterialien hergestellt werden und mit unterschiedlichen Dotierungskonzentrationen dotiert werden. Bei einigen Ausführungsformen kann die Belagschicht 98A eine geringere Dotierungskonzentration als die Hauptschicht 98B aufweisen, und die Deckschicht 98C kann eine höhere Dotierungskonzentration als die Belagschicht 98A und eine geringere Dotierungskonzentration als die Hauptschicht 98B aufweisen. Bei Ausführungsformen, bei denen die epitaxialen Source-/Drain-Bereiche 98 drei Halbleitermaterialschichten aufweisen, können die Belagschichten 98A in den Source-/Drain-Aussparungen 94 aufgewachsen werden, die Hauptschichten 98B können auf den Belagschichten 98A aufgewachsen werden, und die Deckschichten 98C können auf den Hauptschichten 98B aufgewachsen werden.
  • In den 10A und 10B wird ein erstes Zwischenschichtdielektrikum (ILD) 104 über den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 abgeschieden. Das erste ILD 104 kann aus einem dielektrischen Material hergestellt werden, das mit einem geeigneten Verfahren, wie etwa CVD, plasmaunterstützter chemischer Aufdampfung (PECVD), FCVD oder dergleichen, abgeschieden wird. Geeignete dielektrische Materialien sind Materialien wie Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen. Andere mit einem geeigneten Prozess hergestellte Isoliermaterialien können verwendet werden.
  • Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 102 zwischen dem erste ILD 104 und den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90 und den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 hergestellt. Die CESL 102 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, hergestellt werden, das eine hohe Ätzselektivität gegenüber dem Ätzen des ersten ILD 104 aufweist. Die CESL 102 kann mit einem geeigneten Verfahren, wie etwa CVD, ALD oder dergleichen, hergestellt werden.
  • In den 11A und 11B wird ein Entfernungsprozess durchgeführt, um die Oberseiten des ersten ILD 104 mit den Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 auf gleiche Höhe zu bringen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Mit dem Planarisierungsprozess können auch die Masken 86 auf den Dummy-Gates 84 und Teile der Gate-Abstandshalter 90 entlang den Seitenwänden der Masken 86 entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten der Gate Abstandshalter 90, des ersten ILD 104, der CESL 102 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 koplanar (innerhalb der Prozessschwankungen). Dementsprechend werden die Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch die erste ILD 104 freigelegt. Bei der dargestellten Ausführungsform verbleiben die Masken 86, und der Planarisierungsprozess bringt die Oberseiten des ersten ILD 104 mit den Oberseiten der Masken 86 auf gleiche Höhe.
  • In den 12A und 12B werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, so dass Aussparungen 110 hergestellt werden. Teile der Dummy-Dielektrika 82 in den Aussparungen 110 werden ebenfalls entfernt. Bei einigen Ausführungsformen werden die Dummy-Gates 84 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, der die Dummy-Gates 84 selektiv mit einer höheren Geschwindigkeit als das erste ILD 104 oder die Gate-Abstandshalter 90 ätzt. Während des Entfernens können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Die Dummy-Dielektrika 82 werden dann entfernt. Jede Aussparung 110 legt Teile der Kanalbereiche 68 frei und/oder befindet sich über Teilen der Kanalbereiche 68. Teile der zweiten Nanostrukturen 66, die als die Kanalbereiche 68 fungieren, sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 98 angeordnet.
  • Die verbliebenen Teile der ersten Nanostrukturen 64 werden dann entfernt, um die Aussparungen 110 zu erweitern. Die verbliebenen Teile der ersten Nanostrukturen 64 können dann mit einem geeigneten Ätzprozess entfernt werden, der das Material der ersten Nanostrukturen 64 selektiv mit einer höheren Geschwindigkeit als das Material der zweiten Nanostrukturen 66 ätzt. Der Ätzprozess kann isotrop sein. Wenn zum Beispiel die ersten Nanostrukturen 64 aus Siliziumgermanium und die zweiten Nanostrukturen 66 aus Silizium hergestellt worden sind, kann der Ätzprozess ein Nassätzprozess unter Verwendung von Tetramethylammoniumhydroxid (TMAH), NH4OH, H2O2, H2O, HF, C3H8O2, C2H4C3, dergleichen oder Kombinationen davon, sein. Bei einigen Ausführungsformen wird ein Trimmprozess (nicht separat dargestellt) durchgeführt, um die Dicken der freiliegenden Teile der zweiten Nanostrukturen 66 zu verringern. Wie deutlicher in den 14A bis 20B gezeigt ist (die später detaillierter beschrieben werden), können die verbliebenen Teile der zweiten Nanostrukturen 66 gerundete Ecken aufweisen.
  • In den 13A und 13B wird eine dielektrische Gateschicht 112 in den Aussparungen 110 hergestellt. Eine Gateelektrodenschicht 114 wird auf der dielektrischen Gateschicht 112 hergestellt. Die dielektrische Gateschicht 112 und die Gateelektrodenschicht 114 sind Schichten für Ersatzgates, und jede umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Die dielektrische Gateschicht 112 ist auf den Seitenwänden und/oder den Oberseiten der Finnen 62; auf den Oberseiten, den Seitenwänden und den Unterseiten der zweiten Nanostrukturen 66; und auf den Seitenwänden der Gate-Abstandshalter 90 angeordnet. Die dielektrische Gateschicht 112 kann auch auf den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 hergestellt werden. Die dielektrische Gateschicht 112 kann ein Oxid, wie etwa Siliziumoxid oder ein Metalloxid, ein Silicat, wie etwa ein Metallsilicat, Kombinationen davon, mehrere Schichten davon oder dergleichen, aufweisen. Die dielektrische Gateschicht 112 kann ein dielektrisches Material aufweisen, dessen k-Wert größer als 7,0 ist, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Obwohl eine dielektrische Gateschicht 112 mit nur einer einzigen Schicht in den 13A und 13B gezeigt ist, kann die dielektrische Gateschicht 112 eine Grenzschicht und eine Hauptschicht aufweisen, wie später näher beschrieben wird.
  • Die Gateelektrodenschicht 114 kann ein metallhaltiges Material, wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon, mehrere Schichten davon oder dergleichen aufweisen. Obwohl eine Gateelektrodenschicht 114 mit nur einer einzigen Schicht in den 13A und 13B gezeigt ist, kann die Gateelektrodenschicht 114 jede Anzahl von Austrittsarbeits-Einstellschichten, jede Anzahl von Sperrschichten, jede Anzahl von Klebstoffschichten und ein Füllmaterial aufweisen, wie später näher beschrieben wird.
  • Die 14A bis 24B zeigen einen Prozess, in dem Schichten für Ersatzgates in den Aussparungen 110 hergestellt werden. Strukturelemente in Bereichen, die einem Bereich 50R in 13A ähneln, werden gezeigt. 28 zeigt ein Ablaufdiagramm eines beispielhaften Verfahrens 200 zum Herstellen der Ersatzgateschichten gemäß einigen Ausführungsformen. Die 14A bis 24B werden in Zusammenhang mit 28 beschrieben.
  • In den 14A und 14B und in Schritt 202 des Verfahrens 200 wird die dielektrische Gateschicht 112 in den Aussparungen 110 sowohl in dem ersten Bereich (z. B. dem n-Bereich 50N) als auch in dem zweiten Bereich (z. B. dem p-Bereich 50P) abgeschieden. Die dielektrische Gateschicht 112 kann auch auf den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 (siehe 13B) abgeschieden werden. Bei der dargestellten Ausführungsform ist die dielektrische Gateschicht 112 mehrschichtig, mit einer Grenzschicht 112A (oder allgemeiner einer ersten dielektrischen Gateschicht) und einer darüber befindlichen dielektrischen High-k-Schicht 112B (oder allgemeiner einer zweiten dielektrischen Gateschicht). Die Grenzschicht 112A kann aus Siliziumoxid oder dergleichen hergestellt werden, und die dielektrische High-k-Schicht 112B kann aus Hafniumoxid, Lanthanoxid oder dergleichen hergestellt werden. Die Verfahren zur Herstellung der dielektrischen Gateschicht 112 können Molekularstrahlabscheidung (MBD) (MBD: molecular-beam deposition), ALD, PECVD und dergleichen umfassen. Die dielektrische Gateschicht 112 umschließt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Bei einigen Ausführungsformen haben die zweiten Nanostrukturen 66 eine Breite W1 in einem Bereich von 1 nm bis 50 nm, wie etwa einem Bereich von 15 nm bis 25 nm. Bei einigen Ausführungsformen sind benachbarte zweite Nanostrukturen 66 mit einem Abstand S1 in einem Bereich von 0,1 nm bis 40 nm, wie etwa einem Bereich von 3 nm bis 8 nm, beabstandet. Wenn der Abstand S1 größer als 40 nm ist, kann sich nach der späteren Herstellung der Gatestrukturen eine Naht oder ein Hohlraum zwischen benachbarten zweiten Nanostrukturen 66 bilden. Wenn der Abstand S1 kleiner als 0,1 nm ist, kann es leichter zu einem Kurzschluss zwischen benachbarten zweiten Nanostrukturen 66 führen.
  • In den 15A und 15B und in dem Schritt 204 des Verfahrens 200 wird eine erste Opferschicht 116A auf der dielektrischen Gateschicht 112 in dem ersten Bereich (z. B. dem n-Bereich 50N) und dem zweiten Bereich (z. B. dem p-Bereich 50P) abgeschieden. Wie später näher beschrieben wird, wird die erste Opferschicht 116A strukturiert, um Teile der ersten Opferschicht 116A in dem ersten Bereich (z. B. dem n-Bereich 50N) zu entfernen, während Teile der ersten Opferschicht 116A in dem zweiten Bereich (z. B. dem p-Bereich 50P) zurückgelassen werden. Insbesondere wird die erste Opferschicht 116A verwendet, um das Entfernen von Austrittsarbeitsschichten aus dem zweiten Bereich (z. B. dem p-Bereich 50P) zu erleichtern, indem nicht zugelassen wird, dass diese Austrittsarbeitsschichten zwischen die zweiten Nanostrukturen 66 gelangen. Die erste Opferschicht 116A weist ein geeignetes Material auf, das auf den zweiten Nanostrukturen 66 hergestellt werden kann und zwischen den zweiten Nanostrukturen 66 entfernt werden kann, und das mit einem geeigneten Abscheidungsprozess abgeschieden werden kann. Zum Beispiel wird die erste Opferschicht 116A aus TiN, WCN, WCl5, TaCl5, SnCl4, Kombinationen davon oder dergleichen hergestellt, das mit ALD, CVD, PVD oder dergleichen abgeschieden werden kann. Obwohl die erste Opferschicht 116A als einschichtig dargestellt ist, kann die erste Opferschicht 116A auch mehrschichtig sein. Die erste Opferschicht 116A kann Teile der zweiten Aussparungen 110 füllen, die sich zwischen vertikal benachbarten der Nanostrukturen 66 erstrecken und sich zwischen den Nanostrukturen 66 und den Finnen 62 erstrecken.
  • In den 16A und 16B und in dem Schritt 206 des Verfahrens 200 werden Teile der ersten Opferschicht 116A aus dem ersten Bereich (z. B. dem n-Bereich 50N) und dem zweiten Bereich (z. B. dem p-Bereich 50P) entfernt. Durch das Entfernen der Teile der ersten Opferschicht 116A kann später eine zweite Opferschicht 116B hergestellt werden, um die dielektrische Gateschicht 112 zu schützen, während potentiell Ätzselektivität für die erste Opferschicht 116A bereitgestellt wird. Das Entfernen kann mit geeigneten Fotolithografie- und Ätzverfahren durchgeführt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren erfolgen, wie etwa mit reaktiver Ionenätzung (RIE), Neutralstrahlätzung (NBE), dergleichen oder eine Kombination davon. Der Ätzprozess kann anisotrop sein. Wie in den 16A und 16B gezeigt ist, werden durch das Entfernen von Teilen der ersten Opferschicht 116A äußere Teile der ersten Opferschicht 116A entfernt, um die dielektrische Gateschicht 112 freizulegen, aber zwischen vertikal benachbarten der Nanostrukturen 66 und zwischen den Nanostrukturen 66 und den Finnen 62 sowohl in dem ersten als auch in dem zweiten Bereich 50N und 50P wird die erste Opferschicht 116A zurückgelassen. Das Entfernen der äußeren Teile der ersten Opferschicht 116A, während innere Teile zurückgelassen werden, kann als Trimmprozess bezeichnet werden.
  • Nach dem Entfernen von Teilen der ersten Opferschicht 116A verbleibt die dielektrische Gateschicht 112 über Isolationsbereichen 70 und bedeckt die Isolationsbereiche 70 (siehe z. B. 13A). Diese Teile der dielektrischen Gateschicht 112 können dabei helfen, die Isolationsbereiche 70 vor Beschädigung durch spätere Abscheidungs- und Entfernungsprozesse zu schützen.
  • Bei einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt, um die Teile der ersten Opferschicht 116A zu entfernen. Der einzelne Ätzprozess kann selektiv für Materialien der ersten Opferschicht 116A sein (z. B. selektiv das Material der ersten Opferschicht 116A mit einer höheren Geschwindigkeit als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112 ätzen). Bei einigen Ausführungsformen werden mehrere Ätzschritte/-prozesse durchgeführt, um die Teile der ersten Opferschicht 116A zu entfernen.
  • In den 17A und 17B und in Schritt 208 des Verfahrens 200 wird eine zweite Opferschicht 116A auf der dielektrischen Gateschicht 112 und der verbliebenen ersten Opferschicht 116A in dem ersten Bereich (z. B. dem n-Bereich 50N) und dem zweiten Bereich (z. B. dem p-Bereich 50P) abgeschieden. Wie später näher beschrieben wird, wird die zweite Opferschicht 116B strukturiert, um sie und die erste Opferschicht 116A aus dem ersten Bereich (z. B. dem n-Bereich 50N) zu entfernen, während die zweite Opferschicht 116B und die erste Opferschicht 116A in dem zweiten Bereich (z. B. dem p-Bereich 50P) zurückgelassen werden. Insbesondere wird die zweite Opferschicht 116B verwendet, um die dielektrische Gateschicht 112 vor der ersten Maskenschicht 118A zu schützen, die in dem ersten und dem zweite Bereich hergestellt wird, indem nicht zugelassen wird, dass die erste Maskenschicht 118A direkt auf der dielektrischen Gateschicht 112 hergestellt wird. Die zweite Opferschicht 116B weist ein geeignetes Material auf, das auf der dielektrischen Gateschicht 112 hergestellt und von dieser entfernt werden kann, ohne die dielektrische Gateschicht 112 zu beschädigen, und es kann mit jedem geeigneten Abscheidungsprozess abgeschieden werden. Zum Beispiel wird die zweite Opferschicht 116B aus TiN, WCN, WCl5, TaCl5, SnCl4, Kombinationen davon oder dergleichen hergestellt, das mit ALD, CVD, PVD, oder dergleichen abgeschieden werden kann. Bei einigen Ausführungsformen wird die zweite Opferschicht 116B aus einem anderen Material als die erste Opferschicht 116A hergestellt. Obwohl die zweite Opferschicht 116B als einschichtig gezeigt ist, kann die zweite Opferschicht 116B mehrschichtig sein.
  • Bei einigen Ausführungsformen wird die zweite Opferschicht 116B aus dem gleichen Material wie die erste Opferschicht 116A hergestellt und es gibt keine sichtbare Grenzfläche zwischen den Schichten 116A und 116B. Bei einigen Ausführungsformen wird die zweite Opferschicht 116B weggelassen und die erste Opferschicht 116A wird nicht strukturiert, wie in den 16A und 16B gezeigt ist, so dass die erste Opferschicht 116A die dielektrische Schicht 112 vor der ersten Maskenschicht 118A schützt.
  • In den 18A und 18B und in dem Schritt 210 des Verfahrens 200 wird die erste Maskenschicht 118A in den zweiten Aussparungen 110 über der zweiten Opferschicht 116B in dem ersten und dem zweiten Bereich 50N und 50P hergestellt. Die erste Maskenschicht 118A kann durch Aufschleudern oder dergleichen abgeschieden werden. Die erste Maskenschicht 118A kann ein Polymermaterial, wie etwa Poly(methyl)acrylat, Poly(maleimid), Novolake, Poly(ether), Kombinationen davon oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die erste Maskenschicht 118A eine untere Antireflexbelagschicht (BARC) (BARC: bottom antireflective coating) sein.
  • Wie in den 18A und 18B gezeigt ist, wird die erste Maskenschicht 118A strukturiert, um die erste Maskenschicht 118A aus den Aussparungen 110 in dem ersten Bereich 50N zu entfernen. Die erste Maskenschicht 118A kann durch einen Plasma-Ablöseprozess, einen Ätzprozess, wie etwa einen isotropen oder einen anisotropen Ätzprozess, oder dergleichen entfernt werden. Nach dem Strukturieren der ersten Maskenschicht 118A werden die erste und die zweite Opferschicht 116A und 116B aus dem ersten Bereich 50N entfernt, wobei die erste Maskenschicht 118A als eine Maske verwendet wird. Das Entfernen kann mit geeigneten Fotolithografie- und Ätzverfahren durchgeführt werden. Das Ätzen kann einen geeigneten Ätzprozess, wie etwa einen RIE-Prozess, einen NBE-Prozess, einen Nassätzprozess, dergleichen oder eine Kombination davon, umfassen. Der Ätzprozess kann anisotrop sein.
  • Bei einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt, um die Teile der ersten und der zweiten Opferschicht 116A und 116B zu entfernen. Der einzige Ätzprozess kann für die Materialien der ersten und der zweiten Opferschicht 116A und 116B selektiv sein (z. B. selektiv die Materialien der ersten und der zweiten Opferschicht 116A und 116B mit einer höheren Geschwindigkeit ätzen als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112). Wenn zum Beispiel die erste und die zweite Opferschicht 116A und 116B aus Titannitrid hergestellt worden sind, können sie mit einem induktiv gekoppelten Plasma-Ätzprozess unter Verwendung von Ar/CHF3, Ar/Cl2, Ar/BCl3, dergleichen oder eine Kombination davon entfernt werden. Bei einigen Ausführungsformen können mehrere Ätzschritte/- prozesse durchgeführt werden, um die erste und die zweite Opferschicht 116A und 116B zu entfernen.
  • In den 19A und 19B wird die erste Maskenschicht 118A strukturiert, um die erste Maskenschicht 118A aus den Aussparungen 110 in dem zweiten Bereich 50P zu entfernen. Die erste Maskenschicht 118A kann durch einen Plasma-Ablöseprozess, einen Ätzprozess, wie etwa einen isotropen oder einen anisotropen Ätzprozess, oder dergleichen entfernt werden. Nach dem Entfernen der ersten Maskenschicht 118A aus den Aussparungen 110 in dem zweiten Bereich 50P wird die zweite Opferschicht 116B aus dem zweiten Bereich 50P entfernt. Das Entfernen kann mit geeigneten Fotolithografie- und Ätzverfahren durchgeführt werden. Das Ätzen kann einen geeigneten Ätzprozess, wie etwa einen RIE-Prozess, einen NBE-Prozess, dergleichen oder eine Kombination davon, umfassen. Der Ätzprozess kann anisotrop sein.
  • Bei einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt, um die zweite Opferschicht 116B zu entfernen. Der einzige Ätzprozess kann für die Materialien der zweiten Opferschicht 116B selektiv sein (z. B. selektiv die Materialien der zweiten Opferschicht 116B mit einer höheren Geschwindigkeit ätzen als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112 und/oder der ersten Opferschicht 116A). Bei einigen Ausführungsformen können mehrere Ätzschritte/-prozesse durchgeführt werden, um die zweite Opferschicht 116B zu entfernen.
  • Wie in den 19A und 19B gezeigt ist, werden beim Entfernen der zweiten Opferschicht 116B äußere Teile der zweiten Opferschicht 116B entfernt, um Teile der dielektrischen Gateschicht 112 freizulegen, aber zwischen vertikal benachbarten der Nanostrukturen 66 und zwischen den Nanostrukturen 66 und den Finnen 62 in dem zweiten Bereich 50P wird die erste Opferschicht 116A zurückgelassen. Dieses Entfernen der äußeren Teile der zweiten Opferschicht 116B, während innere Teile zurückgelassen werden, kann als ein Trimmprozess bezeichnet werden.
  • In den 20A und 20B und in dem Schritt 214 des Verfahrens 200 wird eine erste Austrittsarbeits-Einstellschicht 114A auf der dielektrischen Gateschicht 112 in dem ersten Bereich (z. B. dem n-Bereich 50N) und auf der dielektrischen Gateschicht 112 und der ersten Opferschicht 116A in dem zweiten Bereich (z. B. dem p-Bereich 50P) abgeschieden. Wie später näher beschrieben wird, wird die erste Austrittsarbeits-Einstellschicht 114A strukturiert, um Teile der ersten Austrittsarbeits-Einstellschicht 114A in dem zweiten Bereich (z. B. dem p-Bereich 50P) zu entfernen, während Teile der ersten Austrittsarbeits-Einstellschicht 114A in dem ersten Bereich (z. B. dem n-Bereich 50N) zurückgelassen werden. Die erste Austrittsarbeits-Einstellschicht 114A kann als eine „n-Austrittsarbeits-Einstellschicht“ bezeichnet werden, wenn sie aus dem zweiten Bereich (z. B. dem p-Bereich 50P) entfernt wird. Die erste Austrittsarbeits-Einstellschicht 114A weist ein Material auf, das zum Abstimmen einer Austrittsarbeit einer Vorrichtung auf einen Betrag, der für die Anwendung der herzustellenden Vorrichtung gewünscht wird, geeignet ist, und kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden. Wenn zum Beispiel die erste Austrittsarbeits-Einstellschicht 114A eine n-Austrittsarbeits-Einstellschicht ist, kann sie aus einem n-Austrittsarbeitsmetall (NWFM) (NWFM: n-type work function metal), wie etwa Titanaluminium (TiAl), Titanaluminiumcarbid (TiAlC), TiAlC:N, Titanaluminiumnitrid (TiAlN), Tantalsiliziumaluminium (TaSiAl), WCl5, SnCl4, NbCl5, MoCl4, Kombinationen davon oder dergleichen, hergestellt werden, das mit ALD, CVD, PVD oder dergleichen abgeschieden werden kann. Obwohl die erste Austrittsarbeits-Einstellschicht 114A als einschichtig dargestellt ist, kann die erste Austrittsarbeits-Einstellschicht 114A mehrschichtig sein. Zum Beispiel kann die erste Austrittsarbeits-Einstellschicht 114A eine Schicht aus TiAlN und eine Schicht aus TiAlC aufweisen.
  • Die erste Austrittsarbeits-Einstellschicht 114A wird bis zu einer Dicke hergestellt, die kein Verschmelzen der Teile der ersten Austrittsarbeits-Einstellschicht 114A zwischen den zweiten Nanostrukturen 66 in dem ersten Bereich (z. B. dem n-Bereich 50N) bewirkt. Wie später näher beschrieben wird, kann mit dem ALD-Prozess, der zum Herstellen der ersten Austrittsarbeits-Einstellschicht 114A verwendet wird, eine dünnere erste Austrittsarbeits-Einstellschicht 114A hergestellt werden (die zwischen den zweiten Nanostrukturen 66 in dem dargestellten Querschnitt in dem ersten Bereich 50N nicht verschmilzt), während sie auch den gewünschten effektiven Austrittsarbeitswert hat. Die erste Austrittsarbeits-Einstellschicht 114A kann zwischen den zweiten Nanostrukturen 66 in dem zweiten Bereich (z. B. dem p-Bereich 50P) in dem dargestellten Querschnitt auf Grund der verbliebenen Teile der ersten Opferschicht 116A in dem zweiten Bereich nicht verschmelzen. Dadurch dass die erste Austrittsarbeits-Einstellschicht 114A nicht zwischen den zweiten Nanostrukturen 66 in dem zweiten Bereich (z. B. den p-Bereich 50P) abgeschieden wird, kann die Fertigung insbesondere bei fortgeschrittenen Halbleiterknoten mit kleinen Strukturelementgrößen vereinfacht werden, da sich Materialien der Austrittsarbeits-Einstellschicht schlecht aus kleinen Räumen entfernen lassen. Bei einigen Ausführungsformen wird die erste Austrittsarbeits-Einstellschicht 114A mit einer Dicke in einem Bereich von 5 Å bis 120 Å, wie etwa einem Bereich von 20 Å bis 80 Å, hergestellt.
  • Bei einigen Ausführungsformen wird die erste Austrittsarbeits-Einstellschicht 114A aus Titanaluminiumcarbid hergestellt, das mit einem ALD-Prozess abgeschieden wird. Insbesondere kann die erste Austrittsarbeits-Einstellschicht 114A dadurch hergestellt werden, dass das Substrat 50 in einer Abscheidungskammer platziert wird und zyklisch mehrere Quellenvorläufer in der Abscheidungskammer verteilt werden. Ein erster Impuls eines ALD-Zyklusses wird dadurch durchgeführt, dass ein Titan-Quellenvorläufer in der Abscheidungskammer verteilt wird. Geeignete Titan-Quellenvorläufer sind Vorläufer wie etwa Titanchlorid (TiCl4) oder dergleichen. Der erste Impuls kann bei einer Temperatur in dem Bereich von 100 °C bis 600 °C und bei einem Druck in dem Bereich von 1 Torr bis 100 Torr durchgeführt werden, indem z. B. diese Temperatur und dieser Druck in der Abscheidungskammer aufrechterhalten werden. Der erste Impuls kann für eine Dauer in dem Bereich von 0,5 Sekunden bis 20 Sekunden durchgeführt werden, indem z. B. der Titan-Quellenvorläufer für eine solche Dauer in der Abscheidungskammer belassen wird. Der Titan-Quellenvorläufer wird dann aus der Abscheidungskammer gespült, wie etwa mit einem geeigneten Absaugprozess und/oder durch Einströmenlassen eines Inertgases (manchmal als Trägergas bezeichnet) in die Abscheidungskammer. Ein zweiter Impuls des ALD-Zyklusses wird dadurch durchgeführt, dass ein Aluminium-Quellenvorläufer in der Abscheidungskammer verteilt wird. Geeignete Aluminium-Quellenvorläufer sind Vorläufer wie etwa Triethylaluminium (TEA) (Al2(C2H5)6) und dergleichen. Der zweite Impuls kann bei einer Temperatur in dem Bereich von 100 °C bis 600 °C und bei einem Druck in dem Bereich von 1 Torr bis 100 Torr durchgeführt werden, indem z. B. diese Temperatur und dieser Druck in der Abscheidungskammer aufrechterhalten werden. Der zweite Impuls kann für eine Dauer in dem Bereich von 0,5 Sekunden bis 20 Sekunden durchgeführt werden, indem z. B. der Aluminium-Quellenvorläufer für eine solche Dauer in der Abscheidungskammer belassen wird. Der Aluminium-Quellenvorläufer wird dann aus der Abscheidungskammer gespült, wie etwa mit einem geeigneten Absaugprozess und/oder durch Einströmenlassen eines Inertgases in die Abscheidungskammer. Das Durchführen eines der ALD-Impulse bei einer Temperatur von mehr als 600 °C kann negative Auswirkungen auf die Gleichmäßigkeit der Abscheidung haben und kann uneinheitliche Materialkonzentrationen in der abgeschiedenen Schicht zur Folge haben. Das Durchführen eines der ALD-Impulse bei einer Temperatur von weniger als 100 °C kann negative Auswirkungen auf den Durchsatz und/oder die Produktivität des Fertigungsprozesses haben und kann zu höheren Fertigungskosten führen. Jeder ALD-Zyklus führt zur Abscheidung einer atomaren Schicht (manchmal als monomolekulare Schicht bezeichnet) von Titanaluminiumcarbid. Die ALD-Zyklen werden wiederholt, bis die erste Austrittsarbeits-Einstellschicht 114A eine gewünschte Dicke hat (vorstehend beschrieben). Die ALD-Zyklen können von 1- bis 10-mal wiederholt werden. Wird der ALD-Prozess mit Parametern in diesen Bereichen durchgeführt, kann die erste Austrittsarbeits-Einstellschicht 114A mit einer gewünschten Dicke (vorstehend beschrieben), Qualität und Zusammensetzung hergestellt werden. Wird der ALD-Prozess mit Parametern außerhalb dieser Bereiche durchgeführt, kann die erste Austrittsarbeits-Einstellschicht 114A eventuell nicht mit der gewünschten Dicke, Qualität und Zusammensetzung hergestellt werden.
  • Der vorstehend beschriebene ALD-Prozess zum Herstellen der ersten Austrittsarbeits-Einstellschicht 114A hat die gleiche Anzahl von Titanimpulsen und Aluminiumimpulsen in jedem ALD-Zyklus. Bei einigen Ausführungsformen gibt es mehr Aluminiumimpulse als Titanimpulse pro ALD-Zyklus. Zum Beispiel könnte jeder ALD-Zyklus einen Titanimpuls und zwei Aluminiumimpulse aufweisen. In einem anderen Beispiel könnte jeder ALD-Zyklus zwei Titanimpulse und drei Aluminiumimpulse aufweisen. Dadurch, dass sichergestellt wird, dass jeder ALD-Zyklus mindestens so viele Aluminiumimpulse wie Titanimpulse aufweist, hat die erste Austrittsarbeitsschicht eine höhere Aluminiumkonzentration. Bei einigen Ausführungsformen liegt der Atomprozentsatz (at%) von Aluminium in der ersten Austrittsarbeits-Einstellschicht 114A in einem Bereich von 3 % bis 80 %, wie etwa in einem Bereich von 20 % bis 40 %. Bei einigen Ausführungsformen hat die erste Austrittsarbeits-Einstellschicht 114A einen Metallkonzentrationsgradienten mit einer höheren Konzentration von Aluminium an einem inneren Teil nahe der zweite Nanostrukturen 66 und einer niedrigeren Konzentration an einem äußeren Teil entfernt von den zweiten Nanostrukturen 66. Bei einigen Ausführungsformen hat das offenbarte Verfahren zum Herstellen der ersten Austrittsarbeits-Einstellschicht 114A die effektive Austrittsarbeit um 10 % bis 15 % verbessert.
  • Bei einigen Ausführungsformen umfasst der ALD-Prozess zum Herstellen der ersten Austrittsarbeits-Einstellschicht 114A das Einströmenlassen eines Trägergases aus einer Öffnung auf der Unterseite der Abscheidungskammer (z. B. unter dem oder auf der Rückseite des Substrats 50), während die Titan- und Aluminiumvorläufer, die vorstehend beschrieben worden sind, aus einer oder mehreren Öffnungen auf der Oberseite der Abscheidungskammer (z. B. über dem oder an der Vorderseite des Substrats 50) einströmen. Bei einigen Ausführungsformen ist das Trägergas, das an der Unterseite der Abscheidungskammer einströmt, N2 oder dergleichen und hat einen Volumendurchfluss in einem Bereich von 2 sccm bis 100 sccm. Bei einigen Ausführungsformen ist der Trägergasfluss ein Impuls, der am Ende jedes ALD-Zyklusses durchgeführt wird. Bei einigen Ausführungsformen ist der Trägergasfluss ein Impuls, der nach jedem Titan- oder Aluminiumvorläufer-Impuls in jedem ALD-Zyklus durchgeführt wird. Dadurch dass der ALD-Prozess diesen rückseitigen Trägergasfluss aufweist, wird die Gleichmäßigkeit der Abscheidungsdicke der ersten Austrittsarbeits-Einstellschicht 114A im Vergleich zu Prozessen ohne rückseitigen Trägergasfluss um 23 % verbessert.
  • Weiterhin wird in den 20A und 20B und in dem Schritt 214 des Verfahrens 200 eine Klebstoffschicht 114B auf der ersten Austrittsarbeits-Einstellschicht 114A in dem ersten Bereich (z. B. dem n-Bereich 50N) und dem zweiten Bereich (z. B. dem p-Bereich 50P) hergestellt. Wie in 20A gezeigt ist, verschmilzt die Klebstoffschicht 114B zwischen benachbarten zweiten Nanostrukturen 66 in dem ersten Bereich 50N in dem dargestellten Querschnitt. Bei einigen Ausführungsformen wird die Klebstoffschicht 114B bis zu einer Dicke in einem Bereich von 10 nm bis 50 nm hergestellt. Die Klebstoffschicht 114B kann jedes Material aufweisen, das geeignet ist, Adhäsion zu fördern und Diffusion zu verhindern. Zum Beispiel kann die Klebstoffschicht 114B aus einem Metall oder Metallnitrid, wie etwa Titannitrid, Titanaluminiumcarbid, Tantalaluminiumcarbid, mit Silizium dotiertes Tantalaluminid, oder dergleichen, hergestellt werden, das durch ALD, CVD, PVD oder dergleichen abgeschieden wird.
  • Bei einigen Ausführungsformen wird die Klebstoffschicht 114B mit einem ähnlichen ALD-Prozess mit Titanvorläufern, wie etwa TiCl4 oder dergleichen, Tantalvorläufern, wie etwa Pentakis(dimethylamino)tantal(V) (PDMAT) (C10H30N5Ta), Tantalchlorid (TaCl5) oder dergleichen, und/oder Stickstoffvorläufern, wie etwa NH3, oder dergleichen hergestellt. Der Einstrom der Titan- oder Tantalvorläufer in die Abscheidungskammer kann mit einem Volumendurchfluss in einem Bereich von 50 sccm bis 100 sccm erfolgen. Der Einstrom der Stickstoffvorläufer in die Abscheidungskammer kann mit einem Volumendurchfluss in einem Bereich von 50 sccm bis 50.000 sccm erfolgen. Das Durchführen des ALD-Prozesses mit einem Volumendurchfluss über den Bereichen kann negative Auswirkungen auf die Gleichmäßigkeit der Abscheidung haben und kann zur Vergeudung des Vorläufers führen. Das Durchführen des ALD-Prozesses mit einem Volumendurchfluss unter den Bereichen kann negative Auswirkungen auf den Durchsatz und/oder die Produktivität des Fertigungsprozesses haben und kann zu einer niedrigeren Materialkonzentration in der abgeschiedenen Schicht führen. Bei einigen Ausführungsformen kann der ALD-Prozess bei einer Temperatur in dem Bereich von 100 °C bis 600 °C und bei einem Druck in einem Bereich von 0,0001 Torr bis 1 Torr durchgeführt werden. Das Durchführen des ALD-Prozesses bei einer Temperatur von mehr als 600 °C kann negative Auswirkungen auf die Gleichmäßigkeit der Abscheidung haben und kann uneinheitliche Materialkonzentrationen in der abgeschiedenen Schicht zur Folge haben. Das Durchführen des ALD-Prozesses bei einer Temperatur von weniger als 100 °C kann negative Auswirkungen auf den Durchsatz und/oder die Produktivität des Fertigungsprozesses haben und kann zu höheren Fertigungskosten führen.
  • In den 21A und 21B und in dem Schritt 216 des Verfahrens 200 wird eine zweite Maskenschicht 118B in den zweiten Aussparungen 110 über der Klebstoffschicht 114B in dem ersten und dem zweiten Bereich 50N und 50P hergestellt. Die zweite Maskenschicht 118B kann ähnlich wie die erste Maskenschicht 118A sein, die vorstehend beschrieben worden ist, und die Beschreibung wird hier nicht wiederholt.
  • Wie in den 21A und 21B gezeigt ist, wird die zweite Maskenschicht 118B strukturiert, um die zweite Maskenschicht 118B aus den Aussparungen 110 in dem zweiten Bereich 50P zu entfernen. Die zweite Maskenschicht 118B kann durch einen Plasma-Ablöseprozess, einen Ätzprozess, wie etwa einen isotropen oder einen anisotropen Ätzprozess, oder dergleichen entfernt werden. Nach dem Strukturieren der zweiten Maskenschicht 118B werden die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B und verbliebene Teile der ersten Opferschicht 116A aus dem zweiten Bereich 50P entfernt, wobei die zweite Maskenschicht 118B als eine Maske verwendet wird. Durch das Entfernen der ersten Austrittsarbeits-Einstellschicht 114A, der Klebstoffschicht 114B und verbliebener Teile der ersten Opferschicht 116A aus dem zweiten Bereich (z. B. dem p-Bereich 50P) werden die Aussparungen 110 in dem zweiten Bereich erweitert, um die dielektrische Gateschicht 112 in dem zweiten Bereich (z. B. dem p-Bereich 50P) wieder freizulegen. Das Entfernen kann mit geeigneten Fotolithografie- und Ätzverfahren durchgeführt werden. Der Ätzprozess kann jeder geeignete Ätzprozess, wie etwa ein RIE-Prozess, ein NBE-Prozess, dergleichen, ein Nassätzprozess unter Verwendung von zum Beispiel Ammoniumhydroxid (NH4OH), verdünnter Fluorwasserstoffsäure (dHF-Säure), dergleichen oder einer Kombination davon sein. Der Ätzprozess kann isotrop sein.
  • Bei einigen Ausführungsformen wird ein einziger Ätzprozess durchgeführt, um die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B und verbliebene Teile der ersten Opferschicht 116A zu entfernen. Der einzige Ätzprozess kann selektiv für die Materialien der ersten Austrittsarbeits-Einstellschicht 114A, der Klebstoffschicht 114B und der verbliebenen Teile der ersten Opferschicht 116A sein (z. B. selektiv die Materialien der ersten Austrittsarbeits-Einstellschicht 114A, der Klebstoffschicht 114B und der verbliebenen Teile der ersten Opferschicht 116A mit einer höheren Geschwindigkeit als das eine oder die mehreren Materialien der dielektrischen Gateschicht 112 ätzen). Bei einigen Ausführungsformen werden mehrere Ätzschritte/-prozesse durchgeführt, um die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B und verbliebene Teile der ersten Opferschicht 116A zu entfernen. Wie vorstehend erörtert worden ist, können die verbliebenen Teile der ersten Opferschicht 116A einfacher zwischen den zweiten Nanostrukturen 66 entfernt werden als die Austrittsarbeits-Einstellschichten, und folglich kann mit dem offenbarten Verfahren das Abstimmen der Schwellenspannung der Vorrichtungen besser gesteuert werden.
  • In den 22A und 22B wird die zweite Maskenschicht 118B strukturiert, um die zweite Maskenschicht 118B aus den Aussparungen 110 in dem ersten Bereich 50N zu entfernen. Die zweite Maskenschicht 118B kann durch einen Plasma-Ablöseprozess, einen Ätzprozess, wie etwa einen isotropen oder einen anisotropen Ätzprozess, oder dergleichen entfernt werden.
  • Nach dem Entfernen der zweiten Maskenschicht 118B aus den Aussparungen 110 in dem zweiten Bereich 50N werden in den 22A und 22B und in dem Schritt 218 des Verfahrens 200 zweite Austrittsarbeits-Einstellschichten 114C und 114D auf der Klebstoffschicht 114B in dem ersten Bereich (z. B. dem n-Bereich 50N) und auf der dielektrischen Gateschicht 112 in dem zweiten Bereich (z. B. dem p-Bereich 50P) abgeschieden. Wie später näher beschrieben wird, werden p-Vorrichtungen hergestellt, die die zweiten Austrittsarbeits-Einstellschichten 114C und 114D in dem zweiten Bereich (z. B. dem p-Bereich 50P) aufweisen, und n-Vorrichtungen werden hergestellt, die die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B und die zweiten Austrittsarbeits-Einstellschichten 114C und 114D in dem ersten Bereich (z. B. dem n-Bereich 50N) aufweisen. Die zweiten Austrittsarbeits-Einstellschichten 114C und 114D können als eine „p-Austrittsarbeits-Einstellschicht“ bezeichnet werden, wenn es die einzige Austrittsarbeits-Einstellschicht in dem zweiten Bereich (z. B. dem p-Bereich 50P) ist. Die zweiten Austrittsarbeits-Einstellschichten 114C und 114D weisen ein Material auf, das zum Abstimmen einer Austrittsarbeit einer Vorrichtung auf einen Betrag, der für die Anwendung der herzustellenden Vorrichtung gewünscht wird, geeignet ist, und dieses Material kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden. Wenn zum Beispiel die zweiten Austrittsarbeits-Einstellschichten 114C und 114D p-Austrittsarbeits-Einstellschichten sind, können sie aus p-Austrittsarbeitsmetallen (PWFM) (PWFM: p-type work function metal), wie etwa Titannitrid (TiN), Tantalnitrid (TaN), Kombinationen davon oder dergleichen hergestellt werden, die mit ALD, CVD, PVD oder dergleichen abgeschieden werden können. Die zweiten Austrittsarbeits-Einstellschichten 114C und 114D können mit einem ALD-Prozess unter Verwendung der vorstehend für die Klebstoffschicht 114B beschriebenen Parameter hergestellt werden und die Beschreibung wird hier nicht wiederholt. Obwohl die zweiten Austrittsarbeits-Einstellschichten 114C und 114D als zwei Schichten gezeigt sind, kann die zweite Austrittsarbeits-Einstellschicht einschichtig sein oder kann mehr als zwei Schichten aufweisen. Bei einigen Ausführungsformen weisen die zweiten Austrittsarbeits-Einstellschichten 114C und 114D eine Schicht aus Titannitrid (TiN) und eine Schicht aus Tantalnitrid (TaN) auf.
  • Die zweiten Austrittsarbeits-Einstellschichten 114C und 114D werden bis zu einer Dicke hergestellt, die ausreicht, das Verschmelzen der Teile der zweiten Austrittsarbeits-Einstellschicht 114C oder 114D zwischen den zweiten Nanostrukturen 66 in dem zweiten Bereich (z. B. dem p-Bereich 50P) zu bewirken. Bei einigen Ausführungsformen werden die zweiten Austrittsarbeits-Einstellschichten 114C und 114D bis zu einer Dicke in einem Bereich von 10 Å bis 200 Å, wie etwa in einem Bereich von 20 Å bis 25 Å hergestellt. Das Herstellen der zweiten Austrittsarbeits-Einstellschicht 114C bis zu einer Dicke von weniger als 20 Å kann dazu führen, das Teile der zweiten Austrittsarbeits-Einstellschichten 114C und 114D nicht verschmelzen. Das Herstellen der zweiten Austrittsarbeits-Einstellschicht 114C und 114D bis zu einer Dicke von mehr als 25 Å kann negative Auswirkungen auf die Schwellenspannungen der resultierenden Vorrichtungen haben.
  • Die erste Austrittsarbeits-Einstellschicht 114A weist ein anderes Material als die zweiten Austrittsarbeits-Einstellschichten 114C und 114D auf. Wie vorstehend festgestellt worden ist, kann die erste Austrittsarbeits-Einstellschicht 114A aus einem n-Austrittsarbeitsmetall (NWFM) hergestellt werden und die zweiten Austrittsarbeits-Einstellschichten 114C und 114D können aus einem p-Austrittsarbeitsmetall (PWFM) hergestellt werden. Das NWFM ist von dem PWFM verschieden.
  • In den 23A und 23B und in dem Schritt 220 des Verfahrens 200 wird eine Füllschicht 114E auf der zweiten Austrittsarbeits-Einstellschicht 114D abgeschieden. Nachdem die Herstellung abgeschlossen ist, weist die Gateelektrodenschicht 114 die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B, die zweiten Austrittsarbeits-Einstellschichten 114C und 114D und die Füllschicht 114E auf.
  • Die Füllschicht 114E weist ein geeignetes Material mit einem niedrigen Widerstand auf. Zum Beispiel kann die Füllschicht 114E aus einem Metall, wie etwa Wolfram, Aluminium, Cobalt, Ruthenium, Kombinationen davon oder dergleichen, hergestellt werden, das mit ALD, CVD, PVD oder dergleichen abgeschieden werden kann. Die Füllschicht 114E füllt die verbliebenen Teile der Aussparungen 110. Wie in den Querschnitten in den 23A und 23B gezeigt ist, erstreckt sich die Füllschicht 114E nicht zwischen benachbarten zweiten Nanostrukturen 66 in dem ersten Bereich 50N oder in dem zweiten Bereich 50P, da der Bereich zwischen benachbarten Nanostrukturen 66 in den beiden Bereichen 50N und 50P bereits mit anderen Schichten gefüllt worden ist.
  • Obwohl die Klebstoffschicht 114B verwendet wird, um während der Bearbeitung die Adhäsion der ersten Austrittsarbeits-Einstellschicht 114A zu fördern und die Diffusion der ersten Austrittsarbeits-Einstellschicht 114A zu verhindern, kann sie die elektrischen Eigenschaften der resultierenden Vorrichtungen nicht wesentlich beeinflussen und kann in den Teilen der Gateelektrodenschicht 114 in dem ersten Bereich (z. B. dem n-Bereich 50N) zurückgelassen werden. Die Klebstoffschicht 114B ist zwischen den Teilen der ersten Austrittsarbeits-Einstellschicht 114A und der zweiten Austrittsarbeits-Einstellschicht 114C in dem ersten Bereich (z. B. dem n-Bereich 50N) angeordnet und trennt diese physisch. Umgekehrt ist der zweite Bereich (z. B. der p-Bereich 50P) frei von der ersten Austrittsarbeits-Einstellschicht 114A und der Klebstoffschicht 114B, so dass die zweite Austrittsarbeits-Einstellschicht 114C und die dielektrische Gateschicht 112 in dem zweiten Bereich (z. B. dem p-Bereich 50P) nicht durch eine Klebstoffschicht getrennt werden, und in physischem Kontakt sein können.
  • Die 24A und 24B zeigen eine Ausführungsform, die eine Schutzschicht 114F zwischen der ersten Austrittsarbeits-Einstellschicht 114A und der Klebstoffschicht 114B aufweist. Die Schutzschicht 114F wird aus einem Material hergestellt, das gegenüber Oxidation beständig ist und die Diffusion der ersten Austrittsarbeits-Einstellschicht 114A verhindert, und dadurch die Modifikation der ersten Austrittsarbeits-Einstellschicht 114A durch spätere Bearbeitung verhindert.
  • Bei einigen Ausführungsformen wird die Schutzschicht 114F aus amorphem Silizium, Tantalnitrid, Titannitrid, dergleichen oder einer Kombination davon hergestellt, das mit CVD, ALD oder dergleichen abgeschieden werden kann. Obwohl die Schutzschicht 114F als einschichtig gezeigt ist, kann die Schutzschicht 114F mehrschichtig sein. Zum Beispiel kann die Schutzschicht 114F eine Schicht aus amorphem Silizium und eine Schicht aus Titannitrid aufweisen. Bei einigen Ausführungsformen wird die Schutzschicht 114F bis zu einer Dicke in einem Bereich von 0,1 nm bis 10 nm hergestellt.
  • In den 25A und 25B wird ein Entfernungsprozess durchgeführt, um die überschüssigen Teile der Materialien der dielektrischen Gateschicht 112 und der Gateelektrodenschicht 114 zu entfernen, wobei sich diese überschüssigen Teile über den Oberseiten des ersten ILD 104 und der Gate-Abstandshalter 90 befinden, wodurch Gatedielektrika 122 und Gateelektroden 124 hergestellt werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Bei dem Planarisieren bleiben Teile der dielektrischen Gateschicht 112 in den Aussparungen 110 zurück (und bilden so die Gatedielektrika 122). Bei dem Planarisieren bleiben Teile der Gateelektrodenschicht 114 in den Aussparungen 110 zurück (und bilden so die Gateelektroden 124). Die Oberseiten der Gate-Abstandshalter 90; der CESL 102; der ersten ILD 104; der Gatedielektrika 122 (z. B. die Grenzschichten 112A und die dielektrischen High-k-Schichten 112B, siehe die 23A-24B); und der Gateelektroden 124 (z. B. die erste Austrittsarbeits-Einstellschicht 114A, die Klebstoffschicht 114B, die zweiten Austrittsarbeits-Einstellschichten 114C und 114D, optional die Schutzschicht 114F, und die Füllschicht 114E, siehe die 23A-24B) sind koplanar (innerhalb der Prozessschwankungen). Die Gatedielektrika 122 und die Gateelektroden 124 bilden Ersatzgates der resultierenden Nano-FETs. Jedes jeweilige Paar eines Gatedielektrikums 122 und einer Gateelektrode 124 kann kollektiv als eine „Gatestruktur“ bezeichnet werden. Die Gatestrukturen erstrecken sich jeweils entlang von Oberseiten, Seitenwänden und Unterseiten eines Kanalbereichs 68 der zweiten Nanostrukturen 66.
  • In den 26A und 26B wird ein zweites ILD 134 über den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 122 und den Gateelektroden 124 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 134 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 134 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, hergestellt, das mit einem geeigneten Verfahren, wie etwa CVD, PECVD oder dergleichen, abgeschieden werden kann.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 132 zwischen dem zweiten ILD 134 und den Gate-Abstandshaltern 90, der CESL 102, dem ersten ILD 104, den Gatedielektrika 122 und den Gateelektroden 124 hergestellt. Die ESL 132 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, aufweisen, das eine hohe Ätzselektivität gegenüber der Ätzung des zweiten ILD 134 hat.
  • In den 27A und 27B werden Gatekontakte 142 und Source-/Drain-Kontakte 144 hergestellt, um jeweils die Gateelektroden 124 und die epitaxialen Source-/Drain-Bereiche 98 zu kontaktieren. Die Gatekontakte 142 sind physisch und elektrisch mit den Gateelektroden 124 gekoppelt. Die Source-/Drain-Kontakte 144 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 98 gekoppelt.
  • Als ein Beispiel zum Herstellen der Gatekontakte 142 und der Source-/Drain-Kontakte 144, werden Öffnungen für die Gatekontakte 142 durch das zweite ILD 134 und die ESL 132 hergestellt, und Öffnungen für die Source-/Drain-Kontakte 144 werden durch das zweite ILD 134, die ESL 132, das erste ILD 104 und die CESL 102 hergestellt. Die Öffnungen können mit geeigneten Fotolithografie- und Ätzverfahren hergestellt werden. In den Öffnungen werden ein Belag (nicht separat dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material hergestellt. Der Belag kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Zum Entfernen von überschüssigem Material von einer Oberfläche des zweiten ILD 134 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Gatekontakte 142 und die Source-/Drain-Kontakte 144 in den Öffnungen. Die Gatekontakte 142 und die Source-/Drain-Kontakte 144 können in unterschiedlichen Prozessen hergestellt werden, oder sie können in dem gleichen Prozess hergestellt werden. Die Gatekontakte 142 und die Source-/Drain-Kontakte 144 sind zwar als Kontakte dargestellt, die in den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, so dass ein Kurzschließen der Kontakte verhindert wird.
  • Optional werden Metall-Halbleiterlegierungs-Bereiche 146 an den Grenzflächen zwischen den epitaxialen Source-/Drain-Bereichen 98 und den Source-/Drain-Kontakten 144 hergestellt. Die Metall-Halbleiterlegierungs-Bereiche 146 können Silizidbereiche, die aus einem Metallsilizid (z. B. Titansilizid, Cobaltsilizid, Nickelsilizid, usw.) hergestellt sind, Germanidbereiche, die aus einem Metallgermanid (z. B. Titangermanid, Cobaltgermanid, Nickelgermanid, usw.) hergestellt sind, Siliziumgermanidbereiche, die sowohl aus einem Metallsilizid als auch aus einem Metallgermanid hergestellt sind, oder dergleichen sein. Die Metall-Halbleiterlegierungs-Bereiche 146 können vor dem einen oder mehreren Materialien der Source-/Drain-Kontakte 144 hergestellt werden, indem ein Metall in den Öffnungen für die Source-/Drain-Kontakte 144 abgeschieden wird und dann ein thermischer Temperprozess durchgeführt wird. Das Metall kann jedes Metall sein, das mit den Halbleitermaterialien (z. B. Silizium, Silizium-Germanium, Germanium, usw.) der epitaxialen Source-/Drain-Bereiche 98 reagieren kann, um eine niederohmige Metall-Halbleiterlegierung herzustellen, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere schwer schmelzende Metalle, Seltenerdmetalle oder ihre Legierungen. Das Metall kann mit einem Abscheidungsprozess, wie etwa ALD, CVD, PVD oder dergleichen, abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie etwa eine Nassreinigung, durchgeführt werden, um Restmetall aus den Öffnungen für die Source-/Drain-Kontakte 144 zu entfernen, wie etwa von Oberflächen der Metall-Halbleiterlegierungs-Bereiche 146. Das eine oder die mehreren Materialien der Source-/Drain-Kontakte 144 können auf den Metall-Halbleiterlegierungs-Bereichen 146 hergestellt werden.
  • Ausführungsformen können Vorzüge erzielen. Bei einigen Ausführungsformen werden die Austrittsarbeits-Einstellschichten für die n-Vorrichtungen vor den Austrittsarbeits-Einstellschichten für die p-Vorrichtungen hergestellt, um die Schwellenspannungen der resultierenden Vorrichtungen besser steuern zu können. Das Verfahren zum Herstellen der Austrittsarbeits-Einstellschichten für die n-Vorrichtungen vor den Austrittsarbeits-Einstellschichten für die p-Vorrichtungen umfasst das Herstellen und Strukturieren von Opferschichten, um zu verhindern, dass die Austrittsarbeits-Einstellschichten für die n-Vorrichtungen zwischen den Nanostrukturen der p-Vorrichtungen herstellt werden. Damit wird verhindert, dass die Austrittsarbeits-Einstellschichten auf den p-Vorrichtungen verbleiben, wodurch die Leistungsfähigkeit der p-Vorrichtungen herabgesetzt werden könnte. Bei einigen Ausführungsformen wird eine Schutzschicht zwischen der Austrittsarbeits-Einstellschicht und einer Klebstoffschicht hergestellt, um die Diffusion der Austrittsarbeits-Einstellschicht zu blockieren (z. B. im Wesentlichen zu verhindern oder mindestens zu verringern). Die Schwellenspannungen der resultierenden Vorrichtungen können dadurch genauer abgestimmt werden.
  • Eine Ausführungsform umfasst eine Vorrichtung mit einer ersten Gruppe von Nanostrukturen auf einem Substrat, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist. Die Vorrichtung umfasst auch eine zweite Gruppe von Nanostrukturen auf dem Substrat, wobei die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist. Die Vorrichtung umfasst auch eine dielektrische Gateschicht, die jeweils die erste Gruppe und die zweite Gruppe von Nanostrukturen umschließt. Die Vorrichtung umfasst auch eine erste Austrittsarbeits-Einstellschicht auf der dielektrischen Gateschicht der ersten Gruppe von Nanostrukturen, wobei die erste Austrittsarbeits-Einstellschicht jede der ersten Gruppe von Nanostrukturen umschließt und die erste Austrittsarbeits-Einstellschicht ein n-Austrittsarbeitsmetall aufweist. Die Vorrichtung umfasst auch eine Klebstoffschicht auf der ersten Austrittsarbeits-Einstellschicht, wobei die Klebstoffschicht jeder der ersten Gruppe von Nanostrukturen umschließt. Die Vorrichtung umfasst auch eine zweite Austrittsarbeits-Einstellschicht auf der Klebstoffschicht der ersten Gruppe von Nanostrukturen und auf der dielektrischen Gateschicht der zweiten Gruppe von Nanostrukturen, wobei die zweite Austrittsarbeits-Einstellschicht ein p-Austrittsarbeitsmetall aufweist und das p-Austrittsarbeitsmetall von dem n-Austrittsarbeitsmetall verschieden ist. Die Vorrichtung umfasst auch eine Füllschicht auf der zweiten Austrittsarbeits-Einstellschicht.
  • Ausführungsformen können eines oder mehrere der nachstehenden Merkmale aufweisen. Die Vorrichtung, bei der die Klebstoffschicht Titannitrid, Titanaluminiumcarbid, Tantalaluminiumcarbid, mit Silizium dotiertes Tantalaluminid aufweist. Die Vorrichtung, die weiterhin eine Schutzschicht zwischen der ersten Austrittsarbeits-Einstellschicht und der Klebstoffschicht auf der ersten Gruppe von Nanostrukturen aufweist, wobei die Schutzschicht jede der ersten Gruppe von Nanostrukturen umschließt. Die Schutzschicht weist amorphes Silizium auf. Die Klebstoffschicht trennt und füllt einen Bereich zwischen jeweiligen Teilen der Schutzschicht auf benachbarten Nanostrukturen der ersten Gruppe von Nanostrukturen. Die Klebstoffschicht trennt und füllt einen Bereich zwischen jeweiligen Teilen der ersten Austrittsarbeits-Einstellschicht auf benachbarten Nanostrukturen der ersten Gruppe von Nanostrukturen. Die zweite Austrittsarbeits-Einstellschicht trennt und füllt einen Bereich zwischen jeweiligen Teilen der dielektrischen Gateschicht auf benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen. Die Füllschicht erstreckt sich nicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen.
  • Eine Ausführungsform umfasst ein Verfahren, dass das Herstellen einer ersten Gruppe von Nanostrukturen und einer zweiten Gruppe von Nanostrukturen auf einem Substrat umfasst, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist und die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist. Das Verfahren umfasst auch das Herstellen einer dielektrischen Gateschicht mit einem ersten Teil und einem zweiten Teil, wobei der erste Teil auf dem ersten Kanalbereich abgeschieden wird und der zweite Teil auf dem zweiten Kanalbereich abgeschieden wird. Das Verfahren umfasst auch das Herstellen einer ersten Austrittsarbeits-Einstellschicht auf dem ersten Teil der dielektrischen Gateschicht und dem zweiten Teil der dielektrischen Gateschicht. Das Verfahren umfasst auch das Herstellen einer Klebstoffschicht auf der ersten Austrittsarbeits-Einstellschicht. Das Verfahren umfasst auch das Entfernen der Klebstoffschicht und der ersten Austrittsarbeits-Einstellschicht von dem zweiten Teil der dielektrischen Gateschicht. Das Verfahren umfasst auch das Herstellen einer zweiten Austrittsarbeits-Einstellschicht auf der verbliebenen Klebstoffschicht und dem zweiten Teil der dielektrischen Gateschicht. Das Verfahren umfasst auch das Herstellen einer Füllschicht auf der zweiten Austrittsarbeits-Einstellschicht.
  • Ausführungsformen können eines oder mehrere der nachstehenden Merkmale aufweisen. Das Verfahren, bei dem die erste Austrittsarbeits-Einstellschicht ein n-Austrittsarbeitsmetall aufweist und bei dem die zweite Austrittsarbeits-Einstellschicht ein p-Austrittsarbeitsmetall aufweist. Das Verfahren umfasst weiterhin vor dem Herstellen der ersten Austrittsarbeits-Einstellschicht das Herstellen einer Opferschicht auf dem zweite Teil der dielektrischen Gateschicht zwischen benachbarten Nanostrukturen der zweite Gruppe von Nanostrukturen, wobei die erste Austrittsarbeitsschicht auf der Opferschicht und dem zweiten Teil der dielektrischen Gateschicht hergestellt wird. Das Herstellen der Opferschicht auf dem zweiten Teil der dielektrischen Gateschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen umfasst weiterhin das Herstellen einer ersten Opferschicht auf dem ersten Teil und dem zweiten Teil der dielektrische Gateschicht, das Trimmen der ersten Opferschicht, um Teile des ersten Teils und des zweiten Teils der dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen sowohl der ersten als auch der zweiten Gruppe von Nanostrukturen verbleiben, das Herstellen einer zweiten Opferschicht auf den freigelegten Teilen des ersten Teils und des zweiten Teils der dielektrischen Gateschicht und den verbliebenen Teilen der ersten Opferschicht, das Entfernen der ersten und der zweiten Opferschicht von der ersten Gruppe von Nanostrukturen, um den ersten Teil der dielektrischen Gateschicht freizulegen, und das Trimmen der zweiten Opferschicht, um Teile des zweiten Teils der dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen verbleiben. Das Herstellen der ersten Austrittsarbeits-Einstellschicht umfasst das Abscheiden von Titanaluminiumcarbid mit einem ALD-Prozess, wobei der ALD-Prozess mit Titanchlorid und Triethylaluminium durchgeführt, der ALD-Prozess bei einer Temperatur in einem Bereich von 100 °C bis 600 °C durchgeführt wird, der ALD-Prozess bei einem Druck in einem Bereich von 1 Torr bis 100 Torr durchgeführt wird. Der ALD-Prozess umfasst die gleiche Anzahl von Impulsen mit Titanchlorid und mit Triethylaluminium in jedem ALD-Zyklus. Der ALD-Prozess umfasst mehr Impulse mit Triethylaluminium als mit Titanchlorid in jedem ALD-Zyklus. Das Verfahren umfasst weiterhin das Herstellen einer Schutzschicht auf der ersten Austrittsarbeits-Einstellschicht auf der ersten Gruppe von Nanostrukturen, wobei die Klebstoffschicht auf der Schutzschicht auf der ersten Gruppe von Nanostrukturen hergestellt wird. Die Schutzschicht weist amorphes Silizium auf.
  • Eine Ausführungsform umfasst ein Verfahren, das das Herstellen einer ersten Gruppe von Nanostrukturen und einer zweiten Gruppe von Nanostrukturen auf einem Substrat umfasst, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist und die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist. Das Verfahren umfasst auch das Herstellen einer dielektrischen Gateschicht auf dem ersten Kanalbereich. Das Verfahren umfasst auch das Herstellen einer zweiten dielektrischen Gateschicht auf dem zweiten Kanalbereich. Das Verfahren umfasst auch das Herstellen einer Opferschicht zwischen der zweiten Gruppe von Nanostrukturen. Das Verfahren umfasst auch das Herstellen einer n-Austrittsarbeits-Einstellschicht auf der ersten dielektrischen Gateschicht, der zweiten dielektrischen Gateschicht und der Opferschicht, wobei die n-Austrittsarbeits-Einstellschicht jede der ersten Gruppe von Nanostrukturen umschließt. Das Verfahren umfasst auch das Herstellen einer Klebstoffschicht auf der n-Austrittsarbeits-Einstellschicht, wobei die Klebstoffschicht jede der ersten Gruppe von Nanostrukturen umschließt. Das Verfahren umfasst auch das Entfernen der Klebstoffschicht, der n-Austrittsarbeits-Einstellschicht und der Opferschicht von der zweiten dielektrischen Gateschicht. Das Verfahren umfasst auch das Herstellen einer p-Austrittsarbeits-Einstellschicht auf der Klebstoffschicht auf der ersten Gruppe von Nanostrukturen und der zweiten dielektrischen Gateschicht. Das Verfahren umfasst auch das Herstellen einer Füllschicht auf der p-Austrittsarbeits-Einstellschicht.
  • Ausführungsformen können eines oder mehrere der nachstehenden Merkmale aufweisen. Das Verfahren, bei dem das Herstellen einer Opferschicht zwischen der zweiten Gruppe von Nanostrukturen weiterhin Folgendes umfasst: Herstellen einer ersten Opferschicht auf der ersten und der zweiten dielektrischen Gateschicht, Trimmen der ersten Opferschicht, um Teile der ersten und der zweiten dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen sowohl der ersten als auch der zweiten Gruppe von Nanostrukturen verbleiben, Herstellen einer zweiten Opferschicht auf den freigelegten Teilen der ersten und der zweiten dielektrischen Gateschicht und den verbliebenen Teilen der ersten Opferschicht, Entfernen der ersten und der zweiten Opferschicht von der ersten Gruppe von Nanostrukturen, um die erste dielektrische Gateschicht freizulegen, und Trimmen der zweiten Opferschicht, um Teile der zweiten dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen verbleiben. Das Herstellen der n-Austrittsarbeits-Einstellschicht umfasst das Abscheiden von Titanaluminiumcarbid mit einen ALD-Prozess, der ALD-Prozess umfasst mehrere ALD-Zyklen, wobei jeder ALD-Zyklus Impulse mit Titanchlorid und mit Triethylaluminium aufweist, der ALD-Prozess bei einer Temperatur in einem Bereich von 100 °C bis 600 °C durchgeführt wird, der ALD-Prozess bei einem Druck in einem Bereich von 1 Torr bis 100 Torr durchgeführt wird, wobei der ALD-Prozess mehr Impulse mit Triethylaluminium als mit Titanchlorid in jedem ALD-Zyklus umfasst.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63153995 [0001]

Claims (20)

  1. Vorrichtung mit: einer ersten Gruppe von Nanostrukturen auf einem Substrat, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist; einer zweiten Gruppe von Nanostrukturen auf dem Substrat, wobei die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist; einer dielektrischen Gateschicht, die jede der ersten und der zweiten Gruppe von Nanostrukturen umschließt; einer ersten Austrittsarbeits-Einstellschicht auf der dielektrischen Gateschicht der ersten Gruppe von Nanostrukturen, wobei die erste Austrittsarbeits-Einstellschicht jede der ersten Gruppe von Nanostrukturen umschließt und die erste Austrittsarbeits-Einstellschicht ein n-Austrittsarbeitsmetall aufweist; einer Klebstoffschicht auf der ersten Austrittsarbeits-Einstellschicht, wobei die Klebstoffschicht jede der ersten Gruppe von Nanostrukturen umschließt; einer zweiten Austrittsarbeits-Einstellschicht auf der Klebstoffschicht der ersten Gruppe von Nanostrukturen und auf der dielektrischen Gateschicht der zweiten Gruppe von Nanostrukturen, wobei die zweite Austrittsarbeits-Einstellschicht ein p-Austrittsarbeitsmetall aufweist und das p-Austrittsarbeitsmetall verschieden von dem n-Austrittsarbeitsmetall ist; und einer Füllschicht auf der zweiten Austrittsarbeits-Einstellschicht.
  2. Vorrichtung nach Anspruch 1, wobei die Klebstoffschicht Titannitrid, Titanaluminiumcarbid, Tantalaluminiumcarbid, mit Silizium dotiertes Tantalaluminid aufweist.
  3. Vorrichtung nach Anspruch 1 oder 2, die weiterhin Folgendes aufweist: eine Schutzschicht zwischen der ersten Austrittsarbeits-Einstellschicht und der Klebstoffschicht auf der ersten Gruppe von Nanostrukturen, wobei die Schutzschicht jede der ersten Gruppe von Nanostrukturen umschließt.
  4. Vorrichtung nach Anspruch 3, wobei die Schutzschicht amorphes Silizium aufweist.
  5. Vorrichtung nach Anspruch 3 oder 4, wobei die Klebstoffschicht einen Bereich zwischen jeweiligen Teilen der Schutzschicht auf benachbarten Nanostrukturen der ersten Gruppe von Nanostrukturen trennt und füllt.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Klebstoffschicht einen Bereich zwischen jeweiligen Teilen der ersten Austrittsarbeits-Einstellschicht auf benachbarten Nanostrukturen der ersten Gruppe von Nanostrukturen trennt und füllt.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die zweite Austrittsarbeits-Einstellschicht einen Bereich zwischen jeweiligen Teilen der dielektrischen Gateschicht auf benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen trennt und füllt.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Füllschicht sich nicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen erstreckt.
  9. Verfahren mit den folgenden Schritten: Herstellen einer ersten Gruppe von Nanostrukturen und einer zweiten Gruppe von Nanostrukturen auf einem Substrat, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist und die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist; Herstellen einer dielektrischen Gateschicht mit einem ersten Teil und einem zweiten Teil, wobei der erste Teil auf dem ersten Kanalbereich abgeschieden wird und der zweite Teil auf dem zweiten Kanalbereich abgeschieden wird; Herstellen einer ersten Austrittsarbeits-Einstellschicht auf dem ersten Teil der dielektrischen Gateschicht und dem zweiten Teil der dielektrischen Gateschicht; Herstellen einer Klebstoffschicht auf der ersten Austrittsarbeits-Einstellschicht; Entfernen der Klebstoffschicht und der ersten Austrittsarbeits-Einstellschicht von dem zweiten Teil der dielektrischen Gateschicht; Herstellen einer zweiten Austrittsarbeits-Einstellschicht auf der verbliebenen Klebstoffschicht und dem zweiten Teil der dielektrischen Gateschicht; und Herstellen einer Füllschicht auf der zweiten Austrittsarbeits-Einstellschicht.
  10. Verfahren nach Anspruch 9, wobei die erste Austrittsarbeits-Einstellschicht ein n-Austrittsarbeitsmetall aufweist und wobei die zweite Austrittsarbeits-Einstellschicht ein p-Austrittsarbeitsmetall aufweist.
  11. Verfahren nach Anspruch 9 oder 10, das weiterhin Folgendes umfasst: vor dem Herstellen der ersten Austrittsarbeits-Einstellschicht Herstellen einer Opferschicht auf dem zweiten Teil der dielektrischen Gateschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen, wobei die erste Austrittsarbeitsschicht auf der Opferschicht und dem zweiten Teil der dielektrischen Gateschicht hergestellt wird.
  12. Verfahren nach Anspruch 11, wobei das Herstellen der Opferschicht auf dem zweiten Teil der dielektrischen Gateschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen weiterhin Folgendes umfasst: Herstellen einer ersten Opferschicht auf dem ersten Teil und dem zweiten Teil der dielektrischen Gateschicht; Trimmen der ersten Opferschicht, um Teile des ersten Teils und des zweiten Teils der dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen sowohl der ersten als auch der zweiten Gruppe von Nanostrukturen verbleiben; Herstellen einer zweiten Opferschicht auf den freigelegten Teilen des ersten Teils und des zweiten Teils der dielektrischen Gateschicht und den verbliebenen Teile der ersten Opferschicht; Entfernen der ersten und der zweiten Opferschicht von der ersten Gruppe von Nanostrukturen, um den ersten Teil der dielektrischen Gateschicht freizulegen; und Trimmen der zweiten Opferschicht, um Teile des zweiten Teils der dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen verbleiben.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Herstellen der ersten Austrittsarbeits-Einstellschicht das Abscheiden von Titanaluminiumcarbid mit einem ALD-Prozess umfasst, wobei der ALD-Prozess mit Titanchlorid und mit Triethylaluminium durchgeführt wird, wobei der ALD-Prozess bei einer Temperatur in einem Bereich von 100 °C bis 600 °C durchgeführt wird, wobei der ALD-Prozess bei einem Druck in einem Bereich von 1 Torr bis 100 Torr durchgeführt wird.
  14. Verfahren nach Anspruch 13, wobei der ALD-Prozess die gleiche Anzahl von Impulsen mit Titanchlorid und mit Triethylaluminium in jedem ALD Zyklus aufweist.
  15. Verfahren nach Anspruch 13, wobei der ALD-Prozess mehr Impulse mit Triethylaluminium als mit Titanchlorid in jedem ALD-Zyklus aufweist.
  16. Verfahren nach einem der Ansprüche 9 bis 15, das weiterhin Folgendes umfasst: Herstellen einer Schutzschicht auf der ersten Austrittsarbeits-Einstellschicht auf der ersten Gruppe von Nanostrukturen, wobei die Klebstoffschicht auf der Schutzschicht auf der ersten Gruppe von Nanostrukturen hergestellt wird.
  17. Verfahren nach Anspruch 16, wobei die Schutzschicht amorphes Silizium aufweist.
  18. Verfahren mit den folgenden Schritten: Herstellen einer ersten Gruppe von Nanostrukturen und einer zweiten Gruppe von Nanostrukturen auf einem Substrat, wobei die erste Gruppe von Nanostrukturen einen ersten Kanalbereich aufweist und die zweite Gruppe von Nanostrukturen einen zweiten Kanalbereich aufweist; Herstellen einer dielektrischen Gateschicht auf dem ersten Kanalbereich; Herstellen einer zweiten dielektrische Gateschicht auf dem zweiten Kanalbereich; Herstellen einer Opferschicht zwischen der zweiten Gruppe von Nanostrukturen; Herstellen einer n-Austrittsarbeits-Einstellschicht auf der ersten dielektrischen Gateschicht, der zweiten dielektrischen Gateschicht und der Opferschicht, wobei die n-Austrittsarbeits-Einstellschicht jede der ersten Gruppe von Nanostrukturen umschließt; Herstellen einer Klebstoffschicht auf der n-Austrittsarbeits-Einstellschicht, wobei die Klebstoffschicht jede der ersten Gruppe von Nanostrukturen umschließt; Entfernen der Klebstoffschicht, der n-Austrittsarbeits-Einstellschicht und der Opferschicht von der zweiten dielektrischen Gateschicht; Herstellen einer p-Austrittsarbeits-Einstellschicht auf der Klebstoffschicht auf der ersten Gruppe von Nanostrukturen und der zweiten dielektrischen Gateschicht; und Herstellen einer Füllschicht auf der p-Austrittsarbeits-Einstellschicht.
  19. Verfahren nach Anspruch 18, wobei das Herstellen einer Opferschicht zwischen der zweiten Gruppe von Nanostrukturen weiterhin Folgendes umfasst: Herstellen einer ersten Opferschicht auf der ersten und der zweiten dielektrischen Gateschicht; Trimmen der ersten Opferschicht, um Teile der ersten und der zweiten dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen sowohl der ersten als auch der zweiten Gruppe von Nanostrukturen verbleiben; Herstellen einer zweiten Opferschicht auf den freigelegten Teilen der ersten und der zweiten dielektrischen Gateschicht und den verbliebenen Teilen der ersten Opferschicht; Entfernen der ersten und der zweiten Opferschicht von der ersten Gruppe von Nanostrukturen, um die erste dielektrische Gateschicht freizulegen; und Trimmen der zweiten Opferschicht, um Teile der zweiten dielektrischen Gateschicht freizulegen, wobei nach dem Trimmen Teile der ersten Opferschicht zwischen benachbarten Nanostrukturen der zweiten Gruppe von Nanostrukturen verbleiben.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Herstellen der n-Austrittsarbeits-Einstellschicht das Abscheiden von Titanaluminiumcarbid mit einem ALD-Prozess umfasst, der ALD-Prozess das Durchführen mehrerer ALD-Zyklen umfasst, wobei jeder ALD-Zyklus Impulse mit Titanchlorid und mit Triethylaluminium umfasst, der ALD-Prozess bei einer Temperatur in einem Bereich von 100 °C bis 600 °C durchgeführt wird, der ALD-Prozess bei einem Druck in einem Bereich von 1 Torr bis 100 Torr durchgeführt wird, wobei der ALD-Prozess mehr Impulse mit Triethylaluminium als mit Titanchlorid in jedem ALD-Zyklus aufweist.
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