DE102020104370A1 - Halbleitervorrichtung und herstellungsverfahren - Google Patents

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Abstract

Es werden ein Halbleiter-Bauelement und ein Verfahren bereitgestellt, mit dem eine Mehrzahl von Abstandshaltern in einem ersten Bereich und einem zweiten Bereich eines Substrats hergestellt wird. Die Mehrzahl von Abstandshaltern in dem ersten Bereich wird strukturiert, während die Mehrzahl von Abstandshaltern in dem zweiten Bereich geschützt wird, um die Eigenschaften der Abstandshalter in dem ersten Bereich von den Eigenschaften der Abstandshalter in dem zweiten Bereich zu trennen.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 28. Juni 2019 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/868.083 , die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Halbleitersubstrat mit einem Kernbereich und einem Eingangs-/Ausgangsbereich (E/A-Bereich), gemäß einigen Ausführungsformen.
    • Die 2A bis 2D zeigen Schnittansichten des Kernbereichs und des E/A-Bereichs gemäß einigen Ausführungsformen.
    • Die 3A bis 3D zeigen ein Herstellen von Abstandshaltern gemäß einigen Ausführungsformen.
    • Die 4A bis 4D zeigen ein Herstellen eines Zwischenschicht-Dielektrikums gemäß einigen Ausführungsformen.
    • Die 5A bis 5D zeigen ein Strukturieren der Abstandshalter gemäß einigen Ausführungsformen.
    • Die 6A bis 6D zeigen ein Entfernen des Dielektrikums gemäß einigen Ausführungsformen.
    • Die 7A bis 7D zeigen ein Herstellen von Gatestapeln gemäß einigen Ausführungsformen.
    • Die 8A und 8B zeigen ein Herstellen von vier Abstandshaltern gemäß einigen Ausführungsformen.
    • Die 9A und 9B zeigen ein erstes Strukturieren der vier Abstandshalter gemäß einigen Ausführungsformen.
    • Die 10A und 10B zeigen ein zweites Strukturieren der vier Abstandshalter gemäß einigen Ausführungsformen.
    • Die 11A und 11B zeigen ein drittes Strukturieren der vier Abstandshalter zum Herstellen eines Stapels von Abstandshaltern, gemäß einigen Ausführungsformen.
    • Die 12A und 12B zeigen ein Strukturieren eines einzelnen Abstandshalters gemäß einigen Ausführungsformen.
    • Die 13A und 13B zeigen ein Strukturieren von zwei Abstandshaltern gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Nachstehend werden Ausführungsformen für bestimmte Strukturen beschrieben, wie etwa FinFET-Bauelemente der 16-nm-Generation und darüber hinaus. Die Ausführungsformen sind jedoch nicht darauf beschränkt und können in einer breiten Palette von Anwendungen zum Einsatz kommen, die über die hinaus reichen, die nachstehend näher erörtert werden.
  • Kommen wir nun zu 1, in der eine perspektivische Darstellung eines Halbleiter-Bauelements 100 mit einem Substrat 101 (das in 1 der Übersichtlichkeit halber unterbrochen dargestellt ist, aber im Allgemeinen als ein Halbleiterwafer durchgehend ist) gezeigt ist, das einen Kernbereich 103 und einen E/A-Bereich 105 hat. In dem Kernbereich 103 können Bauelemente mit einer ersten Spannungsquelle (z. B. einer ersten Hochspannungsquelle) und einer ersten Masse (z. B. einer ersten Niederspannnungsquelle) verbunden sein, wobei die Bauelemente Logikelemente, Speicherelemente, Kombinationen davon oder dergleichen sein können, die zum Ausführen von gewünschten Funktionen des Halbleiter-Bauelements 100 verwendet werden. In dem E/A-Bereich 105 können Bauelemente, die mit einer zweiten Spannungsquelle (z. B. einer zweiten Hochspannungsquelle), die von der ersten Spannungsquelle verschieden ist (z. B. eine Spannungsquelle mit einer höheren Spannung), und einer zweiten Masse (z. B. einer zweiten Niederspannnungsquelle), die gleich der ersten Masse ist oder von dieser verschieden ist, verbunden sind, Bauelemente sein, die zum Senden und Empfangen von Signalen an das und von dem Halbleiter-Bauelement 100 verwendet werden. Es können jedoch alle geeigneten Bereiche und alle geeigneten Funktionalitäten verwendet werden.
  • Das Substrat 101 kann ein Siliziumsubstrat sein, aber es können auch andere Substrate verwendet werden, wie etwa ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein verspannter SOI und Siliziumgermanium auf Isolator. Das Substrat 101 kann ein p-Halbleiter sein, aber bei anderen Ausführungsformen kann es auch ein n-Halbleiter sein.
  • Bei anderen Ausführungsformen kann für das Substrat 101 ein Material gewählt werden, das speziell die Leistung (z. B. die Trägerbeweglichkeit) der aus dem Substrat 101 hergestellten Bauelemente erhöht. Zum Beispiel kann bei einigen Ausführungsformen das Material für das Substrat 101 eine Schicht aus einem epitaxial aufgewachsenen Halbleitermaterial sein, wie etwa aus epitaxial aufgewachsenem Siliziumgermanium, was dazu beiträgt, einige der Messwerte für die Leistung von Bauelementen zu erhöhen, die aus dem epitaxial aufgewachsenen Siliziumgermanium hergestellt werden. Durch die Verwendung dieser Materialien können zwar einige der Leistungskennwerte der Bauelemente verbessert werden, während andere Leistungskennwerte der Bauelemente beeinträchtigt werden können.
  • In dem Kernbereich 103 wird eine Mehrzahl von ersten Finnen-Feldeffekttransistoren (FinFETs) 107 hergestellt, wobei der Übersichtlichkeit halber in 1 nur ein FinFET 107 gezeigt ist. Bei Bauelementen, die in dem Kernbereich 103 hergestellt werden, können weniger Finnen zum Herstellen eines jeweiligen Transistors implementiert werden, und ein Abstand zwischen benachbarten Gates (und somit eine Breite eines dazwischen befindlichen Source-/Drain-Bereichs) kann kleiner als in anderen Bereichen (z. B. dem E/A-Bereich 105) sein.
  • In dem E/A-Bereich 105 wird eine Mehrzahl von zweiten FinFETs 108 hergestellt, wobei der Übersichtlichkeit halber in 1 nur ein FinFET 108 gezeigt ist. Bei Bauelementen, die in dem E/A-Bereich 105 hergestellt werden, können mehr Finnen zum Herstellen eines jeweiligen Transistors implementiert werden, und ein Abstand zwischen benachbarten Gates (und somit eine Breite eines dazwischen befindlichen Source-/Drain-Bereichs) kann größer als in anderen Bereichen (z. B. dem Kernbereich 103) sein. Strukturen in dem E/A-Bereich 105 können gleichzeitig mit den entsprechenden Strukturen in dem Kernbereich 103 hergestellt werden.
  • Teile des Substrats 101 können als ein erster Schritt bei der späteren Herstellung von ersten Isolationsbereichen 111 hergestellt werden. Die Teile des Substrats 101 können unter Verwendung einer Maskierungsschicht (in 1 nicht einzeln dargestellt) mit einem geeigneten Ätzprozess entfernt werden. Die Maskierungsschicht kann zum Beispiel eine Hartmaske mit Siliziumnitrid sein, die mit einem Verfahren wie chemische Aufdampfung (CVD) hergestellt wird, aber es können auch andere Materialien, wie etwa Oxide, Oxidnitride, Siliziumcarbid, Kombinationen davon oder dergleichen, und andere Verfahren, wie etwa plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD) oder sogar Abscheidung von Siliziumoxid mit anschließender Nitrierung, verwendet werden. Nach ihrer Herstellung kann die Maskierungsschicht mit einem geeigneten fotolithografischen Verfahren strukturiert werden, um die Teile des Substrats 101 freizulegen, die entfernt werden sollen.
  • Wie ein Fachmann erkennen dürfte, sind jedoch die Verfahren und Materialien, die vorstehend zum Herstellen der Maskierungsschicht genannt worden sind, nicht die einzigen, die zum Schützen von Teilen des Substrats 101 bei gleichzeitigem Freilegen anderer Teile des Substrats 101 verwendet werden können. Es kann jedes geeignete Verfahren, wie etwa Strukturieren und Entwickeln eines Fotoresists, zum Freilegen von Teilen des Substrats 101, die entfernt werden sollen, zum Einsatz kommen. Alle diese Verfahren sollen vollständig innerhalb des Schutzumfangs der vorliegenden Ausführungsformen liegen.
  • Nachdem die Maskierungsschicht hergestellt und strukturiert worden ist, können die Teile des Substrats 101 entfernt werden. Das freigelegte Substrat 101 kann mit einem geeigneten Verfahren, wie etwa reaktive Ionenätzung (RIE), entfernt werden, um die Teile des Substrats 101 zu entfernen, aber es kann jedes geeignete Verfahren verwendet werden. Bei einer Ausführungsform können die Teile des Substrats 101 bis zu einer ersten Tiefe von weniger als etwa 5000 Å von einer Oberfläche des Substrats 101, wie etwa bis zu einer Tiefe von etwa 2500 Å, entfernt werden.
  • Wie ein Durchschnittsfachmann erkennen dürfte, ist das vorstehend beschriebene Verfahren nur ein mögliches Verfahren, und es soll nicht die einzige Ausführungsform sein. Vielmehr kann jedes geeignete Verfahren, mit dem die Teile des Substrats 101 entfernt werden können, zum Einsatz kommen, und es kann jedes geeignete Verfahren mit jeder Anzahl von Maskierungs- und Entfernungsschritten verwendet werden.
  • Außerdem entstehen durch den Maskierungs- und Ätzprozess zusätzlich Finnen 113 aus den Teilen des Substrats 101, die nicht entfernt werden. Der Einfachheit halber sind die Finnen 113 in den Figuren als Finnen dargestellt, die von dem Substrat 101 getrennt sind, aber es kann einen physischen Hinweis auf die Trennung geben oder auch nicht. Diese Finnen 113 können zum Herstellen von Kanalbereichen von Multi-Gate-FinFET-Transistoren verwendet werden, wie später dargelegt wird. 1 zeigt zwar nur zwei Finnen 113, die aus dem Substrat 101 hergestellt werden, aber es kann jede Anzahl von Finnen 113 verwendet werden.
  • Die Finnen 113 können so hergestellt werden, dass sie eine Breite auf der Oberfläche des Substrats 101 von etwa 5 nm bis etwa 80 nm, z. B. von etwa 30 nm, haben. Außerdem können die Finnen 113 mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 113 mit einem oder mehreren fotolithografischen Prozessen strukturiert werden, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen 113 verwendet werden.
  • Nachdem die Finnen 113 hergestellt worden sind, kann ein dielektrisches Material abgeschieden werden, und das dielektrische Material kann dann ausgespart werden, um die ersten Isolationsbereiche 111 herzustellen. Das dielektrische Material kann ein Oxidmaterial, ein HDP-Oxid (HDP: Plasma hoher Dichte) oder dergleichen sein. Nach optionalen Reinigungs- und Beschichtungsschritten kann das dielektrische Material durch CVD, z. B. mit einem Hohes-Seitenverhältnis-Prozess (HARP-Prozess), durch CVD mit einem Plasma hoher Dichte (HDP-CVD) oder einem anderen geeigneten Herstellungsverfahren, das auf dem Fachgebiet bekannt ist, abgeschieden werden.
  • Durch den Abscheidungsprozess können Bereiche um die Finnen 113 gefüllt oder überfüllt werden, und anschließend kann überschüssiges Material über den Finnen 113 mit einem geeigneten Verfahren, wie etwa einer chemisch-mechanischen Polierung (CMP), einer Ätzung, einer Kombination davon oder dergleichen, entfernt werden. Bei einer Ausführungsform wird durch den Entfernungsprozess auch dielektrisches Material entfernt, das sich über den Finnen 113 befindet, sodass durch das Entfernen des dielektrischen Materials die Oberfläche der Finnen 113 für weitere Bearbeitungsschritte freigelegt wird.
  • Nach dem Planarisieren kann das dielektrische Material von der Oberfläche der Finnen 113 her ausgespart werden. Das Aussparen kann durchgeführt werden, um zumindest einen Teil der Seitenwände der Finnen 113, der zu der Oberfläche der Finnen 113 benachbart ist, freizulegen. Das dielektrische Material kann mit einer Nassätzung durch Tauchen der Oberfläche der Finnen 113 in ein Ätzmittel, wie etwa HF, ausgespart werden, aber es können auch andere Ätzmittel, wie etwa H2, und andere Verfahren, wie etwa reaktive Ionenätzung, eine Trockenätzung mit Ätzmitteln wie NH3/NF3, chemische Oxidentfernung oder trockenchemische Reinigung, verwendet werden. Das dielektrische Material kann mit einem Abstand von der Oberfläche der Finnen 113 von etwa 50 Å bis etwa 500 Å, z. B. von etwa 400 Å, ausgespart werden. Außerdem kann durch das Aussparen auch dielektrisches Material, das über den Finnen 113 verblieben ist, entfernt werden, um sicherzustellen, dass die Finnen 113 für die Weiterbearbeitung freigelegt werden.
  • Wie ein Durchschnittsfachmann erkennen dürfte, können die vorstehend beschriebenen Schritte jedoch nur ein Teil des gesamten Prozessablaufs sein, der zum Füllen und Aussparen des dielektrischen Materials verwendet wird. Zum Beispiel können auch Beschichtungsschritte, Reinigungsschritte, Temperschritte, Spaltfüllungsschritte, Kombinationen davon und dergleichen verwendet werden. Alle diese möglichen Prozessschritte sollen vollständig innerhalb des Schutzumfangs der vorliegenden Ausführungsformen liegen.
  • Nachdem die ersten Isolationsbereiche 111 hergestellt worden sind, können ein Dummy-Gatedielektrikum 115 und eine Dummy-Gateelektrode 117 über dem Dummy-Gatedielektrikum 115 über den einzelnen Finnen 113 hergestellt werden. Bei einer Ausführungsform kann das Dummy-Gatedielektrikum 115 durch thermische Oxidation, chemische Aufdampfung, Sputtern oder mit anderen Verfahren hergestellt werden, die auf dem Fachgebiet zum Herstellen eines Gatedielektrikums bekannt sind und verwendet werden. In Abhängigkeit von dem Verfahren zum Herstellen des Gatedielektrikums kann eine Dicke des Dummy-Gatedielektrikums 115 auf den Finnen 113 von einer Dicke des Gatedielektrikums auf der Seitenwand der Finnen 113 verschieden sein.
  • Das Dummy-Gatedielektrikum 115 kann ein Material wie Siliziumdioxid oder Siliziumoxidnitrid mit einer Dicke von etwa 3 Å bis etwa 100 Å, z. B. von etwa 10 Å, sein. Das Dummy-Gatedielektrikum 115 kann aus einem Material mit einer hohen Dielektrizitätskonstante (High-k-Material) (z. B. mit einer relativen Permittivität von mehr als etwa 5), wie etwa Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxidnitrid (HfON) oder Zirconiumoxid (ZrO2), oder Kombinationen davon mit einer äquivalenten Oxiddicke von etwa 0,5 Å bis etwa 100 Å, z. B. von etwa 10 Å oder weniger, hergestellt werden. Außerdem kann auch eine Kombination aus Siliziumdioxid, Siliziumoxidnitrid und/oder High-k-Materialien für das Dummy-Gatedielektrikum 115 verwendet werden.
  • Die Dummy-Gateelektrode 117 kann ein leitfähiges oder ein nicht-leitfähiges Material aufweisen, z. B. Polysilizium, aber es können alle geeigneten Materialien oder Kombinationen von Materialien verwendet werden. Die Dummy-Gateelektrode 117 kann durch CVD, Sputterdeposition oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Die Dicke der Dummy-Gateelektrode 117 kann etwa 5 Å bis etwa 200 Å betragen. Die Dummy-Gateelektrode 117 kann eine nicht-planare Oberseite haben, die vor dem Strukturieren der Dummy-Gateelektrode 117 oder der Gate-Ätzung planarisiert werden kann. An dieser Stelle können Ionen in die Dummy-Gateelektrode 117 eingebracht werden oder auch nicht. Die Ionen können zum Beispiel mit Ionenimplantationsverfahren eingebracht werden.
  • Nach ihrer Herstellung kann die Dummy-Gateelektrode 117 strukturiert werden. Die strukturierten Dummy-Gateelektroden 117 definieren mehrere Kanalbereiche, die auf jeder Seite der Finnen 113 unter dem Dummy-Gatedielektrikum 115 angeordnet sind. Die strukturierten Dummy-Gateelektroden 117 können durch Abscheiden und anschließendes Strukturieren einer Gatemaske 119 auf der Dummy-Gateelektrode 117 zum Beispiel mit Abscheidungs- und fotolithografischen Verfahren hergestellt werden, die auf dem Fachgebiet bekannt sind. Für die Gatemaske 119 können allgemein übliche Maskierungs- und Opfermaterialien, unter anderem Siliziumoxid, Siliziumoxidnitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, verwendet werden, die mit einer Dicke von etwa 5 Å bis etwa 200 Å abgeschieden werden können. Die Dummy-Gateelektrode 117 kann mit einem Trockenätzprozess geätzt werden, um strukturierte Dummy-Gateelektroden 117 herzustellen.
  • Die 2A bis 2D zeigen verschiedene Schnittansichten entlang Schnittlinien, die in 1 gezeigt sind. Zum Beispiel zeigt 2A eine Schnittansicht entlang einer Linie A - A des ersten FinFET 107 (z. B. eine „Schnitt-auf-Finne“-Darstellung), der in dem Kernbereich 103 entlang den Finnen 113 angeordnet ist, während 2B eine Schnittansicht entlang einer Linie B - B des ersten FinFET 107 (z. B. eine „Schnitt-ohne-Finne“-Darstellung) entlang einem Schnitt zeigt, der zu den Finnen 113 benachbart ist. In ähnlicher Weise zeigt 2C eine Schnittansicht entlang einer Linie C - C des zweiten FinFET 108 (z. B. eine „Schnitt-auf-Finne“-Darstellung), der in dem E/A-Bereich 105 angeordnet ist, während 2D eine Schnittansicht entlang einer Linie D - D des zweiten FinFET 108 (z. B. eine „Schnitt-ohne-Finne“-Darstellung) entlang einem Schnitt zeigt, der zu den Finnen 113 benachbart ist, die sich in dem E/A-Bereich 105 befinden. In jeder dieser Figuren ist das Substrat 101 der Übersichtlichkeit halber weggelassen worden.
  • Wie weiterhin in den 2A bis 2D zu sehen ist, kann die Breite der Dummy-Gateelektrode 117 in Bauelementen, die in dem Kernbereich 103 hergestellt sind, und in Bauelementen, die in dem E/A-Bereich 105 hergestellt sind, unterschiedlich sein. Zum Beispiel kann die Dummy-Gateelektrode 117 in dem Kernbereich 103 eine erste Breite W1 von etwa 50 Å bis etwa 5000 Å, z. B. von etwa 100 Å, haben, während die Dummy-Gateelektrode 117 in dem E/A-Bereich 105 eine zweite Breite W2 von etwa 50 Å bis etwa 5000 Å, z. B. von etwa 300 Å, haben kann. Es können jedoch alle geeigneten Breiten verwendet werden.
  • Die 3A bis 3D zeigen Schnittansichten entlang ähnlichen Schnittlinien wie in den 2A bis 2D und zeigen außerdem ein Herstellen eines ersten Abstandshalters 301 und eines zweiten Abstandshalters 303 benachbart zu den Dummy-Gateelektroden 117 in dem Kernbereich 103 und dem E/A-Bereich 105. Bei einer Ausführungsform kann das Material für den ersten Abstandshalter 301 ein siliziumbasiertes Material sein, wie etwa SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC oder dergleichen, oder es kann bei anderen Ausführungsformen ein Metall-basiertes Material sein, wie etwa SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx oder dergleichen, das mit einer Dicke von etwa 5 Å bis etwa 500 abgeschieden werden kann. Bei einer Ausführungsform kann der erste Abstandshalter 301 dadurch hergestellt werden, dass zunächst ein Abscheidungsverfahren, wie etwa physikalische Aufdampfung (PVD), CVD, Atomlagenabscheidung (ALD); eine Behandlung, z. B. eine Oxidation; eine Kombination davon oder dergleichen durchgeführt wird. Es können jedoch alle geeigneten Materialien, Dicken und Verfahren zum Herstellen verwendet werden.
  • Der zweite Abstandshalter 303 kann über dem ersten Abstandshalter 301 hergestellt werden und kann zum Bereitstellen eines anderen Materials mit anderen Ätzeigenschaften als dem des ersten Abstandshalters 301 verwendet werden. Daher kann das Material für den zweiten Abstandshalter 303 bei Ausführungsformen, bei denen der erste Abstandshalter 301 SiN ist, SiOCN sein, aber bei anderen Ausführungsformen kann der zweite Abstandshalter 303 ein siliziumbasiertes Material sein, wie etwa SiN, SiON, SiC, SiOC, SiO2, SiC oder dergleichen, oder kann bei noch weiteren Ausführungsformen ein Metall-basiertes Material sein, wie etwa SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx oder dergleichen. Bei einer Ausführungsform kann der zweite Abstandshalter 303 mit einem Abscheidungsverfahren wie PVD, CVD, ALD, Kombinationen davon oder dergleichen mit einer Dicke von etwa 5 Å bis etwa 500 Å abgeschieden werden. Es können jedoch alle geeigneten Materialien, Dicken und Verfahren zum Herstellen verwendet werden.
  • Die 3A bis 3D zeigen außerdem, dass nach der Ablagerung (Blanket Deposition) der Materialien für den ersten Abstandshalter 301 und den zweiten Abstandshalter 303 die Materialien für den ersten Abstandshalter 301 und den zweiten Abstandshalter 303 strukturiert werden können, um den ersten Abstandshalter 301 und den zweiten Abstandshalter 303 herzustellen. Bei einer Ausführungsform werden die Materialien für den ersten Abstandshalter 301 und den zweiten Abstandshalter 303 mit einem oder mehreren anisotropen Ätzprozessen, wie etwa durch reaktive Ionenätzungen, strukturiert, um den ersten Abstandshalter 301 und den zweiten Abstandshalter 303 von horizontalen Flächen der Struktur zu entfernen. Es kann jedoch jedes geeignete Strukturierungsverfahren verwendet werden.
  • In den 3A bis 3D sind zwar nur die ersten Abstandshalter 301 und die zweiten Abstandshalter 303 gezeigt, aber Ausführungsformen sind nicht auf das Vorhandensein von nur zwei Abstandshaltern beschränkt. Vielmehr kann jede Anzahl von Abstandshaltern benachbart zu der Dummy-Gateelektrode 117 hergestellt werden. Zum Beispiel kann die Anzahl von getrennten Abstandshaltern mir unterschiedlichen Materialien drei bis zehn betragen.
  • Bei einer Ausführungsform kann der Strukturierungsprozess mit einem oder mehreren anisotropen Ätzprozessen, die zum Entfernen des ersten Abstandshalters 301 und des zweiten Abstandshalters 303 von den horizontalen Flächen der Struktur verwendet werden, auch zum Aussparen von Teilen der ersten Isolationsbereiche 111 verwendet werden, die durch den Strukturierungsprozess freigelegt werden. Daher können die ersten Isolationsbereiche 111, die nicht von den strukturierten Dummy-Gateelektroden 117, dem strukturierten ersten Abstandshalter 301 und dem strukturierten zweiten Abstandshalter 303 bedeckt sind, bis zu einer Ebene ausgespart werden, die sich unter dem Teil der ersten Isolationsbereiche 111 befindet, der bedeckt ist, sodass eine Kronenform in den ersten Isolationsbereichen 111 entsteht. Bei anderen Ausführungsformen werden jedoch die ersten Isolationsbereiche 111 nicht ausgespart, und jede geeignete Strukturierung der ersten Isolationsbereiche 111 soll vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Die 3A bis 3D zeigen weiterhin ein Entfernen der Finnen 113 von den Bereichen, die nicht durch die strukturierten Dummy-Gateelektroden 117, die ersten Abstandshalter 301 und die zweiten Abstandshalter 303 geschützt sind, und ein erneutes Aufwachsen von Source-/Drain-Bereichen 305. Das Entfernen der Finnen 113 von den Bereichen, die nicht durch die strukturierten Dummy-Gateelektroden 117, die strukturierten ersten Abstandshalter 301 und die strukturierten zweiten Abstandshalter 303 geschützt sind, kann mit einer reaktiven Ionenätzung (RIE) unter Verwendung der strukturierten Dummy-Gateelektroden 117, der strukturierten ersten Abstandshalter 301 und der strukturierten zweiten Abstandshalter 303 als Hartmasken oder mit einem anderen geeigneten Entfernungsprozess erfolgen. Das Entfernen kann so lange fortgesetzt werden, bis die Finnen 113 entweder planar mit der Oberfläche der ersten Isolationsbereiche 111 sind (wie gezeigt ist) oder sich unter dieser Oberfläche befinden.
  • Bei einigen Ausführungsformen erfolgt das Entfernen des Materials der Finnen 113 zwischen dem Kernbereich 103 und dem E/A-Bereich 105 uneinheitlich. Zum Beispiel kann das Entfernen des Materials der Finnen 113 in dem E/A-Bereich 105 mit einer höheren Geschwindigkeit als das Entfernen des Materials der Finnen 113 in dem Kernbereich 103 erfolgen. Daher reichen Öffnungen, die durch das Entfernen entstehen, tiefer in den E/A-Bereich 105 als in den Kernbereich 103 hinein. Bei anderen Ausführungsformen können die Öffnungen jedoch bis in eine ähnliche Tiefe reichen.
  • Nachdem diese Teile der Finnen 113 entfernt worden sind, können die Source-/Drain-Bereiche 305 in Kontakt mit den einzelnen Finnen 113 erneut aufgewachsen werden. Bei einer Ausführungsform können die Source-/Drain-Bereiche 305 erneut aufgewachsen werden, und bei einigen Ausführungsformen können sie so aufgewachsen werden, dass ein Stressor entsteht, der eine Spannung in die Kanalbereiche der Finnen 113 einträgt, die sich unter den strukturierten Dummy-Gateelektroden 117 befinden. Bei einer Ausführungsform, bei der die Finnen 113 Silizium aufweisen und der FinFET ein p-Bauelement ist, können die Source-/Drain-Bereiche 305 mit einem selektiven Epitaxieprozess mit einem Material wie Silizium oder andernfalls einem Material wie Siliziumgermanium aufgewachsen werden, das eine andere Gitterkonstante als die Kanalbereiche hat. Für den epitaxialen Aufwachsprozess können Vorläufer, wie etwa Silan, Dichlorsilan, Monogerman und dergleichen, verwendet werden, und er kann etwa 5 min bis etwa 120, z. B. etwa 30 min, andauern.
  • Bei einer Ausführungsform können die Source-/Drain-Bereiche 305 so hergestellt werden, dass sie eine Dicke von etwa 5 Å bis etwa 1000 Å und eine Höhe über den ersten Isolationsbereichen 111 von etwa 10 Å bis etwa 500 Å, z. B. von etwa 200 Å, haben. Bei dieser Ausführungsform können die Source-/Drain-Bereiche 305 so hergestellt werden, dass sie eine Höhe über der Oberseite der ersten Isolationsbereiche 111 von etwa 5 nm bis etwa 250 nm, z. B. von etwa 100 nm, haben. Außerdem können die Source-/Drain-Bereiche 305 in dem E/A-Bereich 105 auf Grund der ungleichmäßigen Ätzung eine größere Höhe als die Source-/Drain-Bereiche 305 in dem Kernbereich 103 haben. Zum Beispiel kann der Source-/Drain-Bereich 305 in dem E/A-Bereich 105 eine Höhe von etwa 200 Å bis etwa 800 Ä, z. B. von etwa 500 Å, haben, während der Source-/Drain-Bereich 305 in dem Kernbereich 103 eine Höhe von etwa 200 Å bis etwa 800 Å, z. B. von etwa 400 Å, haben kann.
  • Obwohl hier spezielle Abmessungen und Formen beschrieben worden sind, sollen diese nur erläuternd und nicht beschränkend sein. Vielmehr können jede geeignete Größe und Form für die Source-/Drain-Bereiche 305 verwendet werden, wobei die Größe und Form von zahlreichen Parametern während des Herstellungsprozesses beeinflusst werden können. Zum Beispiel können die Größe und Form der Source-/Drain-Bereiche 305 von den folgenden Faktoren beeinflusst werden: einer Größe und einem Abstand der Gatestapel (z. B. führen unterschiedliche Gatestapel zwischen dem Kernbereich 103 und dem E/A-Bereich 105 zu unterschiedlichen Breiten ihrer jeweiligen Source-/Drain-Bereiche 305); der Art der Ätzung, die zum Platzschaffen für die Source-/Drain-Bereiche 305 verwendet wird; den Parametern, die während des epitaxialen Aufwachsens der Source-/Drain-Bereiche 305 verwendet werden; und dergleichen. Alle diese Unterschiede zwischen Parametern und ihre jeweiligen Einflüsse auf die Größe und Form der Source-/Drain-Bereiche 305 sollen vollständig innerhalb des Schutzumfangs der Ausführungsformen liegen.
  • Nachdem die Source-/Drain-Bereiche 305 hergestellt worden sind, können Dotanden in die Source-/Drain-Bereiche 305 implantiert werden, indem geeignete Dotanden so implantiert werden, dass sie die Dotanden in den Finnen 113 ergänzen. Zum Beispiel können p-Dotanden, wie etwa Bor, Gallium, Indium oder dergleichen, implantiert werden, um ein PMOS-Bauelement herzustellen. Alternativ können n-Dotanden, wie etwa Phosphor, Arsen, Antimon oder dergleichen, implantiert werden, um ein NMOS-Bauelement herzustellen. Diese Dotanden können unter Verwendung der strukturierten Dummy-Gateelektroden 117, der ersten Abstandshalter 301 und der zweiten Abstandshalter 303 als Masken implantiert werden. Ein Durchschnittsfachmann dürfte erkennen, dass auch zahlreiche andere Verfahren, Schritte oder dergleichen zum Implantieren der Dotanden verwendet werden können. Zum Beispiel dürfte ein Durchschnittsfachmann erkennen, dass eine Mehrzahl von Implantationen unter Verwendung verschiedener Kombinationen von Abstandshaltern und Belägen durchgeführt werden kann, um Source-/Drain-Bereiche mir speziellen Formen oder Eigenschaften herzustellen, die für einen bestimmten Zeck geeignet sind. Es kann jedes dieser Verfahren zum Implantieren der Dotanden verwendet werden, und die vorstehende Beschreibung soll die vorliegenden Ausführungsformen nicht auf die vorstehend beschriebenen Schritte beschränken.
  • Die 4A bis 4D zeigen Schnittansichten entlang ähnlichen Schnittlinien wie in den 2A bis 2D und zeigen außerdem ein Abscheiden einer Kontakt-Ätzstoppschicht 401 und einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 403 über den Source-/Drain-Bereichen 305. Die Kontakt-Ätzstoppschicht 401 wird zum Schützen von tieferliegenden Strukturen gegen Beschädigung durch weitere Bearbeitung und zum Bereitstellen eines Steuerpunkts für weitere Ätzprozesse verwendet. Bei einer Ausführungsform kann die Kontakt-Ätzstoppschicht 401 aus Siliziumnitrid durch plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt werden, aber alternativ können auch andere Materialien, wie etwa Nitride, Oxidnitride, Carbide, Boride, Kombinationen davon oder dergleichen, und andere Verfahren zum Herstellen der Kontakt-Ätzstoppschicht 401 verwendet werden, wie etwa chemische Aufdampfung bei Tiefdruck (LPCVD), PVD oder dergleichen. Die Kontakt-Ätzstoppschicht 401 kann eine Dicke von etwa 50 Å bis etwa 2000 Å, z. B. von etwa 200 Å, haben.
  • Die ILD-Schicht 403 kann ein Material wie Borphosphorsilicatglas (BPSG) aufweisen, aber es können alle geeigneten Dielektrika verwendet werden. Die ILD-Schicht 403 kann mit einem Verfahren wie PECVD hergestellt werden, aber alternativ können auch andere Verfahren, wie etwa LPCVD, verwendet werden. Die ILD-Schicht 403 kann mit einer Dicke von etwa 100 Å bis etwa 3000 Å hergestellt werden.
  • Die 4A bis 4D zeigen außerdem, dass nach der Herstellung der ILD-Schicht 403 die ILD-Schicht 403 und die Kontakt-Ätzstoppschicht 401 mit den ersten Abstandshaltern 301, den zweiten Abstandshaltern 303 und der Dummy-Gateelektrode 117 planarisiert werden können. Bei einer Ausführungsform können die ILD-Schicht 403, die Kontakt-Ätzstoppschicht 401, die ersten Abstandshalter 301 und die zweiten Abstandshalter 303 z. B. mit einem Planarisierungsprozess, wie etwa einem chemisch-mechanischen Polierungsprozess, planarisiert werden, aber es kann jedes geeignete Verfahren verwendet werden. Der Planarisierungsprozess wird auch zum Entfernen der Gatemaske 119 verwendet.
  • Die 5A bis 5D zeigen Schnittansichten entlang ähnlichen Schnittlinien wie in den 2A bis 2D, und sie zeigen außerdem ein Entfernen der Dummy-Gateelektrode 117 in dem Kernbereich 103 und dem E/A-Bereich 105. Bei einer Ausführungsform können die Dummy-Gateelektroden 117 z. B. mit einem oder mehreren Nass- oder Trockenätzprozessen entfernt werden, für die Ätzmittel verwendet werden, die für die Materialien der Dummy-Gateelektrode 117 selektiv sind. Es können jedoch alle geeigneten Entfernungsverfahren verwendet werden.
  • Die 5A bis 5D zeigen außerdem, dass nach dem Entfernen der Dummy-Gateelektrode 117 aus dem Kernbereich 103 und dem E/A-Bereich 105 eine Maske 501 über den Strukturen in dem E/A-Bereich 105 platziert werden kann, um die Strukturen darin zu schützen. Bei einer Ausführungsform kann die Maske 501 ein lichtempfindliches Material sein, wie etwa ein Polymer-basiertes Fotoresist, das verteilt wird und anschließend z. B. mit einem Belichtungs- und Entwicklungsprozess strukturiert wird, um den E/A-Bereich 105 zu schützen, während der Kernbereich 103 freiliegt. Es können jedoch alle geeigneten Materialien, wie etwa Hartmaskenmaterialien, und alle geeigneten Verfahren, wie etwa ein Abscheidungs- und Strukturierungsverfahren, zum Herstellen der Maske 501 verwendet werden.
  • Nachdem die Maske 501 hergestellt worden ist und die Strukturen in dem E/A-Bereich 105 geschützt worden sind, wird, wie in den 5A und 5B gezeigt ist, der erste Abstandshalter 301 in dem Kernbereich 103 strukturiert, um die Teile des ersten Abstandshalters 301 zu entfernen, die entlang einer Seitenwand des zweiten Abstandshalters 303 ausgerichtet sind, ohne die Teile des ersten Abstandshalters 301 zu entfernen, die von dem zweiten Abstandshalter 303 bedeckt sind, und um Erster-Abstandshalter-Reste 503 herzustellen. Bei einer Ausführungsform kann das Strukturieren des ersten Abstandshalters 301 z. B. mit einem oder mehreren Ätzprozessen, wie etwa durch chemische Ätzung, Plasmaätzung, Nassreinigung, Kombinationen davon oder dergleichen, unter Verwendung eines Ätzmittels erfolgen, das für das Material des ersten Abstandshalters 301 selektiv ist, ohne das Material des zweiten Abstandshalters 303 erheblich zu ätzen.
  • Bei einer Ausführungsform wird in dem Entfernungsprozess zum Herstellen der Erster-Abstandshalter-Reste 503 der erste Abstandshalter 301 vollständig von der Nähe der Seitenwände der zweiten Abstandshalter 303 entfernt, sodass die Erster-Abstandshalter-Reste 503 an eine Seitenwand der zweiten Abstandshalter 303 angrenzen und zu dieser ausgerichtet werden. Daher können die Erster-Abstandshalter-Reste 503 eine Breite haben, die gleich der Dicke der abgeschiedenen zweiten Abstandshalter 303 ist (z. B. etwa 5 Å bis etwa 500 Å). Bei anderen Ausführungsformen kann jedoch der erste Abstandshalter 301 benachbart zu den Seitenwänden der zweiten Abstandshalter 303 bleiben (aber mit einer reduzierten Dicke), oder er kann andernfalls so geätzt werden, dass die Erster-Abstandshalter-Reste 503 in einer Richtung parallel zu einer Oberseite der Finnen 113 ausgespart werden.
  • Durch Entfernen von Teilen der ersten Abstandshalter 301 und durch Herstellen der Erster-Abstandshalter-Reste 503 kann eine Anzahl a von Abstandshaltern, die in dem Kernbereich 103 angeordnet sind, so reduziert werden, dass sie niedriger als eine Anzahl b von Abstandshaltern ist, die in dem E/A-Bereich 105 angeordnet sind, sodass b - a ≥ 1 ist. Außerdem kann eine Dicke (z. B. 5 Å bis 5000 Å) einer Kombination von Abstandshaltern (z. B. der zweiten Abstandshalter 303 zusammen mit den ersten Abstandshaltern 301) für die Strukturen in dem Kernbereich 103 reduziert werden, ohne eine Dicke (z. B. 10 Å bis 1000 Å) einer Kombination von Abstandshaltern in dem E/A-Bereich 105 zu reduzieren. Daher können die Kapazität und die Leckgefahr in dem E/A-Bereich 105, der mit einer höheren Spannung arbeitet, verringert werden, ohne die Leistung der Bauelemente in dem Kernbereich 103 zu mindern.
  • Außerdem kann bei einer Ausführungsform durch das Strukturieren der ersten Abstandshalter 301 und durch das Herstellen der Erster-Abstandshalter-Reste 503 auch ein Teil des ersten Isolationsbereichs 111 entfernt werden, der sich in dem Kernbereich 103 unter der Dummy-Gateelektrode 117 befindet. Bei einigen Ausführungsformen kann der erste Isolationsbereich 111 so entfernt werden, dass eine Aussparung 505 mit einer gekrümmten konkaven Oberfläche des ersten Isolationsbereichs 111 entsteht, ohne eine entsprechende Aussparung in dem E/A-Bereich 105 zu erzeugen (da der E/A-Bereich 105 noch immer durch die vorhandene Maske 501 geschützt ist). Bei einer Ausführungsform kann die Aussparung 505 mit einer ersten Tiefe D1 von etwa 3 Å bis etwa 500 Å, z. B. von etwa 30 Å, erzeugt werden, und sie kann die erste Breite W1 haben. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • Die 6A bis 6D zeigen Schnittansichten entlang ähnlichen Schnittlinien wie in den 2A bis 2D und zeigen außerdem ein Entfernen eines Teils des Dummy-Gatedielektrikums 115 in dem Kernbereich 103. Durch dieses Entfernen entstehen Dummy-Gatedielektrikum-Reste 601 in dem Kernbereich 103, während durch die vorhandene Maske 501 (siehe 5C und 5D) das Dummy-Gatedielektrikum 115 in dem E/A-Bereich 105 durch den Prozess nicht beschädigt wird und intakt bleibt. Bei einer Ausführungsform kann das Dummy-Gatedielektrikum 115 zum Beispiel mit einem oder mehreren Ätzprozessen, wie etwa durch chemische Ätzung, Plasmaätzung, Nassreinigung, Kombinationen davon oder dergleichen, unter Verwendung eines Ätzmittels strukturiert werden, das für das Material des Dummy-Gatedielektrikums 115 selektiv ist, ohne das Material des zweiten Abstandshalters 303 oder der Erster-Abstandshalter-Reste 503 erheblich zu ätzen.
  • Bei einer Ausführungsform wird in dem Entfernungsprozess zum Herstellen der Dummy-Gatedielektrikum-Reste 601 das Material des Dummy-Gatedielektrikums 115 entfernt, sodass die Dummy-Gatedielektrikum-Reste 601 an eine Seitenwand der zweiten Abstandshalter 303 und/oder der Erster-Abstandshalter-Reste 503 angrenzen und zu dieser ausgerichtet werden. Daher können die Dummy-Gatedielektrikum-Reste 601 eine Breite haben, die gleich der Dicke der abgeschiedenen zweiten Abstandshalter 303 ist (z. B. etwa 5 Å bis etwa 500 Å). Bei anderen Ausführungsformen können jedoch die Dummy-Gatedielektrikum-Reste 601 so geätzt werden, dass sie in einer Richtung parallel zu einer Oberseite der Finnen 113 ausgespart werden.
  • Die 6C und 6D zeigen außerdem, dass nach dem Herstellen der Dummy-Gatedielektrikum-Reste 601 die Maske 501 entfernt werden kann, um den E/A-Bereich 105 für die weitere Bearbeitung freizulegen. Bei einer Ausführungsform, bei der die Maske 501 ein Fotoresist ist, kann die Maske 501 mit einem Ablösungsprozess entfernt werden, bei dem eine Temperatur der Maske 501 erhöht wird, um eine thermische Zersetzung des Fotoresists zu induzieren, nach der sich das zersetzte Material leicht entfernen lässt. Bei anderen Ausführungsformen können jedoch Ätzprozesse zum Entfernen der Maske 501 verwendet werden, und es kann jedes geeignete Entfernungsverfahren zum Einsatz kommen.
  • Die 7A bis 7D zeigen Schnittansichten entlang ähnlichen Schnittlinien wie in den 2A bis 2D und zeigen außerdem ein Herstellen eines ersten Gatestapels 701 in dem Bereich, der durch das Entfernen der Dummy-Gateelektrode 117 zurückgeblieben ist. Bei einer Ausführungsform kann der Prozess zum Herstellen des ersten Gatestapels 701 mit einem Abscheiden einer Reihe von Schichten beginnen. Bei einer Ausführungsform kann die Reihe von Schichten eine Grenzflächenschicht, ein erstes dielektrisches Material, ein erstes metallisches Material und eine erste p-Austrittsarbeitsmetallschicht umfassen (die der Übersichtlichkeit halber in den 7A bis 7D nicht einzeln dargestellt sind).
  • Optional kann die Grenzflächenschicht vor dem Abscheiden des ersten dielektrischen Materials hergestellt werden. Bei einer Ausführungsform kann die Grenzflächenschicht ein Material wie Siliziumdioxid sein, das mit einem Verfahren wie In-situ-Dampferzeugung (ISSG) oder einem Abscheidungsverfahren wie CVD oder ALD abgeschieden wird. Bei einer anderen Ausführungsform kann die Grenzflächenschicht ein High-k-Material, wie etwa HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, eine Kombination davon oder dergleichen, mit einer Dicke von etwa 5 Å bis etwa 20 Å, z. B. von etwa 10 Å, sein. Bei Ausführungsformen, bei denen ein Abscheidungsprozess verwendet wird, kann die Grenzflächenschicht konform hergestellt werden, während bei Ausführungsformen, bei denen eine ISSG verwendet wird, die Grenzflächenschicht entlang einer Unterseite der Öffnung hergestellt werden kann, ohne entlang den Seitenwänden zu verlaufen.
  • Nachdem die Grenzflächenschicht hergestellt worden ist, kann das erste dielektrische Material als eine Verkappungsschicht über der Grenzflächenschicht abgeschieden werden. Bei einer Ausführungsform ist das erste dielektrische Material ein High-k-Material, wie etwa HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO oder Ta2O5, eine Kombination davon oder dergleichen, das mit einem Verfahren wie ALD, CVD oder dergleichen abgeschieden wird. Das erste dielektrische Material kann mit einer zweiten Dicke von etwa 5 Å bis etwa 200 Å abgeschieden werden, aber es können jedes geeignete Material und jede geeignete Dicke verwendet werden.
  • Optional kann das erste metallische Material oder die metallische Gate-Verkappungsschicht benachbart zu dem ersten dielektrischen Material als eine Sperrschicht aus einem metallischen Material, wie etwa TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilicaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilicaten, Oxidnitriden von Metallen, Metallaluminaten, Zirconiumsilicat, Zirconiumaluminat, Kombinationen davon oder dergleichen, abgeschieden werden. Das erste metallische Material kann mit einem Abscheidungsverfahren wie ALD, CVD, Sputtern oder dergleichen mit einer dritten Dicke von etwa 5 Å bis etwa 200 Å abgeschieden werden, aber es kann jedes geeignete Abscheidungsverfahren oder jede geeignete Dicke verwendet werden.
  • Die erste p-Austrittsarbeitsmetallschicht kann benachbart zu dem ersten metallischen Material hergestellt werden und kann bei einer speziellen Ausführungsform dem ersten metallischen Material ähnlich sein. Die erste p-Austrittsarbeitsmetallschicht kann zum Beispiel aus einem metallischen Material wie W, Al, Cu, TiN, Ti, TiAlN, Ta, TaN, Co, Ni, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, AlCu, Mo, MoSi2, WN, anderen Metalloxiden, Metallnitriden, Metallsilicaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilicaten, Oxidnitriden von Metallen, Metallaluminaten, Zirconiumsilicat, Zirconiumaluminat, Kombinationen davon oder dergleichen hergestellt werden. Außerdem kann die erste p-Austrittsarbeitsmetallschicht mit einem Abscheidungsverfahren wie ALD, CVD, Sputtern oder dergleichen mit einer vierten Dicke von etwa 5 Å bis etwa 500 Å abgeschieden werden, aber es können alle geeigneten Abscheidungsverfahren und Dicken verwendet werden.
  • Nachdem die erste p-Austrittsarbeitsmetallschicht hergestellt worden ist, kann eine erste n-Austrittsarbeitsmetallschicht abgeschieden werden. Bei einer Ausführungsform kann die erste n-Austrittsarbeitsmetallschicht ein Material wie W, Cu, AlCu, TiAlC, TiAlN, Ti, TiN, Ta, TaN, Co, Ni, Ag, Al, TaAl, TaAlC, TaC, TaCN, TaSiN, Mn, Zr, ein anderes geeignetes n-Austrittsarbeitsmaterial oder eine Kombination davon sein. Die erste n-Austrittsarbeitsmetallschicht kann zum Beispiel durch ALD, CVD oder dergleichen mit einer sechsten Dicke von etwa 5 Å bis etwa 5000 Å, z. B. von etwa 30 Å, abgeschieden werden. Es können jedoch alle geeigneten Materialien und Verfahren zum Herstellen der ersten n-Austrittsarbeitsmetallschicht verwendet werden.
  • In den ersten Gatestapeln 701 werden auch eine Klebstoffschicht und ein Füllmaterial abgeschieden. Nachdem die erste n-Austrittsarbeitsmetallschicht hergestellt worden ist, kann die Klebstoffschicht hergestellt werden, damit das höherliegende Füllmaterial an der tieferliegenden ersten n-Austrittsarbeitsmetallschicht haften kann und um eine Keimbildungsschicht für die Herstellung des Füllmaterials bereitzustellen. Bei einer Ausführungsform kann die Klebstoffschicht ein Material wie Titannidrid oder andernfalls ein Material sein, das dem der ersten n-Austrittsarbeitsmetallschicht ähnlich ist, und sie kann mit einem Verfahren wie ALD mit einer siebenten Dicke von etwa 10 Å bis etwa 100 Å, z. B. von etwa 50 Å, hergestellt werden. Es können jedoch alle geeigneten Materialien und Verfahren verwendet werden.
  • Nachdem die Klebstoffschicht hergestellt worden ist, wird das Füllmaterial abgeschieden, um einen Rest der Öffnung mit der Klebstoffschicht zu füllen. Bei einer Ausführungsform kann das Füllmaterial ein Material wie Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, eine Kombination davon oder dergleichen sein, und es kann mit einem Abscheidungsverfahren wie Plattierung, CVD, ALD, PVD, einer Kombination davon oder dergleichen abgeschieden werden. Außerdem kann das Füllmaterial mit einer Dicke von etwa 1000 Å bis etwa 2000 Å, z. B. von etwa 1500 Å, abgeschieden werden. Es kann jedoch jedes geeignete Material verwendet werden.
  • Die 7A bis 7D zeigen weiterhin, dass nach dem Abscheiden des Füllmaterials zum Füllen und Überfüllen der Öffnung die Materialien planarisiert werden können, um den ersten Gatestapel 701 herzustellen. Bei einer Ausführungsform können die Materialien z. B. durch eine chemisch-mechanische Polierung planarisiert werden, aber es kann jedes geeignete Verfahren, wie etwa Schleifen oder Ätzen, verwendet werden. Der Übersichtlichkeit halber ist es zwar nicht explizit dargestellt, aber die Grenzflächenschicht kann entlang einer Unterseite des ersten Gatestapels 701 planar sein; das erste dielektrische Material, das erste metallische Material, die erste p-Austrittsarbeitsmetallschicht, die erste n-Austrittsarbeitsmetallschicht und die Klebstoffschicht können eine U-Form haben; und das Füllmaterial kann einen Rest eines Zwischenraums des ersten Gatestapels 701 füllen. Es können jedoch alle geeigneten Formen oder eine Kombination von Formen für die verschiedenen Schichten des ersten Gatestapels 701 verwendet werden.
  • Durch Herstellen des ersten Gatestapels 701 in der vorstehend beschriebenen Weise ist der erste Gatestapel 701 in dem Kernbereich 103 in Kontakt mit jedem Abstandshalter (z. B. dem zweiten Abstandshalter 303 sowie mit dem Erster-Abstandshalter-Rest 503). In dem E/A-Bereich 105 ist jedoch der erste Gatestapel 701 nur mit dem ersten Abstandshalter 301 in physischem Kontakt, wobei der erste Abstandshalter 301 den zweiten Abstandshalter 303 von dem ersten Gatestapel 701 trennt.
  • Schließlich zeigen die 7A bis 7D ein Herstellen von ersten Kontakten 703 mit den Source-/Drain-Bereichen 305. Bei einer Ausführungsform wird eine Öffnung durch die ILD-Schicht 403 und die Kontakt-Ätzstoppschicht 401 erzeugt, um einen Teil des Source-/Drain-Bereichs 305 freizulegen. Optional kann vor der Herstellung der ersten Kontakte 703 ein Silizidkontakt hergestellt werden. Der Silizidkontakt kann Titan, Nickel, Cobalt oder Erbium aufweisen, um eine Höhe einer Schottky-Barriere des Kontakts zu reduzieren. Es können aber auch andere Metalle, wie etwa Platin, Palladium und dergleichen, verwendet werden. Die Silizidierung kann durch Ablagerung einer geeigneten Metallschicht mit einem nachfolgenden Temperschritt erfolgen, wodurch das Metall mit dem darunter befindlichen freiliegenden Silizium zur Reaktion gebracht wird. Dann wird nicht-umgesetztes Metall z. B. mit einem selektiven Ätzprozess entfernt. Die Dicke des Silizidkontakts kann etwa 5 nm bis etwa 50 nm betragen.
  • Durch Strukturieren der Abstandshalter in dem Kernbereich 103, ohne die Abstandshalter in dem E/A-Bereich 105 zu strukturieren, kann die Kapazität zwischen den ersten Gatestapeln 701 und ihren jeweiligen Kontakten für die einzelnen Bauelemente angepasst werden. Daher können Kapazitätsprobleme, die mit den höheren Spannungen verbunden sind, die an die Bauelemente in dem E/A-Bereich 105 angelegt werden, bewältigt werden, ohne dass ähnliche Änderungen an Bauelementen in anderen Bereichen, wie etwa dem Kernbereich 103, erforderlich sind. Dementsprechend kann eine Minderung der elektrischen Leistungsfähigkeit und der Ausbeute auf Grund eines Leckstroms dieser Bauelemente reduziert oder vermieden werden. Ebenso können die Prozessfenster vergrößert werden, die zwischen den ersten Kontakten 703 und den ersten Gatestapeln 701 verwendet werden.
  • Bei einer Ausführungsform kann der erste Kontakt 703 ein leitfähiges Material wie Al, Cu, W, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, eine Kombination davon oder dergleichen aufweisen, aber es kann jedes geeignete Material mit einem Abscheidungsverfahren wie Sputtern, CVD, Elektroplattierung, stromlose Plattierung oder dergleichen in die Öffnung abgeschieden werden, um sie zu füllen und/oder zu überfüllen. Nach dem Füllen oder Überfüllen kann abgeschiedenes Material außerhalb der Öffnung mit einem Planarisierungsprozess, wie etwa einer chemisch-mechanischen Polierung (CMP), entfernt werden. Es können jedoch alle geeigneten Materialien und Verfahren zum Herstellen verwendet werden. Außerdem kann der erste Kontakt 703 eine Dicke von etwa 5 Å bis etwa 2000 Å haben.
  • Die 8A und 8B zeigen eine weitere Ausführungsform, bei der mehr als zwei Abstandshalter (z. B. mehr Abstandshalter als der erste Abstandshalter 301 und der zweite Abstandshalter 303) verwendet werden, wobei 8A eine Nahansicht eines Kastens mit der Bezeichnung 800 von 3A zeigt und 8B eine Nahansicht des Kastens 800 von 3C zeigt. Bei dieser Ausführungsform werden die ersten Abstandshalter 301 und die zweiten Abstandshalter 303 so hergestellt, wie es vorstehend unter Bezugnahme auf die 3A bis 3D beschrieben worden ist. Zusätzlich zu den ersten Abstandshaltern 301 und den zweiten Abstandshaltern 303 werden jedoch auch ein dritter Abstandshalter 801 und ein vierter Abstandshalter 803 hergestellt.
  • Bei einer Ausführungsform kann der dritte Abstandshalter 801 ein siliziumbasiertes Material, wie etwa SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC oder dergleichen, aufweisen oder kann bei anderen Ausführungsformen ein Metall-basiertes Material, wie etwa SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx oder dergleichen, aufweisen, das mit einer Dicke von etwa 5 Å bis etwa 500 Å abgeschieden werden kann. Bei einer Ausführungsform kann der dritte Abstandshalter 801 dadurch hergestellt werden, dass zunächst ein Abscheidungsverfahren, wie etwa PVD oder CVD; eine Behandlung, z. B. eine Oxidation; eine Kombination davon oder dergleichen durchgeführt wird. Es können jedoch alle geeigneten Materialien, Dicken und Verfahren zum Herstellen verwendet werden.
  • Nachdem der dritte Abstandshalter 801 hergestellt worden ist, kann der vierte Abstandshalter 803 über dem dritten Abstandshalter 801 hergestellt werden. Der vierte Abstandshalter 803 kann zum Bereitstellen eines anderen Materials mit anderen Ätzeigenschaften als dem des dritten Abstandshalters 801 verwendet werden. Daher kann der vierte Abstandshalter 803 ein siliziumbasiertes Material sein, wie etwa SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC oder dergleichen, oder kann bei anderen Ausführungsformen ein Metall-basiertes Material sein, wie etwa SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx oder dergleichen. Bei einer Ausführungsform kann der vierte Abstandshalter 803 mit einem Abscheidungsverfahren wie PVD, CVD, ALD, Kombinationen davon oder dergleichen mit einer Dicke von etwa 5 Å bis etwa 500 Å abgeschieden werden. Es können jedoch alle geeigneten Materialien, Dicken und Verfahren zum Herstellen verwendet werden.
  • Die 8A und 8B zeigen außerdem, dass nach der Ablagerung (Blanket Deposition) der Materialien für den ersten Abstandshalter 301, den zweiten Abstandshalter 303, den dritten Abstandshalter 801 und den vierten Abstandshalter 803 die Materialien für den ersten Abstandshalter 301, den zweiten Abstandshalter 303, den dritten Abstandshalter 801 und den vierten Abstandshalter 803 strukturiert werden können, um den ersten Abstandshalter 301, den zweiten Abstandshalter 303, den dritten Abstandshalter 801 und den vierten Abstandshalter 803 herzustellen. Bei einer Ausführungsform werden die Materialien für den ersten bis vierten Abstandshalter mit einem oder mehreren anisotropen Ätzprozessen, wie etwa durch reaktive Ionenätzungen, strukturiert, diese Abstandshalter von horizontalen Flächen der Struktur zu entfernen. Es kann jedoch jedes geeignete Strukturierungsverfahren verwendet werden.
  • Wie zu erkennen ist, hat nach dem Strukturieren der Materialien für den ersten Abstandshalter 301, den zweiten Abstandshalter 303, den dritten Abstandshalter 801 und den vierten Abstandshalter 803 jeder der Abstandshalter (z. B. der erste Abstandshalter 301, der zweite Abstandshalter 303 und der dritte Abstandshalter 801) außer dem zuletzt abgeschiedenen Abstandshalter (z. B. dem vierten Abstandshalter 803) eine L-Form. Hingegen hat der zuletzt abgeschiedene Abstandshalter (z. B. der vierte Abstandshalter 803) keine L-Form, sondern hat in dieser Darstellung vertikale Seitenwände.
  • Die 9A und 9B zeigen einen Entfernungsprozess, in dem der erste Abstandshalter 301 in dem Kernbereich 103 geätzt wird und der Erster-Abstandshalter-Rest 503 hergestellt wird, ohne den ersten Abstandshalter 301 in dem E/A-Bereich 105 zu ätzen (sodass es eine kleinere Anzahl von Abstandshaltern bei Bauelementen in dem Kernbereich 103 als bei Bauelementen in dem E/A-Bereich 105 gibt). Bei einer Ausführungsform kann der Entfernungsprozess so durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 5A bis 5D dargelegt worden ist, z. B. durch Schützen des E/A-Bereichs 105 und durch Verwenden eines anisotropen Ätzprozesses zum Entfernen von Teilen der ersten Abstandshalter 301, wobei dieser Ätzprozess auf den zweiten Abstandshaltern 303 endet. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • Bei Bedarf können nach dem Herstellen des Erster-Abstandshalter-Rests 503 die ersten Gatestapel 701 benachbart zu dem Erster-Abstandshalter-Rest 503 und dem zweiten Abstandshalter 303 (in dem Kernbereich 103) und benachbart zu den Abstandshaltern (z. B. den ersten Abstandshaltern 301, den zweiten Abstandshaltern 303, den dritten Abstandshaltern 801 und den vierten Abstandshaltern 803) in dem E/A-Bereich 105 hergestellt werden. Bei einer Ausführungsform können die Gatestapel 701 so hergestellt werden, wie es vorstehend unter Bezugnahme auf die 7A bis 7D dargelegt worden ist. Es können jedoch alle geeigneten Materialien und Verfahren verwendet werden.
  • Die 10A und 10B zeigen für den Fall, dass der erste Gatestapel 701 nicht zu diesem Zeitpunkt hergestellt wird, einen weiteren Entfernungsprozess, in dem die zweiten Abstandshalter 303 geätzt werden und Zweiter-Abstandshalter-Reste 1001 hergestellt werden. Bei einer Ausführungsform wird in dem Entfernungsprozess zum Herstellen der Erster-Abstandshalter-Reste 503 der zweite Abstandshalter 303 vollständig von der Nähe der Seitenwände der dritten Abstandshalter 801 entfernt, wobei der Entfernungsprozess auf den dritten Abstandshaltern 801 endet, sodass die Zweiter-Abstandshalter-Reste 1001 an eine Seitenwand der dritten Abstandshalter 801 angrenzen und zu dieser ausgerichtet werden. Bei anderen Ausführungsformen kann jedoch der zweite Abstandshalter 303 benachbart zu den Seitenwänden der dritten Abstandshalter 801 bleiben (aber mit einer reduzierten Dicke), oder er kann andernfalls so geätzt werden, dass die Zweiter-Abstandshalter-Reste 1001 in einer Richtung parallel zu einer Oberseite der Finnen 113 ausgespart werden.
  • Durch Herstellen der Zweiter-Abstandshalter-Reste 1001 in dem Kernbereich 103 kann eine Breite der Zweiter-Abstandshalter-Reste 1001 gleich einer Breite der dritten Abstandshalter 801 sein (BreiteZweiter-Abstandshaiter-Rest - Breitedritter Abstandshalter = 0), während eine Breite der dritten Abstandshalter 801 größer als eine Breite der vierten Abstandshalter 803 sein kann (Breitedritter Abstandshalter - Breitevierter Abstandshalter > 0). In dem E/A-Bereich 105, in dem die Abstandshalter nicht strukturiert worden sind, ist jedoch die Breite jedes Abstandshalters größer als die Breite einer Schicht, die später über dem Abstandshalter abgeschieden wird (Breiteunterer Abstandshalter - Breiteoberer Abstandshalter > 0). Es können jedoch alle geeigneten Breiten verwendet werden.
  • Nachdem die Zweiter-Abstandshalter-Reste 1001 hergestellt worden sind, können auf dieser Stufe der Herstellung bei Bedarf die ersten Gatestapel 701 benachbart zu dem Erster-Abstandshalter-Rest 503 und den Zweiter-Abstandshalter-Resten 1001 (in dem Kernbereich 103) und benachbart zu den Abstandshaltern (z. B. den ersten Abstandshaltern 301, den zweiten Abstandshaltern 303, den dritten Abstandshaltern 801 und den vierten Abstandshaltern 803) in dem E/A-Bereich 105 hergestellt werden. Bei einer Ausführungsform können die ersten Gatestapel 701 so hergestellt werden, wie es vorstehend unter Bezugnahme auf die 7A bis 7D dargelegt worden ist. Es können jedoch alle geeigneten Materialien und Verfahren verwendet werden.
  • Die 11A und 11B zeigen für den Fall, dass der erste Gatestapel 701 nicht zu diesem Zeitpunkt hergestellt wird, einen weiteren Entfernungsprozess, in dem die dritten Abstandshalter 801 geätzt werden und Dritter-Abstandshalter-Reste 1101 hergestellt werden. Bei einer Ausführungsform wird in dem Entfernungsprozess zum Herstellen der Dritter-Abstandshalter-Reste 1101 der dritte Abstandshalter 801 vollständig von der Nähe der Seitenwände der vierten Abstandshalter 803 entfernt, sodass die Dritter-Abstandshalter-Reste 1101 an eine Seitenwand der vierten Abstandshalter 803 angrenzen und zu dieser ausgerichtet werden. Bei anderen Ausführungsformen kann jedoch der dritte Abstandshalter 801 benachbart zu den Seitenwänden der vierten Abstandshalter 803 bleiben (aber mit einer reduzierten Dicke), oder er kann andernfalls so geätzt werden, dass die Dritter-Abstandshalter-Reste 1101 in einer Richtung parallel zu einer Oberseite der Finnen 113 ausgespart werden.
  • Durch Herstellen einer Mehrzahl von Abstandshaltern (z. B. der ersten Abstandshalter 301, der zweiten Abstandshalter 303, der dritten Abstandshalter 801 und der vierten Abstandshalter 803) und anschließendes Ätzen zumindest einiger dieser Abstandshalter (z. B. der ersten Abstandshalter 301, der zweiten Abstandshalter 303 und der dritten Abstandshalter 801) entsteht ein Stapel von Abstandshaltern 1103 aus den Resten der mehrschichtigen Abstandshalter nach dem Entfernen der Abstandshalter, wobei der Stapel von Abstandshaltern 1103 die vierten Abstandshalter 803, die Dritter-Abstandshalter-Reste 1101, die Zweiter-Abstandshalter-Reste 1001 und die Erster-Abstandshalter-Reste 503 umfasst. Bei dieser Ausführungsform können die Reste, die sich auf der Unterseite des Stapels von Abstandshaltern 1103 befinden (z. B. die Dritter-Abstandshalter-Reste 1101, die Zweiter-Abstandshalter-Reste 1001 und die Erster-Abstandshalter-Reste 503), eine Dicke haben, die gleich der des Materials bei seiner ursprünglichen Abscheidung ist, während der obere Teil des Stapels von Abstandshaltern ( z. B. der ungeätzte vierte Abstandshalter 803) eine viel größere Dicke in der gleichen Richtung hat, wie etwa eine Dicke von etwa 5 Å bis etwa 500 Å, z. B. von etwa 50 Å. Wenn diese Dicke oder die Dicke des Stapels von Abstandshaltern 1103 zu klein ist, kann das Betriebsspannungs-Fenster nicht vergrößert werden, und wenn diese Dicke oder die Dicke des Stapels von Abstandshaltern 1103 zu groß ist, wird die Transistordichte beeinträchtigt, sodass weniger Transistoren auf der gleichen Fläche integriert werden können.
  • Nachdem der Stapel von Abstandshaltern 1103 hergestellt worden ist, können die ersten Gatestapel 701 benachbart zu dem Stapel von Abstandshaltern 1103 (in dem Kernbereich 103) und benachbart zu den Abstandshaltern (z. B. den ersten Abstandshaltern 301, den zweiten Abstandshaltern 303, den dritten Abstandshaltern 801 und den vierten Abstandshaltern 803) in dem E/A-Bereich 105 hergestellt werden. Bei einigen Ausführungsformen können die ersten Gatestapel 701 so hergestellt werden, wie es vorstehend unter Bezugnahme auf die 7A bis 7D dargelegt worden ist. Es können jedoch alle geeigneten Materialien und Verfahren verwendet werden.
  • Es wird zwar dargelegt, dass die ersten Gatestapel 701 erst dann hergestellt werden, nachdem der letzte abgeschiedene Gate-Abstandshalter freigelegt worden ist (z. B. nachdem die Dritter-Abstandshalter-Reste 1101 hergestellt worden sind), aber dies soll nur erläuternd sein und soll die Ausführungsformen nicht beschränken. Vielmehr können die ersten Gatestapel 701 zu einem Zeitpunkt nach der Herstellung der Erster-Abstandshalter-Reste 503, wie etwa vor der Herstellung der Zweiter-Abstandshalter-Reste 1001 oder vor der Herstellung der Dritter-Abstandshalter-Reste 1101, hergestellt werden. Es kann jede geeignete Kombination von Abstandshaltern und Abstandshalterresten verwendet werden, um die Kapazität zwischen dem ersten Gatestapel 701 und den ersten Kontakten 703 zu modifizieren.
  • Die 12A und 12B zeigen zum Beispiel weitere Ausführungsformen für Kombinationen von Abstandshaltern, die verwendet werden können, wobei 12A eine Ausführungsform an einer Position zeigt, die in 7A durch einen gestrichelten Kasten mit der Bezeichnung 1200 in dem Kernbereich 103 markiert ist, und 12B eine Ausführungsform an einer Position zeigt, die in 7C durch den gestrichelten Kasten 1200 markiert ist. Bei einer Ausführungsform wird der vierte Abstandshalter 803 aus SiONx hergestellt, der dritte Abstandshalter 801 wird aus SiNx hergestellt, der zweite Abstandshalter 303 wird aus SiOCN hergestellt, und der erste Abstandshalter 301 wird aus SiO2 hergestellt. Außerdem wird in dem Kernbereich 103, jedoch nicht in dem E/A-Bereich 105, zumindest ein Teil des ersten Abstandshalters 301 entfernt, sodass der erste Gatestapel 701 benachbart zu dem zweiten Abstandshalter 303 hergestellt wird.
  • Die 13A und 13B zeigen eine ähnliche Ausführungsform wie die 12A und 12B, wobei 13A eine Ausführungsform an einer Position zeigt, die in 7A durch den gestrichelten Kasten 1200 in dem Kernbereich 103 markiert ist, und 13B eine Ausführungsform an einer Position zeigt, die in 7C durch den gestrichelten Kasten 1200 markiert ist. Bei dieser Ausführungsform, die den Ausführungsformen ähnlich ist, die vorstehend unter Bezugnahme auf die 12A und 12B beschrieben worden sind, wird der vierte Abstandshalter 803 aus SiONx hergestellt, der dritte Abstandshalter 801 wird aus SiNx hergestellt, der zweite Abstandshalter 303 wird aus SiOCN hergestellt, und der erste Abstandshalter 301 wird aus SiO2 hergestellt. Bei dieser Ausführungsform wird jedoch nicht nur der erste Abstandshalter 301 geätzt, sondern es wird auch der zweite Abstandshalter 303 geätzt und strukturiert. Daher werden in dem Kernbereich 103, jedoch nicht in dem E/A-Bereich 105, zumindest ein Teil des ersten Abstandshalters 301 und ein Teil des zweiten Abstandshalters 303 entfernt, sodass der erste Gatestapel 701 benachbart zu dem dritten Abstandshalter 801 hergestellt wird.
  • Bei einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: ein Substrat mit einer ersten Finne in einem ersten Bereich und einer zweiten Finne in einem zweiten Bereich; einen ersten Gatestapel über der ersten Finne und einen zweiten Gatestapel über der zweiten Finne; eine erste Mehrzahl von Abstandshaltern benachbart zu dem ersten Gatestapel, wobei die erste Mehrzahl von Abstandshaltern eine erste Breite hat und mindestens zwei Abstandshalter der ersten Mehrzahl von Abstandshaltern eine Seitenwand haben, die in physischem Kontakt mit dem ersten Gatestapel ist; und eine zweite Mehrzahl von Abstandshaltern benachbart zu dem zweiten Gatestapel, wobei die zweite Mehrzahl von Abstandshaltern eine zweite Breite hat, die größer als die erste Breite ist, und ein erster Abstandshalter der zweiten Mehrzahl von Abstandshaltern den zweiten Gatestapel von jedem anderen Abstandshalter in der zweiten Mehrzahl von Abstandshaltern trennt. Bei einer Ausführungsform hat der erste Abstandshalter der zweiten Mehrzahl von Abstandshaltern eine L-förmige Struktur. Bei einer Ausführungsform hat jeder Abstandshalter der ersten Mehrzahl von Abstandshaltern die erste Breite. Bei einer Ausführungsform umfasst die erste Mehrzahl von Abstandshaltern mindestens drei Abstandshalter, wobei jeder Abstandshalter in der ersten Mehrzahl von Abstandshaltern eine Seitenwand hat, die in physischem Kontakt mit dem ersten Gatestapel ist. Bei einer Ausführungsform hat der zweite Abstandshalter der zweiten Mehrzahl von Abstandshaltern die erste Breite. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin Folgendes auf: ein erstes Gatedielektrikum, das zwischen der ersten Mehrzahl von Abstandshaltern und der ersten Finne angeordnet ist, wobei das erste Gatedielektrikum die erste Breite hat; und ein zweites Gatedielektrikum, das zwischen dem zweiten Gatestapel und der zweiten Finne angeordnet ist. Bei einer Ausführungsform ist der erste Bereich ein Kernbereich und der zweite Bereich ist ein E/A-Bereich, wobei die erste Mehrzahl von Abstandshaltern andere Schichten als die zweite Mehrzahl von Abstandshaltern umfasst und wobei der erste Gatestapel mit einer ersten Spannungsquelle verbunden ist und der zweite Gatestapel mit einer zweiten Spannungsquelle verbunden ist, die von der ersten Spannungsquelle verschieden ist.
  • Bei einer weiteren Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: einen Stapel von Abstandshaltern benachbart zu einem ersten Gatestapel über einer ersten Halbleiterfinne, wobei jeder Abstandshalter in dem Stapel von Abstandshaltern eine Breite hat, die nicht größer als die eines oberen Abstandshalters in dem Stapel von Abstandshaltern ist, wobei der Stapel von Abstandshaltern eine erste Breite hat und in einem Kernbereich eines Halbleitersubstrats angeordnet ist; und eine erste Mehrzahl von Abstandshaltern benachbart zu einem zweiten Gatestapel über einer zweiten Halbleiterfinne, wobei mindestens ein Abstandshalter der ersten Mehrzahl von Abstandshaltern eine L-Form hat, wobei die erste Mehrzahl von Abstandshaltern eine zweite Breite hat, die größer als die erste Breite ist. Bei einer Ausführungsform kann sich jedes Material, das sich in der ersten Mehrzahl von Abstandshaltern befindet, auch in dem Stapel von Abstandshaltern befinden. Bei einer Ausführungsform hat jeder Abstandshalter in dem Stapel von Abstandshaltern die erste Breite. Bei einer Ausführungsform ist mindestens ein Abstandshalter in dem Stapel von Abstandshaltern gegenüber einem benachbarten Abstandshalter in dem Stapel von Abstandshaltern ausgespart. Bei einer Ausführungsform hat der erste Gatestapel eine Breite, die kleiner als eine Breite des zweiten Gatestapels ist. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin eine flache Grabenisolation benachbart zu der ersten Halbleiterfinne auf, wobei sich der erste Gatestapel in eine Aussparung der flachen Grabenisolation hinein erstreckt. Bei einer Ausführungsform umfasst der Stapel von Abstandshaltern mindestens vier Abstandshalter.
  • Bei einer noch weiteren Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Abscheiden eines ersten Materials benachbart zu einer ersten Dummy-Gateelektrode über einer ersten Halbleiterfinne und benachbart zu einer zweiten Dummy-Gateelektrode über einer zweiten Halbleiterfinne; Abscheiden eines zweiten Materials benachbart zu dem ersten Material; Strukturieren des ersten Materials und des zweiten Materials, um einen ersten Abstandshalter und einen zweiten Abstandshalter benachbart zu der ersten Dummy-Gateelektrode und einen dritten Abstandshalter und einen vierten Abstandshalter benachbart zu der zweiten Dummy-Gateelektrode herzustellen; Entfernen der ersten Dummy-Gateelektrode und der zweiten Dummy-Gateelektrode; Ätzen des ersten Materials des ersten Abstandshalters, um eine Seitenwand des zweiten Materials des zweiten Abstandshalters freizulegen und einen Stapel von Abstandshaltern herzustellen, wobei die Seitenwand senkrecht zu einer Hauptfläche der ersten Halbleiterfinne ist, wobei bei dem Ätzen des ersten Materials der dritte Abstandshalter oder der vierte Abstandshalter nicht geätzt wird; Herstellen einer ersten Gateelektrode benachbart zu dem Stapel von Abstandshaltern; und Herstellen einer zweiten Gateelektrode benachbart zu dem dritten Abstandshalter. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Abscheiden eines dritten Materials benachbart zu dem zweiten Material; und Ätzen des zweiten Materials, um eine Seitenwand des dritten Materials freizulegen und den Stapel von Abstandshaltern herzustellen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Abscheiden eines vierten Materials benachbart zu dem dritten Material; und Ätzen des dritten Materials, um eine Seitenwand des vierten Materials freizulegen und den Stapel von Abstandshaltern herzustellen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Ätzen eines ersten Gatedielektrikums über der ersten Halbleiterfinne nach dem Ätzen des ersten Materials, ohne ein zweites Gatedielektrikum über der zweiten Halbleiterfinne zu ätzen. Bei einer Ausführungsform ist die erste Halbleiterfinne in einem Kernbereich eines Halbleitersubstrats angeordnet, und die zweite Halbleiterfinne ist in einem E/A-Bereich des Halbleitersubstrats angeordnet. Bei einer Ausführungsform umfasst das Verfahren nach dem Ätzen des ersten Materials weiterhin ein Aussparen eines Flache-Grabenisolation-Bereichs.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/868083 [0001]

Claims (20)

  1. Halbleitervorrichtung mit: einem Substrat mit einer ersten Finne in einem ersten Bereich und einer zweiten Finne in einem zweiten Bereich; einem ersten Gatestapel über der ersten Finne und einem zweiten Gatestapel über der zweiten Finne; einer ersten Mehrzahl von Abstandshaltern benachbart zu dem ersten Gatestapel, wobei die erste Mehrzahl von Abstandshaltern eine erste Breite hat und mindestens zwei Abstandshalter der ersten Mehrzahl von Abstandshaltern eine Seitenwand haben, die in physischem Kontakt mit dem ersten Gatestapel ist; und einer zweiten Mehrzahl von Abstandshaltern benachbart zu dem zweiten Gatestapel, wobei die zweite Mehrzahl von Abstandshaltern eine zweite Breite hat, die größer als die erste Breite ist, und ein erster Abstandshalter der zweiten Mehrzahl von Abstandshaltern den zweiten Gatestapel von jedem anderen Abstandshalter in der zweiten Mehrzahl von Abstandshaltern trennt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Abstandshalter der zweiten Mehrzahl von Abstandshaltern eine L-förmige Struktur hat.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei jeder Abstandshalter der ersten Mehrzahl von Abstandshaltern die erste Breite hat.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Mehrzahl von Abstandshaltern mindestens drei Abstandshalter umfasst und jeder Abstandshalter in der ersten Mehrzahl von Abstandshaltern eine Seitenwand hat, die in physischem Kontakt mit dem ersten Gatestapel ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Abstandshalter der zweiten Mehrzahl von Abstandshaltern die erste Breite hat.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: ein erstes Gatedielektrikum, das zwischen der ersten Mehrzahl von Abstandshaltern und der ersten Finne angeordnet ist, wobei das erste Gatedielektrikum die erste Breite hat; und ein zweites Gatedielektrikum, das zwischen dem zweiten Gatestapel und der zweiten Finne angeordnet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Bereich ein Kernbereich ist und der zweite Bereich ein Eingangs-/Ausgangsbereich ist, die erste Mehrzahl von Abstandshaltern andere Schichten als die zweite Mehrzahl von Abstandshaltern umfasst, und der erste Gatestapel mit einer ersten Spannungsquelle verbunden ist und der zweite Gatestapel mit einer zweiten Spannungsquelle verbunden ist, die von der ersten Spannungsquelle verschieden ist.
  8. Halbleitervorrichtung mit: einem Stapel von Abstandshaltern benachbart zu einem ersten Gatestapel über einer ersten Halbleiterfinne, wobei jeder Abstandshalter in dem Stapel von Abstandshaltern eine Breite hat, die nicht größer als die eines oberen Abstandshalters in dem Stapel von Abstandshaltern ist, wobei der Stapel von Abstandshaltern eine erste Breite hat und in einem Kernbereich eines Halbleitersubstrats angeordnet ist; und einer ersten Mehrzahl von Abstandshaltern benachbart zu einem zweiten Gatestapel über einer zweiten Halbleiterfinne, wobei mindestens ein Abstandshalter der ersten Mehrzahl von Abstandshaltern eine L-Form hat, wobei die erste Mehrzahl von Abstandshaltern eine zweite Breite hat, die größer als die erste Breite ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei sich jedes Material, das sich in der ersten Mehrzahl von Abstandshaltern befindet, auch in dem Stapel von Abstandshaltern befinden kann.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei jeder Abstandshalter in dem Stapel von Abstandshaltern die erste Breite hat.
  11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei mindestens ein Abstandshalter in dem Stapel von Abstandshaltern gegenüber einem benachbarten Abstandshalter in dem Stapel von Abstandshaltern ausgespart ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei der erste Gatestapel eine Breite hat, die kleiner als eine Breite des zweiten Gatestapels ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12, die weiterhin eine flache Grabenisolation benachbart zu der ersten Halbleiterfinne aufweist, wobei sich der erste Gatestapel in eine Aussparung der flachen Grabenisolation hinein erstreckt.
  14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 13, wobei der Stapel von Abstandshaltern mindestens vier Abstandshalter umfasst.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Ablagerung eines ersten Materials benachbart zu einer ersten Dummy-Gateelektrode über einer ersten Halbleiterfinne und benachbart zu einer zweiten Dummy-Gateelektrode über einer zweiten Halbleiterfinne; Ablagerung eines zweiten Materials benachbart zu dem ersten Material; Strukturieren des ersten Materials und des zweiten Materials, um einen ersten Abstandshalter und einen zweiten Abstandshalter benachbart zu der ersten Dummy-Gateelektrode und einen dritten Abstandshalter und einen vierten Abstandshalter benachbart zu der zweiten Dummy-Gateelektrode herzustellen, wobei das Strukturieren zumindest teilweise mit einem oder mehreren anisotropen Ätzprozessen erfolgt; Entfernen der ersten Dummy-Gateelektrode und der zweiten Dummy-Gateelektrode; Ätzen des ersten Materials des ersten Abstandshalters, um eine Seitenwand des zweiten Materials des zweiten Abstandshalters freizulegen und einen Stapel von Abstandshaltern herzustellen, wobei die Seitenwand senkrecht zu einer Hauptfläche der ersten Halbleiterfinne ist, wobei bei dem Ätzen des ersten Materials der dritte Abstandshalter oder der vierte Abstandshalter nicht geätzt wird; Herstellen einer ersten Gateelektrode benachbart zu dem Stapel von Abstandshaltern; und Herstellen einer zweiten Gateelektrode benachbart zu dem dritten Abstandshalter.
  16. Verfahren nach Anspruch 15, das weiterhin Folgendes umfasst: Abscheiden eines dritten Materials benachbart zu dem zweiten Material; und Ätzen des zweiten Materials, um eine Seitenwand des dritten Materials freizulegen und den Stapel von Abstandshaltern herzustellen.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Abscheiden eines vierten Materials benachbart zu dem dritten Material; und Ätzen des dritten Materials, um eine Seitenwand des vierten Materials freizulegen und den Stapel von Abstandshaltern herzustellen.
  18. Verfahren nach einem der Ansprüche 15 bis 17, das nach dem Ätzen des ersten Materials weiterhin ein Ätzen eines ersten Gatedielektrikums über der ersten Halbleiterfinne, ohne ein zweites Gatedielektrikum über der zweiten Halbleiterfinne zu ätzen, umfasst.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die erste Halbleiterfinne in einem Kernbereich eines Halbleitersubstrats angeordnet ist und die zweite Halbleiterfinne in einem Eingangs-/Ausgangsbereich des Halbleitersubstrats angeordnet ist.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das nach dem Ätzen des ersten Materials weiterhin ein Aussparen eines Flache-Grabenisolation-Bereichs umfasst.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289585B2 (en) 2020-02-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of formation

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8981481B2 (en) 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
KR102078187B1 (ko) 2013-05-31 2020-02-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102065973B1 (ko) 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102394938B1 (ko) * 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
KR20170047953A (ko) * 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9647116B1 (en) 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
KR20170079174A (ko) * 2015-12-30 2017-07-10 삼성전자주식회사 반도체 소자 및 그 제조방법
US20170200803A1 (en) * 2016-01-11 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102482877B1 (ko) * 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9806170B1 (en) * 2016-05-11 2017-10-31 Globalfoundries Inc. Differential SG/EG spacer integration with equivalent NFET/PFET spacer widths and dual raised source drain expitaxial silicon and triple-nitride spacer integration enabling high-voltage EG device on FDSOI
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
US10319832B2 (en) 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10784377B2 (en) 2017-09-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10714592B2 (en) 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN109830433B (zh) 2017-11-23 2021-03-30 联华电子股份有限公司 制作半导体元件的方法
US10937884B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer with air gap for semiconductor device structure and method for forming the same

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Publication number Publication date
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