DE102017115111A1 - Halbleitervorrichtung und Verfahren - Google Patents
Halbleitervorrichtung und Verfahren Download PDFInfo
- Publication number
- DE102017115111A1 DE102017115111A1 DE102017115111.7A DE102017115111A DE102017115111A1 DE 102017115111 A1 DE102017115111 A1 DE 102017115111A1 DE 102017115111 A DE102017115111 A DE 102017115111A DE 102017115111 A1 DE102017115111 A1 DE 102017115111A1
- Authority
- DE
- Germany
- Prior art keywords
- opening
- substrate
- spacer
- spacer structure
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 128
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 230000008569 process Effects 0.000 claims abstract description 61
- 238000005530 etching Methods 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims description 54
- 238000005259 measurement Methods 0.000 claims description 18
- 239000002243 precursor Substances 0.000 claims description 15
- 238000001020 plasma etching Methods 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical group N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 238000001914 filtration Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 150000003254 radicals Chemical class 0.000 claims 5
- 150000002500 ions Chemical class 0.000 abstract description 18
- 230000007935 neutral effect Effects 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 80
- 239000010410 layer Substances 0.000 description 24
- 239000003989 dielectric material Substances 0.000 description 19
- 238000000151 deposition Methods 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000007769 metal material Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052726 zirconium Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- -1 transition metal nitrides Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052748 manganese Inorganic materials 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 150000004645 aluminates Chemical class 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052914 metal silicate Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 229910000326 transition metal silicate Inorganic materials 0.000 description 2
- WNEODWDFDXWOLU-QHCPKHFHSA-N 3-[3-(hydroxymethyl)-4-[1-methyl-5-[[5-[(2s)-2-methyl-4-(oxetan-3-yl)piperazin-1-yl]pyridin-2-yl]amino]-6-oxopyridin-3-yl]pyridin-2-yl]-7,7-dimethyl-1,2,6,8-tetrahydrocyclopenta[3,4]pyrrolo[3,5-b]pyrazin-4-one Chemical compound C([C@@H](N(CC1)C=2C=NC(NC=3C(N(C)C=C(C=3)C=3C(=C(N4C(C5=CC=6CC(C)(C)CC=6N5CC4)=O)N=CC=3)CO)=O)=CC=2)C)N1C1COC1 WNEODWDFDXWOLU-QHCPKHFHSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Abstract
Es sind ein Herstellungsverfahren und eine Vorrichtung vorgesehen, bei der eine erste Öffnung in einem Substrat ausgebildet wird. Die erste Öffnung wird mit einem zweiten Ätzverfahren in eine zweite Öffnung umgeformt. das zweite Ätzverfahren wird mit einer radikalischen Ätzung durchgeführt, in der neutrale Ionen verwendet werden. Als solche wird die Substrat-Versetzung reduziert.
Description
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und -Elemente darauf auszubilden.
- Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch kontinuierliche Verkleinerung der minimalen Merkmalsgröße, die es ermöglicht, dass mehr Komponenten in eine vorgegebene Fläche integriert werden können. Wenn jedoch die minimale Merkmalgröße verkleinert wird, ergeben sich zusätzliche Probleme, die behoben werden sollten.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
- Die
1A-1B zeigen eine FinFET-Vorrichtung gemäß einigen Ausführungsformen. -
2 zeigt das Ausbilden einer ersten Öffnung in einer Rippe gemäß einigen Ausführungsformen. - Die
3A-3C zeigen das Ausbilden einer zweiten Öffnung in der Rippe gemäß einigen Ausführungsformen. -
4 zeigt eine Tiefenbelastung der zweiten Öffnungen gemäß einigen Ausführungsformen. -
5 zeigt ein Ersatzgate-Verfahren gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Unter Bezugnahme auf die
1A und1B (wobei1B eine Querschnittsansicht von1A entlang der LinieB-B' zeigt) ist eine Perspektivansicht einer Halbleitervorrichtung100 gezeigt, wie beispielsweise einer FinFET-Vorrichtung (z.B. eines PMOSFETs oder NMOSFETs). In einer Ausführungsform umfasst die Halbleitervorrichtung100 ein Substrat101 mit darin ausgebildeten ersten Gräben103 . Das Substrat101 kann ein Siliziumsubstrat sein, obwohl andere Substrate, wie Halbleiter-auf-Isolator (SOI), verspannter SOI und Silizium-Germanium-auf-Isolator verwendet werden könnten. Das Substrat101 kann ein p-Halbleiter sein, obwohl es in anderen Ausführungsformen ein n-Halbleiter sein könnte. - Die ersten Gräben
103 können als ein erster Schritt bei dem späteren Ausbilden von ersten Isolationsbereichen105 ausgebildet werden. Die ersten Gräben103 können unter Verwendung einer Maskierungsschicht (nicht getrennt in1A gezeigt) zusammen mit einem geeigneten Ätzverfahren ausgebildet werden. Beispielsweise kann die Maskierungsschicht eine Hartmaske sein, die Siliziumnitrid umfasst, das durch ein Verfahren wie chemische Dampfabscheidung (CVD) ausgebildet wird, obwohl andere Materialien, wie z. B. Oxide, Oxynitride, Siliziumkarbid, Kombinationen davon oder dergleichen, und andere Verfahren, wie z. B. plasmaverstärkte chemische Dampfabscheidung (PECVD), Niederdruck-chemische Dampfabscheidung (LPCVD) oder sogar Siliziumoxidbildung, gefolgt von Nitrierung, verwendet werden können. Sobald sie ausgebildet wurde, kann die Maskierungsschicht durch ein geeignetes photolithographisches Verfahren strukturiert werden, um jene Abschnitte des Substrats101 freizulegen, die entfernt werden, um die ersten Gräben103 auszubilden. - Wie der Fachmann erkennen wird, sind jedoch die oben beschriebenen Verfahren und Materialien zum Ausbilden der Maskierungsschicht nicht das einzige Verfahren, das verwendet werden kann, um Abschnitte des Substrats
101 zu schützen, während andere Abschnitte des Substrats101 für das Ausbilden der ersten Gräben103 freigelegt werden. Jedes geeignete Verfahren, wie ein strukturierter und entwickelter Photoresist, kann verwendet werden, um zu entfernende Abschnitte des Substrats101 freizulegen, um die ersten Gräben 103 auszubilden. Alle derartigen Verfahren sollen vollständig in den Umfang der vorliegenden Ausführungsformen einbezogen werden. - Sobald eine Maskierungsschicht ausgebildet und strukturiert wurde, werden die ersten Gräben
103 in dem Substrat101 ausgebildet. Der freiliegende Teil des Substrats101 kann durch ein geeignetes Verfahren, wie reaktives Ionenätzen (RIE), entfernt werden, um die ersten Gräben103 in dem Substrat101 auszubilden, obwohl jedes geeignete Verfahren verwendet werden kann. In einer Ausführungsform können die ersten Gräben103 so ausgebildet sein, dass sie eine Tiefe von weniger als etwa 5.000 Å von der Oberfläche des Substrats101 aufweisen, wie etwa 2.500 Å. - Wie jedoch der Fachmann erkennen wird, ist das oben beschriebene Verfahren zum Ausbilden der ersten Gräben
103 lediglich ein mögliches Verfahren und soll nicht die einzige Ausführungsform sein. Vielmehr kann jedes geeignete Verfahren, durch das die ersten Gräben103 ausgebildet werden können, verwendet werden, und jedes geeignete Verfahren, einschließlich einer beliebigen Anzahl von Maskierungs- und Entfernungsschritten, kann verwendet werden. - Zusätzlich zum Ausbilden der ersten Gräben
103 bildet das Maskierungs- und Ätzverfahren Rippen107 aus jenen Abschnitten des Substrats101 aus, die nicht entfernt wurden. Zur Vereinfachung wurden die Rippen107 in den Figuren als von dem Substrat101 durch eine gestrichelte Linie getrennt gezeigt, obwohl ein physisches Merkmal der Trennung vorhanden sein kann, aber nicht muss. Diese Rippen107 können, wie unten beschrieben, verwendet werden, um den Kanalbereich von Mehrfach-Gate-FinFET-Transistoren zu bilden. Während1A nur drei Rippen107 zeigt, die aus dem Substrat101 ausgebildet wurden, kann eine beliebige Anzahl von Rippen107 verwendet werden. - Die Rippen
107 können so ausgebildet sein, dass sie eine Breite an der Oberfläche des Substrats101 von zwischen etwa 5 nm und etwa 80 nm aufweisen, beispielsweise etwa 30 nm. Zusätzlich können die Rippen107 einen Abstand von zwischen etwa 10 nm und etwa 100 nm, wie beispielsweise 50 nm, voneinander haben. Durch einen derartigen Abstand der Rippen107 können die Rippen107 jeweils einen separaten Kanalbereich bilden, während sie noch nahe genug zu einander sind, um ein gemeinsames Gate zu teilen (wie weiter unten beschrieben ist). - Sobald die ersten Gräben
103 und die Rippen107 ausgebildet wurden, können die ersten Gräben103 mit einem dielektrischen Material gefüllt werden und das dielektrische Material kann innerhalb der ersten Gräben103 vertieft werden, um die ersten Isolationsbereiche105 auszubilden. Das dielektrische Material kann ein Oxidmaterial, ein hochdichtes Plasma-(HDP)-Oxid oder dergleichen sein. Das dielektrische Material kann nach einer optionalen Reinigung und Auskleidung der ersten Gräben103 entweder unter Verwendung eines chemischen Dampfabscheidungsverfahrens (CVD) (z. B. des HARP-Verfahrens), eines hochdichten Plasma-CVD-Verfahrens oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet werden, das im Stand der Technik bekannt ist. - Die ersten Gräben
103 können durch Überfüllen der ersten Gräben103 und des Substrats101 mit dem dielektrischen Material und dann dem Entfernen des überschüssigen Materials außerhalb der ersten Gräben103 und der Rippen107 durch ein geeignetes Verfahren, wie chemisch-mechanisches Polieren (CMP), einem Ätzen, einer Kombination von diesen oder dergleichen, gefüllt werden. In einer Ausführungsform entfernt das Entfernungsverfahren jedes dielektrische Material, das sich ebenfalls über den Rippen107 befindet, so dass das Entfernen des dielektrischen Materials die Oberfläche der Rippen107 weiteren Verarbeitungsschritten aussetzt. - Sobald die ersten Gräben
103 mit dem dielektrischen Material gefüllt wurden, kann das dielektrische Material dann von der Oberfläche der Rippen107 weg vertieft werden. Das Vertiefen kann durchgeführt werden, um wenigstens einen Teil der Seitenwände der Rippen107 neben der Oberseite der Rippen107 freizulegen. Das dielektrische Material kann unter Verwendung einer Nassätzung durch Eintauchen der Oberseite der Rippen107 in ein Ätzmittel, wieHF , vertieft werden, obwohl andere Ätzmittel, wieH2 , und andere Verfahren, wie ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln Wie NH3/NF3, chemische Oxidentfernung oder trocken-chemische Reinigung verwendet werden können. Das dielektrische Material kann auf einen Abstand von der Oberfläche der Rippen107 vertieft werden, um Rippenhöhen zwischen etwa 300 Å und etwa 700 Å auszubilden, beispielsweise etwa 500 Å. Zusätzlich kann das Vertiefen auch jedes übrig gebliebene dielektrische Material entfernen, das sich über den Rippen107 befindet, um sicherzustellen, dass die Rippen107 zur weiteren Bearbeitung freiliegend sind. - Wie der Fachmann erkennen wird, können jedoch die oben beschriebenen Schritte nur ein Teil des gesamten Verfahrensflusses sein, der verwendet wird, um das dielektrische Material zu füllen und zu vertiefen. Beispielsweise können Auskleidungsschritte, Reinigungsschritte, Glühschritte, Spaltfüllschritte, Kombinationen davon und dergleichen auch verwendet werden, um die ersten Gräben
103 auszubilden und mit dem dielektrischen Material zu füllen. Alle möglichen Verfahrensschritte sollen vollständig in dem Umfang der vorliegenden Ausführungsform eingeschlossen sein. - Nachdem die ersten Isolationsbereiche
105 ausgebildet wurden, können ein Dummy-Gatedielektrikum109 und eine Dummy-Gateelektrode111 über dem Dummy-Gatedielektrikum109 über jeder der Rippen107 ausgebildet werden. In einer Ausführungsform kann das Dummy-Gatedielektrikum109 durch thermische Oxidation, chemische Dampfabscheidung, Sputtern oder irgendwelche anderen Verfahren ausgebildet werden, die im Stand der Technik bekannt sind und zur Herstellung eines Gatedielektrikums verwendet werden. Abhängig von der Technik der Gatedielektrikums-Ausbildung kann die Dicke des Dummy-Gatedielektrikums109 auf der Oberseite der Rippen107 sich von der Dicke des Gatedielektrikums an der Seitenwand der Rippen107 unterscheiden. - Das Dummy-Gatedielektrikum
109 kann ein Material wie Siliziumdioxid oder Siliziumoxynitrid mit einer Dicke im Bereich von etwa 3 Angström bis etwa 100 Angström, beispielsweise etwa 10 Angström, umfassen. Das Dummy-Gatedielektrikum109 kann aus einem Material mit hoher Permittivität (High-k) ausgebildet werden (z. B. mit einer Dielektrizitätskonstante von mehr als etwa 5), beispielsweise Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxynitrid (HfON) oder Zirkoniumoxid (ZrO2) oder Kombinationen davon mit einer gleichwertigen Oxidschichtdicke von etwa 0,5 Angström bis etwa 100 Angström, wie beispielsweise 10 Angström oder weniger. Zusätzlich kann jede Kombination von Siliziumdioxid, Siliziumoxynitrid und/oder High-k-Materialien auch für das Dummy-Gatedielektrikum109 verwendet werden. - Die Dummy-Gateelektrode
111 kann ein leitfähiges Material umfassen, das aus einer Gruppe ausgewählt sein kann, die aus W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen von diesen oder dergleichen besteht. Die Dummy-Gateelektrode111 kann durch chemische Gasphasenabscheidung (CVD), Sputterabscheidung oder andere Techniken abgeschieden werden, die im Stand der Technik für die Abscheidung von leitfähigen Materialien bekannt sind und verwendet werden. Die Dicke der Dummy-Gateelektrode111 kann im Bereich von etwa 5 Å bis etwa 200 Å liegen. Die Oberseite der Dummy-Gateelektrode111 kann nicht-planar sein und kann vor dem Strukturieren der Dummy-Gateelektrode111 oder der Gate-Ätzung planarisiert werden. Ionen können an dieser Stelle in die Dummy-Gateelektrode111 eingeführt werden, müssen aber nicht. Die Ionen können beispielsweise durch Ionenimplantationstechniken eingeführt werden. - Nachdem sie ausgebildet wurden, können das Dummy-Gatedielektrikum
109 und die Dummy-Gateelektrode111 strukturiert werden, um eine Reihe von Gatestapeln115 über den Rippen107 auszubilden. Die Gatestapel115 definieren mehrere Kanalbereiche, die sich auf beiden Seiten der Rippen107 unter dem Dummy-Gatedielektrikum109 befinden. Die Gatestapel115 können durch Abscheiden und Strukturieren einer ersten Hartmaske113 und einer zweiten Hartmaske117 über dem Dummy-Gatedielektrikum109 und der Dummy-Gateelektrode111 ausgebildet werden. In einer Ausführungsform kann die erste Hartmaske113 aus einem Material wie Siliziumnitrid bestehen, obwohl beliebige geeignete Maskierungsmaterialien wie Siliziumoxid, Siliziumoxynitrid, SiCON, SiC, SiOC auch verwendet werden können. Die erste Hartmaske113 kann unter Verwendung eines Abscheidungsverfahrens, wie z. B. chemischer Dampfabscheidung oder physikalischer Dampfabscheidung, ausgebildet werden und kann mit einer Dicke zwischen etwa 50 Å und etwa 500 Å ausgebildet werden, beispielsweise 200 Å. Jedoch kann jedes geeignete Verfahren oder jede mögliche Dicke verwendet werden. - Die zweite Hartmaske
117 kann über der ersten Hartmaske113 ausgebildet werden. In einer Ausführungsform kann die zweite Hartmaske117 aus einem Material bestehen, das sich von dem der ersten Hartmaske113 unterscheidet, beispielsweise Siliziumoxid, obwohl irgendwelche anderen geeigneten Materialien, wie Siliziumoxynitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, auch verwendet werden können. Zusätzlich kann die zweite Hartmaske117 unter Verwendung eines Abscheidungsverfahrens, wie z. B. chemischer Dampfabscheidung oder physikalischer Dampfabscheidung, ausgebildet werden und kann mit einer Dicke zwischen etwa 200 Å und etwa 1000 Å ausgebildet werden, beispielsweise 600 Å. Jedoch kann jedes geeignete Verfahren oder jede mögliche Dicke verwendet werden. - Sobald die erste Hartmaske
113 und die zweite Hartmaske117 ausgebildet wurden, kann die zweite Hartmaske117 unter Verwendung von beispielsweise einem oder mehreren photolithographischen Maskierungs- und Ätzverfahren strukturiert werden. Sobald ferner die zweite Hartmaske117 strukturiert wurde, kann die Struktur der zweiten Hartmaske117 auf die erste Hartmaske113 , die Dummy-Gateelektrode111 und das Dummy-Gatedielektrikum109 unter Verwendung eines oder mehrerer Ätzverfahren übertragen werden, das die zweite Hartmaske117 als Maskierungsmaterial nutzt. Jedoch kann jedes geeignete Verfahren verwendet werden. - Nachdem ein Gatestapel
115 ausgebildet wurde, können die Seitenwände des Gatestapels115 durch Abscheiden von Materialien geschützt werden, um die Seitenwände des Gatestapels115 zu bedecken. In einer Ausführungsform können die Seitenwände des Gatestapels115 durch Abscheiden eines ersten Abstandsmaterials119 , eines zweiten Abstandsmaterials121 und eines dritten Abstandsmaterials123 geschützt werden. In einer Ausführungsform kann das erste Abstandsmaterial119 ein Material wie z.B. Siliziumnitrid sein, das unter Verwendung eines konformen Verfahrens wie z. B. Atomlagenabscheidung ausgebildet wird, obwohl jedes geeignete Verfahren, wie z. B. chemische Dampfabscheidung oder physikalische Dampfabscheidung, ebenfalls verwendet werden kann. Das erste Abstandsmaterial119 kann so abgeschieden werden, dass es eine Dicke zwischen etwa 10 Å und etwa 40 Å hat, beispielsweise 2 nm, obwohl jedes geeignete Verfahren verwendet werden kann. Nach dem Abscheiden kann das erste Abstandsmaterial119 unter Verwendung von beispielsweise einem oder mehreren Ätzverfahren strukturiert werden. - Das zweite Abstandsmaterial
121 wird über dem ersten Abstandsmaterial119 abgeschieden und kann ein Material sein, das sich von dem ersten Abstandsmaterial119 unterscheidet, beispielsweise SiOCN, obwohl jedes andere geeignete Material wie SiCN oder SiOC alternativ verwendet werden kann. Das zweite Abstandsmaterial121 kann unter Verwendung entweder eines konformen Abscheidungsverfahrens, wie z. B. Atomlagenabscheidung, oder anderer Abscheidungsverfahren, wie z. B. chemischer Dampfabscheidung oder physikalischer Dampfabscheidung, ausgebildet werden, um eine deckende Schicht aus dem zweiten Abstandsmaterials121 auszubilden. - Sobald das zweite Abstandsmaterial
121 abgeschieden wurde, kann das zweite Abstandsmaterial121 strukturiert werden. In einer Ausführungsform kann das zweite Abstandsmaterial121 unter Verwendung von beispielsweise einem oder mehreren Ätzungen nach dem Abscheiden des zweiten Abstandsmaterials121 strukturiert werden, um Teile des zweiten Abstandsmaterials121 von den horizontalen Oberflächen der Struktur zu entfernen. - Sobald das erste Abstandsmaterial
119 und das zweite Abstandsmaterial121 strukturiert wurden, kann das dritte Abstandsmaterial123 ausgebildet werden. In einer Ausführungsform kann das dritte Abstandsmaterial123 aus einem Material wie Siliziumnitrid bestehen, obwohl jedes andere geeignete Material verwendet werden kann. In einer Ausführungsform kann das dritte Abstandsmaterial123 unter Verwendung eines Abscheidungsverfahrens wie chemischer Dampfabscheidung, physikalischer Dampfabscheidung oder Atomlagenabscheidung abgeschieden werden und dann kann das dritte Abstandsmaterial123 durch eine oder mehrere Ätzungen strukturiert werden, um das dritte Abstandsmaterial123 von den horizontalen Flächen der Struktur zu entfernen. -
2 zeigt einen ersten Schritt in einem Verfahren zum Entfernen eines Teils der Rippen107 und Ausbildens erster Öffnungen201 in den Rippen107 . In einer Ausführungsform kann das Entfernungsverfahren beginnen, indem eine Maske203 angeordnet wird, um diejenigen Abschnitte der Rippe107 (und gegebenenfalls des Gatestapels115 ) zu bedecken, die nicht entfernt werden sollen. In einer Ausführungsform kann die Maske203 aus einem lichtempfindlichen Material bestehen, beispielsweise einem Photoresist, das angeordnet, belichtet und entwickelt wurde, um die Maske203 auszubilden. Jedoch kann jedes geeignete Maskenmaterial verwendet werden. - Sobald die Maske
203 am Ort ist, wird ein erstes Ätzverfahren verwendet (in2 durch die mit205 bezeichneten Pfeile gekennzeichnet), um die ersten Öffnungen201 in den freiliegenden Abschnitten der Rippe107 auszubilden. In einer Ausführungsform kann das erste Ätzverfahren205 ein anisotropes Ätzverfahren sein, wie beispielsweise ein reaktives Ionenätzen (RIE) unter Verwendung eines Ätzmittels, das zum Ätzen des Materials der Rippe107 geeignet ist. Als solches kann, während das gewählte Ätzmittel zumindest teilweise von dem Material der Rippe107 abhängt, in einer Ausführungsform, in der die Rippe107 Silizium aufweist, das Ätzmittel aus Arsen, Phosphor oder Bor in Kombination mit anderen möglicherweise erwünschten geeigneten Ätzmitteln oder Verdünnungsmitteln bestehen. Jedoch kann jedes geeignete Ätzmittel verwendet werden. - In einer bestimmten Ausführungsform kann das erste Ätzverfahren
205 durch Empfangen des Ätzmittels und Bilden eines Plasmas durchgeführt werden, bevor das Material der Rippe107 das Ätzmittel kontaktiert. In einer bestimmten Ausführungsform kann das Ätzmittel in das Plasma in einer Ätzkammer (nicht separat in2 gezeigt) gezündet werden, obwohl jedes geeignete Verfahren zum Bilden des Plasmas (einschließlich eines entfernten Plasmasystems) verwendet werden kann. Zusätzlich kann, sobald das Plasma gezündet wurde, das erste Ätzverfahren205 bei einer Leistung zwischen etwa 150 W und etwa 550 W, beispielsweise 350 W, und einer Vorspannung zwischen etwa 60 V und etwa 180 V, beispielsweise 130 V, durchgeführt werden. Das erste Ätzverfahren205 kann bei einer Temperatur zwischen etwa 30 °C und etwa 70 °C, beispielsweise 60 °C, und einem Druck zwischen etwa 3 mTorr und etwa 100 mTorr, beispielsweise 5 mTorr, fortfahren. Es können jedoch alle geeigneten Verfahrensbedingungen verwendet werden. - Durch die Verwendung des ersten Ätzverfahrens
205 wird die erste Öffnung201 in der Rippe107 ausgebildet. Insbesondere wird unter Verwendung eines anisotropen Ätzverfahrens für das erste Ätzverfahren205 die erste Öffnung201 mit einer „U“ -Form ausgebildet. Beispielsweise hat die erste Öffnung201 eine erste HöheH1 zwischen etwa 300 Å und etwa 700 A, beispielsweise 450 A, und auch eine erste BreiteW1 zwischen etwa 100 Å und etwa 500 A, beispielsweise 200 Å. Jedoch können irgendwelche geeigneten Abmessungen verwendet werden. -
3A zeigt ein Entfernen der Maske203 und ein zweites, ex-situ Ätzverfahren (in3A durch die mit303 bezeichneten Pfeile wiedergegeben), das verwendet wird, um die Form der ersten Öffnung201 in eine zweite Öffnung301 zu modifizieren (wobei die Form der ersten Öffnung201 durch die mit201 bezeichneten gestrichelten Linien zum Vergleich gezeigt ist). In einer Ausführungsform, bei der die Maske203 ein Photoresist ist, kann die Maske203 durch ein Veraschungsverfahren entfernt werden, in dem die Temperatur des Photoresists bis zu einem Punkt erhöht wird, an dem der Photoresist thermisch zersetzt wird. Die Maske203 kann dann leicht entfernt werden. Jedoch kann jedes geeignete Verfahren verwendet werden, um die Maske203 zu entfernen. - In einer Ausführungsform ist das zweite Ätzverfahren
303 ein isotropes Ätzverfahren, das Radikale von einem zweiten Ätzvorläufer309 anstelle eines Plasmas verwendet (in 3A nicht gezeigt, aber unten mit Bezug auf3B gezeigt und beschrieben), um das Material der Rippe107 (z. B. Silizium) zu ätzen und die zweite Öffnung301 durch Umformen der ersten Öffnung201 auszubilden. In einer Ausführungsform kann der zweite Ätzvorläufer309 so gewählt werden, dass er selektiv für das Material der Rippe107 ist, ohne übermäßig mit dem Material der anderen freiliegenden Strukturen zu reagieren. Als solches kann, während das spezielle Material des zweiten Ätzvorläufers309 zumindest teilweise von dem Material der Rippe107 abhängen kann, in einer Ausführungsform, in der die Rippe107 aus Silizium besteht, der zweite Ätzvorläufer309 ein stickstoffhaltiges Gas wie Ammoniak (NH3) sein. Jedoch kann jeder andere geeignete Vorläufer, wie NF3 oder H2 verwendet werden. -
3B zeigt, dass zum Starten des zweiten Ätzverfahrens303 die Rippe107 (auf dem Substrat101 liegend) in einer Ätzkammer305 unterhalb einer selektiven Modulationsvorrichtung307 angeordnet wird. In einer Ausführungsform kann die selektive Modulationsvorrichtung307 ein elektrisch geladenes Gitter sein, das als Barriere für die Bewegung geladener Ionen aus einem Plasma wirkt, während ungeladene Plasmakomponenten (z. B. Radikale) durch die selektive Modulationsvorrichtung307 hindurchtreten können. In einer Ausführungsform kann die selektive Modulationsvorrichtung307 verhindern, dass die geladenen Plasma-Ionen hindurchgehen (z. B. positiv geladene Ionen oder negativ geladene Ionen), indem die geladenen Plasma-Ionen entweder zurückgestoßen oder angezogen werden. Jedoch kann jede geeignete Vorrichtung, die Radikale von einem Plasma trennen kann, verwendet werden. - Sobald das Substrat
101 mit der Rippe107 in der Kammer platziert wurde, kann das zweite Ätzverfahren303 durch Einführen des zweiten Ätzvorläufers 309 (z. B. NH3) in einen Plasmabereich310 der Ätzkammer305 begonnen werden. In einer Ausführungsform kann der zweite Ätzvorläufer309 mit einer Durchflussrate von zwischen etwa 10 sccm und etwa 10000 sccm, beispielsweise 500 sccm, eingeführt werden. Jedoch kann jede geeignete Durchflussrate des zweiten Ätzvorläufers 309 verwendet werden. - Sobald der zweite Ätzvorläufer
309 in den Plasmabereich310 der Ätzkammer305 eingeführt wurde, wird der zweite Ätzvorläufer309 erregt und gezündet, um ein Plasma311 in dem Plasmabereich310 zu bilden, das positive Ionen311P , negative Ionen311N und Radikalkomponenten311R enthält. In einer Ausführungsform kann das Plasma311 unter Verwendung von Hochfrequenzenergie bei einer Leistung von zwischen etwa 10 Watt und etwa 2500 Watt in der Ätzkammer305 erzeugt werden, obwohl irgendwelche geeigneten Verarbeitungsbedingungen oder -verfahren zum Zünden des Plasmas verwendet werden können. - Zusätzlich ist, während das obige Verfahren mit Einführen in die Ätzkammer
305 und dann Zünden beschrieben wird, dies als eine beispielhafte Ausführungsform gedacht und soll nicht auf die Ausführungsformen einschränkend wirken. Vielmehr kann jedes geeignete Verfahren zur Bereitstellung eines Plasmas, wie z. B. die Verwendung eines entfernten Plasmasystems, auch verwendet werden. Alle derartigen Verfahren sollen vollständig in den Umfang der Ausführungsformen enthalten sein. - Sobald das Plasma
311 erzeugt wurde, erlaubt die selektive Modulationsvorrichtung307 , dass die radikalischen Komponenten311R durch die selektive Modulationsvorrichtung307 in einen Wafer-Bearbeitungsbereich313 der Ätzkammer305 gelangen, wo sich das Substrat101 mit der Rippe107 befindet. Zusätzlich verhindert die selektive Modulationsvorrichtung307 , dass die positiven Ionen311P und auch die negativen Ionen311N in den Wafer-Bearbeitungsbereich313 der Ätzkammer305 eindringen. Tatsächlich wird die selektive Modulationsvorrichtung307 verwendet, um die positiven Ionen311P und die negativen Ionen311N aus dem Plasma311 zu filtern, wodurch nur die radikalischen Komponenten311R in dem zweiten Ätzverfahren303 verwendet werden können. - In einer Ausführungsform kann die Ätzung nur mit Radikalen des zweiten Ätzverfahrens
303 bei einem Druck zwischen etwa 1 Torr und etwa 20 Torr, beispielsweise 2 Torr, und einer Temperatur zwischen etwa 10 °C und etwa 100 °C, beispielsweise 40 °C, durchgeführt werden. Zusätzlich kann das zweite Ätzverfahren303 für eine Zeitdauer von zwischen etwa 5 s und etwa 100 s, beispielsweise 10 s, durchgeführt werden. Es können jedoch alle geeigneten Verfahrensbedingungen verwendet werden. - Durch das Durchführen des zweiten Ätzverfahrens
303 als radikalisches Ätzen anstelle eines Plasmaätzens werden nur neutrale Ionen mit einer kleineren Ladung als entweder die positiven Ionen311P oder die negativen Ionen311N verwendet, um die erste Öffnung201 in die zweite Öffnung301 umzuformen. Als solches gibt es eine geringere Rundung der ersten Öffnung201 während des zweiten Ätzverfahrens303 , wenn der Abstand der Oberflächen der Rippe107 von der „U“ -Form der ersten Öffnung201 nach außen versetzt wird. Zusätzlich wird mit einer weniger runden Form weniger Material der Rippe107 (z. B. Silizium) in ein Polymer-Nebenprodukt verwandelt, das andere Verfahren stört, wenn es nicht entfernt wird. -
3C hilft, diesen Vorteil zu veranschaulichen, und zeigt eine Nahaufnahme der Struktur von3A in dem mit401 bezeichneten gestrichelten Rechteck. Bei dieser Ausführungsform unterschneidet das Versetzen des Materials der Rippe107 (z. B. das Versetzen des Siliziums) das dritte Abstandsmaterial123 und bildet eine überhängende Auskragung aus (der Abstand zwischen der Spitze der Rippe107 und der Außenkante des dritten Abstandsmaterials123 ). Während vorhergehende Ätzverfahren (wie z. B. eine Plasmaätzung) eine Auskragung ausbilden, die nicht größer als 1 nm ist, kann die Verwendung des zweiten Ätzverfahrens301 , wie hierin beschrieben, eine überhängende Auskragung mit einem ersten AbstandD1 zwischen etwa 1 nm und etwa 4 nm ausbilden, während andere unerwünschte Nebenwirkungen minimiert werden. - Zusätzlich bildet, wieder im Hinblick auf
3A , das zweite hier beschriebene Ätzverfahren301 eine weniger gerundete Form aus, als wenn Plasmaätzungen verwendet werden. Wenn insbesondere eine Bezugslinie an einer Außenfläche des Gatestapels115 ausgerichtet wird (indem sie z. B. an einer Seite der Dummy-Gateelektrode111 und/oder des Dummy-Gatedielektrikums109 ausgerichtet wird), kann ein erster Abstand entlang der Oberseite des Materials der Rippe107 von der Bezugslinie zu dem Material der Rippe107 benachbart zu der zweiten Öffnung301 gemessen werden, um eine OberflächenabstandsmessungSP1 zu erhalten. In einer besonderen Ausführungsform kann die OberflächenabstandsmessungSP1 zwischen etwa 20 Å und etwa 200 Å liegen, beispielsweise 50 Å. Jedoch kann jeder geeignete Abstand erhalten werden. - Zusätzlich kann ein zweiter Abstand in einer mittleren Höhe der Rippe
107 von der Bezugslinie zu dem Material um die zweite Öffnung301 herum gemessen werden, um eine KantenabstandsmessungTP1 zu erhalten. In einer Ausführungsform kann die KantenabstandsmessungTP1 zwischen etwa 1 nm und etwa 4 nm liegen. Jedoch kann jeder geeignete Abstand erhalten werden. - Angesichts dieser beiden Abstände der Oberflächenabstandsmessung
SP1 und der KantenabstandsmessungTP1 kann eine Messung der Rundheit der zweiten Öffnung301 durch die Differenz zwischen diesen beiden Messungen bestimmt werden. Beispielsweise kann in einer Ausführungsform eine Differenz zwischen der OberflächenabstandsmessungSP1 und der KantenabstandsmessungTP1 kleiner als etwa 3 nm sein. Dies ist eine Verbesserung gegenüber plasmabasierten Verfahren, die eine Differenz zwischen der OberflächenabstandsmessungSP1 und der KantenabstandsmessungTP1 von mehr als 3 nm aufweisen. - Zusätzlich ermöglicht die Verwendung des zweiten Ätzverfahrens
301 , wie hierin beschrieben, eine stärkere Steuerung der Kanallänge in der Rippe107 . Beispielsweise kann eine Oberflächenkanallänge in der Rippe107 (gemessen von einer ersten Flächenkante zu einer zweiten Flächenkante auf einer gegenüberliegenden Seite des Gatestapels115 ) verkürzt werden und einen Abstand zwischen etwa 30 nm und etwa 40 nm aufweisen, was zu verbesserten Vorrichtungseigenschaften führt. Zusätzlich kann eine Kanallänge an der Kante (z. B. gemessen an der Hälfte der Höhe der Rippe107 ) zwischen 20 nm und etwa 40 nm liegen. Jedoch können irgendwelche geeigneten Abstände verwendet werden. -
4 zeigt einen weiteren Vorteil der Verwendung des zweiten Ätzverfahrens301 , wie hierin beschrieben. Insbesondere zeigt4 eine Mehrzahl von Rippen107 (zur Vereinfachung gezeigt als eine einzelne Rippe107 , die sich zwischen zwei Bereichen erstreckt) in einem ersten Bereich401 und einem zweiten Bereich403 des Substrats101 . In einer Ausführungsform ist der erste Bereich401 des Substrats101 ein Bereich mit einer dichten Gruppe von Gatestapeln115 . Beispielsweise sind in dem ersten Bereich401 des Substrats101 die Gatestapel115 (hierin zur Vereinfachung mit dem ersten Abstandsmaterial119 , dem zweiten Abstandsmaterial121 und dem dritten Abstandsmaterial123 als einer einzigen Abstandsstruktur405 gezeigt) mit den Abstandsstrukturen405 durch einen zweiten AbstandD2 von weniger als etwa 100 nm getrennt, beispielsweise zwischen etwa 20 nm und etwa 50 nm. Jedoch können irgendwelche geeigneten Abstände verwendet werden. - Zusätzlich kann der zweite Bereich
403 ein weniger dichter Bereich sein als der erste Bereich401 . Beispielsweise können innerhalb des zweiten Bereichs403 die Gatestapel115 mit ihren zugehörigen Abstandsstrukturen405 durch einen dritten AbstandD3 getrennt sein, der größer als der zweite AbstandD2 ist, z. B. weniger als 100 nm. In einer bestimmten Ausführungsform liegt der dritte AbstandD3 zwischen etwa 100 nm und etwa 400 nm. Jedoch können irgendwelche geeigneten Abstände verwendet werden. - Unglücklicherweise beeinflussen die Unterschiede der Abstände zwischen den Strukturen in dem ersten Bereich
401 und den Strukturen in dem zweiten Bereich403 auch das erste Ätzverfahren205 und das zweite Ätzverfahren303 , so dass Öffnungen, die zwischen dichten Strukturen in dem ersten Bereich401 ausgebildet sind, flacher als Öffnungen sind, die zwischen den weniger dichten Strukturen im zweiten Bereich403 ausgebildet sind. Dieser Unterschied in der Tiefe der Öffnungen ist als Tiefenbelastung (engl. „depth loading“) der Struktur bekannt und eine große Tiefenbelastung kann die Idsat-Gleichförmigkeit (IDU/Intera) der Gesamtstruktur beeinträchtigen. [...] - Unter Verwendung des hier beschriebenen zweiten Ätzverfahrens
303 kann jedoch die Tiefenbelastung so eingestellt werden, dass ihr Einfluss minimiert wird. In einem bestimmten Beispiel, in dem die Gatestapel115 und ihre entsprechenden Abstandsstrukturen405 im ersten Bereich401 um etwa 20 nm bis etwa 50 nm getrennt sind und die Gatestapel115 und ihre zugehörigen Abstandsstrukturen405 im zweiten Bereich403 um etwa100 bis etwa 400 nm getrennt sind, ermöglicht die Verwendung des zweiten Ätzverfahrens303 , dass sich die zweiten Öffnungen301 in dem ersten Bereich401 in die Rippe107 um einen vierten AbstandD4 von zwischen etwa 30 nm und etwa 70 nm erstrecken, beispielsweise etwa 55 nm. Zusätzlich können sich die zweiten Öffnungen301 in dem zweiten Bereich403 in die Rippe107 um einen fünften AbstandD5 zwischen etwa 30 nm und etwa 70 nm erstrecken, beispielsweise 50 nm. Jedoch können irgendwelche anderen geeigneten Abstände verwendet werden. - Angesichts der Tatsache, dass sich die zweiten Öffnungen
301 im ersten Bereich401 um den vierten AbstandD4 in die Rippe107 erstrecken und die zweiten Öffnungen301 im zweiten Bereich403 sich um den fünften AbstandD5 in die Rippe107 erstrecken, ist die Tiefenbelastung zwischen dem zweiten Bereich403 und dem ersten Bereich401 die Differenz zwischen dem fünften AbstandD5 und dem vierten AbstandD4 (Tiefenbelastung = D5 - D4). In einigen Ausführungsformen ermöglicht die Verwendung des zweiten Ätzverfahrens303 die Steuerung der Tiefenbelastung so, dass die Tiefenbelastung zwischen etwa -3 nm und etwa 3 nm gehalten wird. Dies ist viel besser als bei den plasmabasierten Ätzungen, die eine Tiefenbelastung von mehr als 5 nm erreichen, wie z. B. 10 nm, und ermöglicht eine verbesserte Tiefenbelastungssteuerung, die die Wafer-Annahmetests und die Vorrichtungsleistung für NMOSFETs und PMOSFETs verbessern kann (z. B. ist Ion verbessert). -
5 zeigt, dass, sobald die zweiten Öffnungen301 innerhalb der Rippen107 ausgebildet wurden, Source/Drain-Bereiche501 gezüchtet werden können, um die zweiten Öffnungen301 zu füllen und zu überfüllen. In einer Ausführungsform wird, um die Source/Drain-Bereiche501 auszubilden, eine Hartmaske (nicht separat gezeigt) angeordnet und strukturiert, um die Dummy-Gateelektrode111 zu bedecken, um ein Wachstum zu verhindern, und die Source/Drain-Bereiche501 können in der zweiten Öffnungen301 wieder gezüchtet werden. In einer Ausführungsform können die Source/Drain-Bereiche501 wieder gezüchtet werden und in einigen Ausführungsformen können die Source/Drain-Bereiche501 so wieder gezüchtet werden, dass ein Stressor ausgebildet wird, der den Kanalbereichen der unterhalb der Gatestapel115 befindlichen Rippen107 eine Belastung verleiht. In einer Ausführungsform, bei der die Rippen107 Silizium umfassen und der FinFET eine p-Vorrichtung ist, können die Source/Drain-Bereiche501 durch ein selektives Epitaxieverfahren mit einem Material wie Silizium oder auch einem Material wie Silizium-Germanium wieder gezüchtet werden, das eine andere Gitterkonstante als die Kanalbereiche hat. Das epitaktische Wachstumsverfahren kann Vorläufer wie Silan, Dichlorsilan, German und dergleichen verwenden und kann zwischen etwa5 Minuten und etwa120 Minuten dauern, beispielsweise30 Minuten. In einer Ausführungsform können die Source/Drain-Bereiche501 so ausgebildet sein, dass sie eine Höhe über den ersten Isolationsbereichen105 zwischen etwa 20 nm und etwa 100 nm aufweisen, beispielsweise etwa 50 nm. Jedoch kann jede geeignete Höhe verwendet werden. - Sobald die Source/Drain-Bereiche
501 ausgebildet wurden, können Dotierstoffe in die Source/Drain-Bereiche501 implantiert werden, indem geeignete Dotierstoffe implantiert werden, die zu den Dotierstoffen in den Rippen107 komplementär sind. Beispielsweise können p-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen implantiert werden, um eine PMOS-Vorrichtung auszubilden. Alternativ können n-Dotierstoffe wie Phosphor, Arsen, Antimon oder dergleichen implantiert werden, um eine NMOS-Vorrichtung auszubilden. Diese Dotierstoffe können unter Verwendung der Gatestapel115 als Masken implantiert werden. Man beachte, dass ein Fachmann erkennen wird, dass viele andere Verfahren, Schritte oder dergleichen verwendet werden können, um die Dotierstoffe zu implantieren. Beispielsweise wird der Fachmann erkennen, dass eine Vielzahl von Implantierungen unter Verwendung verschiedener Kombinationen von Abstandshaltern und Auskleidungen durchgeführt werden kann, um Source/Drain-Bereiche auszubilden, die eine spezifische Form oder Charakteristik aufweisen, die für einen bestimmten Zweck geeignet sind. Jedes dieser Verfahren kann verwendet werden, um die Dotierstoffe zu implantieren, und die obige Beschreibung soll die vorliegenden Ausführungsformen nicht auf die oben gezeigten Schritte einschränken. - Zusätzlich wird an dieser Stelle die Hartmaske, die die Dummy-Gateelektrode
111 während des Ausbildens der Source/Drain-Bereiche501 bedeckt, entfernt. In einer Ausführungsform kann die Hartmaske unter Verwendung eines nassen oder trockenen Ätzverfahrens entfernt werden, das selektiv für das Material der Hartmaske ist. Jedoch kann jedes geeignete Entfernungsverfahren verwendet werden. -
5 zeigt auch das Ausbilden einer Zwischenschichtdielektrikums-(ILD)-Schicht 503 über dem Gatestapel115 und den Source/Drain-Bereichen501 (in5 gestrichelt gezeigt, um die darunter liegenden Strukturen klarer zu zeigen). Die ILD-Schicht503 kann ein Material wie Borphosphorsilikatglas (BPSG) umfassen, obwohl irgendwelche geeigneten Dielektrika verwendet werden können. Die ILD-Schicht503 kann durch ein Verfahren wie PECVD ausgebildet werden, obwohl andere Verfahren wie LPCVD alternativ verwendet werden können. Die ILD-Schicht503 kann mit einer Dicke zwischen etwa 100 Å und etwa3.000 Å ausgebildet werden. Sobald sie ausgebildet wurde, kann die ILD-Schicht503 unter Verwendung von z. B. einem Planarisierungsverfahren, beispielsweise einem chemischmechanischen Polierverfahren, planarisiert werden, obwohl jedes geeignete Verfahren verwendet werden kann. - Nach dem Ausbilden der ILD-Schicht
503 kann das Material der Dummy-Gateelektrode111 und des Dummy-Gatedielektrikums109 entfernt und ersetzt werden, um einen Ersatz-Gatestapel505 auszubilden. In einer Ausführungsform kann die Dummy-Gateelektrode111 unter Verwendung von z.B. einem Nass- oder Trockenätzverfahren entfernt werden, das Ätzmittel verwendet, die selektiv für das Material der Dummy-Gateelektrode111 sind. Jedoch kann jedes geeignete Entfernungsverfahren verwendet werden. - Sobald die Dummy-Gateelektrode
111 entfernt wurde, können die zurückgelassenen Öffnungen wieder aufgefüllt werden, um den Ersatz-Gatestapel505 auszubilden. In einer besonderen Ausführungsform umfasst der Ersatz-Gatestapel505 ein erstes dielektrisches Material507 , ein erstes Metallmaterial509 , ein zweites Metallmaterial511 und ein drittes Metallmaterial513 . In einer Ausführungsform ist das erste dielektrische Material507 ein High-k-Material wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HeO, LaO, ZrO, Ta2O5, Kombinationen davon oder dergleichen, das durch ein Verfahren wie Atomlagenabscheidung, chemische Dampfabscheidung oder dergleichen abgeschieden wird. Das erste dielektrische Material507 kann mit einer Dicke zwischen etwa 5 Å und etwa 100 Å abgeschieden werden, obwohl jedes geeignete Material und jede Dicke verwendet werden können. - Das erste Metallmaterial
509 kann angrenzend an das erste dielektrische Material507 ausgebildet werden und kann aus einem metallischen Material wie Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikaten, Zirkoniumaluminaten, Kombinationen davon oder dergleichen bestehen. Das erste Metallmaterial509 kann unter Verwendung eines Abscheidungsverfahrens wie z. B. Atomlagenabscheidung, chemischer Dampfabscheidung, Sputtern oder dergleichen auf eine Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden, obwohl irgendein geeignetes Abscheidungsverfahren oder Dicke verwendet werden können. - Das zweite Metallmaterial
511 kann angrenzend an das erste Metallmaterial509 ausgebildet werden und kann insbesondere von dem ersten Metallmaterial509 verschieden oder gleich sein. Beispielsweise kann das zweite Metallmaterial511 aus einem metallischen Material wie Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikaten, Zirkoniumaluminaten, Kombinationen davon oder dergleichen bestehen. Zusätzlich kann das zweite Metallmaterial511 unter Verwendung eines Abscheidungsverfahrens wie z. B. Atomlagenabscheidung, chemischer Dampfabscheidung, Sputtern oder dergleichen auf eine Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden, obwohl irgendein geeignetes Abscheidungsverfahren oder Dicke verwendet werden kann. - Das dritte Metallmaterial
513 füllt einen Rest der durch die Entfernung der Dummy-Gateelektrode111 zurückgelassenen Öffnung. In einer Ausführungsform ist das dritte Metallmaterial513 ein metallisches Material wie W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen von diesen oder dergleichen und kann unter Verwendung eines Abscheidungsverfahrens wie z. B. Atomlagenabscheidung, chemischer Dampfabscheidung, Sputtern oder dergleichen abgeschieden werden, um die durch die Entfernung der Dummy-Gateelektrode111 zurückgelassene Öffnung zu füllen und/oder zu überfüllen. In einer besonderen Ausführungsform kann das dritte Metallmaterial513 auf eine Dicke zwischen etwa 5 Å und etwa 500 Å abgeschieden werden, obwohl jedes geeignete Material, Abscheidungsverfahren und Dicke verwendet werden können. - Sobald die Öffnung, die durch das Entfernen der Dummy-Gateelektrode
111 zurückgelassen wurde, gefüllt wurde, können die Materialien planarisiert werden, um jegliches Material zu entfernen, das außerhalb der Öffnung liegt, die durch das Entfernen der Dummy-Gateelektrode111 zurückgeblieben ist. In einer besonderen Ausführungsform kann die Entfernung unter Verwendung eines Planarisierungsverfahrens wie chemisch-mechanischem Polieren durchgeführt werden. Jedoch kann jedes geeignete Planarisierungs- und Entfernungsverfahren verwendet werden. - Nachdem die Materialien des Ersatz-Gatestapels
505 ausgebildet und planarisiert wurden, können die Materialien des Ersatz-Gatestapels505 vertieft und mit einer Deckschicht515 abgedeckt werden. In einer Ausführungsform können die Materialien des Ersatz-Gatestapels505 unter Verwendung von beispielsweise einem Nass- oder Trockenätzverfahren, das Ätzmittel verwendet, die für die Materialien des Ersatz-Gatestapels505 selektiv sind, vertieft werden. Jedoch kann jedes geeignete Verfahren verwendet werden. - Sobald die Materialien des Ersatz-Gatestapels
505 vertieft wurden, kann eine Deckschicht515 abgeschieden und planarisiert werden. In einer Ausführungsform besteht die Deckschicht515 aus einem Material wie SiN, SiON, SiCON, SiC, SiOC, Kombinationen davon oder dergleichen, die unter Verwendung eines Abscheidungsverfahrens wie Atomlagenabscheidung, chemischer Dampfabscheidung, Sputtern oder dergleichen abgeschieden werden. Die Deckschicht515 kann auf eine Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden und dann unter Verwendung eines Planarisierungsverfahrens wie chemisch-mechanischem Polieren planarisiert werden, so dass die Deckschicht515 eben ist. - Sobald der Ersatz-Gatestapel
505 ausgebildet wurde, kann zusätzliche Verarbeitung durchgeführt werden. Zum Beispiel können Kontakte zu den Source/Drain-Bereichen501 durch die ILD-Schicht503 , zusätzliche dielektrische Schichten (nicht separat gezeigt) über der ILD-Schicht503 , Kontakte mit dem Ersatz-Gatestapel505 und Metallisierungsschichten ausgebildet werden, um die verschiedenen Vorrichtungen miteinander zu verbinden. Es können beliebige geeignete zusätzliche Schritte verwendet werden, um die Herstellung der verschiedenen Ausführungsformen zu unterstützen, und alle derartigen Schritte sollen vollständig in dem Umfang der Ausführungsformen eingeschlossen sein. - Gemäß einer Ausführungsform ist ein Verfahren zur Herstellung einer Halbleitervorrichtung vorgesehen, das das Ausbilden eines Gatestapels über einem Halbleitersubstrat und das Ausbilden einer ersten Öffnung in dem Halbleitersubstrat mit einem ersten Ätzverfahren umfasst. Die erste Öffnung wird in eine zweite Öffnung unter Verwendung eines zweiten Ätzverfahrens umgeformt, der sich von dem ersten Ätzverfahren unterscheidet, wobei das zweite Ätzverfahren ein radikalisches Ätzverfahren ist
- Gemäß einer weiteren Ausführungsform ist ein Verfahren zur Herstellung einer Halbleitervorrichtung vorgesehen, das das Ausbilden eines Dummy-Gatestapels über einer Halbleiterrippe eines Substrats umfasst, wobei der Dummy-Gatestapel eine Abstandsstruktur aufweist. Ein Teil der Rippe wird entfernt, um eine erste Öffnung auszubilden, wobei die erste Öffnung mit einem anisotropen Ätzverfahren ausgebildet wird. Die erste Öffnung wird in eine zweite Öffnung modifiziert, wobei das Modifizieren das Bilden eines Plasmas aus einem Vorläufer und das Richten von Radikalen aus dem Plasma zu der Halbleiterrippe umfasst, während geladene Teilchen aus dem Plasma so gefiltert werden, dass sie die Halbleiterrippe nicht erreichen.
- Gemäß einer weiteren Ausführungsform ist eine Halbleitervorrichtung vorgesehen, die eine erste Halbleiterrippe über einem Substrat und einen Gatestapel über der ersten Halbleiterrippe umfasst. Ein erster Abstandshalter befindet sich auf einer Seitenwand des Gatestapels und eine erste Öffnung liegt in der ersten Halbleiterrippe und unterschneidet den ersten Abstandshalter, wobei die erste Öffnung eine Differenz der Oberflächenabstandsmessung zur Kantenabstandsmessung von weniger als 3 nm aufweist.
- Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erfassen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden eines Gatestapels über einem Halbleitersubstrat; Ausbilden einer ersten Öffnung in dem Halbleitersubstrat mit einem ersten Ätzverfahren; und Umformen der ersten Öffnung in eine zweite Öffnung unter Verwendung eines zweiten Ätzverfahrens, das sich von dem ersten Ätzverfahren unterscheidet, wobei das zweite Ätzverfahren ein radikalisches Ätzverfahren ist.
- Verfahren nach
Anspruch 1 , wobei die erste Öffnung in einer Rippe des Halbleitersubstrats ausgebildet ist. - Verfahren nach
Anspruch 1 oder2 , wobei das radikalische Ätzverfahren ferner umfasst: Zünden eines Ätzvorläufers in ein Plasma; und Trennen von Radikalen aus dem Plasma. - Verfahren nach
Anspruch 3 , wobei der Ätzvorläufer Ammoniak ist. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Ätzverfahren ein reaktives Ionenätzen ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das radikalische Ätzverfahren isotrop ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Öffnung den Gatestapel um einen Abstand zwischen etwa 1 nm und etwa 4 nm unterschneidet.
- Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden eines Dummy-Gatestapels über einer Halbleiterrippe eines Substrats, wobei der Dummy-Gatestapel eine Abstandsstruktur aufweist; Entfernen eines Teils der Rippe, um eine erste Öffnung auszubilden, wobei die erste Öffnung mit einem anisotropen Ätzverfahren ausgebildet wird; und Modifizieren der ersten Öffnung in eine zweite Öffnung, wobei das Modifizieren umfasst: Bilden eines Plasmas aus einem Vorläufer; und Richten von Radikalen aus dem Plasma zu der Halbleiterrippe, während geladene Teilchen aus dem Plasma so gefiltert werden, dass sie die Halbleiterrippe nicht erreichen.
- Verfahren nach
Anspruch 8 , wobei die Abstandsstruktur eine Auskragung aufweist, die über die Oberfläche der Halbleiterrippe nach dem Modifizieren um zwischen 1 nm und etwa 4 nm hervorsteht. - Verfahren nach
Anspruch 8 oder9 , wobei die zweite Öffnung eine Differenz zwischen einer Oberflächenabstandsmessung und einer Kantenabstandsmessung von weniger als 3 nm aufweist. - Verfahren nach einem der vorhergehenden
Ansprüche 8 bis10 , wobei das Modifizieren der ersten Öffnung auch eine dritte Öffnung modifiziert, wobei die zweite Öffnung in einem ersten Bereich des Substrats angeordnet ist und die dritte Öffnung in einem zweiten Bereich des Substrats angeordnet ist und wobei eine Tiefenbelastung zwischen der zweiten Öffnung und der dritten Öffnung zwischen etwa -3 nm und etwa 3 nm liegt. - Verfahren nach
Anspruch 11 , wobei der erste Bereich eine zweite Abstandsstruktur benachbart zu der ersten Abstandsstruktur umfasst, wobei die zweite Abstandsstruktur von der ersten Abstandsstruktur durch einen Abstand von weniger als 100 nm getrennt ist. - Verfahren nach
Anspruch 12 , wobei der erste Bereich eine zweite Abstandsstruktur benachbart zu der ersten Abstandsstruktur umfasst, wobei die zweite Abstandsstruktur von der ersten Abstandsstruktur durch einen Abstand zwischen etwa 20 nm und etwa 50 nm getrennt ist. - Verfahren nach
Anspruch 12 oder13 , wobei der zweite Bereich eine dritte Abstandsstruktur benachbart zu der zweiten Öffnung und eine vierte Abstandsstruktur benachbart zu der dritten Abstandsstruktur aufweist, wobei die dritte Abstandsstruktur von der vierten Abstandsstruktur durch einen Abstand von zwischen etwa 100 nm und etwa 400 nm getrennt ist. - Halbleitervorrichtung, umfassend: eine erste Halbleiterrippe über einem Substrat; einen Gatestapel über der ersten Halbleiterrippe; einen ersten Abstandshalter auf einer Seitenwand des Gatestapels; und eine erste Öffnung in der ersten Halbleiterrippe und den ersten Abstandshalter unterschneidend, wobei die erste Öffnung eine Differenz der Oberflächenabstandsmessung zur Kantenabstandsmessung von weniger als 3 nm aufweist.
- Halbleitervorrichtung nach
Anspruch 15 , wobei der erste Abstandshalter über der ersten Öffnung um zwischen etwa 1 nm und etwa 4 nm hervorsteht. - Halbleitervorrichtung nach
Anspruch 15 oder16 , wobei eine Oberflächenkanallänge zwischen etwa 30 nm und etwa 40 nm liegt. - Halbleitervorrichtung nach einem der vorhergehenden
Ansprüche 15 bis17 , wobei eine Kantenkanallänge zwischen etwa 20 nm und etwa 40 nm liegt. - Halbleitervorrichtung nach einem der vorhergehenden
Ansprüche 15 bis18 , die ferner eine zweite Öffnung in einer zweiten Halbleiterrippe über dem Substrat umfasst, wobei eine Tiefenbelastung zwischen der ersten Öffnung und der zweiten Öffnung zwischen etwa -3 nm und 3 nm liegt, wobei die erste Öffnung in einem ersten Bereich des Substrats mit einer ersten Dichte liegt und die zweite Öffnung in einem zweiten Bereich des Substrats mit einer zweiten Dichte liegt, die sich von der ersten Dichte unterscheidet. - Halbleitervorrichtung nach
Anspruch 19 , die ferner einen zweiten Abstandshalter benachbart zu dem ersten Abstandshalter in dem ersten Bereich des Substrats umfasst, wobei der erste Abstandshalter von dem zweiten Abstandshalter einen Abstand zwischen etwa 20 nm und etwa 50 nm hat.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/638,738 US10269940B2 (en) | 2017-06-30 | 2017-06-30 | Semiconductor device and method |
US15/638,738 | 2017-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102017115111A1 true DE102017115111A1 (de) | 2019-01-03 |
DE102017115111B4 DE102017115111B4 (de) | 2021-10-21 |
Family
ID=64662160
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102017115111.7A Active DE102017115111B4 (de) | 2017-06-30 | 2017-07-06 | Verfahren zum Herstellen einer Halbleitervorrichtung |
Country Status (5)
Country | Link |
---|---|
US (5) | US10269940B2 (de) |
KR (1) | KR102011939B1 (de) |
CN (2) | CN114664930A (de) |
DE (1) | DE102017115111B4 (de) |
TW (1) | TWI650805B (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9970830B2 (en) | 2016-06-14 | 2018-05-15 | International Business Machines Corporation | Approach to measuring strain effects using ring oscillators |
CN115692202A (zh) * | 2018-05-09 | 2023-02-03 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US10707329B2 (en) * | 2018-07-06 | 2020-07-07 | International Business Machines Corporation | Vertical fin field effect transistor device with reduced gate variation and reduced capacitance |
US20200098920A1 (en) * | 2018-09-24 | 2020-03-26 | Qualcomm Incorporated | Transistor gate structure |
US11088262B2 (en) * | 2018-09-28 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Radical etching in gate formation |
US10720509B1 (en) * | 2019-07-31 | 2020-07-21 | Nanya Technology Corporation | Method for preparing a semiconductor device structure with an annular semiconductor fin |
US11764215B2 (en) * | 2021-03-31 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture |
US20220367187A1 (en) * | 2021-05-13 | 2022-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor Device and Method of Manufacture |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8299564B1 (en) * | 2009-09-14 | 2012-10-30 | Xilinx, Inc. | Diffusion regions having different depths |
US20140197493A1 (en) * | 2013-01-17 | 2014-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Defect reduction for formation of epitaxial layer in source and drain regions |
US20150140757A1 (en) * | 2013-11-19 | 2015-05-21 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices including an embedded stressor, and related apparatuses |
US20160276437A1 (en) * | 2015-03-12 | 2016-09-22 | International Business Machines Corporation | Asymmetric fet |
US9508556B1 (en) * | 2016-01-29 | 2016-11-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating fin field effect transistor and semiconductor device |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5248902B2 (ja) | 2007-10-11 | 2013-07-31 | 東京エレクトロン株式会社 | 基板処理方法 |
US9245805B2 (en) | 2009-09-24 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Germanium FinFETs with metal gates and stressors |
US8313999B2 (en) | 2009-12-23 | 2012-11-20 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
KR101668097B1 (ko) | 2010-03-12 | 2016-10-24 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법 |
US8216906B2 (en) * | 2010-06-30 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing integrated circuit device with well controlled surface proximity |
US8962400B2 (en) | 2011-07-07 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-situ doping of arsenic for source and drain epitaxy |
US8841701B2 (en) | 2011-08-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device having a channel defined in a diamond-like shape semiconductor structure |
US9236267B2 (en) | 2012-02-09 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cut-mask patterning process for fin-like field effect transistor (FinFET) device |
US8847293B2 (en) | 2012-03-02 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate structure for semiconductor device |
US8836016B2 (en) | 2012-03-08 | 2014-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures and methods with high mobility and high energy bandgap materials |
US9048190B2 (en) | 2012-10-09 | 2015-06-02 | Applied Materials, Inc. | Methods and apparatus for processing substrates using an ion shield |
US8853025B2 (en) | 2013-02-08 | 2014-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET/tri-gate channel doping for multiple threshold voltage tuning |
US9093514B2 (en) | 2013-03-06 | 2015-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained and uniform doping technique for FINFETs |
CN103700593B (zh) * | 2013-12-18 | 2016-02-17 | 北京大学 | 制备准soi源漏多栅器件的方法 |
US9136106B2 (en) | 2013-12-19 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit patterning |
KR102178831B1 (ko) | 2014-03-13 | 2020-11-13 | 삼성전자 주식회사 | 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자 |
US9412843B2 (en) * | 2014-05-23 | 2016-08-09 | International Business Machines Corporation | Method for embedded diamond-shaped stress element |
US9449975B1 (en) | 2015-06-15 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET devices and methods of forming |
KR102480002B1 (ko) | 2015-09-23 | 2022-12-22 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법 |
KR102374321B1 (ko) * | 2015-10-14 | 2022-03-14 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US9722079B2 (en) | 2015-10-15 | 2017-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-type field effect transistor structure and manufacturing method thereof |
US9520482B1 (en) | 2015-11-13 | 2016-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of cutting metal gate |
-
2017
- 2017-06-30 US US15/638,738 patent/US10269940B2/en active Active
- 2017-07-06 DE DE102017115111.7A patent/DE102017115111B4/de active Active
- 2017-09-14 KR KR1020170117632A patent/KR102011939B1/ko active IP Right Grant
- 2017-10-20 TW TW106136109A patent/TWI650805B/zh active
- 2017-12-05 CN CN202210353532.8A patent/CN114664930A/zh active Pending
- 2017-12-05 CN CN201711270350.XA patent/CN109216456B/zh active Active
-
2019
- 2019-04-22 US US16/390,940 patent/US10665700B2/en active Active
-
2020
- 2020-05-11 US US16/871,984 patent/US11387351B2/en active Active
-
2022
- 2022-06-29 US US17/853,104 patent/US11784242B2/en active Active
-
2023
- 2023-09-25 US US18/473,721 patent/US20240030319A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8299564B1 (en) * | 2009-09-14 | 2012-10-30 | Xilinx, Inc. | Diffusion regions having different depths |
US20140197493A1 (en) * | 2013-01-17 | 2014-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Defect reduction for formation of epitaxial layer in source and drain regions |
US20150140757A1 (en) * | 2013-11-19 | 2015-05-21 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices including an embedded stressor, and related apparatuses |
US20160276437A1 (en) * | 2015-03-12 | 2016-09-22 | International Business Machines Corporation | Asymmetric fet |
US9508556B1 (en) * | 2016-01-29 | 2016-11-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating fin field effect transistor and semiconductor device |
Non-Patent Citations (1)
Title |
---|
Widmann, D.; Mader, H.; Friedrich, H.: Technologie hochintegrierter Schaltungen, 2. Auflage, Berlin: Springer, 1996, S. 188-190. - ISBN 3-540-59357-8 * |
Also Published As
Publication number | Publication date |
---|---|
US11784242B2 (en) | 2023-10-10 |
KR20190003283A (ko) | 2019-01-09 |
CN109216456A (zh) | 2019-01-15 |
US20190252529A1 (en) | 2019-08-15 |
US11387351B2 (en) | 2022-07-12 |
DE102017115111B4 (de) | 2021-10-21 |
TWI650805B (zh) | 2019-02-11 |
US20240030319A1 (en) | 2024-01-25 |
CN109216456B (zh) | 2022-04-19 |
US10665700B2 (en) | 2020-05-26 |
KR102011939B1 (ko) | 2019-08-26 |
US20200273969A1 (en) | 2020-08-27 |
US20190006493A1 (en) | 2019-01-03 |
CN114664930A (zh) | 2022-06-24 |
US20220328662A1 (en) | 2022-10-13 |
TW201905977A (zh) | 2019-02-01 |
US10269940B2 (en) | 2019-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017115111B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102016100022B4 (de) | CMOS-Vorrichtung mit vorgespanntem Nanodraht und Herstellungsverfahren | |
DE102017117797B4 (de) | Halbleitervorrichtung und Methoden der Herstellung | |
DE102018111381A1 (de) | Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen | |
DE102017124226B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102020104621A1 (de) | Halbleitervorrichtung mit einem cut-metallgate und ein herstellungsverfahren | |
DE102020119099A1 (de) | Halbleitervorrichtung und verfahren | |
DE102018101016B4 (de) | Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen | |
DE102019110533B4 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102020104370B4 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102020133689A1 (de) | Ionenimplantation für nano-fet | |
DE102020120658A1 (de) | Transistorgates und Verfahren zu deren Herstellung | |
DE102018130833B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102018116726A1 (de) | Selektive High-k-Bildung in einem Gate-Last-Prozess | |
DE102018124815A1 (de) | FIN-Feldeffekttransistorbauteil und Verfahren | |
DE102019112519B4 (de) | Verfahren zur herstellung eines halbleiter-bauelements | |
DE102018107721B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102017100414B4 (de) | Halbleiterbauteil und verfahren | |
DE102021115177A1 (de) | Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden | |
DE102019110196A1 (de) | Halbleiter-Bauelement und Verfahren zu dessen Herstellung | |
DE102017102012A1 (de) | Halbleitervorrichtung und Verfahren | |
DE102023103305A1 (de) | Transistor-gatestrukturen und verfahren zu deren herstellung | |
DE102021113257A1 (de) | Halbleiterbauelement und Verfahren | |
DE102022107309A1 (de) | Metallgate-finnenelektrodenstruktur und verfahren | |
DE102021100838A1 (de) | Nanostruktur-feldeffekttransistorvorrichtung und herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021823800 Ipc: H01L0021823400 |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |