CN114664930A - 半导体器件和方法 - Google Patents

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fin
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杨柏峰
张哲诚
巫柏奇
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Abstract

提供了制造工艺和器件，其中，在衬底内形成第一开口。使用第二蚀刻工艺将第一开口重塑为第二开口。利用自由基蚀刻实施第二蚀刻工艺，其中，自由基蚀刻利用中性离子。因此，减小衬底的推动。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件和方法
本申请是2017年12月05日提交的标题为“半导体器件和方法”、专利申请号为201711270350.X的分案申请。
技术领域
本发明的实施例涉及半导体器件和方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过最小部件尺寸的持续减小持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定的区域。然而，随着最小部件尺寸的减小，出现了应该解决的其它问题。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成栅极堆叠件；利用第一蚀刻工艺在所述半导体衬底中形成第一开口；以及使用与所述第一蚀刻工艺不同的第二蚀刻工艺将所述第一开口重塑为第二开口，其中，所述第二蚀刻工艺是自由基蚀刻工艺。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底的半导体鳍上方形成伪栅极堆叠件，所述伪栅极堆叠件包括第一间隔件结构；去除所述半导体鳍的部分以形成第一开口，其中，利用各向异性蚀刻工艺形成所述第一开口；以及将所述第一开口修改为第二开口，其中，所述修改包括：由前体形成等离子体；和将来自所述等离子体的自由基引导至所述半导体鳍，同时过滤来自所述等离子体的带电粒子，防止所述带电粒子到达所述半导体鳍。
本发明的又一实施例提供了一种半导体器件，包括：第一半导体鳍，位于衬底上方；栅极堆叠件，位于所述第一半导体鳍上面；第一间隔件，位于所述栅极堆叠件的侧壁上；以及第一开口，位于所述第一半导体鳍内并且底切所述第一间隔件，所述第一开口的表面邻近距离与尖端邻近距离具有小于3nm的差异。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了根据一些实施例的finFET器件。
图2示出了根据一些实施例的鳍中的第一开口的形成。
图3A至图3C示出了根据一些实施例的鳍中的第二开口的形成。
图4示出了根据一些实施例的第二开口的深度负载。
图5示出了根据一些实施例的替换栅极工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
现在参照图1A和图1B(其中，图1B示出了图1A的沿着线B-B’的截面图)，图1A示出了诸如finFET器件(例如，PMOSFET或NMOSFET)的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有沟槽103的衬底101。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变的SOI和绝缘体上硅锗的其它衬底。该衬底101可以是p型半导体，但是在其它实施例中，该衬底101可以是n型半导体。
作为第一隔离区域105的最终形成中的初始步骤，可以形成第一沟槽103。可以使用掩蔽层(未在图1A中单独示出)以及合适的蚀刻工艺形成第一沟槽103。例如，该掩蔽层可以是包括通过诸如化学汽相沉积(CVD)形成的氮化硅的硬掩模，但是可以利用诸如氧化物、氮氧化物、碳化硅、这些的组合等的其它材料以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至氧化硅形成和随后的氮化的其它工艺。一旦形成，则可以通过合适的光刻工艺图案化掩蔽层以暴露衬底101的将要去除的那些部分以形成第一沟槽103。
然而，本领域普通技术人员将意识到，以上描述的形成掩蔽层的工艺和材料不是可以用于保护衬底101的部分同时暴露衬底101的其它部分以用于形成第一沟槽103的唯一方法。可以利用诸如图案化和显影光刻胶的任何合适的工艺以暴露衬底101的将要去除的部分以形成第一沟槽103。所有这些方法都旨在包括在本实施例的范围内。
一旦已经形成并且图案化掩蔽层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101的顶面的小于约
Figure BDA0003581569290000031
(诸如约
Figure BDA0003581569290000032
)的深度。
然而，本领域普通技术人员将意识到，以上描述的形成第一沟槽103的工艺是一种潜在工艺，并且不意味着是唯一实施例。相反，可以利用可以形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺由衬底101的保留未被去除的那些部分额外地形成鳍107。为了方便起见，鳍107已经在图中示出为通过虚线与衬底101分隔开，但是分隔开的物理标识可以存在或可以不存在。如以下讨论的，可以使用这些鳍107来形成多栅极FinFET晶体管的沟道区域。虽然图1A仅示出了由衬底101形成的三个鳍107，但是可以利用任何数量的鳍107。
鳍107可以形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间(诸如约30nm)的宽度。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间(诸如约50nm)的距离。通过以这种方式间隔开鳍107，鳍107可以各自形成单独的沟道区域同时仍足够接近以共有共同的栅极(以下进一步讨论)。
一旦已经形成第一沟槽103和鳍107，则可以用介电材料填充第一沟槽103并且可以使介电材料凹进至第一沟槽103内以形成第一隔离区域105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选清洗和内衬之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或者本领域已知的其它合适的形成方法来形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101并且之后通过诸如化学机械抛光(CMP)、蚀刻、这些的组合等的合适的工艺去除第一沟槽103和鳍107的外部的过量的材料来填充第一沟槽103。在实施例中，去除工艺也去除了位于鳍107上方的任何介电材料，使得介电材料的去除将暴露鳍107的表面以用于进一步处理步骤。
一旦已经用介电材料填充第一沟槽103，则之后可以使介电材料远离鳍107的表面凹进。可以实施凹进以暴露邻近于鳍107的顶面的鳍107的侧壁的至少部分。可以使用通过将鳍107的顶面浸入诸如HF的蚀刻剂的湿蚀刻使介电材料凹进，但是可以使用诸如H2的其它蚀刻剂以及诸如反应离子蚀刻、利用诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化物去除或干化学清洗的其它方法。介电材料可以从鳍107的表面凹进一段距离以形成介于约
Figure BDA0003581569290000051
和约
Figure BDA0003581569290000052
之间(诸如约
Figure BDA0003581569290000053
)的鳍高度。此外，该凹进也可以去除位于鳍107上方的任何剩余的介电材料，以确保暴露鳍107以用于进一步处理。
然而，本领域普通技术人员将意识到，以上描述的步骤可以仅仅是用于填充并且使介电材料凹进的整个工艺流程的一部分。例如，内衬步骤、清洗步骤、退火步骤、间隙填充步骤、这些的组合等也可以用于形成第一沟槽103并且用介电材料填充第一沟槽103。所有潜在的工艺步骤均完全旨在包括在本实施例的范围内。
在已经形成第一隔离区域105之后，可以在鳍107的每个上方均形成伪栅极电介质109以及位于伪栅极电介质109上方的伪栅电极111。在实施例中，可以通过热氧化、化学汽相沉积、溅射或本领域已知和使用的用于形成栅极电介质的任何其它方法来形成伪栅极电介质109。根据栅极电介质形成的技术，位于鳍107的顶部上的伪栅极电介质109的厚度可以与位于鳍107的侧壁上的伪栅极电介质的厚度不同。
伪栅极电介质109可以包括诸如具有在从约3埃至约100埃的范围(诸如约10埃)的厚度的二氧化硅或氮氧化硅的材料。伪栅极电介质109可以由具有约0.5埃至约100埃(诸如10埃或更小)的等效氧化物厚度的高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、二氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以选自W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等组成的组。可以通过化学汽相沉积(CVD)、溅射沉积或本领域已知和使用的用于沉积导电材料的其它技术来沉积伪栅电极111。伪栅电极111的厚度可以在约
Figure BDA0003581569290000054
至约
Figure BDA0003581569290000055
的范围内。伪栅电极111的顶面可以具有非平坦顶面，并且可以在伪栅电极111的图案化或栅极蚀刻之前平坦化。此时，可以向伪栅电极111引入或不引入离子。可以例如通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列栅极堆叠件115。栅极堆叠件115限定位于伪栅极电介质109下面的鳍107的每侧上的多个沟道区域。可以通过沉积和图案化位于伪栅极电介质109和伪栅电极111上方的第一硬掩模113和第二硬掩模117来形成栅极堆叠件115。在实施例中，第一硬掩模113可以是诸如氮化硅的材料，但是也可以利用诸如氧化硅、氮氧化硅、SiCON、SiC、SiOC的任何合适的掩蔽材料。第一硬掩模113可以使用诸如化学汽相沉积或物理汽相沉积的沉积工艺形成，并且可以形成至介于约
Figure BDA0003581569290000061
和约
Figure BDA0003581569290000062
之间(诸如约
Figure BDA0003581569290000063
)的厚度。然而，可以利用任何合适的工艺或厚度。
可以在第一硬掩模113上方形成第二硬掩模117。在实施例中，第二硬掩模117可以是与第一硬掩模113不同的材料，诸如可以是氧化硅，但是也可以使用诸如氮氧化硅、SiCON、SiC、SiOC和/或氮化硅的任何其他合适的材料。此外，第二硬掩模117可以使用诸如化学汽相沉积或物理汽相沉积的沉积工艺形成，并且可以形成至介于约
Figure BDA0003581569290000064
和约
Figure BDA0003581569290000065
之间(诸如约
Figure BDA0003581569290000066
)的厚度。然而，可以利用任何合适的工艺或厚度。
一旦已经形成第一硬掩模113和第二硬掩模117，则可以使用例如一个或多个光刻掩蔽和蚀刻工艺图案化第二硬掩模117。此外，一旦已经图案化第二硬掩模117，则可以使用利用第二硬掩模117作为掩蔽材料的一个或多个蚀刻工艺将第二硬掩模117的图案转移至第一硬掩模113、伪栅电极111和伪栅极电介质109。但是，可以利用任何合适的工艺。
在已经形成栅极堆叠件115之后，可以通过沉积材料以覆盖栅极堆叠件115的侧壁来保护栅极堆叠件115的侧壁。在实施例中，可以通过沉积第一间隔件材料119、第二间隔件材料121和第三间隔件材料123来保护栅极堆叠件115的侧壁。在实施例中，第一间隔件材料119可以是使用诸如原子层沉积的共形方法形成的诸如氮化硅的材料，但是也可以利用诸如化学汽相沉积或物理汽相沉积的任何合适的方法。第一间隔件材料119可以沉积为具有介于约
Figure BDA0003581569290000071
和约
Figure BDA0003581569290000072
之间(诸如约2nm)的厚度，但是可以利用任何合适的方法。一旦沉积，则可以使用例如一个或多个蚀刻工艺图案化第一间隔件材料119。
第二间隔件材料121沉积在第一间隔件材料119上方并且可以是与第一间隔件材料119不同的材料，诸如可以是SiOCN，但是可以可选地利用诸如SiCN或SiOC的任何其它合适的材料。可以使用诸如原子层沉积的共形沉积工艺或者诸如化学汽相沉积或物理汽相沉积的其它沉积工艺以形成第二间隔件材料121的材料的毯式层来形成第二间隔件材料121。
一旦已经沉积第二间隔件材料121，则可以图案化第二间隔件材料121。在实施例中，在第二间隔件材料121的沉积之后，可以使用例如一个或多个蚀刻来图案化第二间隔件材料121以从结构的水平表面去除第二间隔件材料121的部分。
一旦已经图案化第一间隔件材料119和第二间隔件材料121，则可以形成第三间隔件材料123。在实施例中，第三间隔件材料123可以由诸如氮化硅的材料形成，但是可以利用任何其它合适的材料。在实施例中，可以使用诸如化学汽相沉积、物理汽相沉积或原子层沉积的沉积工艺毯式沉积第三间隔件材料123，并且之后可以通过一个或多个蚀刻来图案化第三间隔件材料123以从结构的水平表面去除第三间隔件材料123。
图2示出了去除鳍107的部分并且在鳍107内形成第一开口201的工艺中的第一步骤。在实施例中，去除工艺可以从放置掩模203开始以覆盖鳍107的不期望被去除的那些部分(以及栅极堆叠件115，如果期望的话)。在实施例中，掩模203可以是已经放置、曝光以及显影以形成掩模203的感光材料，诸如光刻胶。然而，可以利用任何合适的掩模材料。
一旦掩模203位于适当的位置，利用第一蚀刻工艺(在图2中由标记为205的箭头表示)以在鳍107的暴露的部分内形成第一开口201。在实施例中，第一蚀刻工艺205可以是各向异性蚀刻工艺，诸如使用适合于蚀刻鳍107的材料的蚀刻剂的反应离子蚀刻(RIE)。因此，虽然选择的特定蚀刻剂至少部分地依赖于鳍107的材料，但是在鳍107包括硅的实施例中，该蚀刻剂可以是砷、磷或硼与可能需要的任何其它合适的蚀刻剂或稀释剂组合。然而，可以利用任何合适的蚀刻剂。
在特定实施例中，可以在鳍107的材料接触蚀刻剂之前接收蚀刻剂并且形成等离子体来实施第一蚀刻工艺205。在特定实施例中，可以在蚀刻室内(未在图2中单独示出)将蚀刻剂激发成等离子体，但是可以利用形成等离子体(包括远程等离子体系统)的任何合适的方法。此外，一旦激发等离子体，则可以在介于约150W和约550W之间(诸如约350W)的功率以及介于约60V和约180V之间(诸如约130V)的偏压下实施第一蚀刻工艺205。可以在介于约30℃和约70℃之间(诸如约60℃)的温度以及介于约3mTorr和约100mTorr之间(诸如约5mTorr)的压力下持续第一蚀刻工艺205。然而，可以利用任何合适的工艺条件。
通过使用第一蚀刻工艺205，在鳍107内形成第一开口201。具体地，通过使用用于第一蚀刻工艺205的各向异性蚀刻工艺，将形成具有“U”形的第一开口201。例如，第一开口201将具有介于约
Figure BDA0003581569290000081
和约
Figure BDA0003581569290000082
之间(诸如约
Figure BDA0003581569290000083
)的第一高度H1，并且也将具有介于约
Figure BDA0003581569290000084
和约
Figure BDA0003581569290000085
之间(诸如约
Figure BDA0003581569290000086
)的第一宽度W1。然而，可以利用任何合适的尺寸。
图3A示出了掩模203的去除以及用于将第一开口201的形状修改为第二开口301(其中，为了比较，使用标记为201的虚线示出了第一开口201的形状)的非原位的第二蚀刻工艺(在图3A中由标记为303的箭头表示)。在掩模203是光刻胶的实施例中，可以通过灰化工艺去除掩模203，从而将光刻胶的温度升高至光刻胶经历热分解的程度。之后，可以容易地去除掩模203。然而，可以使用任何合适的方法去除掩模203。
在实施例中，第二蚀刻工艺303是各向同性蚀刻工艺，其使用来自第二蚀刻前体309(未在图3A中示出但是以下参照图3B示出和描述)的自由基，而不是等离子体，以蚀刻鳍107的材料(例如，硅)并且通过重塑第一开口201形成第二开口301。在实施例中，第二蚀刻前体309可以选择为对鳍107的材料有选择性而不会与其它暴露结构的材料过度反应。因此，虽然第二蚀刻前体309的精确材料可能至少部分地依赖于鳍107的材料，但是在鳍107是硅的实施例中，第二蚀刻前体309可以是含氮气体，诸如氨(NH3)。然而，可以利用诸如NF3或H2的任何其它合适的前体。
图3B示出了将鳍107(位于衬底101上)放置在蚀刻室305内的选择调制器件307下方以开始第二蚀刻工艺303。在实施例中，选择调制器件307可以是带电栅格，其用作来自等离子体的带电离子的移动的屏障，同时允许不带电等离子体成分(例如，自由基)穿过选择调制器件307。在实施例中，选择调制器件307可以通过排斥带电等离子体离子或者通过吸引带电等离子体离子而防止带电等离子体离子(例如，带正电的离子或带负电的离子)穿过。然而，可以利用可以从等离子体分离自由基的任何合适的器件。
一旦已经将具有鳍107的衬底101放置在室内，则可以通过将第二蚀刻前体309(例如，NH3)引入至蚀刻室305的等离子体区域310来开始第二蚀刻工艺303。在实施例中，可以以介于约10sccm和约10000sccm之间(诸如约500sccm)的流率引入第二蚀刻前体309。然而，可以利用第二蚀刻前体309的任何合适的流率。
一旦已经在蚀刻室305的等离子体区域310中引入第二蚀刻前体309，则通电并激发第二蚀刻前体309以形成等离子体311，该等离子体311包括设置在等离子体区域310内的正离子311P、负离子311N和自由基成分311R。在实施例中，可以在蚀刻室305内使用介于约10瓦和约2500瓦之间的功率的射频能量来产生等离子体311，但是可以利用任何合适的工艺条件和方法来激发等离子体。
此外，虽然上述工艺描述为被引入至蚀刻室305并且之后被激发，但是这仅旨在说明实施例而不旨在限制实施例。相反，也可以利用提供等离子体的任何合适的方法，诸如使用远程等离子体系统。所有这些方法均旨在包括在实施例的范围内。
一旦已经产生等离子体311，则选择调制器件307允许自由基成分311R穿过选择调制器件307至具有鳍107的衬底101所位于的蚀刻室305的晶圆处理区域313。此外，选择调制器件307防止正离子311P以及负离子311N移动进入蚀刻室305的晶圆处理区域313。实际上，选择调制器件307用于过滤来自等离子体311的正离子311P和负离子311N，从而仅允许在第二蚀刻工艺303中使用自由基成分311R。
在实施例中，可以在介于约1torr和约20torr之间(诸如约2torr)的压力下以及在介于约10℃和约100℃之间(诸如约40℃)的温度下实施第二蚀刻工艺303的仅自由基蚀刻。此外，第二蚀刻工艺303可以实施介于约5s和约100s之间(诸如约10s)的时间。然而，可以利用任何合适的工艺条件。
通过实施自由基蚀刻而不是等离子体蚀刻的第二蚀刻工艺303，仅利用比正离子311P或者负离子311N具有更小电荷的中性离子将第一开口201重塑为第二开口301。因此，由于接近鳍107的表面从“U”形的第一开口201向外推，因此在第二蚀刻工艺303期间，第一开口202的圆化变少。此外，由于较少的圆化形状，较少的鳍107的材料(例如，硅)被转变为聚合物副产物，如果不去除的话，则该聚合物副产物会干扰其它工艺。
图3C有助于说明这种益处，并且示出了标记为401的虚线框中的图3A的结构的特写图。在该实施例中，鳍107的材料的推动(例如，硅的推动)将底切第三间隔件材料123并且形成悬檐(鳍107的尖端与第三侧壁间隔件材料123的外边缘之间的距离)。虽然先前的蚀刻工艺(诸如等离子体蚀刻)将形成不大于1nm的檐，但是如此处描述的第二蚀刻工艺303的使用可以形成具有介于约1nm和约4nm之间的第一距离D1的悬檐，同时最小化其它不期望的副作用。
此外，回参照图3A，与利用等离子体蚀刻相比，此处描述的第二蚀刻工艺303形成更少的圆化形状。具体地，如果参考线与栅极堆叠件115的外表面对准(例如，与伪栅电极111和/或伪栅极电介质109的侧面对准)，则可以沿着第107的材料的顶面从参考线至邻近于第二开口301的鳍107的材料测量第一距离以获得表面邻近距离SP1。在特定实施例中，表面邻近距离SP1可以介于约
Figure BDA0003581569290000101
和约
Figure BDA0003581569290000102
之间，诸如约
Figure BDA0003581569290000103
然而，可以获得任何合适的距离。
此外，可以在鳍107的中间高度处从参考线至第二开口301周围的材料测量第二距离以获得尖端邻近距离TP1。在实施例中，尖端邻近距离TP1可以介于约1nm和约4nm之间。然而，可以获得任何合适的距离。
鉴于表面邻近距离SP1和尖端邻近距离TP1的这两种距离，可以通过这两种距离之间的差异来确定第二开口301的一次圆度的量度。例如，在实施例中，表面邻近距离SP1和尖端邻近距离TP1之间的差异可以小于约3nm。这是优于基于等离子体的工艺的改进，其表面邻近距离SP1和尖端邻近距离TP1之间的差异大于3nm。
此外，使用此处描述的第二蚀刻工艺303允许对鳍107内的沟道长度的更大的控制。例如，鳍107内的表面沟道长度(如从位于栅极堆叠件115的相对侧上的第一表面尖端至第二表面尖端测量的)可以被缩短并且具有介于约30nm和约40nm之间的距离，这引起器件性能提升。此外，尖端处的沟道长度(例如，在鳍107的高度的一半处测量的)可以介于约20nm和约40nm之间。然而，可以利用任何合适的距离。
图4示出了使用如此处描述的第二蚀刻工艺303的另一益处。具体地，图4示出了位于衬底101的第一区域401和第二区域403中的多个鳍107(为了方便，示出为在两个区域之间扩展的单个鳍107)。在实施例中，衬底101的第一区域401是具有密集的栅极堆叠件115的区域。例如，在具有栅极堆叠件115(为了方便，此处示出的第一间隔件材料119、第二间隔件材料121和第三间隔件材料123示出为单个间隔件结构405)的衬底101的第一区域401中，具有间隔件结构405的栅极堆叠件115分隔开小于约100nm(诸如介于约20nm和约50nm之间)的第二距离D2。然而，可以利用任何合适的距离。
此外，与第一区域401相比，第二区域403可以是低密集区域。例如，在第二区域403内，具有它们相应的间隔件结构405的栅极堆叠件115可以分隔开大于第二距离D2(例如，小于100nm)的第三距离D3。在特定实施例中，第三距离D3介于约100nm和约400nm之间。然而，可以利用任何合适的距离。
不幸地，第一区域401中的结构和第二区域403中的结构之间的距离的差异也将影响第一蚀刻工艺205和第二蚀刻工艺303，从而使得在第一区域401中的密集结构之间形成的开口比第二区域403中低密集结构之间形成的开口浅。开口深度的这种差异被称为结构的深度负载，并且较大的深度负载可能影响在诸如热传导检测器(TCD)、环形振荡器(RO)以及输入/输出区域(IO)的不同的模式之间改进的整个结构的饱和电流均匀性(IDU/交互性)。
然而，使用如此处描述的第二蚀刻工艺303，可以调整深度负载以最小化深度负载的影响。在第一区域401中的栅极堆叠件115和它们相应的间隔件结构405分隔开介于约20nm和约50nm之间并且第二区域403中的栅极堆叠件115和它们相应的间隔件结构405分隔开介于约100nm和约400nm之间的特定实施例中，第二蚀刻工艺303的使用允许第一区域401中的第二开口301延伸至鳍107内介于约30nm和约70nm之间(诸如约55nm)的第四距离D4。此外，第二区域403中的第二开口301可以延伸至鳍107内介于约30nm和约70nm之间(诸如约50nm)的第五距离D5。然而，可以利用任何其它合适的距离。
鉴于第一区域401中的第二开口301延伸至鳍107内第四距离D4并且第二区域403中的第二开口301延伸至鳍107内第五距离D5，第二区域403和第一区域401之间的深度负载为第五距离D5与第四距离D4之间的差(深度负载＝D5D4)。在一些实施例中，第二蚀刻工艺303的使用允许控制深度负载，从而使得深度负载保持在介于约3nm和约3nm之间。这比基于等离子体的蚀刻(其获得大于5nm(诸如10nm)的深度负载)好得多，并且允许改进深度负载控制，该改进的深度负载控制可以改进用于NMOSFET和PMOSFET两者的晶圆允收测试结果和器件性能(例如，有益于导通电流)。
图5示出了一旦已经在鳍107内形成第二开口301，则可以生长源极/漏极区域501以填充和过填充第二开口301。在实施例中，为了形成源极/漏极区域501，放置并且图案化硬掩模(未单独示出)以覆盖伪栅电极111以防止源极/漏极区域501的生长，并且可以在第二开口301内再生长源极/漏极区域501。在实施例中，可以再生长源极/漏极区域501，并且在一些实施例中，可以再生长源极/漏极区域501以形成应力源，该应力源对位于栅极堆叠件115下面的鳍107的沟道区域施加应力。在鳍107包括硅并且FinFET是p型器件的实施例中，可以利用诸如硅的材料或者诸如硅锗的材料(具有与沟道区域不同的晶格常数)通过选择性外延工艺再生长源极/漏极区域501。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等的前体，并且可以持续介于约5分钟和约120分钟之间，诸如约30分钟。在实施例中，源极/漏极区域501可以形成为在第一隔离区域105上方具有介于约20nm和约100nm之间(诸如约50nm)的高度。然而，可以利用任何合适的高度。
一旦形成源极/漏极区域501，则可以通过注入适当的掺杂剂将掺杂剂注入至源极/漏极区域501来补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。可选地，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用栅极堆叠件115作为掩模注入这些掺杂剂。应该注意，本领域普通技术人员将意识到，许多其它工艺、步骤等可以用于注入掺杂剂。例如，本领域普通技术人员将意识到，可以使用间隔件和衬垫的各个组合实施多个注入以形成适合于特定目的的具有特定形状或特性的源极/漏极区域。可以使用任何这些工艺注入掺杂剂，并且以上描述不意味着将本实施例限制于以上呈现的步骤。
此外，此时去除在源极/漏极区域501的形成期间覆盖伪栅电极111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿或干蚀刻工艺去除硬掩模。然而，可以利用任何合适的去除工艺。
图5也示出了位于栅极堆叠件115和源极/漏极区域501上方的层间介电(ILD)层503(在图5中以虚线示出以更清楚地示出下面的结构)的形成。ILD层503可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层503，但是可以可选地使用诸如LPCVD的其它工艺。ILD层503可以形成为介于约
Figure BDA0003581569290000131
和约
Figure BDA0003581569290000132
之间的厚度。一旦形成，则可以使用诸如化学机械抛光工艺的平坦化工艺来平坦化ILD层503，但是可以利用任何合适的工艺。
在ILD层503的形成之后，可以去除以及替换伪栅电极111和伪栅极电介质109的材料以形成替换栅极堆叠件505。在实施例中，可以使用例如利用对伪栅电极111的材料具有选择性的蚀刻剂的湿或干蚀刻工艺去除伪栅电极111。然而，可以利用任何合适的去除工艺。
一旦已经去除伪栅电极111，则可以重新填充留下的开口以形成替换栅极堆叠件505。在特定实施例中，替换栅极堆叠件505包括第一介电材料507、第一金属材料509、第二金属材料511和第三金属材料513。在实施例中，第一介电材料507是通过诸如原子层沉积、化学汽相沉积等的工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等的高k材料。第一介电材料507可以沉积为介于约
Figure BDA0003581569290000141
和约
Figure BDA0003581569290000142
之间的厚度，但是可以利用任何合适的材料和厚度。
第一金属材料509可以形成为邻近于第一介电材料507并且可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等的金属材料形成。可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺将第一金属材料509沉积至介于约
Figure BDA0003581569290000143
和约
Figure BDA0003581569290000144
之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第二金属材料511可以形成为邻近于第一金属材料509，并且在特定实施例中，可以与第一金属材料509不同或类似。例如，第二金属材料511可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等的金属材料形成。此外，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺将第二金属材料511沉积至介于约
Figure BDA0003581569290000145
和约
Figure BDA0003581569290000146
之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第三金属材料513填充由伪栅电极111的去除留下的开口的剩余部分。在实施例中，第三金属材料513是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等的金属材料，并且可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来沉积以填充和/或过填充由伪栅电极111的去除留下的开口。在特定实施例中，第三金属材料513可以沉积至介于约
Figure BDA0003581569290000147
和约
Figure BDA0003581569290000148
之间的厚度，但是可以利用任何合适的材料、沉积工艺和厚度。
一旦已经填充由伪栅电极111的去除留下的开口，则可以平坦化材料以去除由伪栅电极111的去除留下的开口外部的任何材料。在特定实施例中，可以使用诸如化学机械抛光的平坦化工艺实施去除。然而，可以利用任何合适的平坦化和去除工艺。
在已经形成并且平坦化替换栅极堆叠件505的材料之后，可以使替换栅极堆叠件505的材料凹进并且可以用覆盖层515覆盖替换栅极堆叠件505。在实施例中，可以使用例如利用对替换栅极堆叠件505的材料有选择性的蚀刻剂的湿或干蚀刻工艺使替换栅极堆叠件505的材料凹进。然而，可以利用任何合适的工艺。
一旦已经使替换栅极堆叠件505的材料凹进，则可以沉积和平坦化覆盖层515。在实施例中，覆盖层515是使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、这些的组合等的材料。覆盖层515可以沉积至介于约
Figure BDA0003581569290000151
和约
Figure BDA0003581569290000152
之间的厚度，并且之后使用诸如化学机械抛光的平坦化工艺来平坦化，从而使得覆盖层515是平坦的。
一旦已经形成替换栅极堆叠件505，则可以继续进行额外的处理。例如，可以形成穿过ILD层503至源极/漏极区域501的接触件，可以在ILD层503上方形成额外的介电层(未单独示出)，可以形成至替换栅极堆叠件505的接触件，并且可以形成金属层以互连各个器件。可以利用任何合适的额外步骤以帮助制造各个器件，并且所有这些步骤均旨在包括在实施例的范围内。
根据实施例，提供了制造半导体器件的方法，该方法包括在半导体衬底上方形成栅极堆叠件并且利用第一蚀刻工艺在半导体衬底中形成第一开口。使用与第一蚀刻工艺不同的第二蚀刻工艺将第一开口重塑为第二开口，其中，第二蚀刻工艺是自由基蚀刻工艺。
在上述方法中，其中，在所述半导体衬底的鳍内形成所述第一开口。
在上述方法中，其中，所述自由基蚀刻工艺还包括：将蚀刻前体激发成等离子体；以及从所述等离子体分离自由基。
在上述方法中，其中，所述自由基蚀刻工艺还包括：将蚀刻前体激发成等离子体；以及从所述等离子体分离自由基，其中，所述蚀刻前体是氨。
在上述方法中，其中，所述第一蚀刻工艺是反应离子蚀刻。
在上述方法中，其中，所述第一蚀刻工艺是反应离子蚀刻，其中，所述自由基蚀刻工艺是各向同性的。
在上述方法中，其中，所述第二开口底切所述栅极堆叠件的距离介于1nm和4nm之间。
根据另一实施例，提供了制造半导体器件的方法，该方法包括在衬底的半导体鳍上方形成伪栅极堆叠件，伪栅极堆叠件包括间隔件结构。去除半导体鳍的部分以形成第一开口，其中，利用各向异性蚀刻工艺形成第一开口。将第一开口修改为第二开口，其中，修改包括由前体形成等离子体并且将来自等离子体的自由基引导至半导体鳍，同时过滤来自等离子体的带电粒子，防止带电粒子到达半导体鳍。
在上述方法中，其中，所述第一间隔件结构在所述修改之后具有悬于所述半导体鳍的表面之上介于1nm和4nm的檐。
在上述方法中，其中，所述第二开口在表面邻近距离和尖端邻近距离之间具有小于3nm的差异。
在上述方法中，其中，修改所述第一开口也修改了第三开口，其中，所述第二开口位于所述衬底的第一区域内并且所述第三开口位于所述衬底的第二区域内，并且其中，所述第二开口和所述第三开口之间的深度负载介于-3nm和3nm之间。
在上述方法中，其中，修改所述第一开口也修改了第三开口，其中，所述第二开口位于所述衬底的第一区域内并且所述第三开口位于所述衬底的第二区域内，并且其中，所述第二开口和所述第三开口之间的深度负载介于-3nm和3nm之间，其中，所述第一区域包括邻近于所述第一间隔件结构的第二间隔件结构，其中，所述第二间隔件结构与所述第一间隔件结构分隔开小于100nm的距离。
在上述方法中，其中，修改所述第一开口也修改了第三开口，其中，所述第二开口位于所述衬底的第一区域内并且所述第三开口位于所述衬底的第二区域内，并且其中，所述第二开口和所述第三开口之间的深度负载介于-3nm和3nm之间，其中，所述第一区域包括邻近于所述第一间隔件结构的第二间隔件结构，其中，所述第二间隔件结构与所述第一间隔件结构分隔开小于100nm的距离，其中，所述第一区域包括邻近于所述第一间隔件结构的所述第二间隔件结构，其中，所述第二间隔件结构与所述第一间隔件结构分隔开介于20nm和50nm之间的距离。
在上述方法中，其中，修改所述第一开口也修改了第三开口，其中，所述第二开口位于所述衬底的第一区域内并且所述第三开口位于所述衬底的第二区域内，并且其中，所述第二开口和所述第三开口之间的深度负载介于-3nm和3nm之间，其中，所述第一区域包括邻近于所述第一间隔件结构的第二间隔件结构，其中，所述第二间隔件结构与所述第一间隔件结构分隔开小于100nm的距离，其中，所述第二区域包括邻近于所述第三开口的第三间隔件结构以及邻近于所述第三间隔件结构的第四间隔件结构，其中，所述第三间隔件结构与所述第四间隔件结构分隔开介于100nm和400nm之间的距离。
根据又另一实施例，提供了半导体器件，该半导体器件包括位于衬底上方的第一半导体鳍以及位于第一半导体鳍上面的栅极堆叠件。第一侧壁间隔件位于栅极堆叠件的侧壁上，以及第一开口位于第一半导体鳍内并且底切第一间隔件，第一开口的表面邻近距离与尖端邻近距离具有小于3nm的差异。
在上述半导体器件中，其中，所述第一间隔件悬于所述第一开口之上介于1nm和4nm之间。
在上述半导体器件中，其中，表面沟道长度介于30nm和40nm之间。
在上述半导体器件中，其中，表面沟道长度介于30nm和40nm之间，其中，尖端沟道长度介于20nm和40nm之间。
在上述半导体器件中，还包括：位于所述衬底上方的第二半导体鳍内的第二开口，所述第一开口和所述第二开口之间的深度负载介于-3nm和3nm之间，其中，所述第一开口位于具有第一密度的所述衬底的第一区域内，并且所述第二开口位于具有与所述第一密度不同的第二密度的所述衬底的第二区域内。
在上述半导体器件中，还包括：位于所述衬底上方的第二半导体鳍内的第二开口，所述第一开口和所述第二开口之间的深度负载介于-3nm和3nm之间，其中，所述第一开口位于具有第一密度的所述衬底的第一区域内，并且所述第二开口位于具有与所述第一密度不同的第二密度的所述衬底的第二区域内，所述半导体器件还包括邻近于所述衬底的所述第一区域中的所述第一间隔件的第二间隔件，其中，所述第一间隔件与所述第二间隔件间隔开介于20nm和50nm之间的距离。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一半导体鳍，位于衬底上方；
栅极堆叠件，位于所述第一半导体鳍上面；
第一间隔件，位于所述栅极堆叠件的侧壁上；以及
第一开口，位于所述第一半导体鳍内并且底切所述第一间隔件，所述第一开口的表面邻近距离与尖端邻近距离具有小于3nm的差异，如果参考线与所述栅极堆叠件的侧壁对准，沿着所述第一半导体鳍的顶面从参考线至邻近于所述第一开口的所述第一半导体鳍测量第一距离以获得所述表面邻近距离，在所述第一半导体鳍的中间高度处从所述参考线至所述第一开口周围测量第二距离以获得所述尖端邻近距离。
2.根据权利要求1所述的半导体器件，其中，所述第一间隔件悬于所述第一开口之上介于1nm和4nm之间。
3.根据权利要求1所述的半导体器件，其中，表面沟道长度介于30nm和40nm之间。
4.根据权利要求3所述的半导体器件，其中，尖端沟道长度介于20nm和40nm之间。
5.根据权利要求1所述的半导体器件，还包括：位于所述衬底上方的第二半导体鳍内的第二开口，所述第一开口和所述第二开口之间的深度负载介于-3nm和3nm之间，其中，所述第一开口位于具有第一密度的所述衬底的第一区域内，并且所述第二开口位于具有与所述第一密度不同的第二密度的所述衬底的第二区域内。
6.根据权利要求5所述的半导体器件，还包括邻近于所述衬底的所述第一区域中的所述第一间隔件的第二间隔件，其中，所述第一间隔件与所述第二间隔件间隔开介于20nm和50nm之间的距离。
7.一种半导体器件，包括：
第一栅极堆叠件，在衬底的第一区域中与第二栅极堆叠件相邻，所述第一栅极堆叠件与所述第二栅极堆叠件隔开20nm至50nm之间的第一距离；
第三栅极堆叠件，在所述衬底的第二区域中与第四栅极堆叠件相邻，所述第三栅极堆叠件与所述第四栅极堆叠件隔开100nm至400nm之间的第二距离；
第一外延区，在所述第一栅极堆叠件和所述第二栅极堆叠件之间，所述第一外延区延伸到所述衬底的第一半导体鳍中第三距离；以及
第二外延区，在所述第三栅极堆叠件和所述第四栅极堆叠件之间，所述第二外延区延伸到所述衬底的第二半导体鳍中与所述第三距离不同的第四距离，其中，所述第三距离和所述第四距离之间的差为-3nm和3nm。
8.根据权利要求7所述的半导体器件，其中，所述第一栅极堆叠件或所述第三栅极堆叠件中的一个具有介于约
Figure FDA0003581569280000021
和约
Figure FDA0003581569280000022
之间的表面邻近距离和介于1nm和4nm之间的尖端邻近距离。
9.根据权利要求8所述的半导体器件，其中，所述表面邻近距离与所述尖端邻近距离之间的差小于3nm。
10.一种半导体器件，包括：
半导体鳍，与第一栅极堆叠件相邻，其中，所述半导体鳍具有介于30nm至40nm之间的表面沟道长度；以及
第一开口，位于所述半导体鳍内，其中，所述第一开口具有小于3nm的表面邻近距离与尖端邻近距离的差。
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