TW201905977A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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巫柏奇
張哲誠
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Abstract

提供半導體裝置及其製造方法。在基底內形成第一開口，使用第二蝕刻製程將第一開口重塑為第二開口，第二蝕刻製程藉由利用中性離子之自由基蝕刻以進行，如此可降低基底的後退。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是有關於修改開口的方法。
半導體裝置被用於各式各樣的電子應用中，例如個人電腦、手機、數位相機和其他電子設備。典型上，半導體裝置的製造是藉著在半導體基底上依序沉積絕緣或介電層、導電層和半導體層之材料，且利用微影(lithography)將各式的材料層圖案化以形成電路組件及元件於半導體基底上。
藉由持續地降低最小部件(feature)尺寸，半導體工業不斷在改善各種電子組件的整合密度(例如電晶體、二極體、電阻、電容等)，使得在給定的區域中允許整合更多的組件。然而，當最小的部件尺寸被降低，其他出現的問題也應被解決。
根據本發明的一實施例，半導體裝置的製造方法包含在半導體基底上形成閘極堆疊，以及藉由第一蝕刻製程在半導體基底內形成第一開口。半導體裝置的製造方法也包含使用不同於第一蝕刻製程之第二蝕刻製程以將第一開口重塑為第二開口，其中第二蝕刻製程為自由基蝕刻製程。
根據本發明的另一實施例，半導體裝置的製造方 法包含在基底的半導體鰭上形成虛設閘極堆疊，虛設閘極堆疊包含第一間隙物結構。半導體裝置的製造方法也包含移除半導體鰭的一部分以形成第一開口，其中第一開口係藉由異向性蝕刻製程以形成。半導體裝置的製造方法更包含將第一開口修改為第二開口，其中將第一開口修改為第二開口包含自前驅物形成電漿，以及將電漿的自由基導引至半導體鰭，同時過濾掉電漿的帶電粒子，以防止電漿的帶電粒子抵達半導體鰭。
根據本發明的又一實施例，半導體裝置包含在基底上的第一半導體鰭，以及上覆於第一半導體鰭上的閘極堆疊。半導體裝置也包含在閘極堆疊的側壁上的第一間隙物，以及在第一半導體鰭內且底切第一間隙物的第一開口，第一開口具有小於3nm的表面接近度測量值與尖端接近度測量值的差值。
100‧‧‧半導體裝置
101‧‧‧基底
103‧‧‧第一溝槽
105‧‧‧第一隔離區
107‧‧‧鰭
109‧‧‧虛設閘極介電質
111‧‧‧虛設閘極電極
113‧‧‧第一硬遮罩
115‧‧‧閘極堆疊
117‧‧‧第二硬遮罩
119‧‧‧第一間隙物材料
121‧‧‧第二間隙物材料
123‧‧‧第三間隙物材料
201‧‧‧第一開口
203‧‧‧遮罩
205‧‧‧第一蝕刻製程
301‧‧‧第二開口
303‧‧‧第二蝕刻製程
305‧‧‧蝕刻腔室
307‧‧‧選擇調整裝置
309‧‧‧第二蝕刻前驅物
310‧‧‧電漿區
311‧‧‧電漿
311N‧‧‧負離子
311P‧‧‧正離子
311R‧‧‧自由基
313‧‧‧晶圓處理區
401‧‧‧第一區
403‧‧‧第二區
405‧‧‧間隙物結構
501‧‧‧源/汲極區
503‧‧‧層間介電層
505‧‧‧替代閘極堆疊
507‧‧‧第一介電材料
509‧‧‧第一金屬材料
511‧‧‧第二金屬材料
513‧‧‧第三金屬材料
515‧‧‧蓋層
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第三距離
D4‧‧‧第四距離
D5‧‧‧第五距離
H1‧‧‧第一高度
SP1‧‧‧表面接近度測量值
TP1‧‧‧尖端接近度測量值
W1‧‧‧第一寬度
藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的內容。需注意的是，根據工業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，這些部件的尺寸可能被任意地增加或減少。
第1A-1B圖是根據一些實施例，顯示鰭式場效電晶體(fin field effect transistor，FinFET)裝置；第2圖是根據一些實施例，顯示第一開口的形成；第3A-3C圖是根據一些實施例，顯示鰭(fin)內的第二開口的形成；第4圖是根據一些實施例，顯示第二開口的深度負載 (loading)的形成；第5圖是根據一些實施例，顯示替代(replacement)閘極製程。
以下提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，以下敘述中提及第一部件形成於第二部件之上或上方，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在各種範例中可能重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於此，使得描述圖中所示之一元件或部件與其他元件或部件之間的關係更容易。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。設備可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
現在請參見第1A和1B圖(其中第1B圖顯示沿著第1A圖中線B-B’的剖面示意圖)，顯示例如為鰭式場效電晶體裝置的半導體裝置100(例如P型金屬氧化物半導體場效電晶體 (PMOSFET)或N型金屬氧化物半導體場效電晶體(NMOSFET))的透視示意圖。在一實施例中，半導體裝置100包括基底101與形成於其中的第一溝槽103。基底101可為矽基底，然而也可使用其他的基底，例如絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底、應變的(strained)絕緣層上覆半導體(SOI)和絕緣層上覆矽鍺。基底101可為P型半導體，然而在其他的實施例中可為N型半導體。
第一溝槽103的形成可為最終形成之第一隔離區105的初始步驟。第一溝槽103可使用遮罩層(並未於第1A圖中另外顯示)與合適的蝕刻製程以形成。舉例而言，遮罩層可為包括氮化矽的硬遮罩，藉由例如為化學氣相沉積(chemical vapor deposition，CVD)的製程以形成，然而也可利用其他的材料，例如氧化物、氮氧化物、碳化矽、前述之組合或其相似物，以及其他的製程，例如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或甚至在氧化矽形成後接著進行氮化。一旦形成遮罩層之後，可經由合適的微影製程以將遮罩層圖案化，暴露出基底101為了形成第一溝槽103而將要被移除的那些部分。
然而，如本發明所屬技術領域中具有通常知識者所理解的，上述用以形成遮罩層的的製程和材料並非在暴露出基底101的一部分以形成第一溝槽103時，保護基底101之其餘部分的唯一方法。任何合適的製程，例如圖案化和顯影的光阻，皆可用於暴露出基底101將被移除之部分以形成第一溝槽 103。所有類似的方法皆可完全包含於本發明實施例的範圍中。
一旦形成遮罩層且將其圖案化之後，在基底101內形成第一溝槽103。藉由合適的製程，例如反應式離子蝕刻(reactive ion etching，RIE)，將暴露的基底101移除，以在基底101內形成第一溝槽103，然而也可使用其他任何合適的製程。在一實施例中，可形成自基底101的表面具有小於約5000埃(Å)之深度的第一溝槽103，例如約2500Å。
然而，如本發明所屬技術領域中具有通常知識者所理解的，上述用以形成第一溝槽103之製程僅為一個可能的製程，而非唯一的實施例。確切來說，可利用任何可形成第一溝槽103之合適的製程，且可使用包含任何數目之遮罩(masking)和移除步驟的任何合適的製程。
除了形成第一溝槽103以外，遮罩和蝕刻製程自基底101未被移除的那些部分另外形成鰭107。為了方便理解，圖式中以虛線分隔鰭107與基底101，然而也可能存在實質的分隔或沒有實質的分隔。如以下所討論的，這些鰭107可用於形成多個閘極的鰭式場效電晶體的通道區。雖然第1A圖僅顯示形成於基底101上的三個鰭107，然而也可形成任何數量的鰭107。
可在基底101的表面上形成寬度在約5nm與約80nm之間的鰭107，例如約30奈米(nm)。再者，鰭107彼此之間可間隔一段距離，約在10nm與約100nm之間，例如約50nm。藉由將鰭107以如此之方式隔開，鰭107可在彼此足夠靠近以共享一個共用閘極的同時，各自形成單獨的通道區(以下將進一步討論)。
一旦形成第一溝槽103和鰭107之後，可在第一溝 槽103內填入介電材料，以及使第一溝槽103內的介電材料凹陷以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或其相似物。在第一溝槽103進行選擇性的清洗和內襯(lining)之後，使用化學氣相沉積(CVD)方法(例如高深寬比製程(high aspect ratio process，HARP))、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)方法或其他本發明所屬技術領域中已知的合適方法，以形成介電材料。
藉由在第一溝槽103內和基底101上過度填充介電材料以填充第一溝槽103，然後藉由合適的製程，例如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、前述之組合或其相似的製程，以移除在第一溝槽103和鰭107之外的過量的材料。在一實施例中，移除製程也可移除位於鰭107上的任何介電材料，使得介電材料的移除暴露出鰭107的表面以進一步接續製程步驟的進行。
一旦在第一溝槽103內填入介電材料之後，接著可自鰭107的表面使介電材料凹陷。可進行凹陷以暴露出至少一部份與鰭107的頂面相鄰之鰭107的側壁。介電材料之凹陷的進行可使用濕式蝕刻，將鰭107的頂面浸入蝕刻劑，例如氫氟酸(HF)，然而也可使用其他的蝕刻劑，例如H2，以及其他的方法，例如反應式離子蝕刻(reactive ion etch)，使用例如NH3/NF3為蝕刻劑的乾式蝕刻、化學氧化物的移除或乾式化學清洗。可將介電材料凹陷，使得鰭107形成以鰭107的表面為準具有在約300Å與約700Å之間的鰭高(fin height)，例如約500Å。再者， 此凹陷也可移除任何位於鰭107上之剩餘的介電材料，以確保鰭107被暴露以進行後續製程。
如本發明所屬技術領域中具有通常知識者所理解的，上述步驟僅為用於填充和凹陷介電材料之整體製造流程的一部分。舉例而言，內襯步驟、清洗步驟、退火步驟、填充間隙(gap)之步驟、前述之組合及其相似的步驟也可用於形成第一溝槽103和以介電材料填充第一溝槽103。所有可能的製程步驟皆可完全包含於本實施例的範圍內。
在形成第一隔離區105之後，可在每一個鰭107上形成虛設閘極介電質109和在虛設閘極介電質109上的虛設閘極電極111。在一實施例中，虛設閘極介電質109可由熱氧化法、化學氣相沉積、濺鍍或任何其他已知且在本發明所屬技術領域中用於形成閘極電極的方法以形成。根據閘極介電質的形成技術，在鰭107的頂部的虛設閘極介電質109的厚度可不同於在鰭107的側壁上的閘極介電質的厚度。
虛設閘極介電質109可包括例如為二氧化矽或氮氧化矽的材料，且具有在約3Å與約100Å之間的厚度，例如約10Å。虛設閘極介電質109可由高介電常數(high-k)之材料(例如具有大於約5的相對介電常數)形成，例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鋯(ZrO2)或前述之組合，具有等效氧化物的厚度在約0.5Å與約100Å之間，例如約10Å或更少。再者，也可使用任何二氧化矽、氮氧化矽及/或高介電常數之材料的組合以形成虛設閘極介電質109。
虛設閘極電極111可包括導電材料且可選自於包 括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或其相似的群組。虛設閘極電極111可藉由化學氣相沉積(CVD)、濺鍍沉積或其他已知且在本發明所屬技術領域中用於沉積導電材料的方法以進行沉積。虛設閘極電極111的厚度可在約5Å至約200Å的範圍內。虛設閘極電極111的頂面可為非平坦的頂面，且可在將虛設閘極電極111圖案化或蝕刻之前，將虛設閘極電極111平坦化。在此階段可於虛設閘極電極111通入離子或不通入離子。離子可藉由例如離子植入技術以進行通入。
一旦形成虛設閘極介電質109和虛設閘極電極111之後，可將虛設閘極介電質109和虛設閘極電極111圖案化以在鰭107上形成一系列的閘極堆疊115。閘極堆疊115定義出位於虛設閘極介電質109下之鰭107的每一側的多個通道區。閘極堆疊115可藉由將位於虛設閘極介電質109和虛設閘極電極111上的第一硬遮罩113和第二硬遮罩117進行沉積和圖案化以形成。在一實施例中，第一硬遮罩113的材料可例如為氮化矽，然而也可使用任何合適的遮罩材料，例如氧化矽、氮氧化矽、SiCON、SiC、SiOC。第一硬遮罩113可使用沉積製程以形成，例如化學氣相沉積或物理氣相沉積(physical vapor deposition)，且第一硬遮罩113的厚度可在約50Å與約500Å之間，例如約200Å。然而也可使用任何其他合適的製程或厚度。
第二硬遮罩117可形成於第一硬遮罩113上。在一實施例中，第二硬遮罩117可由與第一硬遮罩113不同的材料製成，例如可為氧化矽、然而也可使用任何其他合適的材料，例 如氮氧化矽、SiCON、SiC、SiOC及/或氮化矽。再者，第二硬遮罩117可使用沉積製程形成，例如化學氣相沉積或物理氣相沉積，且第二硬遮罩117的厚度可在約200Å與約1000Å之間，例如約600Å。然而也可使用任何其他合適的製程或厚度。
一旦形成第一硬遮罩113和第二硬遮罩117之後，可使用例如一或多道微影遮罩和蝕刻製程以將第二硬遮罩117圖案化。另外，一旦將第二硬遮罩117圖案化之後，可使用一或多道蝕刻製程並利用第二硬遮罩117為遮罩材料，以將第二硬遮罩117的圖案轉換至第一硬遮罩113、虛設閘極電極111和虛設閘極介電質109。
形成閘極堆疊115之後，藉由沉積材料覆蓋閘極堆疊115的側壁可保護閘極堆疊115的側壁。在一實施例中，藉由沉積第一間隙物材料119、第二間隙物材料121和第三間隙物材料123可保護閘極堆疊115的側壁。在一實施例中，第一間隙物材料119的材料可為氮化矽，且使用共形(conformal)的方法，例如原子層沉積(atomic layer deposition)以形成，然而也可使用任何其他合適的方法，例如化學氣相沉積或物理氣相沉積。可沉積第一間隙物材料119使其厚度在約10Å與約40Å之間，例如約2Å。然而也可使用任何其他合適的方法。一旦沉積第一間隙物材料119之後，可使用例如一或多道蝕刻製程以將第一間隙物材料119圖案化。
在第一間隙物材料119上沉積第二間隙物材料121，且第二間隙物材料121可使用不同於第一間隙物材料119的材料，例如SiOCN，然而也可替代使用任何合適的材料，例 如SiCN或SiOC。第二間隙物材料121可使用共形的沉積製程，例如原子層沉積，或者其他沉積製程，例如化學氣相沉積或物理氣相沉積，以使第二間隙物材料121的材料為毯覆(blanket)的層。
一旦沉積第二間隙物材料121之後，可將第二間隙物材料121圖案化。在一實施例中，可在沉積第二間隙物材料121之後，例如使用一或多道蝕刻自結構的水平表面移除部分的第二間隙物材料121，以將第二間隙物材料121圖案化。
一旦將第一間隙物材料119和第二間隙物材料121圖案化之後，可形成第三間隙物材料123。在一實施例中，第三間隙物材料123的材料可例如為氮化矽，然而也可使用任何其他合適的材料。在一實施例中，可使用沉積製程，例如化學氣相沉積、物理氣相沉積或原子層沉積，以毯覆地沉積第三間隙物材料123，然後可藉由一或多道蝕刻自結構的水平表面移除部分的第三間隙物材料123，以將第三間隙物材料123圖案化。
第2圖顯示製程中的第一步驟，移除鰭107的一部分以及在鰭107內形成第一開口201。在一實施例中，藉由放置遮罩203覆蓋鰭107預期不被移除的那些部分(以及閘極堆疊115，若預期的話)以開始移除的製程。在一實施例中，遮罩203可為光敏感材料，例如光阻，且被放置、曝光和顯影以形成遮罩203。然而也可使用任何其他合適的遮罩材料。
一旦將遮罩203放置就位，利用第一蝕刻製程(如第2圖中標記205的箭頭所示)以在鰭107之暴露的部分內形成第 一開口201。在一實施例中，第一蝕刻製程205可為使用適合蝕刻鰭107之材料的蝕刻劑的異向蝕刻製程，例如反應式離子蝕刻(RIE)。如此，至少可根據鰭107的材料選擇特殊的蝕刻劑，在一實施例中，當鰭107包括矽時，蝕刻劑可為砷(As)、磷(P)或硼(B)與任何其他合適之蝕刻劑的組合，或可預期的稀釋劑。然而也可使用任何其他合適的蝕刻劑。
在一特殊的實施例中，藉由在鰭107的材料接觸蝕刻劑之前，接收蝕刻劑和形成電漿以進行第一蝕刻製程205。在一特殊的實施例中，可在蝕刻腔室(並未於第2圖中另外顯示)中點燃(ignite)蝕刻劑以形成電漿，然而也可使用任何其他合適的方法以形成電漿(包含遙控(remote)電漿系統)。再者，一旦點燃電漿之後，可使用在約150瓦特(W)與約550W之間，例如約350W的功率以進行第一蝕刻製程205，且施加在約60伏特(V)與約180V之間，例如約130V的偏壓。第一蝕刻製程205可在約30℃與約70℃之間，例如約60℃的溫度下，且在約3毫托(mTorr)與約100mTorr之間，例如約5mTorr的壓力下持續進行。然而，也可使用任何其他合適的製程條件。
藉由使用第一蝕刻製程205，在鰭107內形成第一開口201。尤其是當使用異向蝕刻製程以進行第一蝕刻製程205時，第一開口201將形成為具有「U」的形狀。舉例而言，第一開口201將具有在約300Å與約700Å之間，例如約450Å的第一高度H1，且也將具有在約100Å與約500Å之間，例如約200Å的第一寬度W1。然而也可使用任何其他合適的尺寸。
第3A圖顯示遮罩203的移除以及利用易位(ex-situ) 的第二蝕刻製程(如第3A圖中標記303的箭頭所示)以將第一開口201的形狀修改為第二開口301(使用虛線與201的標記顯示出第一開口201的形狀以進行比較)。在一遮罩203為光阻的實施例中，可藉由灰化(ashing)製程以移除遮罩203，藉此將光阻的溫度提升至使光阻被熱分解的地步。然後可輕易地移除遮罩203。然而也可使用任何其他合適的製程以移除遮罩203。
在一實施例中，第二蝕刻製程303為使用來自第二蝕刻前驅物309之自由基(並未顯示於第3A圖中，但顯示於第3B圖以及於以下部分進行描述)的等向蝕刻製程，而非使用蝕刻鰭107之材料(例如矽)的電漿，以及藉由將第一開口201重塑(reshape)以形成第二開口301。在一實施例中，第二蝕刻前驅物309可根據鰭107的材料進行選擇以與其他暴露之結構的材料不會產生過度的反應。如此，第二蝕刻前驅物309確切的材料至少可視鰭107的材料而定，在鰭107為矽的實施例中，第二蝕刻前驅物309可為含氮氣體，例如氨(NH3)。然而也可利用任何其他合適的前驅物，例如NF3或H2。
第3B圖顯示將(在基底101上的)鰭107放置在蝕刻腔室305內且在選擇調整裝置307下，以開始第二蝕刻製程303。在一實施例中，選擇調整裝置307可為帶電的格柵(grating)，在允許不帶電的電漿組件(例如自由基)通過選擇調整裝置307的同時，作為移動之電漿的帶電離子的屏障。在一實施例中，選擇調整裝置307可藉由抵抗帶電的電漿離子(例如形成為正電的離子或負電的離子)或吸引帶電的電漿離子，以防止帶電的電漿離子通過。然而也可使用任何其他合適的裝置 以自電漿分離出自由基。
一旦將具有鰭107的基底101放置在腔室內後，可藉由將第二蝕刻前驅物309(例如NH3)通入蝕刻腔室305的電漿區310，以開始第二蝕刻製程303。在一實施例中，第二蝕刻前驅物309可在約10sccm與約10000sccm之間，例如約500sccm的流速下通入。然而也可使用任何其他第二蝕刻前驅物309合適的流速。
一旦在蝕刻腔室305的電漿區310內通入第二蝕刻前驅物309之後，將第二蝕刻前驅物309能量化和點燃以形成設置在電漿區310內且包括正離子311P、負離子311N和自由基組件311R的電漿311。在一實施例中，可使用功率在約10瓦特至約2500瓦特之範圍內的射頻能量，以在蝕刻腔室305內產生電漿311，然而也可使用其他合適的製程條件或方法以點燃電漿。
再者，雖然上述製程是將第二蝕刻前驅物309通入蝕刻腔室305然後點燃，然而這僅為說明的實施例而非用於限定實施例。確切來說，可使用任何合適的方法以提供電漿，例如使用遙控的電漿系統。所有類似的方法皆可完全包含於本發明實施例的範圍中。
一旦產生電漿311之後，選擇調整裝置307允許自由基組件311R通過選擇調整裝置307，以進入具有鰭107的基底101所在的蝕刻腔室305的晶圓處理區313。再者，選擇調整裝置307可避免正離子311P和負離子311N進入蝕刻腔室305的晶圓處理區313。實際上，利用選擇調整裝置307以自電漿311中過濾出正離子311P和負離子311N，藉此僅允許自由基組件311R 可在第二蝕刻製程303中被使用。
在一實施例中，僅使用自由基組件311R以進行蝕刻的第二蝕刻製程303可在約1托(torr)與約20torr之間，例如約2torr的壓力下進行，且在約10℃與約100℃之間，例如約40℃的溫度下進行。再者，第二蝕刻製程303的進行時間可在約5秒與約100秒之間，例如約10秒。然而也可使用任何其他合適的製程條件。
藉由使用自由基蝕刻而非電漿蝕刻的第二蝕刻製程303的進行，僅利用具有較少電荷的中性離子，而非正離子311P或負離子311N，以將第一開口201重塑為第二開口301。如此，由於鰭107的表面附近自第一開口201之「U」形被向外推展的緣故，在第二蝕刻製程303的進行期間第一開口201較不圓弧。再者，由於具有較不圓弧的形狀，鰭107的材料較少轉變為若不移除將妨礙其他製程的高分子副產物。
第3C圖可幫助說明這樣的優勢，且顯示出第3A圖中標記401的虛線方框內之結構的近視圖。在此實施例中，使鰭107的材料向後退(例如使矽向後退)會底切(undercut)第三間隙物材料123，且形成突出的(overhanging)簷部(eave)(指鰭107的尖端與第三間隙物材料123的外部邊緣之間的距離)。前述之蝕刻製程(例如電漿蝕刻)可形成不長於1nm的簷部，使用在此所述之第二蝕刻製程301，可形成具有在約1nm與約4nm之間的第一距離D1的突出的簷部，同時可最小化其他不被預期的副作用。
再者，回到第3A圖，相較於利用電漿蝕刻，在此 所述之第二蝕刻製程301形成較不圓弧的形狀。尤其是當參考線與閘極堆疊115的外表面對齊時(例如與虛設閘極電極111及/或虛設閘極介電質109的一側對齊)，可從參考線沿著鰭107之材料的頂面到鰭107與第二開口301相鄰之材料測量出第一距離，以得到表面接近度(proximity)測量值SP1。在一特殊的實施例中，表面接近度測量值SP1可在約20Å與約200Å之間，例如約50Å。然而也可能得到任何其他合適的距離。
再者，可在鰭107之中間高度處，從參考線到靠近第二開口301之材料測量出的第二距離，以得到尖端接近度測量值TP1。在一實施例中，尖端接近度測量值TP1可在約1nm與約4nm之間。然而也可能得到任何其他合適的距離。
給定表面接近度測量值SP1和尖端接近度測量值TP1這兩個距離，藉由這兩個測量值的差值可定義出第二開口301的圓弧度的測量值。舉例而言，在一實施例中，表面接近度測量值SP1與尖端接近度測量值TP1之間的差值可小於約3nm。這是相較於以電漿為基礎的製程所產生的改良，在以電漿為基礎的製程中，其表面接近度測量值SP1和尖端接近度測量值TP1之間的差值大於約3nm。
再者，使用在此所述之第二蝕刻製程301可允許對鰭107內的通道長度具有較佳的控制。舉例而言，可縮短鰭107內的表面通道長度(自閘極堆疊115的第一表面尖端測量至位於其相對之另一側的第二表面尖端)，且具有距離在約30nm與約40nm之間，結果產生升壓(boosted)裝置的特性。另外，尖端處的通道長度(例如在鰭107之一半高度處進行測量)可在約 20nm與約40nm之間。然而也可利用其他合適的距離。
第4圖顯示使用在此所述之第二蝕刻製程301的另一個優勢。明確而言，第4圖顯示出在基底101的第一區401和第二區403內之複數個鰭107(為了方便說明，在兩個區域之間以延伸的單一鰭107顯示)。在一實施例中，基底101的第一區401為具有密集之閘極堆疊115數目的區域。舉例而言，在基底101的第一區401中閘極堆疊115(為了方便說明，在此以第一間隙物材料119、第二間隙物材料121和第三間隙物材料123作為單一間隙物結構405進行說明)，具有間隙物結構405的閘極堆疊115藉由第二距離D2以彼此隔開，第二距離D2小於約100nm，例如在約20nm與約50nm之間。然而也可使用任何其他合適的距離。
再者，相較於第一區401，第二區403可為較不密集的區域。舉例而言，在第二區403中，具有相應的間隙物結構405的閘極堆疊115可藉由第三距離D3以彼此隔開，且第三距離D3大於第二距離D2(第二距離D2例如小於約100nm)。在一特殊的實施例中，第三距離D3在約100nm與約400nm之間。然而也可使用任何其他合適的距離。
然而，第一區401的結構之間的距離與第二區403的結構之間的距離，兩者的距離差異也會影響第一蝕刻製程205和第二蝕刻製程303，使得第一區401內密集的結構之間的開口較第二區403內較不密集的結構之間的開口來得淺。開口深度的差異被視為結構的深度負載(loading)，且大的深度負載可能影響整體結構的裝置飽和電流的均勻度(Idsat uniformity，IDU/Intera)，前述問題在不同圖案之間被改善，例如環形振盪器(TCD)、環形振盪器(ring oscillator，RO)以及輸入/輸出區(input/output region，IO)。
然而，使用在此所述的第二蝕刻製程303，可調整深度負載以最小化深度負載所造成的影響。在一特殊的實施例中，第一區401內具有相應的間隙物結構405的閘極堆疊115彼此藉由在約20nm與約50nm之間的距離隔開，且第二區403內具有相應的間隙物結構405的閘極堆疊115彼此藉由在約100nm與約400nm之間的距離隔開，使用第二蝕刻製程303使得第一區401的第二開口301延伸進入鰭107內一段第四距離D4，第四距離D4在約30nm與約70nm之間，例如約55nm。再者，第二區403的第二開口301可延伸進入鰭107內一段第五距離D5，第五距離D5在約30nm與約70nm之間，例如約50nm。然而也可使用任何其他合適的距離。
給定第一區401的第二開口301延伸進入鰭107內一段第四距離D4，且第二區403的第二開口301延伸進入鰭107內一段第五距離D5，第二區403與第一區401之間的深度負載即為第五距離D5與第四距離D4之間的差值(深度負載=第五距離D5-第四距離D4)。一些實施例中，第二蝕刻製程303的使用可控制深度負載，使得深度負載維持在約-3nm與約3nm之間。相較於深度負載大於5nm，例如10nm的以電漿為基礎的蝕刻，第二蝕刻製程303較佳許多，且可改善對深度負載之控制，進而改善晶圓接受度測試結果以及P型金屬氧化物半導體場效電晶體(PMOSFET)和N型金屬氧化物半導體場效電晶體(NMOSFET) 的裝置效能(例如優化導通電流(Ion))。
第5圖顯示在鰭107內形成第二開口301之後，可填充第二開口301且超出第二開口301以形成源/汲極區501。在一形成源/汲極區501的實施例中，將硬遮罩(並未另外顯示)放置和圖案化以覆蓋虛設閘極電極111，進而避免成長源/汲極區501，且可在第二開口301內再成長源/汲極區501。在一實施例中，可再成長源/汲極區501，且在一些實施例中，可再成長源/汲極區501以形成對位於閘極堆疊115下方之鰭107的通道區施予應力的應力源(stressor)。在一實施例中，鰭107包括矽且鰭式場效電晶體(FinFET)為P型裝置，源/汲極區501可藉由選擇磊晶製程用例如為矽，或者其他具有與通道區不同晶格常數，例如為矽鍺的材料再成長。磊晶成長製程可使用例如為矽烷(silane)、二氯矽烷(dichlorosilane)、鍺烷(germane)及其相似物的前驅物，且可持續進行約5分鐘與約120分鐘之間，例如約30分鐘。在一實施例中，可形成在第一隔離區105上具有高度在約20nm與約100nm之間，例如約50nm的源/汲極區501。然而也可使用任何其他合適的高度。
一旦形成源/汲極區501之後，可藉由植入適當的摻質以在源/汲極區501內植入摻質，進而完成鰭107內的摻質製程。舉例而言，可植入P型摻質，例如硼、鎵、銦或其相似物以形成P型金氧半場效電晶體裝置。或者，可植入N型摻質，例如磷、砷、銻或其相似物以形成N型金氧半場效電晶體裝置。這些摻質可使用閘極堆疊115為遮罩以進行植入。應該注意的是，本發明所屬技術領域中具有通常知識者可理解許多其他的 製程、步驟或其相似的方法皆可用於植入摻質。舉例而言，本發明所屬技術領域中具有通常知識者可理解可使用間隙物和襯墊(liner)的各式組合進行複數個植入，以形成對於特殊目的具有合適的特定形狀或特性的源/汲極區。任何這些製程皆可用於植入摻質，且上述內容並非用以將本實施例限定於上述的步驟。
再者，此時將在形成源/汲極區501的期間覆蓋虛設閘極電極111的硬遮罩移除。在一實施例中，可根據硬遮罩之材料選擇使用例如濕式或乾式蝕刻以移除硬遮罩。然而也可使用任何其他合適的移除製程。
第5圖也顯示在閘極堆疊115和源/汲極區501上形成層間介電(inter-layer dielectric，ILD)層503(為了清楚說明底下的結構，在第5圖中以虛線顯示)。層間介電層503可包括例如為硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)之材料，然而也可使用任何其他合適之材料。層間介電層503可使用例如電漿增強化學氣相沉積(PECVD)以形成，然而也可交替使用其他的製程，例如低壓化學氣相沉積(LPCVD)。層間介電層503的厚度可形成在約100Å與約3000Å之間。一旦形成之後，可例如使用平坦化製程，如化學機械研磨製程以將層間介電層503平坦化，然而也可利用任何其他合適的製程。
在形成層間介電層503之後，可移除和替換虛設閘極電極111和虛設閘極介電質109的材料，以形成替代閘極堆疊505。在一實施例中，可使用例如對於虛設閘極電極111的材料具有選擇性的蝕刻劑的濕式或乾式蝕刻製程，以移除虛設閘極 電極111。然而也可使用任何其他合適的移除製程。
一旦移除虛設閘極電極111之後，可再填充留下的開口以形成替代閘極堆疊505。在一特殊的實施例中，替代閘極堆疊505包括第一介電材料507、第一金屬材料509、第二金屬材料511和第三金屬材料513。在一實施例中，第一介電材料507為高介電常數(high-k)之材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、這些的組合或其相似物，藉由例如為原子層沉積、化學氣相沉積或其相似之製程以進行沉積。第一介電材料507的厚度可沉積在約5Å與約100Å之間，然而也可使用任何其他合適的材料和厚度。
第一金屬材料509可形成相鄰於第一介電材料507，且可自金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽類(metal aluminates)、矽酸鋯、鋁酸鋯、這些的組合或其相似物。第一金屬材料509的沉積可使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍或其相似的製程，且第一金屬材料509的厚度可在約5Å與約200Å之間，然而也可使用任何其他合適的沉積製程和厚度。
第二金屬材料511可相鄰於第一金屬材料509，且在特殊的實施例中，第二金屬材料511可不同或相似於第一金屬材料509。舉例而言，第二金屬材料511可自金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、 Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽類、矽酸鋯、鋁酸鋯、這些的組合或其相似物。再者，第二金屬材料511的沉積可使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍或其相似的製程，且第二金屬材料511的厚度可在約5Å與約200Å之間，然而也可使用任何其他合適的沉積製程和厚度。
第三金屬材料513填入藉由虛設閘極電極111的移除以留下的開口之中。在一實施例中，第三金屬材料513為金屬材料，例如W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或其相似物，且第三金屬材料513的沉積可使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍或其相似的製程，填入及/或超出藉由虛設閘極電極111的移除以留下的開口之中。在一特殊的實施例中，第三金屬材料513可沉積為具有在約5Å與約500Å之間的厚度，然而也可使用任何其他合適的材料、沉積製程和厚度。
一旦填充藉由虛設閘極電極111的移除以留下的開口之後，可將材料平坦化以移除在藉由虛設閘極電極111的移除以留下的開口之外的任何材料。在一特殊的實施例中，前述之移除可使用平坦化製程，例如化學機械研磨以進行。然而也可利用任何其他合適的平坦化和移除製程。
在形成和平坦化替代閘極堆疊505的材料之後，可將替代閘極堆疊505的材料凹陷和使用蓋層515以將其覆蓋。在 一實施例中，可使用例如對替代閘極堆疊505的材料具有選擇性的蝕刻劑的濕式或乾式蝕刻製程，以將替代閘極堆疊505的材料凹陷。然而也可使用任何其他合適的製程。
一旦將替代閘極堆疊505的材料凹陷之後，可沉積和平坦化蓋層515。在一實施例中，蓋層515的材料可例如為SiN、SiON、SiCON、SiC、SiOC、這些的組合或其相似物，且使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍或其相似的製程以沉積。蓋層515可沉積至具有在約5Å與約200Å之間的厚度，然後使用平坦化製程，例如化學機械研磨以將其平坦化，使得蓋層515為平坦的。
一旦形成替代閘極堆疊505之後，可持續進行額外的製程。舉例而言，可穿過層間介電層503形成至源/汲極區501的接觸，可在層間介電層503上形成額外的介電層(並未另外顯示)，可形成連接至替代閘極堆疊505的接觸，以及形成金屬化層以使各種裝置互連。可利用任何合適之額外的步驟以幫助製造出各種實施例，且所有類似的步驟皆可完全包含於本發明實施例的範圍內。
根據本發明的一實施例，半導體裝置的製造方法包含在半導體基底上形成閘極堆疊，以及藉由第一蝕刻製程在半導體基底內形成第一開口。半導體裝置的製造方法也包含使用不同於第一蝕刻製程之第二蝕刻製程以將第一開口重塑為第二開口，其中第二蝕刻製程為自由基蝕刻製程。
根據本發明的另一實施例，半導體裝置的製造方法包含在基底的半導體鰭上形成虛設閘極堆疊，虛設閘極堆疊 包含第一間隙物結構。半導體裝置的製造方法也包含移除半導體鰭的一部分以形成第一開口，其中第一開口係藉由異向性蝕刻製程以形成。半導體裝置的製造方法更包含將第一開口修改為第二開口，其中將第一開口修改為第二開口包含自前驅物形成電漿，以及將電漿的自由基導引至半導體鰭，同時過濾掉電漿的帶電粒子，以防止電漿的帶電粒子抵達半導體鰭。
根據本發明的又一實施例，半導體裝置包含在基底上的第一半導體鰭，以及上覆於第一半導體鰭上的閘極堆疊。半導體裝置也包含在閘極堆疊的側壁上的第一間隙物，以及在第一半導體鰭內且底切第一間隙物的第一開口，第一開口具有小於3nm的表面接近度測量值與尖端接近度測量值的差值。
以上概述數個實施例或範例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例或範例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (20)

  1. 一種製造半導體裝置的方法，包括：在一半導體基底上形成一閘極堆疊；藉由一第一蝕刻製程在該半導體基底內形成一第一開口；以及使用不同於該第一蝕刻製程之一第二蝕刻製程以將該第一開口重塑為一第二開口，其中該第二蝕刻製程為一自由基蝕刻製程。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第一開口係形成於該半導體基底之一鰭內。
  3. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該自由基蝕刻製程更包括：點燃一蝕刻前驅物以形成一電漿；以及自該電漿分離出自由基。
  4. 如申請專利範圍第3項所述之製造半導體裝置的方法，其中該蝕刻前驅物為氨。
  5. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第一蝕刻製程為反應式離子蝕刻。
  6. 如申請專利範圍第5項所述之製造半導體裝置的方法，其中該自由基蝕刻製程係等向性的。
  7. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第二開口底切該閘極堆疊一距離，該距離在約1nm與約4nm之間。
  8. 一種製造半導體裝置的方法，包括： 在一基底的一半導體鰭上形成一虛設閘極堆疊，該虛設閘極堆疊包括一間隙物結構；移除該鰭的一部分以形成一第一開口，其中該第一開口係藉由一異向性蝕刻製程以形成；以及將該第一開口修改為一第二開口，其中將該第一開口修改為該第二開口包括：自一前驅物形成一電漿；以及將該電漿的自由基導引至該半導體鰭，同時過濾掉該電漿的帶電粒子，以防止該電漿的帶電粒子抵達該半導體鰭。
  9. 如申請專利範圍第8項所述之製造半導體裝置的方法，其中將該第一開口修改為該第二開口之後，該間隙物結構具有一簷部，該簷部自該半導體鰭的表面突出1nm與約4nm之間。
  10. 如申請專利範圍第8項所述之製造半導體裝置的方法，其中該第二開口的一表面接近度測量值與一尖端接近度測量值之間具有小於3nm的差值。
  11. 如申請專利範圍第8項所述之製造半導體裝置的方法，其中修改該第一開口的同時也修改一第三開口，其中該第二開口位於該基底的一第一區內，且該第三開口位於該基底的一第二區內，且其中在該第二開口與該第三開口之間的深度負載在約-3nm與約3nm之間。
  12. 如申請專利範圍第11項所述之製造半導體裝置的方法，其中該第一區包括相鄰於該第一間隙物結構的一第二間隙物結構，其中該第二間隙物結構藉由小於100nm的距離與該第一間隙物結構隔開。
  13. 如申請專利範圍第12項所述之製造半導體裝置的方法，其中該第一區包括相鄰於該第一間隙物結構的一第二間隙物結構，其中該第二間隙物結構藉由在約20nm與約50nm之間的距離與該第一間隙物結構隔開。
  14. 如申請專利範圍第12項所述之製造半導體裝置的方法，其中該第二區包括相鄰於該第二開口的一第三間隙物結構和相鄰於該第三間隙物結構的一第四間隙物結構，其中該第三間隙物結構藉由在約100nm與約400nm之間的距離與該第四間隙物結構隔開。
  15. 一種半導體裝置，包括：一第一半導體鰭，在一基底上；一閘極堆疊，上覆於該第一半導體鰭上；一第一間隙物，在該閘極堆疊的側壁上；以及一第一開口，在該第一半導體鰭內且底切該第一間隙物，該第一開口具有小於3nm的一表面接近度測量值與尖端接近度測量值的差值。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該第一間隙物自該第一開口突出約1nm與約4nm之間的距離。
  17. 如申請專利範圍第15項所述之半導體裝置，其中一表面通道長度在約30nm與約40nm之間。
  18. 如申請專利範圍第17項所述之半導體裝置，其中一尖端通道長度在約20nm與約40nm之間。
  19. 如申請專利範圍第15項所述之半導體裝置，更包括一第二開口，在該基底上的一第二半導體鰭內，該第一開口與該 第二開口之間的深度負載在約-3nm與約3nm之間，其中該第一開口在具有一第一密度之該基底的一第一區內，且該第二開口在具有一第二密度之該基底的一第二區內，該第一密度不同於該第二密度。
  20. 如申請專利範圍第19項所述之半導體裝置，更包括一第二間隙物，相鄰於該基底之該第一區的該第一間隙物，其中該第一間隙物藉由在約20nm與約50nm之間的距離與該第二間隙物隔開。
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