KR102374321B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

식각 공정에 의해 발생될 수 있는 표면 결함 등을 치유시키는 표면 처리 공정을 통해, 반도체 장치의 성능 및 신뢰성과, 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 기판 상에 돌출된 핀형 패턴을 형성하고, 상기 핀형 패턴과 교차하는 게이트 전극을 형성하고, 건식 식각을 이용하여, 상기 핀형 패턴 내에, 상기 게이트 전극에 인접한 제1 리세스를 형성하고, 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 제1 리세스의 표면을 처리하여, 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 에피택셜 패턴을 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method of fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 식각 공정에 의해 발생될 수 있는 표면 결함 등을 치유시키는 표면 처리 공정을 통해, 반도체 장치의 성능 및 신뢰성과, 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 기판 상에 돌출된 핀형 패턴을 형성하고, 상기 핀형 패턴과 교차하는 게이트 전극을 형성하고, 건식 식각을 이용하여, 상기 핀형 패턴 내에, 상기 게이트 전극에 인접한 제1 리세스를 형성하고, 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 제1 리세스의 표면을 처리하여, 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 에피택셜 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 증착 공정의 제1 공정 가스와, 상기 식각 공정의 제2 공정 가스는 각각 식각 가스를 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 가스는 염소 계열의 가스이다.
본 발명의 몇몇 실시예에서, 상기 제1 공정 가스 및 상기 제2 공정 가스는 각각 수소를 포함하고, 상기 제1 공정 가스의 수소 유량은 상기 제2 공정 가스의 수소 유량보다 크거나 같다.
본 발명의 몇몇 실시예에서, 상기 증착 공정은 상기 제1 리세스의 표면을 따라 반도체 라이너막을 형성하는 것을 포함하고, 상기 반도체 라이너막은 언도프(undoped) 반도체막이다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너막은 실리콘층, 실리콘 게르마늄층, 게르마늄층 중 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 식각 공정은 상기 증착 공정 후에 진행되고, 상기 식각 공정은 상기 반도체 라이너막의 적어도 일부를 식각하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정 전에, 상기 제1 리세스의 표면에 형성된 자연 산화막(native oxide layer)를 제거하는 수소 베이크(Hydrogen bake) 공정을 수행하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 수소 베이크 공정은 상기 표면 처리 공정보다 높은 온도에서 수행된다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정 전에, 상기 제1 리세스의 표면에 형성된 자연 산화막(native oxide layer)를 제거하는 플라즈마 식각 공정을 수행하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 플라즈마 식각 공정의 공정 가스는 삼불화 질소(NF3)와 암모니아(NH3)의 혼합 가스를 포함한다.
본 발명의 몇몇 실시예에서, 상기 증착 공정은 상기 식각 공정 후에 진행한다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정은 복수회 진행되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정은 제1 표면 처리 공정과, 제2 표면 처리 공정을 포함하고, 상기 제1 표면 처리 공정은 제1 증착 공정과 제1 식각 공정을 포함하고, 상기 제2 표면 처리 공정은 제2 증착 공정과 제2 식각 공정을 포함하고, 상기 제1 증착 공정 및 상기 제2 증착 공정의 공정 조건은 실질적으로 동일하고, 상기 제1 식각 공정 및 상기 제2 식각 공정의 공정 조건은 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 증착 공정이 수행되는 온도는 상기 식각 공정이 수행되는 온도보다 낮거나 같다.
본 발명의 몇몇 실시예에서, 상기 건식 식각은 순차적으로 진행되는 이방성 건식 식각과 등방성 건식 식각을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에 돌출된 핀형 패턴을 형성하고, 상기 핀형 패턴과 교차하는 게이트 전극을 형성하고, 상기 핀형 패턴 내에, 상기 더미 게이트 전극에 인접하는 제1 리세스를 형성하고, 에피 증착 장비의 식각 챔버에서, 플라즈마 식각 공정을 통해, 상기 제1 리세스의 표면에 형성된 자연 산화막을 제거하고, 상기 자연 산화막을 제거한 후, 상기 에피 증착 장비의 증착 챔버에서, 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 제1 리세스의 표면의 표면 결함을 치유하여, 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 에피택셜 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정 전에, 상기 증착 챔버에서, 상기 자연 산화막을 제거하는 수소 베이크 공정을 수행하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정을 통해, 도펀트(dopant)를 포함하는 반도체막이 상기 제1 리세스의 표면을 따라 비형성된다.
본 발명의 몇몇 실시예에서, 상기 표면 처리 공정의 공정 가스는 염소 계열의 식각 가스를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 기판 상에 돌출된 핀형 패턴을 형성하고, 상기 핀형 패턴과 교차하는 게이트 전극을 형성하고, 상기 핀형 패턴 내에, 상기 게이트 전극에 인접하는 리세스를 형성하고, 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 리세스의 표면을 처리하는 것을 포함하고, 상기 증착 공정에서 수소의 유량은 상기 식각 공정에서 수소 유량보다 크거나 같고, 상기 증착 공정이 수행되는 압력은 상기 식각 공정이 수행되는 압력보다 작거나 같다.
본 발명의 몇몇 실시예에서, 상기 증착 공정이 수행되는 온도는 상기 식각 공정이 수행되는 온도보다 낮거나 같다.
본 발명의 몇몇 실시예에서, 상기 증착 공정의 제1 공정 가스와, 상기 식각 공정의 제2 공정 가스는 각각 염소 계열의 식각 가스를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 PMOS 영역에 제1 핀형 패턴과, NMOS 영역에 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극과, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극을 형성하고, 건식 식각을 이용하여, 상기 제1 핀형 패턴 내에, 상기 제1 게이트 전극에 인접하는 제1 리세스를 형성하고, 제1 증착 공정과 제1 식각 공정을 포함하는 제1 표면 처리 공정을 통해, 상기 제1 리세스의 표면을 처리하여, 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 제1 에피택셜 패턴을 형성하고, 상기 제2 핀형 패턴 내에, 상기 제2 게이트 전극에 인접하는 제2 에피택셜 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 에피택셜 패턴을 형성하는 것은 상기 제2 핀형 패턴 내에, 상기 제2 게이트 전극에 인접하는 제3 리세스를 형성하는 것을 포함하고, 상기 제2 에피택셜 패턴은 상기 제3 리세스를 채운다.
본 발명의 몇몇 실시예에서, 상기 제2 에피택셜 패턴을 형성하는 것은 건식 식각을 이용하여, 상기 제2 핀형 패턴 내에, 상기 제2 더미 게이트 전극에 인접하는 제3 리세스를 형성하고, 제2 증착 공정과 제2 식각 공정을 포함하는 제2 표면 처리 공정을 통해, 상기 제2 리세스의 표면을 처리하여 제4 리세스를 형성하는 것을 포함하고, 상기 제2 에피택셜 패턴은 상기 제4 리세스를 채운다.
본 발명의 몇몇 실시예에서, 상기 제1 표면 처리 공정을 통해, p형 도펀트를 포함하는 반도체막이 상기 제1 리세스의 표면을 따라 비형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 기판 상에, 게이트 전극을 형성하고, 상기 기판의 일부를 제거하여, 상기 게이트 전극에 인접하는 제1 리세스를 형성하고, 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 제1 리세스의 표면을 처리하여, 제2 리세스를 형성하는 것을 포함하고, 상기 표면 처리 공정을 통해, 도펀트를 포함하는 반도체막이 상기 제1 리세스의 표면을 따라 비형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 내지 도 11b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 12a 내지 도 12c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다.
도 14a 및 도 14b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 15 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1a 내지 도 11b를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1a 내지 도 11b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
좀 더 구체적으로, 도 1a 내지 도 2는 핀형 패턴 및 핀형 패턴 상의 게이트 전극을 도시한 도면이다. 도 1b는 도 1a의 A - A를 따라서 절단한 단면도이다. 도 2a는 게이트 스페이서가 단일막인 경우를 도시한 도면이다. 도 2b는 게이트 스페이서가 다중막일 경우를 도시한 도면이다. 도 3은 핀형 패턴 내에 형성된 리세스를 도시한 도면이다. 도 4는 리세스의 표면에 형성된 자연 산화막(native oxide layer)를 도시한 도면이다. 도 5는 리세스의 표면을 표면 처리하는 것을 도시한 도면이다. 도 6a 내지 도 6c는 표면 처리 공정을 설명하기 위한 도면들이다. 도 7은 표면 처리 공정에서 공정 가스의 흐름을 설명하기 위한 타이밍도이다. 도 8은 통합 공정 장비를 나타내는 블록도이다. 도 9 내지 도 11b는 표면 처리 공정 이후를 설명하기 위한 도면들이다.
도면에서는 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 제조하는 방법을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 제조하는 방법에 시용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 제조하는 방법에 사용될 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 핀형 패턴을 이용한 다채널 트랜지스터를 제조하는 것으로 설명하지만, 평면(planar) 트랜지스터를 제조하는 방법에 사용될 수 있음은 물론이다.
도 1a 및 도 1b를 참고하면, 기판(100) 상에 돌출된 제1 핀형 패턴(110)을 형성한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 일방향으로 길게 연장될 수 있다. 제1 핀형 패턴(110)은 기판(100)의 일부를 식각하여 형성된 부분일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 핀형 패턴인 것으로 설명한다.
기판(100) 상에 필드 절연막(105)을 형성할 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부를 덮을 수 있다. 다시 말하면, 제1 핀형 패턴(110)은 필드 절연막(105) 위로 돌출될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
이 후의 설명은 도 1a의 A - A를 따라 절단한 단면도를 기준으로 설명한다. 또한, 이 후의 도면은 필드 절연막(105)을 제외한 제1 핀형 패턴(110)의 일부를 도시하였다.
도 2a 및 도 2b를 참고하면, 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 전극(121)을 형성한다.
제1 핀형 패턴(110) 상에 순차적으로 적층된 제1 더미 게이트 절연막(126)과, 제1 더미 게이트 전극(121)과, 게이트 하드 마스크(2001)이 형성될 수 있다. 게이트 하드 마스크(2001)를 마스크로 이용하여, 더미 절연막 및 더미 전극막을 패터닝함으로써, 제1 더미 게이트 절연막(126)과, 제1 더미 게이트 전극(121)이 형성될 수 있다.
이어서, 제1 더미 게이트 전극(121)의 측벽 상에 제1 게이트 스페이서(130)가 형성될 수 있다.
제1 더미 게이트 절연막(126)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합을 포함할 수 있다. 제1 더미 게이트 절연막(126)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성될 수 있다.
제1 더미 게이트 전극(121)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 전극(121)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 하드 마스크(2001)는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 게이트 하드 마스크(2001)는 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
제1 게이트 스페이서(130)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 산탄질화막(SiOCN) 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(130)는 예를 들어, 화학 기상 증착법, 원자층 증착법 등을 이용하여 형성될 수 있다.
도 2a는 제1 게이트 스페이서(130)가 단일막으로 형성되는 경우를 도시한 것이다.
도 2b는 제1 게이트 스페이서(130)가 다중막으로 형성되는 경우를 도시한 것이다. 도 2b에서, 제1 게이트 스페이서(130)는 제1 부분(130a)과, 제2 부분(130b)과, 제3 부분(130c)를 포함하는 3중막인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 게이트 스페이서(130)가 3중막으로 형성될 경우, 제1 게이트 스페이서(130)의 제1 내지 제3 부분(130a, 130b, 130c) 중 적어도 하나는 L자 모양을 가질 수 있다.
도 2b에서, 제1 게이트 스페이서의 제1 부분(130a) 및 제1 게이트 스페이서의 제2 부분(130b)이 각각 L자 모양을 갖는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 스페이서의 제1 부분(130a) 및 제1 게이트 스페이서의 제2 부분(130b) 중 하나가 L자 모양을 가질 수 있음은 물론이다.
또한, 제1 게이트 스페이서의 제1 부분(130a), 제1 게이트 스페이서의 제2 부분(130b) 및 제1 게이트 스페이서의 제3 부분(130c) 중 적어도 하나는 저유전율 물질인 실리콘 산탄질화막(SiOCN)을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 더미 게이트 전극(121)은 이 후의 공정에서 리플레이스먼트 금속 게이트로 대체되는 것으로 설명하지만, 이에 제한되는 것은 아니다.
즉, 제1 더미 게이트 전극(121)은 이 후의 공정을 위해 공간을 확보하는 몰드 역할이 아니라, 실제 트랜지스터의 게이트 전극으로 활용될 수 있다. 제1 더미 게이트 전극(121)이 실제 트랜지스터의 게이트 전극으로 활용될 경우, 제1 더미 게이트 전극(121)은 금속성 물질을 포함할 수 있다. 이에 관한 내용은 도 11을 이용하여 설명한다.
덧붙여, 제1 더미 게이트 절연막(126)도 실제 트랜지스터의 게이트 절연막으로 활용될 수 있다. 제1 더미 게이트 절연막(126)이 실제 트랜지스터의 게이트 절연막으로 활용될 경우, 제1 더미 게이트 절연막(126)은 고유전율 유전막을 포함할 수 있다. 이에 관한 내용은 도 11a를 이용하여 설명한다.
설명의 편의상, 이 후에 설명은 도 2a를 이용하여 진행되는 제조 공정으로 설명한다.
도 3을 참고하면, 건식 식각을 이용하여, 제1 핀형 패턴(110) 내에 제1 리세스(150)가 형성될 수 있다. 제1 리세스(150)는 제1 더미 게이트 전극(121)에 인접하여 형성될 수 있다.
다시 말하면, 제1 더미 게이트 전극(121) 사이에 노출된 제1 핀형 패턴(110)을 건식 식각하여, 제1 리세스(150)가 형성될 수 있다.
건식 식각은 예를 들어, 이방성 건식 식각(anisotropic dry etch)과 등방성 건식 식각(isotropic dry etch)을 포함할 수 있다.
일 예로, 이방성 건식 식각을 이용하여, 제1 핀형 패턴(110) 내에, 제1 더미 게이트 전극(121)에 인접한 제1 프리 리세스(150p)가 형성될 수 있다. 이어서, 등방성 건식 식각을 이용하여, 제1 프리 리세스(150p)를 확장시킴으로써, 제1 리세스(150)는 형성될 수 있다.
예를 들어, 이방성 건식 식각은 불소(F) 및 아르곤(Ar)을 포함하는 플라즈마를 이용할 수 있다. 불소(F) 및 아르곤(Ar)을 포함하는 플라즈마는 예를 들어, NF3/Ar, CF4/O2/Ar 또는 CHF3/O2/Ar 플라즈마를 이용할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 등방성 건식 식각은 제1 핀형 패턴(110) 즉, 실리콘과 반응성이 우수한 물질, 가령 염소(Cl2) 가스, 브롬화 수소(HBr)와 염소(Cl2)를 포함하는 가스, 육불화황(SF6)과 염소(Cl2)를 포함하는 가스 또는 브롬화 수소(HBr)와 염소(Cl2)와 육불화황(SF6) 중 적어도 하나를 포함하는 가스의 플라즈마를 이용할 수 있지만, 이에 제한되는 것은 아니다.
이를 통해, 제1 더미 게이트 전극(121)의 아래에서 언더 컷팅된 타원 모양을 갖는 제1 리세스(150)가 형성될 수 있다. 즉, 순차적으로 진행되는 이방성 건식 식각과 등방성 건식 식각을 이용하여, 제1 리세스(150)가 형성될 수 있다.
다른 예로, 등방성 건식 식각을 이용하여, 초기에는 제1 더미 게이트 전극(121) 사이의 노출된 제1 핀형 패턴(110)이 수직으로 식각될 수 있다. 이어서, 수직 방향 식각에 의해 제1 게이트 스페이서(130)에 의해 커버되지 않는 제1 핀형 패턴(110)이 드러나게 되면, 수평 방향으로 식각이 진행될 수 있다.
이를 통해, 제1 핀형 패턴(110) 내에, 제1 더미 게이트 전극(121)에 인접하는 제1 리세스(150)가 형성될 수 있다.
도 4를 참고하면, 플라즈마 식각(plasma etch) 공정을 통해, 제1 리세스의 표면(150s)에 형성된 자연 산화막(native oxide layer)(151)이 제거될 수 있다.
제1 리세스의 표면(150s)에 자연 산화막(151)이 형성될 수 있다. 이 후에 설명할 제1 에피택셜 패턴(도 9의 140)이 형성되기 위해, 자연 산화막(151)을 제거하기 위한 세정 공정, 예를 들어, 플라즈마 식각 공정이 진행될 수 있다.
플라즈마 식각 공정에 사용되는 플라즈마 에천트는 삼불화 질소(NF3)와 암모니아(NH3)의 혼합 가스를 플라즈마화하여 형성될 수 있다. 화학식은 플라즈마화된 삼불화 질소(NF3)와 암모니아(NH3)에 의해 형성된 식각 라디칼을 보여준다.
NF3 ＋ NH3 → NH4F ＋ NH4F.HF (화학식)
화학식과 같은 라디칼은 자연 산화막(151)과 반응하여, 식각 부산물로 (NH4)2SiF6를 형성한다. 식각 부산물((NH4)2SiF6)은 열처리 공정에 의해 가스 상태로 증발될 수 있다.
예를 들어, 80℃ 내지 300℃ 의 온도 범위 및 0.1Torr 내지 10Torr의 압력 범위에서, 식각 부산물((NH4)2SiF6)은 사불화 규소(SiF4)와, 암모니아(NH3)와, 불화 수소(HF)로 분해될 수 있다.
플라즈마 식각 공정에 의해, 제1 리세스의 표면(150s)에 형성된 자연 산화막(151)의 적어도 일부는 제거될 수 있다.
제1 리세스의 표면(150s)에 형성된 자연 산화막(151)이 전체적으로 균일한 두께로 형성되지 않을 수 있다. 그러므로, 플라즈마 식각 공정을 진행한 후, 자연 산화막(151)의 일부가 남아 있을 수도 있다.
도 5 내지 도 8을 참고하면, 제1 표면 처리 공정(160)을 이용하여, 제1 리세스의 표면(150s)을 표면 처리할 수 있다.
제1 리세스의 표면(150s)을 표면 처리함으로써, 제1 더미 게이트 전극(121)에 인접하는 제2 리세스(155)가 형성될 수 있다.
도 3에서 설명한 것과 같이, 건식 식각을 이용하여 제1 리세스(150)를 형성할 경우, 제1 리세스의 표면(150s)은 많은 종류의 결함을 포함하고 있을 수 있다.
일 예로, 건식 식각이 진행되는 동안, 제1 핀형 패턴(110)에 입사하는 플라즈마 라디칼 등을 포함하는 입자는 제1 핀형 패턴(110)의 일부를 제거하여 제1 리세스(150)를 형성한다.
한편으로, 플라즈마 라디칼 등을 포함하는 입자의 충돌로 인해, 제1 리세스의 표면(150s)을 이루는 결정면의 원자 배열이 깨지거나 변형될 수 있다. 또한, 플라즈마 라디칼 등을 포함하는 입자의 충돌로 인해, 제1 리세스의 표면(150s)을 이루는 결정면의 원자의 일부가 손실될 수 있다.
이와 같은 입자의 충돌로 인해, 제1 리세스의 표면(150s)의 격자 구조가 깨지거나 변형되거나 손실되게 되면, 제1 리세스의 표면(150s) 상에 고품위 에피택셜막이 성장되기 어려울 수 있다. 에피택셜 공정에 의해 성장되는 에피택셜막은 하부의 격자 구조, 즉 제1 리세스의 표면(150s)의 격자 구조에 많은 영향을 받기 때문이다.
제1 리세스(150)를 채우는 고품위 에피택셜막을 형성하기 위해, 제1 리세스의 표면(150s)의 표면 결함은 치유될 필요가 있다.
다른 예로, 건식 식각이 진행되는 동안, 플라즈마 라디칼 등을 포함하는 입자에 의해 형성된 제1 리세스의 표면(150s)은 여러 종류의 결정면이 혼재되어 있을 수 있다. 여러 종류의 결정면이 혼재되어 있기 때문에, 제1 리세스(150)를 채우는 고품위 에피택셜막이 형성되지 않는 것은 아니다.
다만, 에피택셜 공정의 공정 조건을 어떻게 하느냐에 따라, 제1 리세스(150)를 채우는 에피택셜막의 우선 성장 결정면이 정해질 수 있다. 즉, 제1 리세스의 표면(150s)에 낮은 인덱스를 갖는 결정면과, 높은 인덱스를 갖는 결정면이 혼재되어 있을 경우, 결정면에 따른 에피택셜막의 성장 속도가 달라질 수 있다. 이로 인해, 제1 리세스(150)를 채우는 고품위 에피택셜막이 형성되지 않을 수 있다.
즉, 제1 리세스(150)를 채우는 고품위 에피택셜막을 형성하기 위해, 제1 리세스의 표면(150s)에 노출되는 높은 인덱스를 갖는 결정면을 줄여줄 필요가 있다.
또 다른 예로, 건식 식각이 진행되는 동안, 플라즈마 라디칼 등을 포함하는 입자는 제1 핀형 패턴(110)뿐만 아니라, 제1 게이트 스페이서(130) 등에도 충돌할 수 있다.
플라즈마 라디칼 등을 포함하는 입자가 제1 게이트 스페이서(130) 등에 충돌함으로써, 제1 게이트 스페이서(130) 등을 이루는 물질은 뜯겨질 수 있다. 이와 같이 뜯겨진 물질은 플라즈마 라디칼 등을 포함하는 입자와 반응할 수 있다.
제1 게이트 스페이서(130) 등에서 뜯겨진 물질과, 플라즈마 라디칼 등이 반응하여 만들어진 오염 물질은 제1 리세스의 표면(150s)에 다시 증착될 수 있다. 제1 리세스의 표면에 증착된 오염 물질은 도 4에서 설명한 플라즈마 식각 공정 등을 통해 제거되지 않을 수도 있다.
제1 리세스의 표면(150s)에 증착된 오염 물질에 의해, 제1 리세스(150)를 채우는 고품위 에피택셜막이 형성되지 않을 수 있다.
따라서, 제1 리세스(150)를 채우는 고품위 에피택셜막을 형성하기 위해, 제1 리세스의 표면(150s)에 증착된 오염 물질을 제거해 줄 필요가 있다.
또 다른 예로, 플라즈마 식각 공정 등을 통해, 제1 리세스의 표면(150s)에 형성된 자연 산화막이 전부 제거되지 않을 수 있다.
제1 리세스의 표면(150s)에 자연 산화막이 잔류할 경우, 잔류된 자연 산화막은 제1 리세스(150)를 채우는 고품위 에피택셜막의 성장을 방해할 수 있다.
따라서, 제1 리세스(150)를 채우는 고품위 에피택셜막을 형성하기 위해, 제1 리세스의 표면(150s)의 잔류하는 자연 산화막은 제거될 필요가 있다.
위에서, 제1 리세스의 표면(150s)에 존재할 수 있는 표면 결함의 몇몇 종류에 대해서 설명하였지만, 이에 제한되는 것은 아니다.
결과적으로, 제1 더미 게이트 전극(121)에 인접하면서, 제1 핀형 패턴(110) 내에 형성되는 고품위 에피택셜 패턴을 형성하기 위해서, 제1 리세스의 표면(150s)에 존재할 수 있는 표면 결함을 치유할 필요가 있다.
도 6b는 제1 리세스의 표면(150s)의 일부를 확대 도시한 도면이다.
도 6b에서, 제1 리세스의 표면(150s)은 결정면이 깨지거나 변화되어 변형된 표면을 나타내기 것일 뿐, 이에 제한되는 것은 아니다. 또한, 제1 리세스의 표면(150s) 상에, 오염 물질(152) 등이 증착 또는 생성되어 있을 수 있다.
도 6a 내지 도 7에서, 제1 표면 처리 공정(160)은 증착 공정(1601)과 식각 공정(1603)을 포함한다. 제1 표면 처리 공정(160)은 증착 공정(1601)과 식각 공정(1603) 사이에 안정화 간격(1602)을 포함할 수 있다.
제1 표면 처리 공정(160)은 증착 공정(1601)을 수행한 후, 식각 공정(1603)을 수행할 수 있다.
증착 공정(1601)을 통해, 제1 리세스의 표면(150s)을 따라 반도체 라이너막(161)이 형성될 수 있다. 반도체 라이너막(161)은 예를 들어, 실리콘층, 실리콘 게르마늄층, 게르마늄층 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
반도체 라이너막(161)에 포함되는 물질은 제1 리세스(150)에 의해 노출되는 제1 핀형 패턴(110)이 어떤 물질을 포함하고 있느냐에 따라서 달라질 수 있다.
즉, 제1 리세스의 표면(150s)이 실리콘을 포함할 경우, 반도체 라이너막(161)은 실리콘층을 포함할 수 있고, 제1 리세스의 표면(150s)이 실리콘 게르마늄을 포함할 경우, 반도체 라이너막(161)은 실리콘 게르마늄층을 포함할 수 있다. 또한, 제1 리세스의 표면(150s)이 게르마늄을 포함할 경우, 반도체 라이너막(161)은 게르마늄층을 포함할 수 있다.
상술한 것과 달리, 제1 리세스(150)에 의해 노출되는 제1 핀형 패턴(110)이 III-V 화합물 반도체를 포함할 경우, 반도체 라이너막(161)은 III-V 화합물 반도체층을 포함할 수 있다.
하지만, 상술한 내용은 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
표면 결함을 포함하는 제1 리세스의 표면(150s)을 따라 반도체 라이너막(161)을 형성함으로써, 건식 식각에 의해 변형되거나 손실된 제1 리세스의 표면(150s)의 격자 구조가 재배열될 수 있다.
반도체 라이너막(161)은 깨지거나 변형된 제1 리세스의 표면(150s)의 격자 구조가 고품위 에피택셜막을 성장될 수 있는 결정면으로 복원되는 것을 도울 수 있다. 덧붙여, 반도체 라이너막(161)은 원자가 손실된 제1 리세스의 표면(150s)의 격자 구조에 원자를 공급해줌으로써, 제1 리세스의 표면(150s)의 격자 구조가 고품위 에피택셜막을 성장될 수 있는 결정면으로 복원되는 것을 도울 수 있다.
반도체 라이너막(161)을 형성하는 증착 공정(1601)의 제1 공정 가스는 반도체 라이너막(161)에 포함되는 물질을 제공하는 소오스 전구체와, 수소와, 식각 가스를 포함할 수 있다.
하지만, 증착 공정(1601)의 제1 공정 가스는 도펀트를 공급하는 전구체를 포함하지 않는다. 즉, 증착 공정에 의해 형성된 반도체 라이너막(161)은 언도프(undoped) 반도체막일 수 있다.
따라서, 제1 리세스의 표면(150s)을 따라 형성된 반도체 라이너막(161)은 p형 또는 n형의 도펀트를 포함하지 않는다. 증착 공정(1601)에 의해, 도펀트를 포함하는 반도체 라이너막(161)은 제1 리세스의 표면(150s)을 따라 형성되지 않는다. 다시 말하면, 제1 표면 처리 공정(160)을 통해, 도펀트를 포함하는 반도체 라이너막(161)은 제1 리세스의 표면(150s)을 따라 형성되지 않는다.
반도체 라이너막(161)이 실리콘층, 실리콘 게르마늄층, 게르마늄층 중 하나를 포함할 경우, 제1 공정 가스에 포함된 소오스 전구체는 실리콘 소오스 전구체 및/또는 게르마늄 소오스 전구체를 포함할 수 있다.
또한, 제1 공정 가스는 캐리어 가스로 예를 들어, 수소를 포함할 수 있다. 제1 공정 가스에 포함된 식각 가스는 예를 들어, 염소 계열의 식각 가스를 포함할 수 있다. 염소 계열의 식각 가스는 염소(Cl2), 염화 수소(HCl) 등이 있을 수 있지만, 이에 제한되는 것은 아니다.
증착 공정(1601)은 예를 들어, 저압 화학적 기상 증착법(LPCVD), 원자층 화학적 기상 증착법(ALCVD), 초고진공 화학적 기상 증착법(UHVCVD), 감압 화학적 기상 증착법(RPCVD) 등의 화학적 기상 증착법(CVD)를 이용하거나, 분자선 에피택시(MBE) 등을 이용하여 수행될 수 있지만, 이에 제한되는 것은 아니다.
식각 공정(1603)을 통해, 제1 리세스의 표면(150s)을 따라 형성된 반도체 라이너막(161)의 적어도 일부를 식각할 수 있다.
식각 공정(1603)은 반도체 라이너막(161) 및 제1 리세스의 표면(150s) 상의 오염 물질(152) 등을 제거할 수 있다.
또한, 식각 공정(1603)은 제1 리세스의 표면(150s)에 노출된 높은 인덱스를 갖는 결정면을 제거하거나, 경감시킬 수 있다. 높은 인덱스를 갖는 결정면은 낮은 인덱스를 갖는 결정면보다 에너지적으로 불안정하고, 원자 밀도도 낮기 때문에, 식각 공정(1603)은 높은 인덱스를 갖는 결정면을 낮은 인덱스를 갖는 결정면보다 빨리 식각한다.
식각 공정(1603)에 의해 제1 리세스의 표면(150s)의 결정면이 정리될 수 있으므로, 제1 표면 처리 공정(160)에 의해 형성된 제2 리세스의 표면(155s)에 고품질의 에피택셜막이 성장될 수 있다.
도 6c에서, 증착 공정(1601)에 의해 형성된 반도체 라이너막(161)이 모두 제거되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
식각 공정의 제2 공정 가스는 수소와, 식각 가스를 포함할 수 있다. 제2 공정 가스는 캐리어 가스로 수소를 포함할 수 있다. 제2 공정 가스에 포함된 식각 가스는 예를 들어, 염소 계열의 식각 가스를 포함할 수 있다. 염소 계열의 식각 가스는 염소(Cl2), 염화 수소(HCl) 등이 있을 수 있지만, 이에 제한되는 것은 아니다.
증착 공정(1601)과 식각 공정 사이에, 안정화 간격(1602)이 삽입될 수 있다. 안정화 간격(1602) 중, 제1 표면 처리 공정(160)의 공정 가스는 제1 공정 가스에서 제2 공정 가스로 변경될 수 있다.
또한, 제1 표면 처리 공정(160)의 공정 온도는 증착 공정(1601)이 수행되는 온도에서 식각 공정이 수행되는 온도로 변경되고, 제1 표면 처리 공정(160)의 공정 압력은 증착 공정(1601)이 수행되는 압력에서 식각 공정이 수행되는 압력으로 변경될 수 있다. 덧붙여, 안정화 간격(1602) 중, 제1 공정 가스에서 수소 유량은 제2 공정 가스에서 수소 유량으로 변경될 수 있다.
안정화 간격(1602) 중에, 제1 표면 처리 공정(160)의 공정 가스는 식각 가스를 포함하지 않을 수 있다. 즉, 식각 가스는 증착 공정(1601) 및 식각 공정(1603) 중에 제공되고, 증착 공정(1601)과 식각 공정(1603) 사이에는 제공되지 않을 수 있다.
제1 표면 처리 공정(160)에서, 증착 공정(1601)이 수행되는 온도는 식각 공정(1603)이 수행되는 온도보다 낮거나 같을 수 있다. 또한, 제1 표면 처리 공정(160)에서, 증착 공정(1601)이 수행되는 압력은 식각 공정(1603)이 수행되는 압력보다 낮거나 같을 수 있다.
이와 반대로, 제1 표면 처리 공정(160)에서, 증착 공정(1601)의 제1 공정 가스에 포함된 수소의 유량은 식각 공정(1603)의 제2 공정 가스에 포함된 수소의 유량보다 크거나 같을 수 있다.
상술한 것과 같이, 증착 공정(1601)의 제1 공정 가스와 식각 공정(1603)의 제2 공정 가스는 모두 염소 계열의 식각 가스를 포함할 수 있다. 즉, 제1 표면 처리 공정(160)의 공정 가스는 염소 계열의 식각 가스를 포함할 수 있다.
제1 공정 가스에 포함된 식각 가스의 유량은 제2 공정 가스에 포함된 식각 가스의 유량보다 작다.
상술한 것과 같이, 증착 공정(1601)과 식각 공정(1603)을 포함하는 제1 표면 처리 공정(160)에 의해, 제1 리세스의 표면(150s)의 표면 결함이 치유될 수 있다. 제1 리세스의 표면(150s)의 표면 결함을 치유하여, 제2 리세스(155)는 형성될 수 있다.
도 4 내지 도 7을 통해 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 세정 챔버(3001)과 증착 챔버(3002)를 포함하는 에피 증착 장비(3000) 내에서 진행될 수 있다.
도 4에서 설명한 플라즈마 식각 공정은 예를 들어, 세정 챔버(3001) 내에서 진행되고, 도 5 내지 도 7을 통해 설명한 제1 표면 처리 공정(160)은 증착 챔버(3002) 내에서 진행될 수 있다.
즉, 플라즈마 식각 공정과 제1 표면 처리 공정은 인시츄(in-situ)가 아니라, 익시츄(ex-situ)로 진행될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 세정 챔버(3001) 내에서 플라즈마 식각 공정을 진행한 기판(100)은 이동 챔버(3003)을 통해, 제1 표면 처리 공정(160)이 진행되는 증착 챔버(3002)로 이동할 수 있다.
플라즈마 식각 공정과 제1 표면 처리 공정(160) 사이에, 제1 리세스의 표면(150s)에 자연 산화막이 다시 형성되는 것을 방지하기 위해, 기판(100)은 이동 챔버(3003)을 거쳐 증착 챔버(3002)로 이동될 수 있다.
도 9를 참고하면, 제2 리세스(155)를 채우는 제1 에피택셜 패턴(140)이 제1 핀형 패턴(110) 내에 형성될 수 있다.
제1 에피택셜 패턴(140)은 에피택셜 공정을 이용하여 형성될 수 있다. 제1 에피택셜 패턴(140)은 도 8의 증착 챔버(3002) 내에서 형성될 수 있다.
제1 리세스의 표면(150s)의 표면 결함을 치유하여 제2 리세스(155)를 형성하는 제1 표면 처리 공정(160)과, 제1 에피택셜 패턴(140)을 형성하는 에피택셜 공정은 인시츄(in-situ)로 진행될 수 있다.
제1 에피택셜 패턴(140)은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치의 소오스/드레인 영역일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 PMOS 트랜지스터인 경우, 제1 에피택셜 패턴(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 에피택셜 패턴(140)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 때, 제1 에피택셜 패턴(140)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 에피택셜 패턴(140)은 제1 하부 에피층(141)과, 제1 상부 에피층(142)과, 제1 캡핑 에피층(143)을 포함할 수 있다.
예를 들어, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 PMOS 트랜지스터인 경우, 제1 에피택셜 패턴(140)은 실리콘 게르마늄을 포함할 수 있다.
제1 하부 에피층(141) 및 제1 상부 에피층(142)은 예를 들어, 실리콘 게르마늄을 포함할 수 있다. 하지만, 제1 하부 에피층(141)의 실시콘 게르마늄과 제1 상부 에피층(142)의 실리콘 게르마늄은 서로 다른 조성을 가지고 있을 수 있다. 예를 들어, 제1 상부 에피층(154)에 포함되는 게르마늄의 비율은 제1 하부 에피층(152)에 포함되는 게르마늄의 비율보다 높을 수 있다.
또는, 제1 하부 에피층(141)의 실시콘 게르마늄과 제1 상부 에피층(142)의 실리콘 게르마늄은 서로 다른 도펀트 농도를 가지고 있을 수 있다. 또는, 제1 하부 에피층(141)의 실시콘 게르마늄과 제1 상부 에피층(142)의 실리콘 게르마늄은 서로 다른 조성을 가지면서, 서로 다른 도펀트 농도를 가질 수 있다.
제1 캡핑 에피층(143)은 실리콘 게르마늄 또는 실리콘을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 에피택셜 패턴(140)은 실리콘을 포함할 수 있다.
이 때, 제1 에피택셜 패턴(140)은 도시된 것과 같이 3개의 층을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
도 10을 참고하면, 제1 더미 게이트 전극(121)을 덮는 제1 층간 절연막(190)이 형성될 수 있다.
이어서, 제1 더미 게이트 전극(121)의 상면이 노출될 때까지, 제1 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 게이트 하드 마스크(2001)는 제거될 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 11a를 참고하면, 제1 더미 게이트 전극(121)과 제1 더미 게이트 절연막(126)을 제거하여, 제1 핀형 패턴(110)의 일부를 노출시킬 수 있다.
이어서, 제1 더미 게이트 전극(121)과 제1 더미 게이트 절연막(126)이 제거된 위치에, 제1 경계막(interfacial layer)(127)과, 제1 고유전율 절연막(128)을 포함하는 제1 게이트 절연막(125)을 형성할 수 있다.
제1 게이트 절연막(125) 상에, 제1 게이트 전극(120)이 형성될 수 있다.
제1 경계막(127)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함할 경우, 제1 경계막(127)은 실리콘 산화막을 포함할 수 있다. 제1 핀형 패턴(110)의 물질에 따라, 제1 경계막(127)에 포함되는 물질은 달라질 수 있다.
도시된 것과 달이, 제1 경계막(127)의 형성 방법에 따라, 제1 경계막(127)은 제1 게이트 스페이서(130)의 측벽을 따라 연장되는 부분을 포함할 수 있다.
제1 고유전율 절연막(128)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다. 또한, 상술한 제1 고유전율 절연막(128)은 산화물을 중심으로 설명하였지만, 이와 달리, 제1 고유전율 절연막(128)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al), 구리(Cu), 니켈(Ni), 백금(Pt), 니켈-백금(Ni-Pt) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 11b를 참고하면, 제1 층간 절연막(190) 및 제1 게이트 전극(120) 상에, 제2 층간 절연막(195)이 형성될 수 있다.
제2 층간 절연막(195)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 제2 층간 절연막(195) 및 제1 층간 절연막(190) 내에 컨택홀(170t)이 형성될 수 있다. 컨택홀(170t)은 제1 에피택셜 패턴(140)의 적어도 일부를 노출시킬 수 있다.
도 11b에서, 컨택홀(170t)의 측벽은 제1 층간 절연막(190) 및 제2 층간 절연막(195)에 의해 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 11b에서 도시된 것과 달리, 컨택홀(170t)의 측벽의 적어도 일부는 제1 게이트 스페이서(130)에 의해 정의될 수도 있다. 다시 말하면, 컨택홀(170t)는 예를 들어, 제1 게이트 스페이서(130)에 의해 정렬되는 자기 정렬 컨택(Self-Aligned Contact)을 형성하기 위한 홀일 수 있다.
이어서, 컨택(170)이 제1 층간 절연막(190) 및 제2 층간 절연막(195) 내에 형성될 수 있다. 컨택(170)은 컨택홀(170t)를 채워 형성될 수 있다.
컨택(170)은 제1 에피택셜 패턴(140)과 연결될 수 있다. 컨택(170)은 도전성 물질을 포함할 수 있다.
도 11b에서, 컨택(170)은 단일막 패턴인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 다시 말하면, 컨택(170)은 예를 들어, 실리사이드막 패턴, 배리어막 패턴, 필링막 패턴 등, 복수막을 포함하는 패턴일 수도 있다.
도 1a 및 도 1b에서, 제1 핀형 패턴(110)은 동일한 물질을 포함하는 핀형 패턴인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 핀형 패턴(110)은 채널 영역으로 사용되는 부분과, 필드 절연막(105)에 의해 감싸진 부분이 서로 다른 물질 또는 서로 다른 조성을 갖는 동일 물질일 수도 있다.
도 12a 내지 도 12c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 설명의 편의상, 도 1a 내지 도 11b를 통해 설명한 것과 다른 점을 중심으로 설명한다.
도 12b는 제1 리세스의 표면(점선으로 도시)(150s)의 일부를 확대 도시한 도면이다.
도 12b에서, 제1 리세스의 표면(150s)은 결정면이 깨지거나 변화되어 변형된 표면을 나타내기 것일 뿐, 이에 제한되는 것은 아니다. 또한, 제1 리세스의 표면(150s) 상에, 오염 물질(점선)(152) 등이 증착 또는 생성되어 있을 수 있다.
도 12a 내지 도 12c를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 표면 처리 공정(160) 대신 제2 표면 처리 공정(165)이 수행될 있다.
즉, 제2 표면 처리 공정(165)을 통해, 제1 리세스의 표면(150s)을 처리하여, 제2 리세스(155)를 형성할 수 있다.
제2 표면 처리 공정(165)은 증착 공정(1601)과 식각 공정(1603)을 포함한다. 제2 표면 처리 공정(165)은 식각 공정(1603)과 증착 공정(1601) 사이에 안정화 간격(1602)을 포함할 수 있다. 제2 표면 처리 공정(165)은 증착 챔버(도 8의 3002) 내에서 수행될 수 있다.
제1 표면 처리 공정(160)과 달리, 제2 표면 처리 공정(165)은 식각 공정(1603)을 수행한 후, 증착 공정(1601)을 수행할 수 있다.
식각 공정(1603)을 통해, 표면 결함을 포함하는 제1 리세스의 표면(150s)을 식각할 수 있다. 식각 공정(1603)은 제1 리세스의 표면(150s)을 식각하여, 정리된 제1 리세스의 표면(150s_1)을 형성할 수 있다.
식각 공정(1603)에 의해, 제1 리세스의 표면(150s)에 노출된 높은 인덱스를 갖는 결정면을 제거하거나, 경감시킬 수 있다. 또한, 식각 공정(1603)에 의해, 제1 리세스의 표면(150s) 상의 오염 물질(152) 등이 제거될 수 있다.
식각 공정(1603)에 이어서 진행되는 증착 공정(1601)에 의해, 정리된 제1 리세스의 표면(150s_1)을 따라 반도체 라이너막(161)이 형성될 수 있다.
반도체 라이너막(161)이 정리된 제1 리세스의 표면(150s_1)을 따라 형성됨으로써, 제2 리세스(155)가 형성될 수 있다.
표면 결함을 포함하는 정리된 제1 리세스의 표면(150s_1)을 따라 반도체 라이너막(161)이 형성됨으로써, 건식 식각에 의해 변형되거나 손실된 제1 리세스의 표면(150s)의 격자 구조가 재배열될 수 있다.
반도체 라이너막(161)은 깨지거나 변형된 격자 구조를 가지는 정리된 제1 리세스의 표면(150s)을 고품위 에피택셜막이 성장될 수 있는 결정면으로 복원되는 것을 도울 수 있다.
제2 표면 처리 공정(165)에 포함된 증착 공정(1601) 및 식각 공정(1603)에 대한 설명은 제1 표면 처리 공정(160)에 포함된 증착 공정(1601) 및 식각 공정(1603)에 대한 설명과 실질적으로 동일하므로, 이하 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 1a 내지 도 11b를 통해 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 플라즈마 식각 공정과 제1 표면 처리 공정(160) 사이에, 수소 베이크(hydrogen bake) 공정을 더 포함할 수 있다.
수소 베이크 공정을 통해, 제1 리세스의 표면(150s)에 형성된 자연 산화막(native oxide layer)이 제거될 수 있다. 좀 더 구체적으로, 수소 베이크 공정 이전에, 제1 리세스의 표면(150s)에 형성된 자연 산화막을 제거하기 위한 플라즈마 식각 공정이 수행될 수 있다.
하지만, 플라즈마 식각 공정에 의해, 제1 리세스의 표면(150s)에 형성된 자연 산화막이 모두 제거되지 않을 수 있다.
따라서, 플라즈마 식각 공정을 진행한 후, 제1 리세스의 표면(150s)에 남아있을 수 있는 자연 산화막을 제거하기 위해, 수소 베이크 공정이 수행될 수 있다.
수소 베이크 공정의 공정 가스는 수소를 포함할 수 있다. 수소 베이크 공정의 공정 가스는 100% 수소일 수도 있지만, 수소 이외의 다른 불활성 기체를 더 포함할 수도 있다.
수소 베이크 공정은 제1 표면 처리 공정(160)이 수행되는 증착 챔버(도 8의 3002)에서 수행될 수 있다. 즉, 수소 베이크 공정과 제1 표면 처리 공정은 인시츄로 진행될 수 있다.
하지만, 제1 리세스의 표면(150s)에 형성된 자연 산화막을 제거하기 위한 플라즈마 식각 공정과 수소 베이크 공정은 서로 다른 챔버에서 진행될 수 있다. 즉, 세정 챔버(도 8의 3001) 내에서 수행되는 플라즈마 식각 공정과, 증착 챔버(도 8의 3002) 내에서 수행되는 수소 베이크 공정은 익시츄(ex-situ)로 진행될 수 있다.
수소 베이크 공정이 수행되는 온도는 수소가 제1 리세스의 표면(150s)에 형성된 자연 산화막과 반응을 할 수 있으면서, 제1 더미 게이트 전극(121)을 포함하는 게이트 구조체가 무너지지 않는 온도 범위에서 진행될 수 있다. 예를 들어, 수소 베이크 공정이 수행되는 온도는 제1 표면 처리 공정(160)이 수행되는 온도보다 높을 수 있다.
도 14a 및 도 14b는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 14a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 표면 처리 공정(160)은 복수회 진행될 수 있다.
증착 공정(1601)이 수행되는 단계 및 식각 공정(1603)이 수행되는 단계의 사이에 안정화 간격(1602)이 삽입되고, 식각 공정(1603)이 수행되는 단계 및 증착 공정(1601)이 수행되는 단계 사이에 안정화 간격(1604)이 삽입될 수 있다.
제1 표면 처리 공정은 제1 서브 표면 처리 공정과, 제1 서브 표면 처리 공정 이후에 진행되는 제2 서브 표면 처리 공정을 포함할 수 있다.
제1 서브 표면 처리 공정은 제1 서브 증착 공정(1601)과, 제1 서브 증착 공정(1601) 이후에 진행되는 제1 서브 식각 공정(1603)을 포함할 수 있다. 제2 서브 표면 처리 공정은 제2 서브 증착 공정(1601)과, 제2 서브 증착 공정(1601) 이후에 진행되는 제2 서브 식각 공정(1603)을 포함할 수 있다.
이 때, 제1 서브 표면 처리 공정에 포함된 제1 서브 증착 공정(1601)과, 제2 서브 표면 처리 공정에 포함된 제2 서브 증착 공정(1601)의 공정 조건은 실질적으로 동일할 수 있다.
또한, 제1 서브 표면 처리 공정에 포함된 제1 서브 식각 공정(1603)과, 제2 서브 표면 처리 공정에 포함된 제2 서브 식각 공정(1603)의 공정 조건은 실질적으로 동일할 수 있다.
즉, 제1 표면 처리 공정(160)을 복수회 반복 수행하더라고, 각각의 서브 표면 처리 공정에 포함된 각각의 서브 증착 공정(1601)의 공정 조건은 동일하고, 각각의 서브 표면 처리 공정에 포함된 각각의 서브 식각 공정(1603)의 공정 조건은 동일할 수 있다.
도 14b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제2 표면 처리 공정(165)은 복수회 진행될 수 있다.
복수회 진행되는 제2 표면 처리 공정에 관한 설명은 상술한 복수로 진행되는 제1 표면 처리 공정에 관한 설명과 실질적으로 유사할 수 있다.
도 15 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 14b를 통해 설명한 것과 유사하거나 중복되는 내용은 생략한다.
도 15를 참고하면, 기판(100)의 PMOS 영역에 제2 핀형 패턴(210)을 형성하고, 기판(100)의 NMOS 영역에 제3 핀형 패턴(310)을 형성할 수 있다.
기판(100)의 PMOS 영역과, 기판(100)의 NMOS 영역은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제2 핀형 패턴(210)과 제3 핀형 패턴(310)은 동일한 물질을 포함하는 핀형 패턴일 수도 있지만, 서로 다른 물질을 포함하는 핀형 패턴일 수도 있다.
즉, PMOS 영역에 형성된 제2 핀형 패턴(210)은 홀의 이동도를 강화할 수 있는 물질을 포함하고, NMOS 영역에 형성된 제3 핀형 패턴(310)은 전자의 이동도를 강화할 수 있는 물질을 포함할 수 있다. 또는, PMOS 영역에 형성된 제2 핀형 패턴(210)는 홀의 이동도를 강화할 수 있는 이종 물질의 스택 구조를 포함하고, NMOS 영역에 형성된 제3 핀형 패턴(310)은 전자의 이동도를 강화할 수 있는 이종 물질의 스택 구조를 포함할 수도 있다.
제2 핀형 패턴(210) 및 제3 핀형 패턴(310)에 대한 설명은 상술한 제1 핀형 패턴(110)에 관한 설명과 실질적으로 유사할 수 있으므로, 이하 생략한다.
이어서, 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 교차하는 제2 더미 게이트 전극(221)을 형성하고, 제3 핀형 패턴(310) 상에, 제3 핀형 패턴(310)과 교차하는 제3 더미 게이트 전극(321)을 형성한다.
제2 핀형 패턴(210) 상에 순차적으로 적층된 제2 더미 게이트 절연막(226)과, 제2 더미 게이트 전극(221)과, 게이트 하드 마스크(2001)이 형성될 수 있다. 또한, 제3 핀형 패턴(310) 상에 순차적으로 적층된 제3 더미 게이트 절연막(326)과, 제3 더미 게이트 전극(321)과, 게이트 하드 마스크(2001)이 형성될 수 있다.
제2 더미 게이트 전극(221)의 측벽 상에 제2 게이트 스페이서(230)가 형성되고, 제3 더미 게이트 전극(321)의 측벽 상에 제3 게이트 스페이서(330)가 형성될 수 있다.
도 16을 참고하면, 기판(100)의 NMOS 영역 상에 제1 마스크 패턴(2002)이 형성될 수 있다.
제1 마스크 패턴(2002)에 의해, 기판(100)의 PMOS 영역은 노출될 수 있다.
이어서, 건식 식각을 이용하여, 제2 핀형 패턴(210) 내에 제3 리세스(250)가 형성될 수 있다. 제3 리세스(250)는 제2 더미 게이트 전극(221)에 인접하여 형성될 수 있다.
제2 더미 게이트 전극(221) 사이에 노출된 제2 핀형 패턴(210)을 건식 식각하여, 제3 리세스(250)가 형성될 수 있다. 건식 식각은 예를 들어, 이방성 건식 식각(anisotropic dry etch)과 등방성 건식 식각(isotropic dry etch)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제3 리세스의 표면(250s)에 형성된 자연 산화막이 제거될 수 있다.
도 17을 참고하면, 제3 표면 처리 공정(260)을 이용하여, 제3 리세스의 표면(250s)을 표면 처리할 수 있다.
제3 리세스의 표면(250s)을 표면 처리함으로써, 제2 더미 게이트 전극(221)에 인접하는 제4 리세스(255)가 형성될 수 있다.
증착 공정과 식각 공정을 포함하는 제3 표면 처리 공정(260)에 의해, 제3 리세스의 표면(250s)의 표면 결함이 치유될 수 있다. 제3 리세스의 표면(250s)의 표면 결함을 치유하여, 제4 리세스(255)는 형성될 수 있다.
제3 표면 처리 공정(260)은 상술한 제1 표면 처리 공정 또는 제2 표면 처리 공정과 같이 수행될 수 있다. 또는, 제3 표면 처리 공정(260)은 제1 표면 처리 공정 또는 제2 표면 처리 공정이 복수회 진행될 수도 있다.
제3 표면 처리 공정(260)을 통해, p형 도펀트를 포함하는 반도체 라이너막이 제3 리세스의 표면(250s)을 따라 형성되지 않는다.
도 18을 참고하면, 제4 리세스(255)를 채우는 제2 에피택셜 패턴(240)이 제2 핀형 패턴(210) 내에 형성될 수 있다.
이어서, 기판(100)의 NMOS 영역에 형성된 제1 마스크 패턴(2002)은 제거될 수 있다.
도 19를 참고하면, 제3 핀형 패턴(310) 내에 제5 리세스(350)가 형성될 수 있다. 제5 리세스(350)는 제3 더미 게이트 전극(321)에 인접하여 형성될 수 있다.
이어서, 제5 리세스(350)의 표면에 형성될 수 있는 자연 산화막을 제거할 수 있다.
이어서, 제5 리세스(350)를 채우는 제3 에피택셜 패턴(340)이 제3 핀형 패턴(310) 내에 형성될 수 있다.
제5 리세스(350)를 형성하는 단계와, 제3 에피택셜 패턴(340)을 형성하는 단계 사이에, 제5 리세스(350)의 표면을 표면 처리하는 표면 처리 공정은 수행되지 않을 수 있다.
즉, 기판(100)의 PMOS 영역에 형성된 제2 에피택셜 패턴(240)을 형성하기 전에, 제3 표면 처리 공정(260)이 수행될 수 있지만, 기판(100)의 NMOS 영역에 형성된 제3 에피택셜 패턴(340)을 형성하기 전에, 표면 처리 공정은 수행되지 않을 수 있다.
도 20 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 설명의 편의상, 도 15 내지 도 19를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고로, 도 20은 도 18을 통해 설명한 단계 이후의 도면일 수 있다.
도 20을 참고하면, 기판(100)의 PMOS 영역 상에 제2 마스크 패턴(2003)이 형성될 수 있다.
제2 마스크 패턴(2003)에 의해, 기판(100)의 NMOS 영역은 노출될 수 있다.
이어서, 건식 식각을 이용하여, 제3 핀형 패턴(310) 내에 제5 리세스(350)가 형성될 수 있다. 제5 리세스(350)는 제3 더미 게이트 전극(321)에 인접하여 형성될 수 있다.
제3 더미 게이트 전극(321) 사이에 노출된 제3 핀형 패턴(310)을 건식 식각하여, 제5 리세스(350)가 형성될 수 있다.
이어서, 제5 리세스의 표면(350s)에 형성된 자연 산화막이 제거될 수 있다.
도 21을 참고하면, 제4 표면 처리 공정(360)을 이용하여, 제5 리세스의 표면(350s)을 표면 처리할 수 있다.
제5 리세스의 표면(550s)을 표면 처리함으로써, 제3 더미 게이트 전극(321)에 인접하는 제6 리세스(355)가 형성될 수 있다.
증착 공정과 식각 공정을 포함하는 제4 표면 처리 공정(260)에 의해, 제5 리세스의 표면(350s)의 표면 결함이 치유될 수 있다. 제5 리세스의 표면(350s)의 표면 결함을 치유하여, 제6 리세스(355)는 형성될 수 있다.
제4 표면 처리 공정(360)은 상술한 제1 표면 처리 공정 또는 제2 표면 처리 공정과 같이 수행될 수 있다. 또는, 제4 표면 처리 공정(360)은 제1 표면 처리 공정 또는 제2 표면 처리 공정이 복수회 진행될 수도 있다.
제4 표면 처리 공정(360)을 통해, n형 도펀트를 포함하는 반도체 라이너막이 제5 리세스의 표면(350s)을 따라 형성되지 않는다.
덧붙여, PMOS 영역에 수행되는 제3 표면 처리 공정(260)과, NMOS 영역에 수행되는 제4 표면 처리 공정(360)는 서로 동일한 공정 조건을 가질 수도 있지만, 서로 다른 공정 조건을 가질 수 있다.
제3 표면 처리 공정(260)과, 제4 표면 처리 공정(360)이 서로 다른 공정 조건을 가질 경우, 제3 표면 처리 공정(260)과, 제4 표면 처리 공정(360)의 온도, 압력, 수소 유량 등이 다를 수 있지만, 증착 조건과 식각 조건 사이의 온도, 압력, 수소 유량 등의 관계는 동일할 수 있다.
예를 들어, PMOS 영역에 형성되는 제2 에피택셜 패턴(240)을 위한 제4 리세스의 표면(255s)의 상태와, NMOS 영역에 형성되는 제3 에피택셜 패턴(340)을 위한 제6 리세스의 표면(355s)의 상태가 서로 다를 수 있기 때문이다. 또는, PMOS 영역에 형성되는 제2 에피택셜 패턴(240)과, NMOS 영역에 형성되는 제3 에피택셜 패턴(340)의 성장 조건이 서로 다를 수 있기 때문이다.
도 22를 참고하면, 제6 리세스(355)를 채우는 제3 에피택셜 패턴(340)이 제3 핀형 패턴(310) 내에 형성될 수 있다.
이어서, 기판(100)의 PMOS 영역에 형성된 제2 마스크 패턴(2003)은 제거될 수 있다.
도 15 내지 도 22를 이용하여 설명한 제조 방법은 PMOS 영역에 제2 에피택셜 패턴(240)을 먼저 형성한 후, NMOS 영역에 제3 에피택셜 패턴(340)을 형성하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
즉, NMOS 영역에 제3 에피택셜 패턴(340)을 먼저 형성한 후, PNMOS 영역에 제2 에피택셜 패턴(240)을 형성할 수 있음은 물론이다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210, 310: 핀형 패턴
121, 221, 321: 더미 게이트 전극 140, 240, 340: 에피택셜 패턴
150, 250, 350: 표면 처리되지 않은 리세스
155, 255, 355: 표면 처리된 리세스
160, 165, 260, 360: 표면 처리 공정

Claims (24)

  1. 기판 상에 돌출된 핀형 패턴을 형성하고,
    상기 핀형 패턴과 교차하는 게이트 전극을 형성하고,
    건식 식각을 이용하여, 상기 핀형 패턴 내에, 상기 게이트 전극에 인접한 제1 리세스를 형성하고,
    증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 제1 리세스의 표면을 처리하여, 제2 리세스를 형성하고,
    상기 증착 공정은 상기 제1 리세스의 상기 표면 사이에 반도체 라이너막을 형성하고, 상기 반도체 라이너막은 언도프(undoped) 반도체막이고, 상기 식각 공정은 상기 언도프 반도체막의 적어도 일부를 식각하는 것을 포함하고,
    상기 제2 리세스 내에 에피택셜 패턴을 형성하고,
    상기 증착 공정이 수행되는 온도는 상기 식각 공정이 수행되는 온도보다 낮거나 같고,
    상기 제1 리세스의 상기 표면은 하이 인덱스(high-index) 결정면 및 로우 인덱스(low-index) 결정면을 포함하고, 상기 식각 공정은 상기 언도프 반도체막의 상기 적어도 일부를 식각하는 것을 포함하고, 상기 로우 인덱스 결정면보다 빠르게 상기 하이 인덱스 결정면을 식각하는 것을 포함하고,
    상기 표면 처리 공정은 복수 회 수행되고,
    상기 표면 처리 공정은 제1 표면 처리 공정 및 제2 표면 처리 공정을 포함하고,
    상기 제1 표면 처리 공정은 제1 증착 공정 및 제1 식각 공정을 포함하고,
    상기 제2 표면 처리 공정은 제2 증착 공정 및 제2 식각 공정을 포함하고,
    상기 제1 증착 공정 및 상기 제2 증착 공정은 동일한 공정 조건을 갖고,
    상기 제1 식각 공정 및 상기 제2 식각 공정은 동일한 공정 조건을 갖고,
    상기 제1 증착 공정과 상기 제1 식각 공정 사이 및 상기 제2 증착 공정과 상기 제2 식각 공정 사이의 안정화 간격에서 식각 가스의 흐름은 불연속적인 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 증착 공정의 제1 공정 가스와 상기 식각 공정의 제2 공정 가스는 각각 식각 가스를 포함하는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 식각 가스는 염소 계열의 가스인 반도체 장치 제조 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 증착 공정에서 수소의 유량은 상기 식각 공정에서 수소의 유량보다 크거나 같은 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 표면 처리 공정은 상기 기판의 일부를 노출시키고, 상기 기판의 상기 일부는 상기 제2 리세스의 일부를 정의하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 식각 공정은 상기 언도프 반도체 막의 전체를 식각하는 것을 포함하는 반도체 장치 제조 방법.

  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 기판 상에 돌출된 핀형 패턴을 형성하고,
    상기 핀형 패턴과 교차하는 게이트 전극을 형성하고,
    상기 핀형 패턴 내에, 상기 게이트 전극에 인접하는 리세스를 형성하고, 상기 리세스의 표면은 하이 인덱스 결정면과 로우 인덱스 결정면을 포함하고,
    증착 공정과 식각 공정을 포함하는 표면 처리 공정을 통해, 상기 리세스의 상기 표면을 처리하고, 상기 증착 공정은 상기 리세스의 상기 표면 사이에 반도체 라이너막을 형성하는 것을 포함하고, 상기 반도체 라이너막은 언도프 반도체막이고, 상기 식각 공정은 언도프 반도체막인 상기 반도체 라이너막의 적어도 일부를 식각하는 것 및 상기 로우 인덱스 결정면보다 빠르게 상기 하이 인덱스 결정면을 식각하는 것을 포함하고,
    상기 증착 공정에서 수소의 유량은 상기 식각 공정에서 수소 유량보다 크거나 같고,
    상기 증착 공정이 수행되는 압력은 상기 식각 공정이 수행되는 압력보다 작거나 같고,
    식각 가스의 흐름은 상기 증착 공정과 상기 식각 공정 사이의 안정화 간격에서 불연속적인 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 증착 공정이 수행되는 온도는 상기 식각 공정이 수행되는 온도보다 낮거나 같은 반도체 장치 제조 방법.
  21. 제19 항에 있어서,
    상기 증착 공정의 제1 공정 가스와 상기 식각 공정의 제2 공정 가스는 각각 염소 계열의 식각 가스를 포함하는 반도체 장치 제조 방법.
  22. 게이트 전극에 인접한 반도체 기판 내에, 표면 상에 또는 내부에 결함을 가지는 리세스를 형성하고,
    상기 리세스의 상기 표면 상에 언도프 반도체 라이너막을 형성하는 증착 공정과 식각 공정을 포함하는 표면 처리 공정을 수행하고,
    상기 표면 처리 공정을 수행함에 따라 상기 리세스 내에 도핑된 반도체 막을 에피택셜하게 성장시키고, 그것에 의하여 상기 게이트 전극에 인접한 상기 반도체 기판 내에 소스/드레인 영역을 정의하고,
    상기 증착 공정에서 수소의 유량은 상기 식각 공정에서 수소의 유량보다 크거나 동일 및/또는 상기 증착 공정의 온도 및/또는 압력은 상기 식각 공정의 온도 및/또는 압력보다 낮거나 동일하고,
    상기 증착 공정은 도펀트 가스가 포함되지 않고, 상기 증착 공정과 상기 식각 공정은 각각 같은 에칭 가스를 포함하고, 상기 같은 에칭 가스의 흐름은 상기 증착 공정과 상기 식각 공정 사이에서 불연속적이고,
    상기 반도체 기판은 돌출된 반도체 핀을 포함하고, 상기 리세스를 형성하는 단계는 상기 리세스가 상기 반도체 핀의 측벽으로 연장되도록 등방성 및 이방성 건식 식각 공정 단계를 순차적으로 수행하는 단계를 포함하고,
    상기 리세스의 상기 표면은 하이 인덱스 결정면과 로우 인덱스 결정면을 포함하고, 상기 식각 공정은 상기 반도체 라이너막의 적어도 일부를 식각하는 단계 및 상기 로우 인덱스 결정면보다 상기 하이 인덱스 결정면을 식각하는 단계를 포함하고, 상기 반도체 라이너막은 언도프 라이너막인 반도체 장치 제조 방법.
  23. 제22 항에 있어서,
    상기 표면 처리 공정을 수행하기 전에, 상기 리세스의 상기 표면 상에 자연 산화막을 제거하는 단계를 포함하는 반도체 장치 제조 방법.
  24. 제23 항에 있어서,
    상기 제거하는 단계는 수소 베이크 공정 및/또는 플라즈마 식각 공정을 포함하는 반도체 장치 제조 방법.
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