CN110970487B - 半导体器件及其形成方法 - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract

用于形成半导体器件的方法包括图案化衬底以形成带，该带包括第一半导体材料，沿着该带的侧壁形成隔离区域，该带的上部在隔离区域的顶面之上延伸，沿着该带的上部的侧壁和顶面形成伪结构，对该带的上部的暴露部分实施第一蚀刻工艺以形成第一凹槽，该带的暴露部分通过伪结构暴露，在实施第一蚀刻工艺之后，使用第二蚀刻工艺将第一凹槽重塑为具有V形底面，其中，第二蚀刻工艺相对于具有第二取向的第二晶面对具有第一取向的第一晶面具有选择性，以及在重塑第一凹槽中外延生长源极/漏极区域。本发明的实施例还提供了半导体器件。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。然而，随着最小部件尺寸的减小，出现了应该解决的其它问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成鳍；邻近所述鳍形成隔离区域；在所述鳍上方形成伪结构；使用第一蚀刻工艺使邻近所述伪结构的鳍凹进以形成第一凹槽；使用第二蚀刻工艺重塑所述第一凹槽以形成重塑第一凹槽，其中，所述重塑第一凹槽的底部由所述第一侧壁表面的晶面与所述第二侧壁表面的晶面的交叉点限定，其中，所述第一侧壁表面面向所述第二侧壁表面；以及在所述重塑第一凹槽中外延生长源极/漏极区域。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：图案化衬底以形成带，所述带包括第一半导体材料；沿着所述带的侧壁形成隔离区域，所述带的上部在所述隔离区域的顶面之上延伸；沿着所述带的上部的侧壁和顶面形成伪结构；对所述带的上部的暴露部分实施第一蚀刻工艺以形成第一凹槽，所述带的暴露部分通过所述伪结构暴露；在实施所述第一蚀刻工艺之后，使用第二蚀刻工艺将所述第一凹槽重塑为具有V形底面，其中，所述第二蚀刻工艺相对于具有第二取向的第二晶面对具有第一取向的第一晶面具有选择性；以及在所述重塑第一凹槽中外延生长源极/漏极区域。
本发明的又一实施例提供了一种半导体器件，包括：鳍，位于衬底上方，其中，所述鳍的底部处的第一侧壁表面沿着第一晶体取向的晶面；隔离区域，邻近所述鳍；栅极结构，沿着所述鳍的侧壁并且位于所述鳍的顶面上方；栅极间隔件，横向邻近所述栅极结构；以及外延区域，邻近所述鳍，其中，所述外延区域的底部逐渐变细至一点。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)器件的立体图。
图2A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图3A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图4A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图5A是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图6A至图6B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图7A至图7C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图8A至图8C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图9A至图9C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图10A至图10C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图11A至图11C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图12是根据一些实施例的FinFET器件的制造中的第一凹槽的形成的截面图。
图13是根据实施例的FinFET器件的制造中的重塑凹槽的形成的截面图。
图14是FinFET器件的制造中的重塑凹槽的形成的可选实施例的形成的截面图。
图15A至图15C是FinFET的制造中的重塑凹槽的形成的可选实施例的截面图。
图16A至图16C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图17A至图17C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图18A至图18C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图19A至图19C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图20A至图20C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图21A至图21C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图22是根据一些实施例的具有合并的外延区域的FinFET器件的制造中的中间阶段的截面图。
图23是根据一些实施例的示出使用重塑凹槽的形成FinFET器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二种部件上方或者上形成第一种部件可以包括第一种部件和第二种部件直接接触形成的实施例，并且也可以包括在第一种部件和第二种部件之间可以形成额外的部件，从而使得第一种部件和第二种部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照特定上下文(即FinFET器件及其形成方法)来描述实施例。本文讨论的各个实施例允许控制FinFET器件的外延源极/漏极区域的形状，使得外延源极/漏极区域的底部具有由晶面限定的尖端形状。通过以这种方式控制FinFET的外延源极/漏极区域的形状，可以改进FinFET器件的性能。在使用后栅极工艺形成的FinFET的上下文中讨论本文呈现的各个实施例。在其它实施例中，可以使用先栅极工艺。一些实施例考虑用于平面器件(诸如平面FET)中的各个方面。一些实施例也可以用在除FET之外的半导体器件中。
图1示出了三维视图中的鳍式场效应晶体管(FinFET)30的实例。FinFET 30包括位于衬底32上的鳍36。隔离区域34围绕鳍36设置在衬底32上，鳍36突出在相邻的隔离区域34之上。栅极电介质38沿着鳍36的侧壁并位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区域42和44设置在鳍36的相对于栅极电介质38和栅电极40的相对侧。图1进一步示出了在随后的附图中使用的参考截面。截面A-A横跨沟道、栅极电介质38和栅电极40。截面C-C位于平行于截面A-A的平面中并且横跨沟道外部的鳍36。截面B-B垂直于截面A-A并且沿着鳍36的纵轴并且在例如源极/漏极区域42和44之间的电流流动的方向上。为了清楚起见，随后的附图参照这些参考截面。
图2A至图22是根据一些实施例的FinFET制造中的中间阶段的截面图。在图2A至图11A至图11C和图16A至图16C至图21A至图21C中，除了多个FinFET和每个FinFET的多个鳍之外，以“A”符号结尾的图示出为沿着图1中所示的参考截面A-A。以“B”符号结尾的图示出为沿着图1中所示的参考截面B-B。以“C”符号结尾的图示出为沿着图1中所示的参考截面C-C。图12至图15C和图22所有都示出为沿着图1中所示的参考截面B-B。
图2A示出了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)。衬底50可以是晶圆，诸如硅晶圆，并且可以具有特定的晶体取向，诸如(100)、(111)或(110)。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常是硅衬底或玻璃衬底的衬底上。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50还可以包括集成电路器件(未示出)。如本领域普通技术人员将认识到，诸如晶体管、二极管、电容器、电阻器等或它们的组合的多种集成电路器件可以形成在衬底50中和/或上，以生成用于所得FinFET的设计的结构和功能要求。可以使用任何合适的方法形成集成电路器件。
在一些实施例中，衬底50可以包括第一区域100A和第二区域100B。第一区域100A可以用于形成n型器件，诸如NMOS晶体管，诸如n型FinFET。第二区域100B可以用于形成p型器件，诸如PMOS晶体管，诸如p型FinFET。因此，第一区域100A也可以称为NMOS区域100A，并且第二区域100B也可以称为PMOS区域100B。在一些实施例中，第一区域100A可以与第二区域100B物理分隔开。第一区域100A可以通过任何数量的部件与第二区域100B分隔开。
图2A还示出了衬底50上方的掩模53的形成。在一些实施例中，掩模53可以用于随后的蚀刻步骤中以图案化衬底50(见图3A)。如图2A所示，掩模53可以包括第一掩模层53A和第二掩模层53B。第一掩模层53A可以是硬掩模层，可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、它们的组合等，并且可以使用任何合适的工艺形成，诸如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、它们的组合等。第一掩模层53A还可以包括多个层，并且多个层可以是不同的材料。例如，第一掩模层53A可以包括位于氧化硅层上方的氮化硅层，但是也可以使用其它材料和材料的组合。第二掩模层53B可以包括光刻胶，并且在一些实施例中，可以用于图案化第一掩模层53A以用于上述随后的蚀刻步骤。第二掩模层53B可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术图案化。在一些实施例中，掩模53可以包括三个或多个掩模层。
图3A示出了衬底50中半导体带52的形成。首先，可以图案化掩模层53A和53B，其中，掩模层53A和53B中的开口暴露衬底50的将形成浅沟槽隔离(STI)区域54的区域55。接下来，可以实施蚀刻工艺，其中，蚀刻工艺通过掩模53中的开口在衬底50中形成沟槽55。位于图案化掩模53下面的衬底50的剩余部分形成半导体带52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实施例中，半导体带52可以具有介于约200nm和约400nm之间的高度H1，并且可以具有介于约10nm和约40nm之间的宽度W1。
可以通过任何合适的方法图案化半导体带52。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺图案化半导体带52。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底50上方形成牺牲层并且使用光刻工艺图案化牺牲层。可以使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后将剩余的间隔件或芯轴用作掩模以图案化半导体带52。
图4A示出了相邻半导体带52之间的沟槽55(见图3A)中的绝缘材料的形成以形成隔离区域54。绝缘材料可以是氧化物，诸如氧化硅、诸如氮化硅的氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中基于CVD的材料沉积和后固化以使其转化为诸如氧化物的另一材料)等或它们的组合。也可以使用通过任何可接受的工艺形成的其它绝缘材料。
此外，在一些实施例中，在用隔离区域54的绝缘材料填充沟槽55之前，隔离区域54可以包括形成在沟槽55(见图3A)的侧壁和底面上的共形衬垫(未示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、聚合物电介质、它们的组合等。衬垫的形成可包括任何合适的方法，诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这样的实施例中，衬垫可以在隔离区域54的随后退火期间防止(或至少减少)半导体材料从半导体带52(例如，Si和/或Ge)扩散到周围的隔离区域54中。例如，在沉积隔离区域54的绝缘材料之后，可以对隔离区域54的绝缘材料实施退火工艺。
进一步参照图4A，平坦化工艺，诸如化学机械抛光(CMP)，可以去除隔离区域54的任何过量的绝缘材料，使得隔离区域54的顶面和半导体带52的顶面共面。在实施例中，CMP也可以去除掩模53。在其它实施例中，可以使用与CMP分隔开的湿蚀刻工艺来去除掩模53。
图5A示出了隔离区域54的凹进以形成鳍56。隔离区域54凹进为使得第一区域100A中和第二区域100B中的鳍56从相邻的隔离区域54之间突出。在一些实施例中，半导体带52可以考虑为鳍56的一部分。此外，隔离区域54的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。隔离区域54的顶面可以通过适当的工艺形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区域54凹进，诸如对隔离区域54的材料具有选择性的蚀刻工艺。
本领域普通技术人员将容易理解，参照图2A至图5A描述的工艺仅是如何可以形成鳍56的一个实例。在其它实施例中，可以在衬底50的顶面上方形成介电层，可以穿过介电层蚀刻沟槽，可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，使得同质外延结构从介电层突出以形成鳍。在又其它实施例中，异质外延结构可以用于鳍。例如，图4A中的半导体带52可以是凹进的，并且可以在它们的位置外延生长与半导体带52不同的材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，可以穿过介电层蚀刻沟槽，可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，使得异质外延结构从介电层突出以形成鳍56。在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂。在其它实施例中，可以在外延生长同质外延或异质外延结构之后使用例如离子注入来掺杂同质外延或异质外延结构。此外，可以有利地在NMOS区域100A中外延生长与PMOS区域100B中的材料不同的材料。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其中，x可以介于约0和1之间)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图6A和图6B中，在鳍56上形成伪介电层58。伪介电层58可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术(使用例如CVD、PVD、它们的组合等)或热生长(例如，使用热氧化等)沉积。在伪介电层58上方形成伪栅极层60，并且在伪栅极层60上方形成掩模62。在一些实施例中，可以在伪介电层58上方沉积伪栅极层60，并且然后使用例如CMP工艺平坦化伪栅极层60。掩模62可以沉积在伪栅极层60上方。伪栅极层60可以由例如多晶硅制成，但是也可以使用相对于隔离区域54的材料具有高蚀刻选择性的其它材料。掩模62可以包括例如，氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的一层或多层。
进一步参照图6A和图6B，在示出的实施例中，形成横跨第一区域100A和第二区域100B的单个伪介电层58、单个伪栅极层60和单个掩模62。在其它实施例中，可以在第一区域100A和第二区域100B中形成单独的伪介电层、单独的伪栅极层和单独的掩模。在一些实施例中，伪介电层58可以具有介于约0.8nm和约2.0nm之间的厚度，并且伪栅极层60可以具有介于约50nm和约100nm之间的厚度。
在图7A至图7C中，可以使用可接受的光刻和蚀刻技术图案化掩模62(见图6A和图6B)，以在第一区域100A和第二区域100B中形成掩模72。掩模72可以是硬掩模，并且掩模72的图案可以在第一区域100A和第二区域100B之间不同。可以通过可接受的蚀刻技术将掩模72的图案转移至第一区域100A和第二区域100B中的伪栅极层60。为方便起见，伪栅极层60和掩模72可以统称为伪结构70。在一些实施例中，伪栅极层60和掩模72在第一区域100A和第二区域100B中以单独的工艺形成，并且可以在第一区域100A和第二区域100B中由不同材料形成。可选地，可以类似地将掩模72的图案转移至伪介电层58。伪结构70的图案覆盖鳍56的相应沟道区域，同时暴露鳍56的源极/漏极区域。伪结构70也可以具有基本垂直于相应鳍56的纵向方向的纵向方向。伪结构70的尺寸或伪结构70之间的间距可以取决于其中形成伪栅极的管芯的区域。在一些实施例中，与位于管芯的逻辑区域(例如，设置逻辑电路的位置)中时相比，当位于管芯的输入/输出区域(例如，设置输入/输出电路的位置)时，伪结构70可以具有更大的尺寸或更大的间距。在一些实施例中，伪结构70可以具有介于约15nm和约40nm之间的宽度。
进一步参照图7A至图7C，可以在鳍56、半导体带52和/或衬底50中形成适当的阱(未示出)。例如，可以在第一区域100A中形成P阱，并且可以在第二区域100B中形成N阱。可以使用光刻胶或其它掩模(未示出)来实现不同区域100A和100B的不同注入步骤。例如，在第一区域100A和第二区域100B中的鳍56和隔离区域54上方形成光刻胶。图案化光刻胶以暴露衬底50的第二区域100B，诸如PMOS区域，同时保护第一区域100A，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在第二区域100B中注入n型杂质，并且光刻胶可以用作掩模，以基本上防止n型杂质注入至第一区域100A中。n型杂质可以是磷、砷等，并且可以在第二区域100B中注入至等于或小于1018cm-3的浓度，诸如在从约1017cm-3至约1018cm-3的范围内。在注入工艺之后，使用例如可接受的灰化工艺以及随后的湿清洁工艺来去除光刻胶。
在第二区域100B的注入之后，在第一区域100A和第二区域100B中的鳍56和隔离区域54上方形成第二光刻胶(未示出)。图案化第二光刻胶以暴露衬底50的第一区域100A，同时保护第二区域100B。可以通过使用旋涂技术形成第二光刻胶，并且可以使用可接受的光刻技术图案化第二光刻胶。一旦图案化第二光刻胶，则在第一区域100A中注入p型杂质，并且第二光刻胶可以用作掩模以基本上防止p型杂质注入至第二区域100B中。p型杂质可以是硼、BF2等，并且可以在第一区域100A中注入至等于或小于1018cm-3的浓度，诸如在约1017cm-3至约1018cm-3的范围内。在注入工艺之后，使用例如可接受的灰化工艺以及随后的湿清洁工艺去除第二光刻胶。
在第一区域100A和第二区域100B中注入适当的杂质之后，可以实施退火以激活注入的p型和n型杂质。注入工艺可以在第一区域中形成P阱并且在第二区域100B中具有N阱。在鳍外延生长的一些实施例中，鳍56的生长材料可以在生长工艺期间原位掺杂。
在图8A至图8C中，在伪结构70(见图8A和图8B)和/或在鳍56上方的伪介电层58(见图8C)的暴露表面上形成第一间隔件层80A。可以使用形成第一间隔件层80A的任何合适的方法。在一些实施例中，可以使用沉积(诸如CVD、ALD等)形成第一间隔件层80A。在一些实施例中，第一间隔件层80A可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、它们的组合等的一层或多层。
进一步参照图8A至图8C，可以在第一区域100A和第二区域100B中的衬底50中分别形成轻掺杂源极/漏极(LDD)区域75和79。类似于上面参照图7A至图7C讨论的注入工艺，可以在第一区域100A(例如，NMOS区域)上方形成诸如光刻胶的掩模(未示出)，同时暴露第二区域100B，例如PMOS区域，并且可以将P型杂质注入至第二区域100B中的暴露的鳍56中以产生LDD区域79。在LDD区域79的注入期间，伪结构70可以用作掩模以防止(或至少减少)掺杂剂注入至暴露的鳍56的沟道区域。因此，LDD区域79可以基本形成在暴露的鳍56的源极/漏极区域中。然后可以去去除掩模。随后，可以在第二区域100B上方形成诸如光刻胶的第二掩模(未示出)，同时暴露第一区域100A，并且可以将n型杂质注入至第一区域100A中的暴露的鳍56中以产生LDD区域75。在LDD区域75的注入期间，伪结构70可以用作掩模以防止(或至少减少)掺杂剂注入至暴露的鳍56的沟道区域。因此，LDD区域75可以基本形成在暴露的鳍56的源极/漏极区域中。然后，可以去除第二掩模。N型杂质可以是先前讨论的任何N型杂质，并且P型杂质可以是先前讨论的任何P型杂质。LDD区域75和79的每个均具有在从约1015cm-3至约1016cm-3的杂质浓度。可以实施退火工艺以激活注入的杂质。
参照图9A至图9C，对第一间隔件层80A的部分实施蚀刻工艺。蚀刻工艺可以是干蚀刻工艺，并且可以是各向异性的。在实施蚀刻工艺之后，可以去除LDD区域75/79上方和隔离区域54上方的第一间隔件层80A的横向部分，以暴露鳍56和用于伪结构70的掩模72的顶面。第一间隔件层80A的沿着伪结构70和鳍56的侧壁的部分可以保留并且形成偏置间隔件120。在其它实施例中，也可以从鳍56的侧壁去除第一间隔件层80A。在一些实施例中，第一区域100A中的偏置间隔件120与第二区域100B中的偏置间隔件120同时形成，并且在其它实施例中，第一区域100A和第二区域100B中的偏置间隔件120在单独的工艺中形成。在一些实施例中，还可以去除LDD区域75/79上方和隔离区域54上方的伪介电层58的横向部分。
在图10A至图10C中，在第一区域100A和第二区域100B上方形成第二间隔件层80B和第三间隔件层80C。可以使用形成第一间隔件层80A的任何合适的方法。在一些实施例中，可以使用沉积(诸如CVD、ALD等)形成第二间隔件层80B或第三间隔件层80C。在一些实施例中，第二间隔件层80B或第三间隔件层80C可以包括例如，氧化物材料、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)，它们的组合等的一层或多层。在一些实施例中，可以省略第二间隔件层80B或第三间隔件层80C中的一个。
参照图11A至图11C，实施图案化工艺以去除第一区域100A中的第二间隔件层80B和第三间隔件层80C的部分。可以使用任何可接受的图案化工艺。在一些实施例中，在第一区域100A和第二区域100B上方形成掩模118。掩模118可以是单层或可以包括多个层，诸如三层掩模结构或其它类型的掩模结构。在一些情况下，掩模118可以包括光刻胶，但是掩模118可以包括其它材料。图案化掩模118以暴露第一区域100A。可以使用合适的光刻技术图案化掩模118。
进一步参照图11A至图11C，使用掩模118作为掩模，对第二间隔件层80B和第三间隔件层80C的部分实施蚀刻工艺。蚀刻工艺可以是干蚀刻工艺，并且可以是各向异性的。在实施蚀刻工艺之后，可以去除LDD区域75/79上方和隔离区域54上方的第二间隔件层80B和第三间隔件层80C的横向部分，以暴露鳍56和掩模72的顶面。第二间隔件层80B和第三间隔件层80C的沿着伪结构70和鳍56的侧壁的部分可以保留并且形成栅极间隔件122和鳍间隔件130。在一些实施例中，第一区域100A中的栅极间隔件122和鳍间隔件130与第二区域100B中的栅极间隔件122和鳍间隔件130同时形成，并且在其它实施例中，第二区域100B中的栅极间隔件122和鳍间隔件130在形成第一区域100A中的栅极间隔件122和鳍间隔件130之前形成。在一些实施例中，可以在形成第三间隔件层80C之前如上所述蚀刻第二间隔件层80B，并且然后可以蚀刻第三间隔件层80C以形成栅极间隔件122和鳍间隔件130。
图12至图16C示出了相邻鳍56之间的第一区域100A中的外延源极/漏极区域的形成。图12至图15C全部沿着图1中示出的参考截面B-B示出。在第一区域100A中的外延源极/漏极区域82的形成期间，可以掩蔽第二区域100B(例如，通过掩模118)。在一些实施例中，可以在第二区域100B中形成外延源极/漏极区域84之前形成第一区域100A中的外延源极/漏极区域82。在其它实施例中，可以在第一区域100A中形成外延源极/漏极区域82之前形成第二区域100B中的外延源极/漏极区域84。
首先参照图12，对鳍56实施第一图案化工艺以在鳍56的源极/漏极区域中形成凹槽124。第一图案化工艺可以以以下方式实施：在相邻的伪结构70(鳍56的内部区域中)之间，或隔离区域54和相邻的伪结构70(在鳍56的端部区域中)之间形成凹槽124。在一些实施例中，第一图案化工艺可以包括合适的各向异性干蚀刻工艺，同时使用伪结构70、栅极间隔件122、鳍间隔件130和/或隔离区域54作为组合掩模。合适的各向异性干蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。在第一图案化工艺中使用RIE的一些实施例中，工艺参数(诸如例如工艺气体混合物、电压偏置和RF功率)可以选择为使得主要使用物理蚀刻(诸如离子轰击)来实施蚀刻。在一些实施例中，可以增加电压偏置以增加离子轰击工艺中使用的离子的能量，并且因此增加物理蚀刻的速率。由于物理蚀刻本质上是各向异性的并且化学蚀刻本质上是各向同性的，因此这种蚀刻工艺在垂直方向上的蚀刻速率大于在横向方向上的蚀刻速率。在一些实施例中，可以使用包括BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其它蚀刻剂气体、它们的组合等的工艺气体混合物来实施各向异性蚀刻工艺。在一些实施例中，第一图案化工艺形成具有U形底面的凹槽124。凹槽124也可以称为U形凹槽124，其示例性凹槽124在图12中示出。图12还示出凹槽124具有顶部接近度TP0、中间接近度MP0和底部接近度BP0，每个都是从相邻伪栅极60的边缘至凹槽124的侧壁横向测量的。顶部接近度TP0在鳍56的顶部处测量，并且可以介于约1nm和约30nm之间。底部接近度BP0在凹槽124的底部处测量，并且可以介于约1nm和约30nm之间。中间接近度MP0在鳍56的顶部和凹槽124的底部之间的约一半处测量，并且可以介于约1nm和约30nm之间。如图12所示，凹槽124具有凹槽深度D0，其从鳍56的顶面至凹槽124的底部垂直测量，其可以介于约40nm和约100nm之间。在一些实施例中，用于形成凹槽124的蚀刻工艺还可以蚀刻隔离区域54。在一些情况下，蚀刻工艺之后可以是清洁工艺，诸如干清洁工艺(例如，灰化工艺)、湿清洁工艺等或它们的组合。在一些情况下，可以在U形凹槽124的暴露表面上形成原生氧化物(未示出)。
参照图13，对鳍56实施第二图案化工艺以重塑U形凹槽124并形成重塑凹槽126。如图13所示，第二图案化工艺扩展U形凹槽124(为了比较，在图13中用虚线示出)以形成重塑凹槽126。在图13至图15C中，将凹槽126的底部处或底部附近的凹槽126的侧壁区域标记为下侧壁125，并且将鳍56顶部处或顶部附近的凹槽126的侧壁区域标记为上侧壁127。在图13中标记为下侧壁125和上侧壁127的侧壁区域是实例，并且可以与所示的不同。下侧壁125可以通过其它侧壁区域与上侧壁127分隔开，或下侧壁125可以与上侧壁127相连。在一些实施例中，上侧壁127可以从鳍56的顶部延伸介于约10nm和约90nm之间。在一些实施例中，下侧壁125可以从凹槽126的底面延伸介于约10nm和约90nm之间。在一些实施例中，上侧壁127可以在凹槽126的侧壁深度的约10％和约90％之间延伸，诸如约50％。在一些实施例中，下侧壁125可以在凹槽126的侧壁深度的约10％和约90％之间延伸，诸如约50％。在一些情况下。下侧壁125限定为凹槽126的具有沿着晶面的表面的侧壁区域，下面将更详细地描述。在一些实施例中，第二图案化工艺使得重塑凹槽126具有比U形凹槽124的底部接近度BP0更大的底部接近度BP1。在一些实施例中，第二图案化工艺可以包括各向异性干蚀刻工艺，同时使用伪结构70、间隔件122和/或隔离区域54作为组合掩模。在一些情况下，第二图案化工艺可具有比第一图案化工艺更慢的蚀刻速率。
在一些实施例中，第二图案化工艺包括在工艺室中实施的等离子体蚀刻工艺，其中，工艺气体被供应到工艺室中。在一些实施例中，等离子体是直接等离子体。在其它实施例中，等离子体是远程等离子体，其在连接到工艺室的单独的等离子体生成室中生成。可以通过生成等离子体的任何合适方法将工艺气体激活成等离子体，任何合适方法诸如变压器耦合等离子体(TCP)系统、电感耦合等离子体(ICP)系统、磁增强反应离子技术、电子回旋共振技术等。
在一些实施例中，等离子体蚀刻工艺中使用的工艺气体包括蚀刻剂气体，诸如H2、Ar，其它气体或气体的组合。在一些实施例中，诸如N2、Ar、He、Xe等的载气可用于将工艺气体运送到工艺室中。工艺气体可以以约10sccm和约3000sccm之间的速率流入工艺室。例如，蚀刻剂气体可以以约10sccm和约1000sccm之间的速率流入工艺室或等离子体生成室，诸如约70sccm。载气可以以约10sccm和约3000sccm之间的速率流入工艺室，诸如约130sccm。在一些情况下，较低流速的工艺气体可以减小第二图案化工艺的蚀刻速率并减少在第二图案化工艺期间对鳍56的损坏。在一些实施例中，等离子体蚀刻工艺在约200℃和约400℃之间的温度下实施，诸如约330℃。在一些情况下，较高的工艺温度可以减小第二图案化工艺的蚀刻速率并减少在第二图案化工艺期间对鳍56的损坏。工艺室中的压力可以在约60mTorr和约120mTorr之间，诸如约100mTorr。在一些情况下，较高的工艺压力可以允许更稳定或更可再现的等离子体。较高的工艺压力还可以减少在第二图案化工艺期间对鳍56的损坏。在一些实施例中，等离子体蚀刻工艺实施约10秒和约1000秒之间的时间。在一些实施例中，等离子体蚀刻工艺包括多个步骤。
在一些实施例中，第二图案化工艺包括使用氢(H)自由基的等离子体蚀刻工艺。H自由基可以通过使H2气体流入等离子体生成室并点燃等离子体生成室内的等离子体来形成。在一些实施例中，可以将额外的气体点燃成等离子体生成室内的等离子体，诸如Ar。鳍56暴露于H自由基，并且H自由基横向和垂直地蚀刻U形凹槽124的侧壁，从而形成重塑凹槽126。在一些情况下，H自由基可以优先蚀刻鳍56的半导体材料的一些晶面。作为实例，对于鳍56的材料是硅的实施例，H自由基可以相对于(111)平面或(110)平面选择性地蚀刻(100)平面。图13中示出了(100)平面和(111)平面的实例，但是也可以存在除了所示的那些之外的(100)、(111)或(110)平面。在一些情况下，(100)平面的蚀刻速率可以比(111)平面的蚀刻速率大约三倍。由于这种选择性，在第二蚀刻工艺期间，H自由基的蚀刻可能趋向于沿着硅的(111)平面或(110)平面减慢或停止。
在一些实施例中，H自由基的选择性蚀刻可以使重塑凹槽126的一些侧壁具有在第二图案化工艺之后保持为(111)平面或(110)平面的表面。这在图13中示出，其中，凹槽126的一些或所有下侧壁125具有沿着晶面的表面。下侧壁125可以具有包括(111)平面、(110)平面或(111)平面或(110)平面的组合的表面。在一些情况下，存在于下侧壁125中的(111)平面与(110)平面的比例可取决于鳍56或衬底50的材料的晶体取向。在一些情况下，具有沿着晶面的表面的下侧壁125可以使得重塑凹槽126的底部具有锥形形状、尖端形状或V形形状，如图13所示。例如，在重塑凹槽126的底部，相对的下侧壁125可以具有沿着晶面的表面，该表面以由表面的晶面的交叉点限定的角度相交。例如，在一些情况下，重塑凹槽126的底部可以由第一侧壁表面的晶面与第二侧壁表面的晶面的交叉点限定。图13示出了底部的尖端形状在相对的间隔件122之间横向居中的重塑凹槽126，但是在其它情况下，凹槽126的底部可以具有横向偏移的尖端形状。在一些情况下，一些、没有或全部的重塑凹槽126的上侧壁127具有平坦表面(例如，(111)或(110)表面)。在一些情况下，重塑凹槽126可以具有平坦的或直线但不沿着晶面的表面。例如，重塑凹槽可以具有不沿着晶面的垂直、侧向或成角度的表面。在一些情况下，上侧壁127可以具有弯曲或凸起的表面，如图13所示。
在一些情况下，通过使重塑凹槽126的底部由所述的晶面的交叉点限定，可以增加底部接近度(例如，图13中所示的BP1)。例如，具有V形底部的重塑凹槽126可以比具有U形底部或更水平的底面的凹槽(诸如图12中所示的凹槽124)更远离相邻的鳍。在一些情况下，较大的底部接近度减少了外延源极/漏极区域内的掺杂剂扩散到FinFET的沟道中或下方的量。扩散掺杂剂的减少可以改进器件性能。例如，减少掺杂剂的扩散可以减少不期望的漏极感应势垒降低(DIBL)效应或者可以减少FinFET器件的断态泄漏。
图14示出了在实施第二图案化工艺之后的重塑凹槽126的可选实施例。图14中所示的重塑凹槽126类似于图13中所示的凹槽126，除了在第二图案化工艺之后，鳍56的部分128保留在栅极间隔件122下方。在一些实施例中，留下部分128剩余的第二图案化工艺可以比没有剩余部分128(如图13所示)的第二图案化工艺具有更短的持续时间。例如，在一些实施例中，留下部分128的第二图案化工艺可以实施第一持续时间，该第一持续时间小于去除部分128的第二图案化工艺的第二持续时间的一半，但是在其它实施例中，第一持续时间可以是第二持续时间的另一分数。在一些实施例中，部分128可以从栅极间隔件122朝向鳍56延伸约0.1nm和约10nm之间的距离，并且可以从栅极间隔件122向下延伸约0.1nm和约10nm之间的距离。在一些实施例中，部分128具有背离凹槽126的中心(即，朝向鳍56)的侧壁表面，在图14的实例中标记为表面“S”。在一些实施例中，表面S包括一个或多个晶面表面。例如，由于上述H自由基的选择性蚀刻，表面S可具有(111)或(110)表面。在一些实施例中，凹槽126的侧壁与表面S之间的角度A2可以在约35°和约125°之间。在一些情况下，鳍56的保留在栅极间隔件122下方的部分128用作附加的高掺杂区域，该高掺杂区域可以有效地将LDD区域75/79延伸至栅极间隔件122下面。以这种方式，部分128可以提供类似于LDD区域75/79所提供的那些的附加器件性能改进。在某些情况下，在第二图案化工艺之后保留在栅极间隔件122下方的鳍56的留下部分128可以保护替换栅极(见图20A至图20C)免受掺杂剂从外延源极/漏极区域(见图16A至图16C)扩散到替换栅极中的影响，并且因此可以改进器件性能。在一些实施例中，可以通过控制第二图案工艺的参数来控制部分128的形状(例如，角度A2)或尺寸，参数诸如工艺持续时间、工艺温度、工艺压力、工艺气体流速(例如，H2流速)或其它参数。
图15A至图15C示出了可以使用本文所述的第二图案化工艺形成的具有不同形状的重塑凹槽126的其它可选实施例。图15A至图15C中所示的重塑凹槽126类似于图13至图14中所示的凹槽126。例如，可以使用在等离子体蚀刻工艺中使用的具有H自由基的第二图案化工艺来形成图15A至图15C中所示的凹槽126。另外，图13至图15C中所示的重塑凹槽126是用于说明目的的实例，并且重塑凹槽126可以具有与所示的重塑凹槽126不同的形状或尺寸，或可以具有所示的重塑凹槽126的形状或尺寸的组合。在一些实施例中，可以通过控制第二图案化工艺的参数来控制重塑凹槽126的形状或尺寸，参数诸如工艺持续时间、工艺温度、工艺压力、工艺气体流速或其它参数。在一些实施例中，可以控制第二图案化工艺的参数以形成具有期望形状或具有期望尺寸的重塑凹槽126。在一些情况下，控制重塑凹槽126的形状还控制相邻FinFET的沟道区域的形状。以这种方式，沟道区域可以形成为具有期望的特征，诸如其特定的顶部接近度、中间接近度或底部接近度。还可以将沟道区域的侧壁轮廓控制为特定的特征，诸如控制为均匀的侧壁、垂直侧壁、锥形侧壁等。在一些情况下，重塑凹槽126的特定形状(例如，具有V形底部或者具有垂直侧壁等)可以更适合于特定的源极/漏极外延材料或用于在重塑凹槽126内形成外延源极/漏极区域的外延材料形成工艺。以这种方式，本文所示的实施例呈现了重塑凹槽126的本文描述的第二图案化工艺可以控制为产生的一些形状的示例性实施例。因此，如本文描述的第二图案化工艺可以允许在凹槽的形状或FinFET的沟道区域的形状控制方面具有更大的灵活性。
图15A示出了重塑凹槽126的可选实施例，其具有与图13中所示的重塑凹槽126的形状类似的形状。凹槽126的下侧壁125可以包括沿着晶面(例如，(111)或者(110)表面)的表面，并且上侧壁127可以包括不沿着晶面(例如，弯曲表面)的表面。重塑凹槽126可以具有凹槽深度D1，该凹槽深度D1从鳍56的顶面至凹槽126的底部垂直测量，在约40nm和约100nm之间。重塑凹槽126可以具有顶部宽度W1，该顶部宽度W1从一个鳍56的顶部至相对鳍56的顶部横跨凹槽126横向测量，在约15nm至约60nm之间。重塑凹槽126可以具有中间宽度W2，该中间宽度W2在凹槽深度D1的约一半处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约15nm和约80nm之间。W1:W2的比率可以在约0.5:1和约1:1之间。重塑凹槽126可以具有宽度W3，该宽度W3在中间宽度W2和凹槽126的底部之间的约一半处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约5nm和约50nm之间。W3:W2的比率可以在约0.5:1和约1:1之间。重塑凹槽可以具有在约1nm和约15nm之间的顶部接近度TP1、在约1nm和约10nm之间的中间接近度MP1以及在约1nm和约25nm之间的底部接近度BP1。如本文描述的第二图案化工艺可以允许较小的中间接近度MP1，其在一些情况下可以减少FinFET中的DIBL效应。在一些情况下，第二图案化工艺可能能够使深度D1的增加较少或与其它技术相比使尖端接近度TP1的减小较少来减小中间接近度MP1。凹槽126的下侧壁125可以与由晶面(诸如(111)或(110))平面限定的水平面具有角度A1。角度A1可以在约20°和约80°之间。
图15B示出了具有直的上侧壁127的重塑凹槽126的可选实施例。在一些情况下，上侧壁127可以基本上垂直(如图15B所示)或可以具有角度。下侧壁125可包括沿着晶面(例如，(111)或(110)表面)的表面。重塑凹槽126可以具有凹槽深度D1，该凹槽深度D1从鳍56的顶面至凹槽126的底部垂直测量，在约40nm和约100nm之间。重塑凹槽126可以具有深度D2，该深度D2从鳍56的顶面至下侧壁125垂直测量，在约30nm和约100nm之间。重塑凹槽126可以具有顶部宽度W1，该顶部宽度W1从一个鳍56的顶部至相对鳍56的顶部横跨凹槽126横向测量，在约10nm至约60nm之间。重塑凹槽126可以具有中间宽度W2，该中间宽度W2在凹槽深度D1的约一半处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约10nm和约80nm之间。W1:W2的比率可以在约0.5:1和约1:1之间。重塑凹槽126可以具有宽度W3，该宽度W3在中间宽度W2和凹槽126的底部之间的约一半处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约5nm和约60nm之间。W3:W2的比率可以在约0.5:1和约1:1之间。重塑凹槽可以具有在约1nm和约15nm之间的顶部接近度TP1、在约1nm和约15nm之间的中间接近度MP1以及在约1nm和约30nm之间的底部接近度BP1。凹槽126的下侧壁125可以与由晶面(诸如(111)或(110)平面)限定的水平面具有角度A1。角度A1可以在约20°和约80°之间。在一些情况下，形成具有更多垂直侧壁的重塑凹槽126可以允许FinFET的栅极堆叠件下面的沟道区域具有更均匀的轮廓。通过改进沟道区域轮廓的均匀性，FinFET可以在整个沟道上更均匀地导通和截止，这可以改进器件速度、电流均匀性和效率。
图15C示出了具有上侧壁127、中间侧壁129和下侧壁125的重塑凹槽126的可选实施例。在图15C所示的示例性凹槽126中，上侧壁127和下侧壁125包括沿着晶面(例如，(111)或(110)表面)的表面。中间侧壁129可以是垂直的(如图15C所示)，或可以具有弯曲或成角度的轮廓。重塑凹槽126可以具有凹槽深度D1，该凹槽深度D1从鳍56的顶面至凹槽126的底部垂直测量，在约40nm和约100nm之间。重塑凹槽126可以具有深度D3，该深度D3从鳍56的顶面至中间侧壁129垂直测量，在约1nm和约30nm之间。中间侧壁129可以延伸在约10nm和约50nm之间的垂直深度D4。重塑凹槽126可以具有顶部宽度W1，该顶部宽度W1从一个鳍56的顶部至相对鳍56的顶部横跨凹槽126横向测量，在约10nm至约60nm之间。重塑凹槽可以具有宽度W4，该宽度W4可以在中间侧壁129的顶部处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约10nm至约70nm之间。重塑凹槽126可以具有宽度W5，在中间侧壁129的底部处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约10nm至约80nm之间。宽度W5:W4的比率可以在约0.5:1和约1:1之间。重塑凹槽126可以具有宽度W3，该宽度W3在宽度W5和凹槽126的底部之间的约一半处从一个鳍56至相对鳍56横跨凹槽126横向测量，在约1nm和约40nm之间。重塑凹槽可以具有在约1nm和约20nm之间的顶部接近度TP1、在约1nm和约15nm之间的中间接近度MP1，以及在约1nm和约30nm之间的底部接近度BP1。凹槽126的下侧壁125可以与由下侧壁125的晶面(诸如(111)或(110)平面)限定的水平面具有角度A1。角度A1可以在约20°和约80°之间。凹槽126的上侧壁127可以与由晶面(诸如(111)或(110)平面)限定的水平面具有角度A3。角度A3可以在约45°和约90°之间。在一些情况下，形成具有更多垂直侧壁(例如，中间侧壁129)的重塑凹槽126可以允许FinFET的栅极堆叠件下面的沟道区域具有更均匀的轮廓。通过改进沟道区域轮廓的均匀性，FinFET可以在整个沟道上更均匀地导通和截止，这可以改进器件速度、电流均匀性和效率。
图16A至图16C示出了第一区域100A中的外延源极/漏极区域82的形成。外延源极/漏极区域82可以是单层或包括两层或多层材料。作为实例，图16B中所示的外延源极/漏极区域82包括多个外延层82A至82C。为清楚起见，在其它图中未示出多个外延层。在一些实施例中，外延源极/漏极区域82使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、它们的组合等在凹槽126中外延生长。在一些实施例中，外延源极/漏极区域82在实施第二图案化工艺的相同工艺室中生长。在一些情况下，可以在形成外延源极/漏极区域82之前对鳍56实施清洁工艺，诸如干清洁工艺(例如，灰化工艺)、湿清洁工艺(例如，使用Caro's Strip或HF)等或它们的组合。外延源极/漏极区域82可以具有从鳍56的相应表面凸起的表面，并且可以具有小平面。外延源极/漏极区域82形成在鳍56中，使得每个伪结构70设置在相应的相邻的外延源极/漏极区域82对之间。外延源极/漏极区域82可以包括任何可接受的材料，诸如任何适用于n型FinFET的材料。例如，如果鳍56是硅，则外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP、SiGeB等或它们的组合。外延源极/漏极区域82的不同层可以是不同的材料或可以是相同的材料，并且可以在单独的步骤中生长。例如，可以首先在凹槽126内沉积外延层82A，然后可以在外延层82A上方沉积外延层82B，然后可以在外延层82B上方沉积外延层82C。在一些实施例中，第一外延层82A可以包括诸如硅、SiC、SiP等的材料或它们的组合。第一外延层82A可以是未掺杂的或掺杂的。例如，在一些实施例中，第一外延层82A可以掺杂有浓度在约5×1019cm-3和约5×1020cm-3之间的磷，但是可以使用其它掺杂剂或浓度。在一些实施例中，第一外延层82A可以形成为具有在约5nm和约20nm之间的厚度。在一些实施例中，第一外延层82A可以包括对鳍56的沟道区域施加应力的应力源材料。例如，应力可以是用于n型FinFET的拉伸应力。在一些实施例中，第二外延层82B可以包括诸如硅、SiP等的材料或它们的组合。第二外延层82B可以是未掺杂的或掺杂的。例如，在一些实施例中，第二外延层82B可以掺杂有浓度在约5×1020cm-3和约4×1021cm-3之间的磷，但是可以使用其它掺杂剂或浓度。在一些实施例中，第二外延层82B可以形成为具有在约15nm和约60nm之间的厚度。在一些实施例中，第三外延层82C可以包括诸如硅、SiP、SiGe、SiGe:P等的材料或组合。第三外延层82C可以是未掺杂的或掺杂的。例如，在一些实施例中，第三外延层82C可以掺杂有浓度在约1×1021cm-3和约3×1021cm-3之间的磷，但是可以使用其它掺杂剂或浓度。在一些实施例中，第三外延层82C可以形成为具有在约5nm和约20nm之间的厚度。在一些情况下，重塑凹槽126的锥形形状可以允许在外延源极/漏极区域82的形成期间改进外延源极/漏极区域82的填充效率。
在一些实施例中，可以用掺杂剂注入第一区域100A中的外延源极/漏极区域82，类似于先前用于形成LDD区域75/79所讨论的工艺，然后是退火(见图8A、图8B和图8C)。外延源极/漏极区域82可具有在从约1019cm-3至约1021cm-3的杂质浓度。第一区域100A(例如，NMOS区域)中的源极/漏极区域的n型杂质可以是前面讨论的任何n型杂质。在其它实施例中，外延源极/漏极区域82的材料可以在生长期间原位掺杂。在所示实施例中，每个源极/漏极区域82与其它源极/漏极区域82物理分隔开。在其它实施例中，可以合并两个或多个相邻的源极/漏极区域82。在图22中示出了这样的实施例，使得两个相邻的源极/漏极区域82合并以形成共用的源极/漏极区域。在一些实施例中，可以合并多于两个相邻的源极/漏极区域82。
参照图17A至图17C，在第一区域100A中形成外延源极/漏极区域82之后，在第二区域100B中形成外延源极/漏极区域84。在一些实施例中，使用与上面参照图12至图15C描述的外延源极/漏极区域82类似的方法在第二区域100B中形成外延源极/漏极区域84，并且为了简洁起见，不再重复详细描述。在一些实施例中，在第二区域100B(例如，PMOS区域)中形成外延源极/漏极区域84期间，可以掩蔽第一区域100A(例如，NMOS区域)(未示出)。随后，蚀刻第二区域100B中的鳍56的源极/漏极区域以形成类似于重塑凹槽126(见图13至图15C)的凹槽(图17B至图17C中示出为填充有外延源极/漏极区域84)。例如，可以使用第一图案化工艺来形成类似于U形凹槽124的U形凹槽(见图12)，并且然后可以实施第二图案化工艺以重塑凹槽。第二图案化工艺可以例如包括使用H自由基的等离子体蚀刻工艺，或可以包括先前描述的其它技术。第二区域100B中的重塑凹槽可以使用与上面参照图12至图15C描述的第一区域100A中的重塑凹槽126类似的方法形成，为了简洁起见，此处不再重复描述。
接下来，使用MOCVD、MBE、LPE、VPE、SEG、它们的组合等在凹槽中外延生长第二区域100B中的外延源极/漏极区域84。在一些实施例中，外延源极/漏极区域84在实施第二图案化工艺的相同工艺室中生长。在一些情况下，可以在形成外延源极/漏极区域84之前对鳍56实施清洁工艺，诸如干清洁工艺(例如，灰化工艺)、湿清洁工艺(例如，使用Caro's Strip或HF)等或组合。外延源极/漏极区域84可以是单层或包括两层或多层材料。外延源极/漏极区域84可以包括任何可接受的材料，诸如适用于p型FinFET的任何材料。例如，如果鳍56是硅，则外延源极/漏极区域84可以包括SiGe、SiGeB、Ge、GeSn等或它们的组合。外延源极/漏极区域84的不同层可以是不同的材料或可以是相同的材料，并且可以在单独的步骤中生长。例如，可以首先在凹槽内沉积第一外延层，然后可以在第一外延层上方沉积第二外延层，然后可以在第二外延层上方沉积第三外延层。在一些实施例中，第一外延层可以包括诸如硅、SiGe、SiGe:B等的材料或它们的组合。第一外延层可以是未掺杂的或掺杂的。例如，在一些实施例中，第一外延层可以是Ge的原子百分比在约1％和约25％之间的SiGe，或可以是掺杂有浓度在约5×1019cm-3和约1×1020cm-3之间的硼的材料，但是可以使用其它掺杂剂或浓度。在一些实施例中，可以形成具有介于约5nm和约20nm之间的厚度的第一外延层。在一些实施例中，第一外延层可以包括对鳍56的沟道区域施加应力的应力源材料。例如，应力可以是用于p型FinFET的压缩应力。在一些实施例中，第二外延层可以包括诸如硅、SiGe、SiGe:B等的材料或它们的组合。第二外延层可以是未掺杂的或掺杂的。例如，在一些实施例中，第二外延层可以是Ge的原子百分比在约25％和约55％之间的SiGe，或可以是掺杂有浓度在约1×1020cm-3和约2×1021cm-3之间的硼的材料，但是可以使用其它掺杂剂或浓度。在一些实施例中，第二外延层可以形成为具有介于约20nm和约60nm之间的厚度。在一些实施例中，第三外延层可以包括诸如硅、SiGe、SiGe:B等的材料或它们的组合。第二外延层可以是未掺杂的或掺杂的。例如，在一些实施例中，第二外延层可以是Ge的原子百分比在约45％和约60％之间的SiGe，或可以是掺杂有浓度在约5×1020cm-3和约2×1021cm-3之间的硼的材料，但是可以使用其它掺杂剂或浓度。在一些实施例中，第二外延层可以形成为具有介于约10nm和约20nm之间的厚度。外延源极/漏极区域84可以具有从鳍56的相应表面凸起的表面并且可以具有小平面。在第二区域100B中，外延源极/漏极区域84形成在鳍56中，使得每个伪结构70设置在相应的相邻的外延源极/漏极区域84对之间。在一些实施例中，外延源极/漏极区域84可以延伸超过鳍56并且延伸至半导体带52。
可以用掺杂剂注入第二区域100B中的外延源极/漏极区域84的材料，类似于先前用于形成LDD区域79所讨论的工艺，随后是退火(见图8A、图8B和图8C)。源极/漏极区域84的杂质浓度可以在从约1019cm-3至约1021cm-3的范围内。第二区域100B(例如，PMOS区域)中的源极/漏极区域84的p型杂质可以是先前讨论的任何p型杂质。在其它实施例中，外延源极/漏极区域84可以在生长期间原位掺杂。外延源极/漏极区域82和84的部分可以具有对应于相应的重塑凹槽的形状的弯曲的侧壁或具有基本直的侧壁。在示出的实施例中，每个源极/漏极区域84与其它源极/漏极区域84物理分隔开。在其它实施例中，可以合并两个或多个相邻的源极/漏极区域84。在图22中示出了这种实施例，使得两个相邻的源极/漏极区域84合并以形成共用源极/漏极区域。在一些实施例中，可以合并多于两个的相邻的源极/漏极区域84。
进一步参照图17A至图17C，在伪结构70上方以及源极/漏极区域82和84上方沉积蚀刻停止层87和层间电介质(ILD)88。在实施例中，ILD 88是通过可流动CVD形成的可流动膜。在一些实施例中，ILD 88由介电材料形成，诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法沉积，诸如CVD、PECVD、它们的组合等。在一些实施例中，蚀刻停止层87用作图案化ILD 88以形成用于随后形成的接触件的开口时的停止层。因此，用于蚀刻停止层87的材料可以选择为使得蚀刻停止层87的材料比ILD 88的材料具有更低的蚀刻速率。
参照图18A至图18C，可以实施诸如CMP工艺的平坦化工艺，以使ILD 88的顶面与伪结构70的顶面齐平。在平坦化工艺之后，伪结构70的顶面通过ILD 88暴露。在一些实施例中，CMP还可以去除伪结构70上的掩模72或其部分。
参照图19A至图19C，在蚀刻步骤中去除掩模72和伪结构70的剩余部分，从而形成凹槽90。每个凹槽90暴露相应鳍的沟道区域。每个沟道区域设置在第一区域100A中的相邻的外延源极/漏极区域82对之间或第二区域100B中的相邻的外延源极/漏极区域84对之间。在去除期间，伪介电层58可以在蚀刻伪结构70时用作蚀刻停止层。然后可以在去除伪结构70之后去除伪介电层58。
参照图20A至图20C，栅极介电层92和96，以及栅电极94和98分别形成为用于第一区域100A和第二区域100B中的替换栅极。栅极介电层92和96共形地沉积在凹槽90中，诸如沉积在鳍56的顶面和侧壁上、分别沉积在栅极间隔件122和鳍间隔件130的侧壁上，以及沉积在ILD 88的顶面上。在一些实施例中，栅极介电层92和96包括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐和它们的组合。栅极介电层92和96的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、它们的组合等。
接下来，分别在栅极介电层92和96上方沉积栅电极94和98，并填充凹槽90的剩余部分。栅电极94和98可以由含金属材料制成，含金属材料诸如TiN、TaN、TaC、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、它们的组合或它们的多层。在填充栅电极94和98之后，可以实施诸如CMP工艺的平坦化工艺，以去除栅极介电层92和96以及栅电极94和98的过量部分，其中，过量部分位于ILD 88的顶面上方。因此，栅电极94和98以及栅极介电层92和96的材料的所得剩余部分形成所得FinFET的替换栅极。
在一些实施例中，栅极介电层92和96的形成可以同时发生，使得栅极介电层92和96由相同的材料制成，并且栅电极94和98的形成可以同时发生，使得栅电极94和98由相同的材料制成。然而，在其它实施例中，栅极介电层92和96可以通过不同的工艺形成，使得栅极介电层92和96可以由不同的材料制成，并且栅电极94和98可以通过不同的工艺形成，使得栅电极94和98可以由不同的材料制成。当使用不同的工艺时，可以使用各个掩模步骤来掩蔽和暴露适当的区域。
参照图21A至图21C，在ILD 88上方沉积ILD 102，接触件104穿过ILD 102和ILD 88形成，并且接触件110穿过ILD 102形成。在实施例中，ILD 102使用与上面参照图17A至图17C描述的ILD 88类似的材料和方法形成，并且为了简洁起见，本文不再重复描述。在一些实施例中，ILD 102和ILD 88由相同材料形成。在其它实施例中，ILD 102和ILD 88由不同材料形成。
穿过ILD 88和102以及蚀刻停止层87形成用于接触件104的开口。穿过ILD 102和蚀刻停止层87形成用于接触件110的开口。这些开口可以全部在相同的工艺中或单独的工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成衬垫(诸如扩散阻挡层、粘合层等)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺，以从ILD 102的顶面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件104和110。可以实施退火工艺以分别在源极/漏极区域82和84以及接触件104之间的界面处形成硅化物(未示出)。接触件104物理和电耦合到外延源极/漏极区域82和84，并且接触件110物理和电耦合到栅电极94和98。虽然接触件104在图21B中与接触件110在相同的截面中示出，但是该示出是出于说明的目的，并且在一些实施例中，接触件104设置在与接触件110不同的截面中。
图22示出了FinFET器件的截面图，其类似于图21A至图21C中示出的FinFET器件，其中，相同元件用相同参考标号标记。图22沿着图1中示出的参考截面B-B示出。在一些实施例中，图22的FinFET器件可以与上面参照图1至图21C描述的图21A至图21C的FinFET器件使用类似的材料和方法形成，并且为了简洁起见，此处不再重复描述。在所示实施例中，两个相邻的源极/漏极区域82和两个相邻的源极/漏极区域84合并以形成相应的共用源极/漏极区域。在其它实施例中，多于两个相邻的源极/漏极区域82和多于两个相邻的源极/漏极区域84可以合并。
图23是根据一些实施例的示出形成FinFET器件的方法的流程图。方法2000从步骤2001开始，其中，图案化衬底(诸如图2A中所示的衬底50)以形成带(诸如图3A中所示的半导体带52)，如上参照图2A和图3A所述。在步骤2003中，如上所述，在相邻带之间形成隔离区域(诸如图5A中所示的隔离区域54)，如上面参照图4A和图5A描述的。在步骤2005中，在带上方形成伪结构(诸如图7A至图7B中所示的伪结构70)，如上面参照图6A至图6B和图7A至图7C所描述的。在步骤2007中，对带实施第一蚀刻工艺以形成凹槽(诸如上面参照图12所述的带中的凹槽124)。在步骤2009中，对带实施第二蚀刻工艺以形成重塑凹槽(诸如上面参照图13至图15C描述的带中的凹槽126)。在步骤2011中，在重塑凹槽中外延生长源极/漏极区域(诸如图16B至图16C所示的外延源极/漏极区域82)。在一些实施例中，对设置在形成n型器件的衬底的第一区域中的带实施步骤2007、2009和2011。在这样的实施例中，可以对设置在形成p型器件的衬底的第二区域中的带实施重复步骤2007、2009和2011，如上参照图17A至图17C描述的。在步骤2013中，在带上方形成替换栅极堆叠件(诸如图20A至图20C示出的栅极介电层92/栅电极94和栅极介电层96/栅电极98)。
本文讨论的各个实施例允许改进的FinFET性能。例如，在蚀刻工艺期间使用H自由基来重塑鳍之间的凹槽可能具有优势。通过在蚀刻工艺期间使用H自由基，重塑凹槽的底部可以形成为具有锥形形状或具有尖端底部。以这种方式，重塑凹槽的底部接近度可以增加，因为重塑凹槽的尖端底部可以更远离相邻的鳍。以这种方式，如本文所述的具有尖端底部的凹槽的底部接近度可以比具有U形或更水平底面的凹槽更大。在一些情况下，较大的底部接近度减小了外延源极/漏极区域内的掺杂剂扩散到FinFET的沟道中或扩散到FinFET的沟道下方的可能性。掺杂剂扩散到沟道中或沟道下方会降低器件性能。在一些情况下，使用本文描述的技术还可以减少漏极感应势垒降低(DIBL)效应或减少断态泄漏。通过控制蚀刻参数，可以控制重塑凹槽的蚀刻以产生所需形状的重塑凹槽(一些实例在图13至图15C中示出)。以这种方式，也可以控制重塑凹槽的顶部接近度、中间接近度或底部接近度。本文描述的技术是参照FinFET描述的，但是可以用于形成其它器件，诸如平面FET、半导体激光器或其它光学器件或其它类型的器件。
根据实施例，方法包括在衬底上方形成鳍，邻近鳍形成隔离区域，在鳍上方形成伪结构，使用第一蚀刻工艺使邻近伪结构的鳍凹进以形成第一凹槽，使用第二蚀刻工艺重塑第一凹槽以形成重塑第一凹槽，其中，重塑第一凹槽的底部由第一侧壁表面的晶面与第二侧壁表面的晶面的交叉点限定，其中，第一侧壁表面面向第二侧壁表面，以及在重塑第一凹槽中外延生长源极/漏极区域。在实施例中，第二蚀刻工艺相对于具有第二晶体取向的第二晶面选择性地蚀刻具有第一晶体取向的晶面，其中，第一侧壁表面的晶面具有第一晶体取向，并且其中，第一侧壁表面包括具有第二晶体取向的第二晶面。在实施例中，第二晶面具有(111)晶体取向。在实施例中，第二蚀刻工艺包括使用氢自由基的等离子体蚀刻工艺。在实施例中，第二蚀刻工艺还包括形成氩等离子体。在实施例中，第一凹槽的底部与相邻的伪结构之间的第一横向距离小于重塑第一凹槽的底部和相邻的伪结构之间的第二横向距离。在实施例中，在重塑第一凹槽中外延生长源极/漏极区域包括在重塑第一凹槽中外延生长第一半导体材料，其中，第一半导体材料覆盖重塑第一凹槽的底部，并且在第一半导体材料上方外延生长第二半导体材料，第二半导体材料具有与第一半导体材料不同的组分，并在第二半导体材料上方外延生长第三半导体材料，第三半导体材料与第二半导体材料不同。
根据另一实施例，方法包括图案化衬底以形成带，该带包括第一半导体材料，沿着该带的侧壁形成隔离区域，该带的上部在隔离区域的顶面之上延伸，沿着该带的上部的侧壁和顶面形成伪结构，对该带的上部的暴露部分实施第一蚀刻工艺以形成第一凹槽，该带的暴露部分通过伪结构暴露，在实施第一蚀刻工艺之后，使用第二蚀刻工艺将第一凹槽重塑为具有V形底面，其中，第二蚀刻工艺相对于具有第二取向的第二晶面对具有第一取向的第一晶面具有选择性，以及在重塑第一凹槽中外延生长源极/漏极区域。在实施例中，第二蚀刻工艺具有比第一蚀刻工艺更慢的蚀刻速率。在实施例中，V形底面包括交叉(111)晶面。在实施例中，第一蚀刻工艺包括使用第一蚀刻气体的第一等离子体蚀刻工艺，并且第二蚀刻工艺包括使用与第一蚀刻气体不同的第二蚀刻气体的第二等离子体蚀刻工艺。在实施例中，第二蚀刻气体包括H2。在实施例中，在实施第二蚀刻工艺之后，第一凹槽的最上表面沿着具有第二取向的第三晶面。在实施例中，外延生长源极/漏极区域包括外延生长第一材料，外延生长第二材料以及外延生长第三材料，其中，第一材料、第二材料和第三材料都是不同的材料。在实施例中，该方法还包括沿着伪结构的侧壁形成间隔件，其中，在实施第二蚀刻工艺之后，不通过第二蚀刻工艺去除与间隔件的底面相邻的第一半导体材料的部分。
根据另一实施例，器件包括位于衬底上方的鳍，其中，鳍的底部处的第一侧壁表面沿着第一晶体取向的晶面；邻近鳍的隔离区域；沿着鳍的侧壁并且位于鳍的顶面上方的栅极结构；横向邻近栅极结构的栅极间隔件，以及邻近鳍的外延区域，其中，该外延区域的底部逐渐变细至一点。在实施例中，外延区域的底部沿着第一晶体取向的晶面逐渐变细。在实施例中，外延区域的最宽部分具有弯曲轮廓。在实施例中，外延区域的最宽部分位于外延区域的顶面和外延区域的底部之间。在实施例中，外延区域包括第一材料、位于第一材料上方的第二材料和位于第二材料上方的第三材料，其中，第一材料、第二材料和第三材料都是具有不同组分的材料。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在衬底上方形成鳍；
邻近所述鳍形成隔离区域；
在所述鳍上方形成伪结构；
沿着所述伪结构的侧壁和所述鳍的侧壁形成间隔件；
使用第一蚀刻工艺使邻近所述伪结构的鳍凹进以形成第一凹槽；
使用第二蚀刻工艺重塑所述第一凹槽以形成重塑第一凹槽，其中，所述重塑第一凹槽的底部由所述第一侧壁表面的晶面与所述第二侧壁表面的晶面的交叉点限定，其中，所述第一侧壁表面面向所述第二侧壁表面，并且在所述第二蚀刻工艺之后，所述鳍的部分在所述间隔件下方，所述鳍的所述部分的表面与所述鳍的其他部分的侧壁以一角度间隔开，所述鳍的所述部分的表面朝着所述重塑第一凹槽的中心倾斜；以及
在所述重塑第一凹槽中外延生长源极/漏极区域。
2.根据权利要求1所述的方法，其中，所述第二蚀刻工艺相对于具有第二晶体取向的第二晶面选择性地蚀刻具有第一晶体取向的第一晶面，其中，所述第一侧壁表面的晶面具有所述第一晶体取向，并且其中，所述第一侧壁表面包括具有所述第二晶体取向的所述第二晶面。
3.根据权利要求2所述的方法，其中，所述第二晶面具有(111)晶体取向。
4.根据权利要求1所述的方法，其中，所述第二蚀刻工艺包括使用氢自由基的等离子体蚀刻工艺。
5.根据权利要求4所述的方法，其中，所述第二蚀刻工艺还包括形成氩等离子体。
6.根据权利要求1所述的方法，其中，所述第一凹槽的底部与相邻的伪结构之间的第一横向距离小于所述重塑第一凹槽的底部与所述相邻的伪结构之间的第二横向距离。
7.根据权利要求1所述的方法，其中，在所述重塑第一凹槽中外延生长源极/漏极区域包括：
在所述重塑第一凹槽中外延生长第一半导体材料，其中，所述第一半导体材料覆盖所述重塑第一凹槽的底部；
在所述第一半导体材料上方外延生长第二半导体材料，所述第二半导体材料具有与所述第一半导体材料不同的组分；以及
在所述第二半导体材料上方外延生长第三半导体材料，所述第三半导体材料与所述第二半导体材料不同。
8.一种形成半导体器件的方法，包括
图案化衬底以形成带，所述带包括第一半导体材料；
沿着所述带的侧壁形成隔离区域，所述带的上部在所述隔离区域的顶面之上延伸；
沿着所述带的上部的侧壁和顶面形成伪结构；
沿着所述伪结构的侧壁形成间隔件；对所述带的上部的暴露部分实施第一蚀刻工艺以形成第一凹槽，所述带的暴露部分通过所述伪结构暴露；
在实施所述第一蚀刻工艺之后，使用第二蚀刻工艺将所述第一凹槽重塑为具有V形底面，其中，所述第二蚀刻工艺相对于具有第二取向的第二晶面对具有第一取向的第一晶面具有选择性，并且在实施所述第二蚀刻工艺之后，不通过所述第二蚀刻工艺去除与所述间隔件的底面相邻的所述第一半导体材料的部分，其中，所述第一半导体材料的所述部分的表面与所述第一半导体材料的其他部分的侧壁以一角度间隔开，所述第一半导体材料的所述部分的表面朝着重塑后的所述第一凹槽的中心倾斜；以及
在所述重塑第一凹槽中外延生长源极/漏极区域。
9.根据权利要求8所述的方法，其中，所述第二蚀刻工艺具有比所述第一蚀刻工艺更慢的蚀刻速率。
10.根据权利要求8所述的方法，其中，所述V形底面包括交叉(111)晶面。
11.根据权利要求8所述的方法，其中，所述第一蚀刻工艺包括使用第一蚀刻气体的第一等离子体蚀刻工艺，并且所述第二蚀刻工艺包括使用与所述第一蚀刻气体不同的第二蚀刻气体的第二等离子体蚀刻工艺。
12.根据权利要求11所述的方法，其中，所述第二蚀刻气体包括H2。
13.根据权利要求11所述的方法，其中，所述第二等离子体蚀刻工艺形成包括氢自由基的等离子体。
14.根据权利要求11所述的方法，其中，在实施所述第二等离子体蚀刻工艺之后，所述第一凹槽的最上表面沿着具有所述第二取向的第三晶面。
15.根据权利要求8所述的方法，其中，所述间隔件层包括多层。
16.一种半导体器件，包括：
鳍，位于衬底上方，其中，所述鳍的底部处的第一侧壁表面沿着第一晶体取向的晶面；
隔离区域，邻近所述鳍；
栅极结构，沿着所述鳍的侧壁并且位于所述鳍的顶面上方；
栅极间隔件，横向邻近所述栅极结构，其中，所述鳍的部分在所述栅极间隔件下方，并且所述鳍的所述部分的表面与所述鳍的其他部分的侧壁以一角度间隔开；以及
外延区域，邻近所述鳍，其中，所述外延区域的底部逐渐变细至一点，并且所述鳍的所述部分的表面朝着所述外延区域的中心倾斜。
17.根据权利要求16所述的半导体器件，其中，所述外延区域的底部沿着所述第一晶体取向的晶面逐渐变细。
18.根据权利要求16所述的半导体器件，其中，所述外延区域的最宽部分具有弯曲轮廓。
19.根据权利要求16所述的半导体器件，其中，所述外延区域的最宽部分位于所述外延区域的顶面和所述外延区域的底部之间。
20.根据权利要求16所述的半导体器件，其中，所述外延区域包括第一材料、位于所述第一材料上方的第二材料和位于所述第二材料上方的第三材料，其中，所述第一材料、所述第二材料和所述第三材料都是具有不同组分的材料。
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