KR20220040024A - 반도체 장치 및 이의 제조 방법 - Google Patents

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김태균
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Abstract

소자의 성능 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다. 기판 상에, 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 반도체 패턴, 제1 방향으로 인접한 반도체 패턴 사이에 배치된 복수의 몰드 절연층, 각각의 반도체 패턴과 접촉하는 복수의 실리사이드 패턴, 및 제1 방향으로 인접한 몰드 절연층 사이에 배치되고, 각각의 실리사이드 패턴과 연결된 복수의 제1 금속성 도전막을 포함하고, 각각의 실리사이드 패턴은 상기 반도체 패턴을 바라보는 제1 측벽과, 제1 금속성 도전막을 바라보는 제2 측벽을 포함하고, 각각의 실리사이드 패턴의 제1 측벽 및 실리사이드 패턴의 제2 측벽은 상기 제1 방향으로 연장되고, 각각의 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 곡면이다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 기판과 수직인 방향으로 적층된 반도체 패턴을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 예를 들어, 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 반도체 패턴을 포함하는 반도체 소자들이 제안되고 있다.
본 발명이 해결하려는 과제는, 소자의 성능 및 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명의 해결하려는 다른 과제는, 소자의 성능 및 신뢰성을 향상시킨 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 반도체 패턴, 제1 방향으로 인접한 반도체 패턴 사이에 배치된 복수의 몰드 절연층, 각각의 반도체 패턴과 접촉하는 복수의 실리사이드 패턴, 및 제1 방향으로 인접한 몰드 절연층 사이에 배치되고, 각각의 실리사이드 패턴과 연결된 복수의 제1 금속성 도전막을 포함하고, 각각의 실리사이드 패턴은 상기 반도체 패턴을 바라보는 제1 측벽과, 제1 금속성 도전막을 바라보는 제2 측벽을 포함하고, 각각의 실리사이드 패턴의 제1 측벽 및 실리사이드 패턴의 제2 측벽은 상기 제1 방향으로 연장되고, 각각의 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 곡면이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 반도체 패턴, 제1 방향으로 인접한 반도체 패턴 사이에 배치된 복수의 몰드 절연층, 각각의 반도체 패턴과 접촉하는 복수의 실리사이드 패턴, 실리사이드 패턴과, 제1 방향으로 인접하는 몰드 절연층에 의해 정의되고, 제1 방향과 수직인 제2 방향으로 연장되는 복수의 측면 연장 홀, 및 각각의 측면 연장 홀 내에 배치되고, 각각의 실리사이드 패턴과 연결된 복수의 제1 금속성 도전막을 포함하고, 각각의 실리사이드 패턴은 반도체 패턴을 바라보는 제1 측벽과, 제1 금속성 도전막을 바라보는 제2 측벽을 포함하고, 각각의 측면 연장 홀은 제1 방향으로 인접하는 몰드 절연층에 의해 정의된 상면 및 하면과, 실리사이드 패턴의 제2 측벽에 의해 정의된 측벽을 포함하고, 각각의 측면 연장 홀에서, 측면 연장 홀의 제1 방향으로의 높이에 대한 측면 연장 홀의 상기 제2 방향으로의 폭의 비율은 5 이상이고, 서로 간에 대응되는 지점에서, 각각의 실리사이드 패턴의 제2 방향으로의 폭은 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 몰드 절연층, 제1 방향으로 인접하는 몰드 절연층 사이에 배치된 복수의 반도체 패턴, 제1 방향으로 인접하는 몰드 절연층 사이에서 각각의 반도체 패턴 상에 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 전극, 기판 상에, 제1 방향으로 연장되고, 복수의 반도체 패턴과 연결된 비트 라인, 각각의 반도체 패턴과 접촉하는 복수의 실리사이드 패턴, 실리사이드 패턴과, 제1 방향으로 인접하는 몰드 절연층에 의해 정의되고, 제1 방향 및 제2 방향과 수직인 제3 방향으로 연장되는 복수의 측면 연장 홀, 및 각각의 측면 연장 홀 내에 배치되고, 실리사이드 패턴과 연결된 복수의 커패시터를 포함하고, 각각의 측면 연장 홀은 제1 방향으로 인접하는 몰드 절연층에 의해 정의된 상면 및 하면과, 실리사이드 패턴에 의해 정의된 측벽을 포함하고, 각각의 실리사이드 패턴은 측면 연장 홀의 상면 및 측면 연장 홀의 하면을 따라 비연장되고, 서로 간에 대응되는 지점에서, 각각의 실리사이드 패턴의 제3 방향으로의 폭은 동일하다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 제1 방향으로 몰드 절연층 및 반도체 패턴이 교대로 적층된 몰드 구조체를 형성하고, 몰드 구조체는 반도체 패턴과 제1 방향으로 인접하는 몰드 절연층에 의해 정의되고, 제1 방향과 수직인 제2 방향으로 연장된 복수의 프리 측면 연장 홀을 포함하고, IVA 족 또는 IVB 족의 원소를 중심 원자로 갖는 환원제를 이용하여, 각각의 프리 측면 연장 홀의 프로파일을 따라 씨드 금속막을 형성하고, 씨드 금속막과 반도체 패턴의 실리사이드화 공정을 통해, 몰드 절연층 사이에 반도체 패턴과 접촉하는 복수의 실리사이드 패턴을 형성하고, 실리사이드 패턴과 연결된 금속성 도전막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1에서 제1 정보 저장 요소(DS1)을 제외하고 도시한 도면이다.
도 3 및 도 4는 도 1의 P 및 Q 부분을 확대한 도면들이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6 및 도 7은 도 5의 P 및 Q 부분을 확대한 도면들이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 내지 도 11은 도 8의 R 부분을 확대한 예시적인 도면들이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 15 내지 도 18은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 19는 몇몇 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 22 및 도 23은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 28 내지 도 33은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1에서 제1 정보 저장 요소(DS1)을 제외하고 도시한 도면이다. 도 3 및 도 4는 도 1의 P 및 Q 부분을 확대한 도면들이다.
도 1 내지 도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 제1 반도체 패턴(SP1)과, 복수의 제1 몰드 절연층(ILD1)과, 복수의 제1 실리사이드 패턴(MSC1)과, 복수의 제1 정보 저장 요소(DS1)을 포함할 수 있다.
복수의 제1 몰드 절연층(ILD1)은 기판(SUB) 상에 배치될 수 있다. 각각의 제1 몰드 절연층(ILD1)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다. 제3 방향(D3)은 기판(SUB)의 두께 방향일 수 있다. 제1 몰드 절연층(ILD1)은 4개인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
각각의 제1 몰드 절연층(ILD1)은 제3 방향(D3)으로 대향되는 상면(ILD1_US)과 하면(ILD1_BS)을 포함할 수 있다. 복수의 제1 몰드 절연층(ILD1)이 제3 방향(D3)으로 인접하는 제1_1 몰드 절연층(ILD1)과 제1_2 몰드 절연층(ILD1)을 포함할 수 있다. 제1_1 몰드 절연층(ILD1)은 제1_2 몰드 절연층(ILD1)보다 기판(SUB)에 인접할 수 있다. 이 때, 제1_1 몰드 절연층의 상면(ILD1_US)은 제1_2 몰드 절연층의 하면(ILD1_BS)과 마주볼 수 있다.
제1 몰드 절연층(ILD1)은 절연 물질을 포함할 수 있다. 제1 몰드 절연층(ILD1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 몰드 절연층(ILD1)은 실리콘 산화막을 포함할 수 있다.
기판(SUB)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(SUB)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(SUB)은 실리콘 기판인 것으로 설명한다.
최하부에 위치한 제1 몰드 절연층(ILD1)은 기판(SUB)과 접촉하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 예를 들어, 제1 몰드 절연층(ILD1)과 기판(SUB) 사이에, 제1 몰드 절연층(ILD1)과 다른 절연 물질을 포함하는 식각 정지막이 더 배치될 수 있다.
복수의 제1 반도체 패턴(SP1)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 각각의 제1 반도체 패턴(SP1)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다.
다르게 말하면, 복수의 제1 반도체 패턴(SP1)은 기판(SUB) 상에 제3 방향(D3)으로 이격되어 배치될 수 있다. 제1 몰드 절연층(ILD1)은 제3 방향(D3)으로 인접하는 제1 반도체 패턴(SP1) 사이에 배치될 수 있다. 최하부에 위치한 제1 몰드 절연층(ILD1)과 기판(SUB) 사이에는 제1 반도체 패턴(SP1)이 배치되지 않을 수 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 반도체 패턴(SP1)은 제2 방향(D2)으로 연장될 수 있다. 제2 방향(D2)은 제3 방향(D3)과 수직인 방향일 수 있다. 제2 방향(D2)은 기판(SUB)의 상면과 나란할 수 있다. 제2 방향(D2) 및 제3 방향(D3)은 제1 방향(D1)과 수직일 수 있다.
각각의 제1 반도체 패턴(SP1)은 서로 마주보는 제1 몰드 절연층의 상면(ILD1_US)의 일부 및 제1 몰드 절연층의 하면(ILD1_BS)의 일부와 제3 방향(D3)으로 중첩될 수 있다.
제1 반도체 패턴(SP1)은 예를 들어, 실리콘 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 제1 반도체 패턴(SP1)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 하나를 포함할 수 있다. 일 예로, 제1 반도체 패턴(SP1)은 p형의 불순물이 도핑된 반도체 물질을 포함할 수 있다. 다른 예로, 제1 반도체 패턴(SP1)은 n형의 불순물이 도핑된 반도체 물질을 포함할 수 있다. 또 다른 예로, 제1 반도체 패턴(SP1)은 언도프(undoped) 반도체 물질을 포함할 수 있다. 여기에서, "언도프(undoped) 반도체 물질"은 인위적으로 도핑된 p형 또는 n형의 불순물을 포함하지 않는 반도체 물질을 의미한다.
복수의 제1 실리사이드 패턴(MSC1)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 각각의 제1 실리사이드 패턴(MSC1)은 각각의 제1 반도체 패턴(SP1) 상에 형성될 수 있다. 제1 실리사이드 패턴(MSC1)은 제1 반도체 패턴(SP1)과 접촉한다.
제1 실리사이드 패턴(MSC1)은 인접하는 제1 몰드 절연층(ILD1) 사이의 제1 반도체 패턴(SP1) 상에 형성될 수 있다. 제1 실리사이드 패턴(MSC1)은 서로 마주보는 제1 몰드 절연층의 상면(ILD1_US) 및 제1 몰드 절연층의 하면(ILD1_BS)을 따라 연장되지 않는다. 다르게 설명하면, 인접하는 제1 몰드 절연층(ILD1) 사이의 공간에서, 제1 실리사이드 패턴(MSC1)은 제1 반도체 패턴(SP1) 상에만 형성될 수 있다.
각각의 제1 실리사이드 패턴(MSC1)은 제3 방향(D3)으로 연장되는 제1 측벽(MSC1_S1)과 제2 측벽(MSC1_S2)을 포함할 수 있다. 제1 실리사이드 패턴의 제1 측벽(MSC1_S1)은 제1 반도체 패턴(SP1)을 바라본다. 제1 실리사이드 패턴(MSC1)과, 제1 반도체 패턴(SP1) 사이의 접촉면은 제1 실리사이드 패턴의 제1 측벽(MSC1_S1)일 수 있다. 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)은 제1 정보 저장 요소(DS1)의 제1 하부 도전막(CL1_B)을 바라본다.
제1 실리사이드 패턴의 제1 측벽(MSC1_S1) 및 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)은 각각 곡면일 수 있다. 예를 들어, 각각의 제1 실리사이드 패턴의 제1 측벽(MSC1_S1) 및 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)은 제1 반도체 패턴(SP1)을 향해 볼록한 곡면일 수 있다.
도 1, 도 3 및 도 4에서, 복수의 제1 실리사이드 패턴(MSC1)은 기판(SUB)에서 서로 다른 높이에 배치된 제1_1 실리사이드 패턴(MSC1_1)과, 제1_2 실리사이드 패턴(MSC1_2)를 포함할 수 있다. 각각의 제1_1 실리사이드 패턴(MSC1_1)과, 제1_2 실리사이드 패턴(MSC1_2)은 제1 반도체 패턴(SP1)을 향해 볼록한 제1 측벽(MSC1_S1)과, 제2 측벽(MSC1_S2)를 포함한다.
서로 간에 대응되는 지점에서, 기판(SUB)으로부터 서로 다른 높이에 배치된 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭은 동일할 수 있다. 예를 들어, 제1_1 실리사이드 패턴(MSC1_1)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)으로부터 H11만큼 이격된 제1 지점과, 제1_2 실리사이드 패턴(MSC1_2)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)으로부터 H11만큼 이격된 제2 지점은 서로 간에 대응되는 지점일 수 있다.
제1_1 실리사이드 패턴(MSC1_1)의 제1 지점에서 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭(t21)은, 제1_2 실리사이드 패턴(MSC1_2)의 제2 지점에서 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭(t22)과 동일할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 서로 간에 대응되는 지점에서 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭의 변화량이 50% 이하일 때, 서로 간에 대응되는 지점에서 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭은 동일하다고 볼 수 있다. 예를 들어, 제3 방향(D3)으로 배치된 복수의 제1 실리사이드 패턴(MSC1)의 서로 간에 대응되는 지점에서, 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭은 최대값을 갖고, 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭은 최소값을 가질 수 있다. 이 때, 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭(최대값)에 대한 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭(최소값)의 비율은 0.5보다 크거나 같을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 기판(SUB)에서 멀어짐에 따라, 각각의 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭(t21, t22)은 일정할 수 있다.
도 3에서, 제1_1 실리사이드 패턴(MSC1_1)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)에서 멀어짐에 따라, 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭(t21)은 일정할 수 있다.
도 4에서, 제1_2 실리사이드 패턴(MSC1_2)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)에서 멀어짐에 따라, 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭(t22)은 일정할 수 있다.
제1 실리사이드 패턴(MSC1)은 금속의 실리사이드화 물질(금속-실리콘 화합물) 또는 금속 질화물의 실리사이드화 물질(금속 질화물-실리콘 화합물)을 포함할 수 있다. 제1 실리사이드 패턴(MSC1)은 예를 들어, 티타늄(Ti), 나이오븀(Nb), 몰리브덴(Mo), 텅스텐(W), 코발트(Co) 중 하나의 실리사이드화 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
일 예로, 제1 실리사이드 패턴(MSC1)은 도 30 및 도 31에서 설명될 환원제의 중심에 배치된 IVA족 또는 IVB족의 원소를 포함할 수 있다. 다른 예로, 제1 실리사이드 패턴(MSC1)은 도 30 및 도 31에서 설명된 환원제의 중심에 배치된 IVA족 또는 IVB족의 원소를 포함하지 않는다.
복수의 제1 측면 연장 홀(LEH1)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 정의될 수 있다. 각각의 제1 측면 연장 홀(LEH1)은 제2 방향(D2)으로 연장될 수 있다. 제1 측면 연장 홀(LEH1)은 제1 실리사이드 패턴(MSC1)으로부터 제1 몰드 절연층(ILD1)의 종단까지 연장될 수 있다.
각각의 제1 측면 연장 홀(LEH1)은 인접하는 제1 몰드 절연층(ILD1)과, 제1 몰드 절연층(ILD1) 사이의 제1 실리사이드 패턴(MSC1)에 의해 정의될 수 있다.
제1 측면 연장 홀(LEH1)의 상면과, 제1 측면 연장 홀(LEH1)의 하면은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1)에 의해 정의될 수 있다. 예를 들어, 제1 측면 연장 홀(LEH1)의 상면은 제1 몰드 절연층의 하면(ILD1_BS)에 의해 정의되고, 제1 측면 연장 홀(LEH1)의 하면은 제1 몰드 절연층의 상면(ILD1_US)에 의해 정의될 수 있다. 제1 측면 연장 홀(LEH1)의 측벽은 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)에 의해 정의될 수 있다.
제1 실리사이드 패턴(MSC1)은 제1 측면 연장 홀(LEH1)의 상면과, 제1 측면 연장 홀(LEH1)의 하면을 따라 연장되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 측면 연장 홀(LEH1)에서, 제1 측면 연장 홀(LEH1)의 제3 방향(D3)으로의 높이(H1)에 대한 제1 측면 연장 홀(LEH1)의 제2 방향(D2)으로의 폭(W1)의 비율은 5 이상일 수 있다.
복수의 제1 정보 저장 요소(DS1)는 각각의 제1 측면 연장 홀(LEH1) 내에 배치될 수 있다. 각각의 제1 정보 저장 요소(DS1)는 제1 실리사이드 패턴(MSC1)과 연결될 수 있다.
제1 정보 저장 요소(DS1)는 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 제1 정보 저장 요소(DS1)는, 커패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 제1 정보 저장 요소(DS1)는 커패시터일 수 있다.
복수의 제1 정보 저장 요소(DS1)는 제1 커패시터 유전막(DL1)과, 제1 상부 도전막(CL1_U)과, 복수의 제1 하부 도전막(CL1_B)을 포함할 수 있다. 각각의 제1 정보 저장 요소(DS1)는 각각의 제1 측면 연장 홀(LEH1) 내에 배치된 제1 하부 도전막(CL1_B)과, 제1 커패시터 유전막(DL1)과, 제1 상부 도전막(CL1_U)을 포함할 수 있다. 각각의 제1 측면 연장 홀(LEH1) 내의 제1 정보 저장 요소(DS1)는 제1 측면 연장 홀(LEH1) 외부에 배치된 제1 상부 도전막(CL1_U)의 일부에 의해 연결될 수 있다.
각각의 제1 하부 도전막(CL1_B)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 제1 하부 도전막(CL1_B)은 제1 실리사이드 패턴(MSC1)과 연결될 수 있다. 제1 하부 도전막(CL1_B)은 제1 실리사이드 패턴(MSC1)과 접촉할 수 있다.
제1 하부 도전막(CL1_B)은 제1 측면 연장 홀(LEH1) 내에 배치된다. 제1 하부 도전막(CL1_B)은 제1 측면 연장 홀(LEH1)의 상면과, 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)과, 제1 측면 연장 홀(LEH1)의 하면을 따라 연장될 수 있다. 제1 하부 도전막(CL1_B)은 제1 측면 연장 홀(LEH1)의 프로파일을 따라 연장될 수 있다.
각각의 제1 측면 연장 홀(LEH1) 내에 배치된 제1 하부 도전막(CL1_B)은 서로 간에 분리된다. 제3 방향(D3)으로 인접하는 제1 하부 도전막(CL1_B)은 제1 몰드 절연층(ILD1)에 의해 분리되므로, 제3 방향(D3)으로 인접하는 제1 하부 도전막(CL1_B)은 연결되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 측면 연장 홀(LEH1)의 상면 상의 제1 하부 도전막(CL1_B)의 두께(t11)는 제1 측면 연장 홀(LEH1)의 측벽 상의 제1 하부 도전막(CL1_B)의 두께(t12)와 동일할 수 있다. 예를 들어, 제1 하부 도전막(CL1_B)은 제1 측면 연장 홀(LEH1)의 프로파일을 따라 균일한 두께로 형성될 수 있다.
제1 커패시터 유전막(DL1)은 제1 하부 도전막(CL1_B) 상에 배치될 수 있다. 제1 상부 도전막(CL1_U)은 제1 커패시터 유전막(DL1) 상에 배치될 수 있다. 제1 커패시터 유전막(DL1) 및 제1 상부 도전막(CL1_U)은 제1 하부 도전막(CL1_B) 상에 순차적으로 배치될 수 있다.
예를 들어, 각각의 제1 측면 연장 홀(LEH1) 내에 배치된 제1 커패시터 유전막(DL1) 및 제1 상부 도전막(CL1_U)은 서로 간에 연결될 수 있다.
제1 하부 도전막(CL1_B) 및 제1 상부 도전막(CL1_U)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄, 나이오븀, 텅스텐, 코발트, 몰리브덴 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 예로, 제1 하부 도전막(CL1_B)은 도전성 금속 질화물, 금속 및 도전성 금속 산화물을 포함할 수 있다. 도전성 금속 질화물, 금속 및 도전성 금속 산화물은 금속성 도전막에 포함될 수 있다.
제1 커패시터 유전막(DL1)은 예를 들어, 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 커패시터 유전막(DL1)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 커패시터 유전막(DL1)은 하프늄(Hf)을 포함할 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6 및 도 7은 도 5의 P 및 Q 부분을 확대한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(SUB)에서 멀어짐에 따라, 각각의 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭(t21, t22)은 증가하다가 감소할 수 있다.
제1_1 실리사이드 패턴(MSC1_1)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)에서 멀어짐에 따라, 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭(t21)은 증가하다가 감소할 수 있다.
제1_2 실리사이드 패턴(MSC1_2)의 하부에 위치한 제1 몰드 절연층의 상면(ILD1_US)에서 멀어짐에 따라, 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭(t22)은 증가하다가 감소할 수 있다.
제1_1 실리사이드 패턴(MSC1_1) 및 제1_2 실리사이드 패턴(MSC1_2)의 대응 지점에서, 제1_1 실리사이드 패턴(MSC1_1)의 제2 방향(D2)으로의 폭(t21)은 제1_2 실리사이드 패턴(MSC1_2)의 제2 방향(D2)으로의 폭(t22)과 동일할 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9 내지 도 11은 도 8의 R 부분을 확대한 예시적인 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8 내지 도 11을 참고하면, 제1 측면 연장 홀(LEH1)의 상면 상의 제1 하부 도전막(CL1_B)의 두께(t11)는 제1 측면 연장 홀(LEH1)의 측벽 상의 제1 하부 도전막(CL1_B)의 두께(t12)보다 두껍다.
도 8 및 도 9에서, 제1 하부 도전막(CL1_B)은 제1_1 하부 도전막(CL1_B1)과, 제1_2 하부 도전막(CL1_B2)을 포함할 수 있다.
제1_1 하부 도전막(CL1_B1)과, 제1_2 하부 도전막(CL1_B2)은 제1 몰드 절연층(ILD1) 상에 순차적으로 배치될 수 있다. 제1_1 하부 도전막(CL1_B1)은 제1_2 하부 도전막(CL1_B2)과 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 제1_1 하부 도전막(CL1_B1)은 제1 실리사이드 패턴(MSC1)의 금속 실리사이드에 포함된 금속을 포함할 수 있다. 제조 공정 상, 제1_1 하부 도전막(CL1_B1)은 제1 실리사이드 패턴(MSC1)을 형성하기 위한 실리사이드화 공정 후 남은 도전막일 수 있다.
도 8에서, 제1_1 하부 도전막(CL1_B1)은 제1 몰드 절연층의 상면(ILD1_US)을 따라 연장될 수 있다. 하지만, 제1_1 하부 도전막(CL1_B1)은 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)을 따라 연장되지 않는다.
도 9에서, 제1_1 하부 도전막(CL1_B1)은 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)을 따라 연장될 수 있다. 이 때, 제1 몰드 절연층의 상면(ILD1_US) 상의 제1_1 하부 도전막(CL1_B1)의 두께는 제1 실리사이드 패턴의 제2 측벽(MSC1_S2) 상의 제1_1 하부 도전막(CL1_B1)의 두께보다 두껍다.
도 11에서, 제1 하부 도전막(CL1_B)은 제1_1 하부 도전막(CL1_B1) 및 제1_2 하부 도전막(CL1_B2) 사이에 배치된 제1_3 하부 도전막(CL1_B3)을 더 포함할 수 있다. 제1_3 하부 도전막(CL1_B3)은 제1_2 하부 도전막(CL1_B2)의 프로파일을 따라 배치될 수 있다. 제1_3 하부 도전막(CL1_B3)은 예를 들어, 제1_1 하부 도전막(CL1_B1)에 포함된 금속이 질화된 금속 질화물을 포함할 수 있다. 도 11에서 도시된 것과 달리, 제1_1 하부 도전막(CL1_B1)은 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)을 따라 연장되지 않을 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 측면 연장 홀(LEH1)을 전체적으로 채우는 복수의 제1 도전막(CL1)을 포함할 수 있다.
각각의 제1 도전막(CL1)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 배치될 수 있다. 각각의 제1 도전막(CL1)은 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이의 공간을 전체적으로 채울 수 있다.
각각의 제1 도전막(CL1)은 제1 몰드 절연층(ILD1) 사이에 배치된 제1 실리사이드 패턴(MSC1)과 접촉할 수 있다.
제1 측면 연장 홀(LEH1) 내에 배치된 제1 도전막(CL1)은 배선 구조체(WRS)일 수 있다. 배선 구조체(WRS)는 제1 정보 저장 요소(도 1의 DS1)를 대신할 수 있다. 각각의 제1 측면 연장 홀(LEH1) 내의 배선 구조체(WRS)는 제1 측면 연장 홀(LEH1) 외부에 배치된 제1 도전막(CL1)의 일부에 의해 연결될 수 있지만, 이에 제한되는 것은 아니다.
제1 도전막(CL1)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 도전성 금속 산화물 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전막(CL1)은 제1 배리어 도전막(CL1_BM)과, 제1 배리어 도전막(CL1_BM) 상의 제1 필링 도전막(CL1_FL)을 포함할 수 있다.
제1 배리어 도전막(CL1_BM)은 제1 반도체 패턴(SP1)과 접촉할 수 있다. 제1 배리어 도전막(CL1_BM)은 제1 측면 확장 홀(LEH1)의 프로파일을 따라 연장될 수 있다. 제1 배리어 도전막(CL1_BM)은 제1 몰드 절연층의 상면(ILD1_US)과, 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)과, 제1 몰드 절연층의 하면(ILD1_BS)을 따라 연장될 수 있다.
제1 도전막(CL1)은 제1 배리어 도전막(CL1_BM)에 의해 정의된 필링 리세스(FILL_R)을 포함할 수 있다. 제1 필링 도전막(CL1_FL)은 필링 리세스(FILL_R)를 채울 수 있다.
일 예로, 제1 측면 연장 홀(LEH1)의 상면 상의 제1 배리어 도전막(CL1_BM)의 두께(t13)는 제1 측면 연장 홀(LEH1)의 측벽 상의 제1 배리어 도전막(CL1_BM)의 두께(t14)와 동일할 수 있다.
다른 예로, 제1 측면 연장 홀(LEH1)의 상면 상의 제1 배리어 도전막(CL1_BM)의 두께(t13)는 제1 측면 연장 홀(LEH1)의 측벽 상의 제1 배리어 도전막(CL1_BM)의 두께(t14)보다 두껍다. 이와 같은 경우, 제1 배리어 도전막(CL1_BM)은 도 9 내지 도 11을 이용하여 설명한 것과 유사한 구조를 가질 수 있다.
도 14는 몇몇 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 14를 참조하면, 몇몇 실시예들에 따른 3차원 반도체 장치의 셀 어레이(CA)는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 비트 라인들(BL)은 제1 방향(D1)으로 이격될 수 있다.
워드 라인들(WL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 서로 인접하는 워드 라인들(BL)은 제3 방향(D3)으로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인은 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 제2 정보 저장 요소(DS2)에 연결될 수 있다. 예를 들어, 제2 정보 저장 요소(DS2)는 커패시터일 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 커패시터의 하부 전극에 연결될 수 있다.
도 15 내지 도 18은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다.
도 14 및 도 15를 참고하면, 기판(SUB) 상에 도 14를 이용하여 설명한 복수개의 서브 셀 어레이(SCA) 중 하나가 제공될 수 있다.
구체적으로, 기판(SUB) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 복수개의 제2 반도체 패턴들(SP2), 복수개의 제2 정보 저장 요소들(DS2) 및 게이트 전극(GE)을 포함할 수 있다.
제2 반도체 패턴(SP2)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제2 반도체 패턴(SP2)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체 패턴(SP2)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 하나를 포함할 수 있다.
각각의 제2 반도체 패턴(SP2)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 14를 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 14를 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인 및 제2 소오스/드레인에 각각 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 제2 반도체 패턴(SP2)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 제2 반도체 패턴(SP2)의 제1 단(end)에 인접하여 형성될 수 있고, 제2 불순물 영역(SD2)은 제2 반도체 패턴(SP2)의 제2 단에 인접하여 형성될 수 있다. 상기 제2 단은 상기 제1 단에 제2 방향(D2)으로 대향할 수 있다.
제2 반도체 패턴(SP2)의 상기 제2 단에 제2 정보 저장 요소(DS2)가 연결될 수 있다. 제2 반도체 패턴(SP2)의 제2 불순물 영역들(SD2)에 제2 정보 저장 요소(DS2)가 연결될 수 있다. 제2 정보 저장 요소(DS2)는 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 제2 정보 저장 요소(DS2)는, 커패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 제2 정보 저장 요소(DS2)는 커패시터일 수 있다.
게이트 전극(GE)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극(GE)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 각각의 게이트 전극(GE)은, 하나의 층 내의 제2 반도체 패턴(SP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 다시 말하면, 게이트 전극(GE)은 도 14를 참조하여 설명한 수평 워드 라인들(WL)일 수 있다.
게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
기판(SUB) 상에, 수직한 방향(즉, 제3 방향(D3))으로 연장되는 복수개의 비트 라인(BL)이 제공될 수 있다. 각각의 비트 라인(BL)은, 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 비트 라인(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은, 수직하게 적층된 제2 반도체 패턴(SP2)의 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
비트 라인(BL)은 도전 물질을 포함할 수 있고, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 비트 라인(BL)은 도 14를 참조하여 설명한 수직 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 제2 반도체 패턴(SP2)은 제1 방향(D1)으로 배열될 수 있다. 제1 층(L1)의 제2 반도체 패턴(SP2)은 서로 동일한 레벨에 위치할 수 있다. 제1 층(L1)의 게이트 전극(GE)은, 제1 층(L1)의 제2 반도체 패턴(SP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 층(L1)의 게이트 전극(GE)은, 제2 반도체 패턴(SP2)의 상면 상에 제공될 수 있다.
도시되진 않았지만, 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막이 개재될 수 있다. 게이트 절연막은 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 비트 라인(BL)은, 제1 층(L1)의 제2 반도체 패턴(SP2)의 상기 제1 단에 연결될 수 있다. 일 예로, 비트 라인(BL)은 제1 불순물 영역들(SD1)에 직접 연결될 수 있다. 다른 예로, 비트 라인(BL)은 금속 실리사이드를 통해 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 적층 구조체(SS) 상에 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층이 배치될 수 있다.
도시되지 않았지만, 기판(SUB) 상에 서브 셀 어레이(SCA)를 동작시키는 주변 회로가 형성될 수 있다. 상기 배선층을 이용하여, 주변 회로와 서브 셀 어레이는 연결될 수 있다.
이하, 도 16 내지 도 18에 따른 실시예들은 앞서 도 14 및 도 15를 이용하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 다른 점에 대해 상세히 설명한다.
도 14 및 도 16을 참조하면, 게이트 전극(GE)은 제2 반도체 패턴(SP2)의 상면 상의 제1 게이트 전극(GE1)과, 제2 반도체 패턴(SP2)의 하면 상의 제2 게이트 전극(GE2)을 포함할 수 있다.
다시 말하면, 몇몇 실시예들에 따른 반도체 장치에서, 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)의 양 면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
도 14 및 도 17을 참조하면, 게이트 전극(GE)은 제2 반도체 패턴(SP2)의 채널 영역(CH)을 둘러쌀 수 있다. 게이트 전극(GE)은, 채널 영역(CH)의 상면, 바닥면 및 양 측벽들 상에 제공될 수 있다.
다시 말하면, 몇몇 실시예들에 따른 반도체 장치에서, 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)을 둘러싸는 게이트-올-어라운드 트랜지스터(Gate All Around Transistor)일 수 있다.
다르게 설명하면, 게이트 전극(GE)은 도 16에서 설명한 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)과, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)를 연결하는 연결 게이트 전극을 포함할 수 있다. 연결 게이트 전극은 동일 레벨에서 제1 방향(D1)으로 이격되어 배치된 제2 반도체 패턴(SP2) 사이에 배치될 수 있다.
도 14 및 도 18을 참고하면, 평면도적인 관점에서, 제2 반도체 패턴(SP2)은 폐루프(closed-loop) 형상을 가질 수 있다. 예를 들어, 제2 반도체 패턴(SP2)은 환형 형상을 가질 수 있다. 또는, 제2 반도체 패턴(SP2)은 외주면이 모따기된 사각형의 형태를 갖는 루프 형상을 가질 수도 있다.
또한, 게이트 전극(GE)은 제2 반도체 패턴(SP2)의 상면 상의 제1 게이트 전극(GE1) 및 제2 반도체 패턴(SP2)의 하면 상의 제2 게이트 전극(GE2)을 포함할 수 있다. 도시되지 않았지만, 동일 레벨에서 제1 방향(D1)으로 이격되어 배치된 제2 반도체 패턴(SP2) 사이에, 게이트 전극(GE)는 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)를 연결하는 연결 게이트 전극을 포함할 수 있다.
도 19는 몇몇 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
비트 라인(BL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 각각의 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 서로 인접하는 비트 라인(BL)은 제3 방향(D3)으로 이격될 수 있다.
워드 라인(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인(WL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 워드 라인(WL)은 제1 방향(D1)으로 이격될 수 있다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다. 도 20 및 도 21은 도 19를 이용하여 설명한 회로도에 대응될 수 있다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19 및 도 20을 참고하면, 게이트 전극(GE)은 제3 방향(D3)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극(GE)은 제1 방향(D1)을 따라 서로 이격되어 배치될 수 있다. 각각의 게이트 전극(GE)은 제3 방향(D3)으로 적층된 제2 반도체 패턴(SP2)을 가로지르며 제3 방향(D1)으로 연장될 수 있다. 게이트 전극(GE)는 제2 반도체 패턴(SP2)의 상면 및 하면을 연결하는 측벽 상에 배치될 수 있다.
기판(SUB) 상에, 제1 방향(D1)으로 연장되는 복수개의 비트 라인(BL)이 제공될 수 있다. 각각의 비트 라인(BL)은, 제1 방향(D1)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 비트 라인(BL)은 제3 방향(D3)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은, 동일 높이 레벨에 배치된 제2 반도체 패턴(SP2)의 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
도 19 및 도 21을 참고하면, 게이트 전극(GE)은 제2 반도체 패턴(SP2)의 양 측벽 상에 배치된 제1 게이트 전극(GE1)과, 제2 게이트 전극(GE2)을 포함할 수 있다.
제2 반도체 패턴(SP2)의 양 측벽은 제2 반도체 패턴(SP2)의 상면 및 하면을 연결한다.
도 22 및 도 23은 각각 몇몇 실시예들에 따른 3차원 반도체 장치를 나타내는 사시도이다. 설명의 편의를 위하여, 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 22 및 도 23은 각각 도 16을 이용하여 도시되었지만, 이에 제한되는 것은 아니다. 도 22 및 도 23의 서브 셀 어레이(SCA) 구조는 도 15, 도 17, 도 18, 도 20 및 도 21에서 설명된 구조를 가질 수 있음은 물론이다.
도 22를 참고하면, 기판(SUB) 상에 주변 회로 영역(PER)이 제공될 수 있다.
주변 회로 영역(PER)은 기판(SUB) 상에 제공된 주변 트랜지스터들을 포함할 수 있다. 주변 회로 영역(PER)은 몇몇 실시예들에 따른 3차원 반도체 장치를 동작시키기 위한 회로를 포함할 수 있다.
주변 회로 영역(PER) 상에, 도 16을 참조하여 설명한 서브 셀 어레이(SCA)가 배치될 수 있다. 구체적으로, 주변 회로 영역(PER) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 배치될 수 있다.
서브 셀 어레이(SCA)와 전기적으로 연결된 배선층은 예를 들어, 관통 컨택을 통해 주변 회로 영역(PER)과 전기적으로 연결될 수 있다.
도 23을 참고하면, 기판(SUB) 상에 서브 셀 어레이(SCA)가 제공될 수 있다. 서브 셀 어레이(SCA) 상에 주변 회로 영역(PER)이 배치될 수 있다.
앞서 설명한 바와 같이, 주변 회로 영역(PER)은 서브 셀 어레이(SCA)를 동작시키기 위한 회로를 포함할 수 있다.
일 예로, 주변 회로 영역(PER)은 예를 들어, 관통 컨택을 통해 서브 셀 어레이(SCA)와 전기적으로 연결될 수 있다.
다른 예로, 주변 회로 영역(PER)은 서브 셀 어레이(SCA)를 동작시키기 위한 회로와 전기적으로 연결된 주변 회로 배선층을 포함할 수 있다. 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층은 주변 회로 영역(PER)의 주변 회로 배선층과 서로 마주보도록 배치될 수 있다. 웨이퍼 본딩 방법을 이용하여, 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층은 주변 회로 영역(PER)의 주변 회로 배선층과 전기적으로 연결될 수 있다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로 도 24는 도 16 또는 도 17에서 제3 방향(D3)으로 적층된 제2 반도체 패턴(SP2) 부분을 제2 방향(D2)을 따라 절단한 예시적인 단면도일 수 있다.
참고적으로, 도 24에 관한 설명 중 도 1 내지 도 4를 이용하여 설명한 내용과 중복될 수 있는 내용은 간략히 설명한다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 제2 반도체 패턴(SP2)과, 복수의 제2 몰드 절연층(ILD2)과, 복수의 게이트 전극(GE)과, 복수의 제2_1 실리사이드 패턴(MSC21)과, 복수의 제2_2 실리사이드 패턴(MSC22)과, 복수의 제2 정보 저장 요소(DS2)와, 비트 라인(BL)을 포함할 수 있다.
복수의 제2 몰드 절연층(ILD2)은 기판(SUB) 상에 배치될 수 있다. 각각의 제2 몰드 절연층(ILD2)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다. 각각의 제2 몰드 절연층(ILD2)은 제3 방향(D3)으로 대향되는 상면(ILD2_US)과 하면(ILD2_BS)을 포함할 수 있다.
복수의 제2 몰드 절연층(ILD2)에 관한 설명은 도 1 내지 도 4를 이용하여 설명한 복수의 제1 몰드 절연층(ILD1)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하 생략한다.
복수의 제2 반도체 패턴(SP2)은 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 각각의 제2 반도체 패턴(SP2)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다.
각각의 제2 반도체 패턴(SP2)은 제2 방향(D2)으로 연장될 수 있다. 각각의 제2 반도체 패턴(SP2)은 서로 마주보는 제2 몰드 절연층의 상면(ILD2_US)의 일부 및 제2 몰드 절연층의 하면(ILD2_BS)의 일부와 제3 방향(D3)으로 중첩될 수 있다. 각각의 제2 반도체 패턴(SP2)은 제3 방향(D3)으로 대향되는 상면(SP2_US) 및 하면(SP2_BS)을 포함할 수 있다.
복수의 게이트 전극(GE)는 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 각각의 게이트 전극(GE)은 각각의 제2 반도체 패턴(SP2) 상에 배치될 수 있다. 각각의 게이트 전극(GE)은 제1 방향(D1)으로 연장될 수 있다.
게이트 전극(GE)은 제2 반도체 패턴의 상면(SP2_US) 상에 배치된 제1 게이트 전극(GE1)과, 제2 반도체 패턴의 하면(SP2_BS) 상에 배치된 제2 게이트 전극(GE2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 상부 게이트 전극이고, 제2 게이트 전극(GE2)은 하부 게이트 전극일 수 있다. 각각의 제2 반도체 패턴(SP2)은 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 사이에 배치될 수 있다.
게이트 절연막(GI)은 제1 게이트 전극(GE1) 및 제2 반도체 패턴(SP2) 사이와, 제1 게이트 전극(GE1) 및 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 게이트 절연막(GI)은 제2 게이트 전극(GE2) 및 제2 반도체 패턴(SP2) 사이와, 제2 게이트 전극(GE2) 및 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 게이트 절연막(GI)은 제3 방향(D3)으로 연장되는 제1 게이트 전극(GE1)의 측벽 및 제2 게이트 전극(GE2)의 측벽 상에 배치되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
게이트 절연막(GI)은 예를 들어, 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
복수의 제2_1 실리사이드 패턴(MSC21)과, 복수의 제2_2 실리사이드 패턴(MSC22)은 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 각각의 제2_1 실리사이드 패턴(MSC21)은 제2 반도체 패턴(SP2)의 제1 단과 접촉한다. 각각의 제2_2 실리사이드 패턴(MSC22)은 제2 반도체 패턴(SP2)의 제2 단과 접촉한다. 제2 반도체 패턴(SP2)의 제1 단과, 제2 반도체 패턴(SP2)의 제2 단은 제2 방향(D2)으로 대향할 수 있다.
각각의 제2_2 실리사이드 패턴(MSC22)은 제2 반도체 패턴(SP2) 상에만 형성될 수 있다. 일 예로, 각각의 제2_1 실리사이드 패턴(MSC21)은 제2 반도체 패턴(SP2) 상에만 형성될 수 있다. 다른 예로, 도시된 것과 달리, 각각의 제2_1 실리사이드 패턴(MSC21)의 일부는 제2 몰드 절연층의 상면(ILD2_US) 및 제2 몰드 절연층의 하면(ILD2_BS)을 따라 연장될 수 있다.
각각의 제2_2 실리사이드 패턴(MSC22)은 제3 방향(D3)으로 연장되는 제1 측벽(MSC22_S1)과 제2 측벽(MSC22_S2)을 포함할 수 있다. 각각의 제2_2 실리사이드 패턴(MSC22)은 도 1 내지 도 4를 이용하여 설명한 제1 실리사이드 패턴(MSC1)에 대응될 수 있다. 다시 말하면, 각각의 제2_2 실리사이드 패턴(MSC22)의 형상 및 제2 방향(D2)으로의 폭에 관한 설명은 도 1 내지 도 4를 이용하여 설명한 제1 실리사이드 패턴(MSC1)에 관한 설명과 실질적으로 동일할 수 있다. 간략히 설명하면, 서로 간에 대응되는 지점에서, 기판(SUB)으로부터 서로 다른 높이에 배치된 제2_2 실리사이드 패턴(MSC22)의 제2 방향(D2)으로의 폭은 동일할 수 있다. 또한, 기판(SUB)에서 멀어짐에 따라, 각각의 제1 실리사이드 패턴(MSC1)의 제2 방향(D2)으로의 폭은 일정할 수 있다.
도시된 것과 달리, 제2_2 실리사이드 패턴(MSC22)의 모양은 도 5 내지 도 7을 이용하여 설명한 제1 실리사이드 패턴(MSC1)과 유사할 수 있음은 물론이다. 이와 같은 경우, 각각의 제2_2 실리사이드 패턴(MSC22)의 형상 및 제2 방향(D2)으로의 폭에 관한 설명은 도 5 내지 도 7을 이용하여 설명한 제1 실리사이드 패턴(MSC1)에 관한 설명과 실질적으로 동일할 수 있다. 간략히 설명하면, 기판(SUB)에서 멀어짐에 따라, 각각의 제2_2 실리사이드 패턴(MSC22)의 제2 방향(D2)으로의 폭은 증가하다가 감소할 수 있다.
제2_1 실리사이드 패턴(MSC21)은 제2_2 실리사이드 패턴(MSC22)와 유사한 모양을 가질 수 있다.
도시된 것과 달리, 제2_1 실리사이드 패턴(MSC21)의 모양은 도 5 내지 도 7을 이용하여 설명한 제1 실리사이드 패턴(MSC1)과 유사할 수 있음은 물론이다.
제2_1 실리사이드 패턴(MSC21) 및 제2_2 실리사이드 패턴(MSC22)은 각각 금속의 실리사이드화 물질(금속-실리콘 화합물) 또는 금속 질화물의 실리사이드화 물질(금속 질화물-실리콘 화합물)을 포함할 수 있다. 제2_1 실리사이드 패턴(MSC21) 및 제2_2 실리사이드 패턴(MSC22)은 예를 들어, 티타늄(Ti), 나이오븀(Nb), 몰리브덴(Mo), 텅스텐(W), 코발트(Co) 중 하나의 실리사이드화 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 스페이서 패턴(SPC1) 및 제2 스페이서 패턴(SPC2)는 제2 반도체 패턴(SP2) 및 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 제1 스페이서 패턴(SPC1)은 제2 반도체 패턴의 상면(SP2_US)과, 제2 반도체 패턴의 하면(SP2_BS) 상에 배치될 수 있다. 제2 스페이서 패턴(SPC2)는 제2 반도체 패턴의 상면(SP2_US)과, 제2 반도체 패턴의 하면(SP2_BS) 상에 배치될 수 있다.
제1 스페이서 패턴(SPC1)는 게이트 전극(GE)과 비트 라인(BL)을 공간적으로 분리시킬 수 있다. 제2 스페이서 패턴(SPC2)는 게이트 전극(GE)과 제2 정보 저장 요소(DS2)를 공간적으로 분리시킬 수 있다.
제1 스페이서 패턴(SPC1) 및 제2 스페이서 패턴(SPC2)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
비트 라인(BL)은 제3 방향(D3)으로 이격된 복수의 제2 반도체 패턴(SP2)와 연결될 수 있다. 비트 라인(BL)은 각각의 제2 반도체 패턴(SP2)과 접촉된 제2_1 실리사이드 패턴(MSC21)과 접촉할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 비트 라인(BL)은 제3 방향(D3)으로 연장되는 수직부(BLv)와, 수직부(BLv)로부터 제2 방향(D2)으로 돌출된 돌출부(BLh)를 포함할 수 있다. 제2_1 실리사이드 패턴(MSC21)은 비트 라인의 돌출부(BLh)와 접촉할 수 있다.
분리 절연 구조체(ISS)는 기판(SUB) 상에 배치될 수 있다. 분리 절연 구조체(ISS)는 제2 방향(D2)으로 인접하는 비트 라인(BL)을 공간적으로 분리시킬 수 있다. 분리 절연 구조체(ISS)는 예를 들어, 절연 물질을 포함할 수 있다.
복수의 제2 측면 연장 홀(LEH2)은 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2) 사이에 정의될 수 있다. 각각의 제2 측면 연장 홀(LEH2)은 제2 방향(D2)으로 연장될 수 있다. 제2 측면 연장 홀(LEH2)은 제2_2 실리사이드 패턴(MSC22)으로부터 제2 몰드 절연층(ILD2)의 종단까지 연장될 수 있다.
각각의 제2 측면 연장 홀(LEH2)은 인접하는 제2 몰드 절연층(ILD2)과, 제2 몰드 절연층(ILD2) 사이의 제2_2 실리사이드 패턴(MSC22) 및 제2 스페이서 패턴(SPC2)에 의해 정의될 수 있다.
제2 측면 연장 홀(LEH2)의 상면과, 제2 측면 연장 홀(LEH2)의 하면은 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2)에 의해 정의될 수 있다. 예를 들어, 제2 측면 연장 홀(LEH2)의 상면은 제2 몰드 절연층의 하면(ILD2_BS)에 의해 정의되고, 제2 측면 연장 홀(LEH2)의 하면은 제2 몰드 절연층의 상면(ILD2_US)에 의해 정의될 수 있다. 제2 측면 연장 홀(LEH2)의 측벽은 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2)과, 제2 스페이서 패턴(SPC2)에 의해 정의될 수 있다.
제2 측면 연장 홀(LEH2)에 관한 내용은 도 1 내지 도 4를 이용하여 설명한 제1 측면 연장 홀(LEH1)과 유사할 수 있다.
복수의 제2 정보 저장 요소(DS2)는 각각의 제2 측면 연장 홀(LEH2) 내에 배치될 수 있다. 각각의 제2 정보 저장 요소(DS2)는 제2_2 실리사이드 패턴(MSC22)과 연결될 수 있다. 각각의 제2 정보 저장 요소(DS2)는 커패시터일 수 있다.
복수의 제2 정보 저장 요소(DS2)는 제2 커패시터 유전막(DL2)과, 제2 상부 도전막(CL2_U)과, 복수의 제2 하부 도전막(CL2_B)을 포함할 수 있다. 각각의 제2 정보 저장 요소(DS2)는 각각의 제2 측면 연장 홀(LEH2) 내에 배치된 제2 하부 도전막(CL2_B)과, 제2 커패시터 유전막(DL2)과, 제2 상부 도전막(CL2_U)을 포함할 수 있다.
각각의 제2 하부 도전막(CL2_B)은 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2) 사이에 배치될 수 있다. 제2 하부 도전막(CL2_B)은 제2_2 실리사이드 패턴(MSC22)과 연결될 수 있다. 제2 하부 도전막(CL2_B)은 제2_2 실리사이드 패턴(MSC22)과 접촉할 수 있다.
제2 하부 도전막(CL2_B)은 제2 측면 연장 홀(LEH2) 내에 배치된다. 제2 하부 도전막(CL2_B)은 제1 측면 연장 홀(LEH1)의 상면과, 제2 스페이서 패턴(SPC2)과, 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2)과, 제1 측면 연장 홀(LEH1)의 하면을 따라 연장될 수 있다. 제2 하부 도전막(CL2_B)은 제2 측면 연장 홀(LEH2)의 프로파일을 따라 연장될 수 있다.
제2 커패시터 유전막(DL2)은 제2 하부 도전막(CL2_B) 상에 배치될 수 있다. 제2 상부 도전막(CL2_U)은 제2 커패시터 유전막(DL2) 상에 배치될 수 있다. 제2 커패시터 유전막(DL2) 및 제2 상부 도전막(CL2_U)은 제2 하부 도전막(CL2_B) 상에 순차적으로 배치될 수 있다.
이 외의 복수의 제2 정보 저장 요소(DS2)에 관한 설명은 도 1 내지 도 4를 이용하여 설명한 복수의 제1 정보 저장 요소(DS1)에 관한 설명과 실질적으로 동일할 수 있으므로, 생략한다.
일 예로, 제2 측면 연장 홀(LEH2)의 상면 상의 제2 하부 도전막(CL2_B)의 두께(t31)는 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2) 상의 제2 하부 도전막(CL2_B)의 두께(t32)와 동일할 수 있다.
다른 예로, 제2 측면 연장 홀(LEH2)의 상면 상의 제2 하부 도전막(CL2_B)의 두께(t31)는 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2) 상의 제2 하부 도전막(CL2_B)의 두께(t32)보다 두껍다. 이와 같은 경우, 제2 스페이서 패턴(SPC2) 상의 제2 하부 도전막(CL2_B)의 두께는 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2) 상의 제2 하부 도전막(CL2_B)의 두께(t32)보다 두껍다. 제2 하부 도전막(CL2_B)은 도 9 내지 도 11을 이용하여 설명한 제1 하부 도전막(CL1_B)와 유사한 구조를 가질 수 있다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 비트 라인(BL)은 제3 방향(D3)으로 인접한 제2 몰드 절연층(ILD2) 사이로 개재되는 부분을 포함하지 않는다.
다르게 설명하면, 비트 라인(BL)은 도 24의 수직부(BLv)를 포함하지만, 돌출부(BLh)는 포함하지 않는다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로 도 26은 도 18에서 제3 방향(D3)으로 적층된 제2 반도체 패턴(SP2) 부분을 제2 방향(D2)을 따라 절단한 예시적인 단면도일 수 있다.
도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제2 반도체 패턴(SP2)을 관통하는 수직 절연 패턴(VIP)를 포함할 수 있다.
각각의 제2 반도체 패턴(SP2)은 수직 절연 패턴(VIP)의 둘레를 따라 배치될 수 있다.
도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로 도 27은 도 20 또는 도 21에서 제3 방향(D3)으로 적층된 제2 반도체 패턴(SP2) 부분을 제2 방향(D2)을 따라 절단한 예시적인 단면도일 수 있다.
도 20, 도 21 및 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 복수의 게이트 전극(GE)은 제3 방향(D3)으로 인접하는 제2 몰드 절연층(ILD2) 사이에 배치되지 않는다.
각각의 제2 측면 연장 홀(LEH2)의 측벽은 제2_2 실리사이드 패턴의 제2 측벽(MSC22_S2)에 의해 정의될 수 있다.
제3 방향(D3)으로 이격된 각각의 제2 반도체 패턴(SP2)는 서로 다른 비트 라인(BL)과 연결된다. 각각의 비트 라인(BL)은 제1 방향(D1)으로 길게 연장될 수 있다.
도 28 내지 도 33은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28을 참고하면, 기판(SUB) 상에 몰드 구조체가 형성될 수 있다. 몰드 구조체는 제3 방향(D3)으로 교대로 적층된 제1 몰드 절연층(ILD1) 및 제1 반도체 패턴(SP1)을 포함한다.
몰드 구조체는 제1 반도체 패턴(SP1)과, 제3 방향(D3)으로 인접한 제1 몰드 절연층(ILD1)에 의해 정의된 복수의 프리(pre) 측면 연장 홀(P_LEH1)을 포함한다.
프리 측면 연장 홀(P_LEH1)은 제2 방향(D2)으로 연장된다.
도 29 내지 도 31을 참고하면, 각각의 프리 측면 연장 홀(P_LEH1)의 프로파일을 따라, 씨드 금속막(MET_SE)가 형성될 수 있다.
씨드 금속막(MET_SE)은 IVA 족 또는 IVB 족의 원소를 중심 원자로 갖는 환원제를 이용하여 형성될 수 있다. 환원제는 IVA 족 원소 또는 IVB 족의 원소를 중심 원자로 가질 수 있다.
일 예로, 씨드 금속막(MET_SE)은 원자 증착법(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다.
도 30에서, 씨드 금속막(MET_SE)에 포함된 금속과, 금속과 결합된 반응기를 포함한 금속 전구체(metal precursor)가 제공될 수 있다. 금속 전구체는 프리 측면 연장 홀(P_LEH1)의 프로파일을 따라 흡착될 수 있다. 즉, 금속 전구체는 노출된 제1 반도체 패턴(SP1)의 표면 및 노출된 제1 몰드 절연층(ILD1)의 표면에 흡착될 수 있다.
이어서, 퍼지 공정을 통해, 제1 반도체 패턴(SP1)의 표면 및 제1 몰드 절연층(ILD1)의 표면에 흡착되지 않은 금속 전구체가 제거될 수 있다.
이어서, IVA 족 또는 IVB 족의 원소를 중심 원자로 갖는 환원제가 제공될 수 있다. 환원제와 금속 전구체 사이의 반응을 통해, 금속 전구체의 금속과, 금속과 결합된 반응기는 분리될 수 있다. 이를 통해, 노출된 제1 반도체 패턴(SP1)의 표면 및 노출된 제1 몰드 절연층(ILD1)의 표면에, 금속 전구체에 포함된 금속이 흡착될 수 있다.
이어서, 퍼지 공정을 통해, 환원제와 금속 전구체 사이의 반응을 통해 발생된 부산물은 제거될 수 있다.
상술한 금속 흡착 공정이 M번 반복되어, 씨드 금속막(MET_SE)이 형성될 수 있다. 여기에서, M은 2보다 큰 자연수일 수 있다.
이어서, 씨드 금속막(MET_SE)의 산화를 방지하기 위해, 질소 소오스가 제공될 수 있다. 제공된 질소 소오스를 이용하여, 씨드 금속막(MET_SE)의 표면에 금속 질화물막이 형성될 수 있다. 즉, 질소 소오스는 씨드 금속막(MET_SE)의 표면 질화 처리에 사용될 수 있다.
이어서, 퍼지 공정을 통해, 표면 질화 처리에 사용되지 않은 질소 소오스는 제거될 수 있다.
상술한 표면 질화 처리 공정은 N번 실시될 수 있다. 여기에서, N은 1보다 큰 자연수일 수 있다.
상술한 것과 달리, 표면 질화 처리 공정은 수행되지 않을 수 있다.
다른 예로, 씨드 금속막(MET_SE)은 화학적 기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
도 31에서, 씨드 금속막(MET_SE)에 포함된 금속을 포함한 금속 전구체와, 환원제가 동시에 제공될 수 있다. 환원제와 금속 전구체 사이의 반응을 통해, 노출된 제1 반도체 패턴(SP1)의 표면 및 노출된 제1 몰드 절연층(ILD1)의 표면에, 씨드 금속막(MET_SE)이 형성될 수 있다.
이어서, 퍼지 공정을 통해, 반응에 참여하지 않은 금속 전구체 및 환원제와, 반응 부산물이 제거될 수 있다.
이어서, 씨드 금속막(MET_SE)의 산화를 방지하기 위해, 질소 소오스가 제공될 수 있다.
이어서, 퍼지 공정을 통해, 표면 질화 처리에 사용되지 않은 질소 소오스는 제거될 수 있다.
일 예로, 상술한 과정은 반복될 수 있다. 다른 예로, 상술한 과정은 일회로 종료될 수 있다.
상술한 것과 달리, 플라즈마를 이용하여, 금속 전구체의 금속은 금속 전구체의 반응기로부터 분리될 수도 있다. 하지만, 교대로 적층된 제1 몰드 절연층(ILD1) 및 제1 반도체 패턴(SP1)이 기판(SUB) 상에 높게 형성된 경우, 기판(SUB)에서 멀어짐에 따라 플라즈마의 농도는 급격히 변할 수 있다. 예를 들어, 기판(SUB)에 가까워 짐에 따라, 플라즈마의 농도는 급격히 감소할 수 있다. 이와 같은 경우, 플라즈마에 의해 분해되는 금속 전구체의 양은 기판(SUB)에 가까워짐에 따라 감소한다. 플라즈마에 의해 분해된 금속 전구체의 양은 씨드 금속막(MET_SE)의 두께와 비례할 수 있다. 즉, 기판(SUB)과 먼 지점에서 씨드 금속막(MET_SE)의 두께는 기판(SUB)과 가까운 지점에서 제1 반도체 패턴(SP1) 상의 씨드 금속막(MET_SE)의 두께보다 2배 이상 두꺼울 수 있다. 또는, 기판(SUB)과 가까운 지점에서 제1 반도체 패턴(SP1) 상의 씨드 금속막(MET_SE)이 형성되지 않을 수도 있다. 이와 같은 씨드 금속막(MET_SE)의 두께 편차로 인해, 제1 반도체 패턴(SP1) 상에 형성된 실리사이드 패턴의 제2 방향(D2)으로의 폭의 편차도 심화된다. 이는 반도체 장치의 성능 및 신뢰성에 영향을 주게 된다.
도 32를 참고하면, 씨드 금속막(MET_SE)과 제1 반도체 패턴(SP1)의 실리사이드화 공정을 통해, 제3 방향(D3)으로 인접하는 제1 몰드 절연층(ILD1) 사이에 복수의 제1 실리사이드 패턴(MSC1)이 형성된다.
제1 실리사이드 패턴(MSC1)은 제1 반도체 패턴(SP1)과 접촉한다. 제1 실리사이드 패턴(MSC1)은 제1 반도체 패턴(SP1) 상에만 형성되므로, 씨드 금속막(MET_SE)은 제1 몰드 절연층의 상면(ILD1_US) 및 제1 몰드 절연층의 하면(ILD1_BS) 상에 남아 있다.
제1 실리사이드 패턴(MSC1)은 곡면인 제1 측벽(MSC1_S1)과, 제2 측벽(MSC1_S2)을 포함한다. 제1 실리사이드 패턴(MSC1)이 형성됨으로써, 제1 측면 연장 홀(LEH1)이 정의될 수 있다.
도시된 것과 달리, 제1 실리사이드 패턴의 제2 측벽(MSC1_S2)을 따라 씨드 금속막(MET_SE)이 남아 있을 수 있다.
도 33을 참고하면, 실리사이드화 공정 후에 남은 씨드 금속막(MET_SE)은 제거될 수 있다.
도시된 것과 달리, 실리사이드화 공정 후에 남은 씨드 금속막(MET_SE)의 적어도 일부는 제거되지 않을 수 있다. 제거되지 않은 씨드 금속막(MET_SE)의 일부는 도 1 내지 도 13을 통해 설명된 제1 하부 금속막(CL1_B), 제1 도전막(CL1) 및 제1 배리어 도전막(CL1_BM)에 포함될 수 있다.
이어서, 제1 측면 연장 홀(LEH1) 내에, 제1 하부 금속막(CL1_B), 제1 도전막(CL1) 및 제1 배리어 도전막(CL1_BM) 중 하나가 형성될 수 있다. 제1 하부 금속막(CL1_B), 제1 도전막(CL1) 및 제1 배리어 도전막(CL1_BM) 중 하나는 제1 실리사이드 패턴(MSC1)과 연결된다.
도 34는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 34를 참고하면, 제2 방향(D2)으로 이격된 복수의 제3 몰드 절연층(ILD3)이 기판(SUB) 상에 배치될 수 있다. 각각의 제3 몰드 절연층(ILD3)은 제3 방향(D3)으로 연장될 수 있다.
제3 몰드 절연층(ILD3)은 절연 물질을 포함한다.
인접하는 제3 몰드 절연층(ILD3) 사이에, 제3 반도체 패턴(SP3)이 배치될 수 있다. 제3 반도체 패턴(SP3)은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다.
도시된 것과 달리, 인접하는 제3 몰드 절연층(ILD3) 사이에, 기판(SUB)의 상면의 일부가 노출될 수 있다. 노출된 기판(SUB)의 상면은 실리콘 또는 실리콘-게르마늄을 포함할 수 있다.
이어서, 도 30 및 도 31을 이용하여 설명한 방법을 통해, 씨드 금속막(도 29의 MET_SE)이 형성될 수 있다. 이어서, 실리사이드화 공정이 진행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판 SP1, SP2, SP3: 반도체 패턴
BL: 비트 라인 GE: 게이트 전극
DS1, DS2: 정보 저장 요소 ILD1, ILD2, ILD3: 몰드 절연층
MSC1, MSC21, MSC22: 실리사이드 패턴

Claims (20)

  1. 기판 상에, 상기 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 반도체 패턴;
    상기 제1 방향으로 인접한 상기 반도체 패턴 사이에 배치된 복수의 몰드 절연층;
    각각의 상기 반도체 패턴과 접촉하는 복수의 실리사이드 패턴; 및
    상기 제1 방향으로 인접한 상기 몰드 절연층 사이에 배치되고, 각각의 상기 실리사이드 패턴과 연결된 복수의 제1 금속성 도전막을 포함하고,
    각각의 상기 실리사이드 패턴은 상기 반도체 패턴을 바라보는 제1 측벽과, 상기 제1 금속성 도전막을 바라보는 제2 측벽을 포함하고,
    각각의 상기 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 상기 제1 방향으로 연장되고,
    각각의 상기 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 곡면인 반도체 장치.
  2. 제1 항에 있어서,
    각각의 상기 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 상기 반도체 패턴을 향해 볼록한 곡면인 반도체 장치.
  3. 제1 항에 있어서,
    상기 기판에서 멀어짐에 따라, 각각의 상기 실리사이드 패턴의 제2 방향으로의 폭은 일정하고,
    상기 제2 방향은 상기 제1 방향과 수직인 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판에서 멀어짐에 따라, 각각의 상기 실리사이드 패턴의 제2 방향으로의 폭은 증가하다가 감소하고,
    상기 제2 방향은 상기 제1 방향과 수직인 반도체 장치.
  5. 제1 항에 있어서,
    각각의 상기 몰드 절연층은 상기 제1 방향으로 대향되는 상면 및 하면을 포함하고,
    각각의 상기 실리사이드 패턴은 상기 몰드 절연층의 상면 및 상기 몰드 절연층의 하면을 따라 연장되지 않는 반도체 장치.
  6. 제1 항에 있어서,
    각각의 상기 제1 금속성 도전막 상에 순차적으로 배치된 커패시터 유전막 및 제2 금속성 도전막을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    각각의 상기 반도체 패턴 상에 배치되는 게이트 전극을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 전극은 제1 서브 게이트 전극 및 제2 서브 게이트 전극을 포함하고,
    상기 반도체 패턴은 상기 제1 서브 게이트 전극 및 상기 제2 서브 게이트 전극 사이에 배치된 반도체 장치.
  9. 제1 항에 있어서,
    각각의 상기 제1 금속성 도전막은 상기 제1 방향으로 인접하는 상기 몰드 절연층 사이의 공간을 전체적으로 채우는 반도체 장치.
  10. 제9 항에 있어서,
    각각의 상기 몰드 절연층은 상기 제1 방향으로 대향되는 상면 및 하면을 포함하고,
    각각의 상기 제1 금속성 도전막은 상기 몰드 절연층의 상면과, 상기 실리사이드 패턴의 제2 측벽과, 상기 몰드 절연층의 하면을 따라 연장된 배리어 도전막과, 상기 배리어 도전막에 의해 정의된 필링 리세스를 채우는 필링 도전막을 포함하는 반도체 장치.
  11. 기판 상에, 상기 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 반도체 패턴;
    상기 제1 방향으로 인접한 상기 반도체 패턴 사이에 배치된 복수의 몰드 절연층;
    각각의 상기 반도체 패턴과 접촉하는 복수의 실리사이드 패턴;
    상기 실리사이드 패턴과, 상기 제1 방향으로 인접하는 상기 몰드 절연층에 의해 정의되고, 상기 제1 방향과 수직인 제2 방향으로 연장되는 복수의 측면 연장 홀; 및
    각각의 상기 측면 연장 홀 내에 배치되고, 각각의 상기 실리사이드 패턴과 연결된 복수의 제1 금속성 도전막을 포함하고,
    각각의 상기 실리사이드 패턴은 상기 반도체 패턴을 바라보는 제1 측벽과, 상기 제1 금속성 도전막을 바라보는 제2 측벽을 포함하고,
    각각의 상기 측면 연장 홀은 상기 제1 방향으로 인접하는 몰드 절연층에 의해 정의된 상면 및 하면과, 상기 실리사이드 패턴의 제2 측벽에 의해 정의된 측벽을 포함하고,
    각각의 상기 측면 연장 홀에서, 상기 측면 연장 홀의 상기 제1 방향으로의 높이에 대한 상기 측면 연장 홀의 상기 제2 방향으로의 폭의 비율은 5 이상이고,
    서로 간에 대응되는 지점에서, 각각의 상기 실리사이드 패턴의 상기 제2 방향으로의 폭은 동일한 반도체 장치.
  12. 제11 항에 있어서,
    상기 기판에서 멀어짐에 따라, 각각의 상기 실리사이드 패턴의 상기 제2 방향으로의 폭은 일정한 반도체 장치.
  13. 제11 항에 있어서,
    상기 기판에서 멀어짐에 따라, 각각의 상기 실리사이드 패턴의 상기 제2 방향으로의 폭은 증가하다가 감소하는 반도체 장치.
  14. 제11 항에 있어서,
    각각의 상기 제1 금속성 도전막 상에 순차적으로 배치된 커패시터 유전막 및 제2 금속성 도전막을 더 포함하고,
    상기 제1 금속성 도전막은 상기 측면 연장 홀의 상면과, 상기 측면 연장 홀의 측벽과, 상기 측면 연장 홀의 하면을 따라 연장되는 반도체 장치.
  15. 제11 항에 있어서,
    각각의 상기 제1 금속성 도전막은 상기 측면 연장 홀을 전체적으로 채우는 반도체 장치.
  16. 기판 상에, 상기 기판의 두께 방향인 제1 방향으로 이격되어 배치된 복수의 몰드 절연층;
    상기 제1 방향으로 인접하는 상기 몰드 절연층 사이에 배치된 복수의 반도체 패턴;
    상기 제1 방향으로 인접하는 상기 몰드 절연층 사이에서 각각의 상기 반도체 패턴 상에 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 전극;
    상기 기판 상에, 상기 제1 방향으로 연장되고, 상기 복수의 반도체 패턴과 연결된 비트 라인;
    각각의 상기 반도체 패턴과 접촉하는 복수의 실리사이드 패턴;
    상기 실리사이드 패턴과, 상기 제1 방향으로 인접하는 상기 몰드 절연층에 의해 정의되고, 상기 제1 방향 및 제2 방향과 수직인 제3 방향으로 연장되는 복수의 측면 연장 홀; 및
    각각의 상기 측면 연장 홀 내에 배치되고, 상기 실리사이드 패턴과 연결된 복수의 커패시터를 포함하고,
    각각의 상기 측면 연장 홀은 상기 제1 방향으로 인접하는 상기 몰드 절연층에 의해 정의된 상면 및 하면과, 상기 실리사이드 패턴에 의해 정의된 측벽을 포함하고,
    각각의 상기 실리사이드 패턴은 상기 측면 연장 홀의 상면 및 상기 측면 연장 홀의 하면을 따라 비연장되고,
    서로 간에 대응되는 지점에서, 각각의 상기 실리사이드 패턴의 상기 제3 방향으로의 폭은 동일한 반도체 장치.
  17. 제16 항에 있어서,
    각각의 상기 실리사이드 패턴은 상기 반도체 패턴을 바라보는 제1 측벽과, 상기 커패시터를 바라보는 제2 측벽을 포함하고,
    각각의 상기 실리사이드 패턴의 제1 측벽 및 상기 실리사이드 패턴의 제2 측벽은 상기 반도체 패턴을 향해 볼록한 곡면인 반도체 장치.
  18. 제16 항에 있어서,
    각각의 상기 게이트 전극은 상기 반도체 패턴의 상면 상에 배치된 상부 게이트 전극과, 상기 반도체 패턴의 하면 상에 배치된 하부 게이트 전극을 포함하는 반도체 장치.
  19. 제16 항에 있어서,
    각각의 상기 커패시터는 상기 측면 연장 홀의 프로파일을 따라 연장된 하부 전극과, 상기 하부 전극 상의 커패시터 유전막과, 상기 커패시터 유전막 상의 상부 전극을 포함하고,
    상기 측면 연장 홀의 상면 상의 상기 하부 전극의 두께는 상기 측면 연장 홀의 측벽 상의 상기 하부 전극의 두께와 동일한 반도체 장치.
  20. 기판 상에, 제1 방향으로 몰드 절연층 및 반도체 패턴이 교대로 적층된 몰드 구조체를 형성하고, 상기 몰드 구조체는 상기 반도체 패턴과 상기 제1 방향으로 인접하는 상기 몰드 절연층에 의해 정의되고, 상기 제1 방향과 수직인 제2 방향으로 연장된 복수의 프리 측면 연장 홀을 포함하고,
    IVA 족 또는 IVB 족의 원소를 중심 원자로 갖는 환원제를 이용하여, 각각의 상기 프리 측면 연장 홀의 프로파일을 따라 씨드 금속막을 형성하고,
    상기 씨드 금속막과 상기 반도체 패턴의 실리사이드화 공정을 통해, 상기 몰드 절연층 사이에 상기 반도체 패턴과 접촉하는 복수의 실리사이드 패턴을 형성하고,
    상기 실리사이드 패턴과 연결된 금속성 도전막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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