KR20220144147A - 반도체 장치 제조 방법 - Google Patents

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KR20220144147A
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김종명
방명진
이공수
최한메
안호균
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Abstract

집적도를 향상시켜 전기적 특성이 향상된 3차원 반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은 버퍼층과 베이스 기판을 포함하는 제1 기판을 제공하고, 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하고, 각각의 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고, 리플레이스먼트 공정을 통해, 적층 몰드 구조체를 적층 메모리 구조체로 대체하는 것을 포함하고, 적층 메모리 구조체는 제1 희생층 및 제2 희생층을 대체한 금속 패턴과, 제2 실리콘층을 대체한 절연 패턴을 포함하고, 버퍼층은 실리콘-게르마늄을 포함하고, 버퍼층의 게르마늄 분율은 3% 이상 10% 이하이다.

Description

반도체 장치 제조 방법{Semiconductor device manufacturing method}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로 전기적 특성이 향상된 3차원 반도체 장치 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도를 향상시켜 전기적 특성이 향상된 3차원 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 일 태양(aspect)은 버퍼층과 베이스 기판을 포함하는 제1 기판을 제공하고, 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하고, 각각의 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고, 리플레이스먼트 공정을 통해, 적층 몰드 구조체를 적층 메모리 구조체로 대체하는 것을 포함하고, 적층 메모리 구조체는 제1 희생층 및 제2 희생층을 대체한 금속 패턴과, 제2 실리콘층을 대체한 절연 패턴을 포함하고, 버퍼층은 실리콘-게르마늄을 포함하고, 버퍼층의 게르마늄 분율은 제1 희생층의 게르마늄 분율 및 제2 희생층의 게르마늄 분율에 따라 변동된다..
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 다른 태양은 버퍼층과 제1 베이스 기판을 포함하는 제1 기판을 제공하고, 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하고, 각각의 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고, 리플레이스먼트 공정을 통해, 적층 몰드 구조체를 적층 메모리 구조체로 대체하는 것을 포함하고, 제2 기판 상에 페리 소자 구조체를 형성하고, 페리 소자 구조체와 적층 메모리 구조체가 마주보도록 제1 기판 및 제2 기판을 본딩하는 것을 포함하고, 버퍼층은 실리콘-게르마늄을 포함하고, 버퍼층의 게르마늄 분율은 제1 희생층의 게르마늄 분율 및 제2 희생층의 게르마늄 분율에 따라 변동된다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법의 또 다른 태양은 버퍼층과 베이스 기판을 포함하는 제1 기판을 제공하고, 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하는 것을 포함하고, 각각의 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고, 버퍼층, 제1 희생층 및 제2 희생층은 각각 실리콘-게르마늄을 포함하고, 버퍼층의 게르마늄의 분율을 결정하는 것은 적층 몰드 구조체의 적층 단수를 결정하고, 임계 두께 그래프를 이용하여, 적층 단수의 두께에 따른 버퍼층의 게르마늄 분율을 추출하는 것을 포함하고, 제1 희생층 및 상기 제2 희생층의 게르마늄의 분율을 결정하는 것은 버퍼층의 게르마늄의 분율을 이용하여, 희생층의 게르마늄 분율을 결정하는 것을 포함하는 반도체 장치 제조 방법.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다.
도 2 내지 도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 5 내지 도 11은 각각 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 도 12의 Q 부분을 확대한 도면이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치 제조 방법에 참고하기 위한 임계 두께 그래프이다.
도 16는 도 15에 따라 임계 두께가 최대가 되는 지점을 설명하기 위한 표이다.
도 17은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 몇몇 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략한 회로도이다. 도 2 내지 도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 장치의 셀 어레이(CA)는 복수 개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수 개의 비트 라인들(BL), 복수 개의 워드 라인들(WL), 및 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 비트 라인들(BL)은 제1 방향(D1)으로 이격될 수 있다.
참고적으로, 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 간에 수직일 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 방향(D1) 및 제2 방향(D2)은 기판(SUB)의 상면과 평행하고, 제3 방향(D3)은 기판(SUB)의 상면과 수직일 수 있다.
워드 라인들(WL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 서로 인접하는 워드 라인들(BL)은 제3 방향(D3)으로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인은 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 정보 저장 요소(DS)에 연결될 수 있다. 예를 들어, 정보 저장 요소(DS)는 커패시터일 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소오스/드레인은 커패시터의 하부 전극에 연결될 수 있다.
도 1 및 도 2를 참고하면, 기판(SUB) 상에 도 1을 이용하여 설명한 복수 개의 서브 셀 어레이들(SCA) 중 하나가 배치될 수 있다.
기판(SUB)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(SUB)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(SUB)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)는 기판(SUB) 상에 배치될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 기판(SUB)의 상면과 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 또는, 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 기판(SUB)의 두께 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다.
제1 내지 제3 층들(L1, L2, L3) 각각은, 복수 개의 반도체 패턴들(SP), 복수 개의 정보 저장 요소들(DS) 및 게이트 전극(GE)을 포함할 수 있다.
반도체 패턴(SP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 반도체 패턴(SP)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 반도체 패턴(SP)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
각각의 반도체 패턴(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역 들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 제1 소오스/드레인 및 제2 소오스/드레인에 각각 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 반도체 패턴(SP)의 제1 단(end)에 인접하여 형성될 수 있고, 제2 불순물 영역(SD2)은 반도체 패턴(SP1)의 제2 단에 인접하여 형성될 수 있다. 상기 제2 단은 상기 제1 단에 제2 방향(D2)으로 대향할 수 있다.
제1 불순물 영역(SD1)은 비트 라인(BL)에 인접하여 형성될 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)과 연결될 수 있다. 제2 불순물 영역(SD2)은 정보 저장 요소(DS)에 인접하여 형성될 수 있다. 제2 불순물 영역(SD2)은 정보 저장 요소(DS)에 연결될 수 있다.
정보 저장 요소(DS)는 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소(DS)는, 커패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소(DS)는 커패시터일 수 있다.
게이트 전극(GE)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극(GE)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 각각의 게이트 전극(GE)은, 하나의 층 내의 반도체 패턴(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 다시 말하면, 게이트 전극(GE)은 도 1을 참조하여 설명한 수평 워드 라인들(WL)일 수 있다.
게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 실리콘-게르마늄, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다
기판(SUB) 상에, 수직한 방향(즉, 제3 방향(D3))으로 연장되는 복수개의 비트 라인(BL)이 제공될 수 있다. 각각의 비트 라인(BL)은, 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 비트 라인(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인(BL)은, 수직하게 적층된 반도체 패턴(SP)의 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
비트 라인(BL)은 도전 물질을 포함할 수 있고, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴(SP)은 제1 방향(D1)으로 배열될 수 있다. 제1 층(L1)의 반도체 패턴(SP)은 서로 동일한 레벨에 위치할 수 있다. 제1 층(L1)의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 제1 층(L1)의 게이트 전극(GE)은, 반도체 패턴(SP)의 상면 상에 제공될 수 있다.
도시되진 않았지만, 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막이 개재될 수 있다. 게이트 절연막은 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전율 절연막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 비트 라인(BL)은, 제1 층(L1)의 반도체 패턴(SP)의 상기 제1 단에 연결될 수 있다. 일 예로, 비트 라인(BL)은 제1 불순물 영역들(SD1)에 직접 연결될 수 있다. 다른 예로, 비트 라인(BL)은 금속 실리사이드를 통해 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 적층 구조체(SS) 상에 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층이 배치될 수 있다.
도시되지 않았지만, 기판(SUB) 상에 서브 셀 어레이(SCA)를 동작시키는 주변 회로가 형성될 수 있다. 상기 배선층을 이용하여, 주변 회로와 서브 셀 어레이는 연결될 수 있다.
이하, 도 3 및 도 4에 따른 실시예들은 앞서 도 1 및 도 2를 이용하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 다른 점에 대해 상세히 설명한다.
도 1 및 도 3을 참조하면, 게이트 전극(GE)은 반도체 패턴(SP2)의 상면 상의 제1 게이트 전극(GE1)과, 반도체 패턴(SP)의 하면 상의 제2 게이트 전극(GE2)을 포함할 수 있다.
다시 말하면, 몇몇 실시예들에 따른 반도체 장치에서, 메모리 셀 트랜지스터는, 게이트 전극(GE)이 채널 영역(CH)의 양 면 상에 제공된 더블 게이트 트랜지스터일 수 있다.
도 1 및 도 4를 참고하면, 기판(SUB) 상에 서브 셀 어레이(SCA)가 배치될 수 있다. 서브 셀 어레이(SCA) 상에 주변 회로 영역(PER)이 배치될 수 있다.
주변 회로 영역(PER)은 기판(SUB) 상에 형성된 주변 회로 트랜지스터들을 포함할 수 있다. 주변 회로 영역(PER)은 몇몇 실시예들에 따른 3차원 반도체 메모리 장치를 동작시키기 위한 회로를 포함할 수 있다.
일 예로, 주변 회로 영역(PER)은 예를 들어, 관통 컨택을 통해 서브 셀 어레이(SCA)와 전기적으로 연결될 수 있다.
다른 예로, 주변 회로 영역(PER)은 서브 셀 어레이(SCA)를 동작시키기 위한 회로와 전기적으로 연결된 주변 회로 배선층을 포함할 수 있다. 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층은 주변 회로 영역(PER)의 주변 회로 배선층과 서로 마주보도록 배치될 수 있다. 웨이퍼 본딩 방법을 이용하여, 서브 셀 어레이(SCA)와 전기적으로 연결된 배선층은 주변 회로 영역(PER)의 주변 회로 배선층과 전기적으로 연결될 수 있다.
도 5 내지 도 11은 각각 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 도면들이다. 도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 도 12의 Q 부분을 확대한 도면이다. 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5 내지 도 7을 참고하면, 기판(SUB)이 제공될 수 있다.
기판(SUB)은 베이스 기판(100) 및 버퍼층(101)을 포함할 수 있다. 버퍼층(101)은 베이스 기판(100) 상에 배치될 수 있다.
버퍼층(101)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 버퍼층(101)의 게르마늄 분율은 3% 이상 10% 이하일 수 있다. 버퍼층(101)의 게르마늄 분율은 희생층(121, 123)의 게르마늄 분율에 따라 변동될 수 있다. 버퍼층(101)의 게르마늄 분율에 대한 구체적인 선택은 도 15 내지 도 17을 이용하여 후술한다.
버퍼층(101) 상에 적층 몰드 구조체(110)가 형성될 수 있다. 적층 몰드 구조체(110)는 복수의 단위 적층체(120)를 포함할 수 있다.
복수의 단위 적층체(120)는 기판(SUB)의 상면에 수직한 제3 방향(D3)으로 반복적으로 적층될 수 있다. 예를 들어, 적층 몰드 구조체(110)의 두께는 기판(SUB)의 상면으로부터 7μm 이상 76μm일 수 있다. 단, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다.
하나의 단위 적층체(120)는 제1 희생층(121), 제1 실리콘층(122), 제2 희생층(123) 및 제2 실리콘층(124)을 포함할 수 있다.
제1 희생층(121), 제1 실리콘층(122), 제2 희생층(123) 및 제2 실리콘층(124)은 제3 방향(D3)에 따라 순차적으로 적층될 수 있다. 제1 희생층(121) 및 제2 희생층(123)은 제3 방향(D3)에 따라 이격될 수 있다. 제1 실리콘층(122) 및 제2 실리콘층(124)은 제3 방향에 따라 이격될 수 있다.
제1 희생층(121) 및 제2 희생층(123)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 실리콘층(122) 및 제2 실리콘층(124)은 실리콘(Si)을 포함할 수 있다.
제1 희생층(121)의 게르마늄 분율은 제2 희생층(123)의 게르마늄 분율과 동일할 수 있다.
제1 희생층(121) 및 제2 희생층(123)의 게르마늄 분율은 각각 10% 이상 45% 이하일 수 있다. 제1 희생층(121) 및 제2 희생층(123)의 게르마늄 분율에 대한 구체적인 선택은 도 15 내지 도 17을 이용하여 후술한다.
도 6 내지 도 9를 참고하면, 몇몇 실시예에 따른 반도체 장치 제조 방법은 리플레이스먼트 공정을 통해, 적층 몰드 구조체(110)를 적층 메모리 구조체(210)로 대체하는 것을 포함할 수 있다.
적층 메모리 구조체(210)는 복수의 단위 메모리 구조체(220)를 포함할 수 있다. 단위 메모리 구조체(220)는 금속 패턴(221, 223)과, 제1 실리콘층(222)과, 절연 패턴(224)을 포함할 수 있다.
금속 패턴(221, 223)은 제1 희생층(121) 및 제2 희생층(123)을 대체한 것일 수 있다. 금속 패턴(221, 223)은 도 12의 게이트 전극(GE)에 대응될 수 있다.
절연 패턴(224)은 제2 실리콘층(124)을 대체한 것일 수 있다. 절연 패턴(224)은 도 12의 층간 절연막(ILD)에 대응될 수 있다.
도 7에서, 제1 실리콘층(122)은 리플레이스먼트 공정을 통해 제거되지 않을 수 있다. 즉, 도 7의 제1 실리콘층(122)은 도 9의 제1 실리콘층(222)과 동일할 수 있다. 제1 실리콘층(222)은 도 12의 반도체 패턴(SP)에 대응될 수 있다.
도 10 및 도 11을 참고하면, 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 기판(SUB) 및 제2 기판(300)을 본딩하는 것을 포함할 수 있다.
도시되지 않았지만, 제2 기판(300) 상에 페리 소자 구조체가 형성될 수 있다. 본딩을 위해, 제2 기판(300)은 제1 기판(SUB)을 마주보고 배치될 수 있다. 그 후, 페리 소자 구조체와 적층 메모리 구조체가 마주보도록 제1 기판(SUB) 및 제2 기판(300)을 본딩할 수 있다.
도시되지 않았지만, 그 후 베이스 기판(100) 및 버퍼층(101)이 제거되는 공정이 진행될 수 있다. 단, 이는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 베이스 기판(100) 및 버퍼층(101)은 제거되지 않을 수도 있다.
참고적으로 도 12는 도 3에서 제3 방향(D3)으로 적층된 반도체 패턴(SP) 부분을 제2 방향(D2)을 따라 절단한 예시적인 단면도일 수 있다.
설명의 편의상, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하고, 차이점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 비트 라인(BL)과, 적층 메모리 구조체(210)와, 정보 저장 요소 구조체(DS_ST)를 포함할 수 있다.
비트 라인(BL)은 기판(SUB)으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속성 도전 라인)일 수 있다.
분리 절연 구조체(ISS)는 기판(SUB) 상에 배치될 수 있다. 분리 절연 구조체(ISS)는 제2 방향(D2)으로 인접하는 비트 라인(BL)을 공간적으로 분리시킬 수 있다. 분리 절연 구조체(ISS)는 예를 들어, 절연 물질을 포함할 수 있다.
적층 메모리 구조체(210)는 층간 절연막(ILD), 반도체 패턴(SP) 및 게이트 전극(GE)을 포함할 수 있다.
복수의 층간 절연막(ILD)은 기판(SUB) 상에 배치될 수 있다. 각각의 층간 절연막(ILD)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다. 층간 절연막(ILD)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
각각의 층간 절연막(ILD)은 제3 방향(D3)으로 대향되는 상면(ILD_US)과 하면(ILD_BS)을 포함할 수 있다. 복수의 층간 절연막(ILD)은 제3 방향(D3)으로 인접하는 제1 층간 절연막(ILD)과 제2 층간 절연막(ILD)을 포함할 수 있다. 제1 층간 절연막(ILD)은 제2 층간 절연막(ILD)보다 기판(SUB)에 인접할 수 있다. 이 때, 제1 층간 절연막의 상면(ILD_US)은 제2 층간 절연막의 하면(ILD_BS)과 마주볼 수 있다.
층간 절연막(ILD)은 절연 물질을 포함할 수 있다. 층간 절연막(ILD)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 층간 절연막(ILD)은 실리콘 산화막을 포함할 수 있다.
최하부에 위치한 층간 절연막(ILD)은 기판(SUB)과 이격되고, 층간 절연막(ILD)과 기판(SUB) 사이에 반도체 패턴(SP) 및 게이트 전극(GE)이 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 일 예로, 최하부에 위치한 층간 절연막(ILD)은 기판(SUB)과 접촉할 수 있다. 다른 예로, 최하부에 배치된 게이트 전극(GE)과 기판(SUB) 사이에, 기판(SUB)의 상면을 따라 배치된 식각 정지막이 더 배치될 수 있다.
복수의 반도체 패턴(SP)은 제3 방향(D3)으로 인접하는 층간 절연막(ILD) 사이에 배치될 수 있다. 각각의 반도체 패턴(SP)은 서로 간에 제3 방향(D3)으로 이격되어 배치될 수 있다.
다르게 말하면, 복수의 반도체 패턴(SP)은 기판(SUB) 상에 제3 방향(D3)으로 이격되어 배치될 수 있다. 층간 절연막(ILD)은 제3 방향(D3)으로 인접하는 반도체 패턴(SP) 사이에 배치될 수 있다. 최하부에 위치한 반도체 패턴(SP)과 기판(SUB) 사이에는 층간 절연막(ILD)이 배치되지 않을 수 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 반도체 패턴(SP)은 제2 방향(D2)으로 연장될 수 있다. 각각의 반도체 패턴(SP)은 서로 마주보는 층간 절연막의 상면(ILD_US) 및 층간 절연막의 하면(ILD_BS)과 제3 방향(D3)으로 중첩될 수 있다.
반도체 패턴(SP)은 폴리 실리콘, 폴리 실리콘 게르마늄, 단결정 실리콘 및 단결정 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 게이트 전극(GE)은, 하나의 층 내의 반도체 패턴(SP)을 가로지르며 제1 방향(D1)으로 연장될 수 있다.
구체적으로, 게이트 전극(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제2 희생층(123)을 대체한 금속 패턴일 수 있다. 제2 게이트 전극(GE2)은 제1 희생층(121)을 대체한 금속 패턴일 수 있다.
단, 이는 단순한 호칭 차이일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 게이트 전극(GE1)은 제1 희생층(121)을 대체한 금속 패턴일 수 있고, 제2 게이트 전극(GE2)은 제2 희생층(123)을 대체한 금속 패턴일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 적층 메모리 구조체(210)는 게이트 절연막(GI) 및 스페이서 패턴(SPC1, SPC2)을 더 포함할 수 있다.
게이트 절연막(GI)은 제1 게이트 전극(GE1) 및 반도체 패턴(SP) 사이와, 제1 게이트 전극(GE1) 및 층간 절연막(ILD) 사이에 배치될 수 있다. 게이트 절연막(GI)은 제2 게이트 전극(GE2) 및 반도체 패턴(SP) 사이와, 제2 게이트 전극(GE2) 및 층간 절연막(ILD) 사이에 배치될 수 있다.
게이트 절연막(GI)은 정보 저장 요소 구조체(DS_ST)에 인접하고 제3 방향(D3)으로 연장되는 제1 게이트 전극(GE1)의 측벽 상에 배치될 수 있다. 게이트 절연막(GI)은 정보 저장 요소 구조체(DS_ST)에 인접하고 제3 방향(D3)으로 연장되는 제2 게이트 전극(GE2)의 측벽 상에 배치될 수 있다. 또한, 게이트 절연막(GI)은 층간 절연막의 상면(ILD_US) 및 층간 절연막의 하면(ILD_BS)을 연결하는 측벽 상에 배치될 수 있지만, 이에 제한되는 것은 아니다.
게이트 절연막(GI)은 예를 들어, 고유전율 절연막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
스페이서 패턴은 제1 스페이서 패턴(SPC1) 및 제2 스페이서 패턴(SPC2)을 포함할 수 있다.
제1 스페이서 패턴(SPC1)은 반도체 패턴(SP)과 층간 절연막(ILD) 사이에 배치될 수 있다. 제1 스페이서 패턴(SPC1)은 반도체 패턴의 상면(SP_US)과, 반도체 패턴의 하면(SP_BS) 상에 배치될 수 있다.
제1 스페이서 패턴(SPC1)은 게이트 전극(GE)과 비트 라인(BL)을 공간적으로 분리시킬 수 있다. 게이트 절연막(GI)은 제1 스페이서 패턴(SPC1) 및 반도체 패턴(SP) 사이와, 제1 스페이서 패턴(SPC1) 및 층간 절연막(ILD) 사이에 개재될 수 있다. 도시된 것과 달리, 게이트 절연막(GI)은 제1 스페이서 패턴(SPC1) 및 반도체 패턴(SP) 사이와, 제1 스페이서 패턴(SPC1) 및 층간 절연막(ILD) 사이에 개재되지 않을 수 있다.
제2 스페이서 패턴(SPC2)은 반도체 패턴(SP)과 층간 절연막(ILD) 사이에 배치될 수 있다. 제2 스페이서 패턴(SPC2)은 반도체 패턴의 상면(SP_US)과, 반도체 패턴의 수평부의 하면(SP_BS) 상에 배치될 수 있다.
제2 스페이서 패턴(SPC2)은 게이트 전극(GE)과 정보 저장 요소 구조체(DS_ST) 사이에 개재될 수 있다.
게이트 절연막(GI)은 제2 스페이서 패턴(SPC2) 및 반도체 패턴(SP) 사이와, 제2 스페이서 패턴(SPC2) 및 층간 절연막(ILD) 사이에 개재되지 않을 수 있다.
제1 스페이서 패턴(SPC1) 및 제2 스페이서 패턴(SPC2)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제1 실리사이드 패턴(MSC1)은 비트 라인(BL)과 반도체 패턴(SP) 사이에 배치될 수 있다. 제1 실리사이드 패턴(MSC1)은 반도체 패턴(SP), 제1 스페이서 패턴(SPC1)의 측벽 및 층간 절연막(ILD)의 측벽을 따라 연장될 수 있다.
제1 실리사이드 패턴(MSC1)은 복수의 반도체 패턴(SP)과 접촉할 수 있다. 제1 실리사이드 패턴(MSC1)은 제3 방향(D3)으로 이격된 복수의 반도체 패턴(SP)과 접촉할 수 있다.
제2 실리사이드 패턴(MSC2)은 반도체 패턴(SP)의 측벽 상에 배치될 수 있다. 제2 실리사이드 패턴(MSC2)은 반도체 패턴(SP), 층간 절연막(ILD) 및 제2 스페이서 패턴(SPC2)의 측벽을 따라 연장될 수 있다.
제2 실리사이드 패턴(MSC2)은 복수의 반도체 패턴(SP)과 접촉할 수 있다. 제2 실리사이드 패턴(MSC2)은 제3 방향(D3)으로 이격된 복수의 반도체 패턴(SP)과 접촉할 수 있다.
제2 실리사이드 패턴(MSC2)은 또한, 제2 방향(D2)으로 연장될 수 있다. 제2 실리사이드 패턴(MSC2)은 층간 절연막의 상면(ILD_US) 및 하면(ILD_BS)과 나란하게 연장될 수 있다.
정보 저장 요소 구조체(DS_ST)는 복수의 정보 저장 요소(DS)를 포함할 수 있다. 각각의 정보 저장 요소(DS)는 제2 스페이서 패턴(SPC2)의 측벽으로부터 제2 방향(D2)에 배치될 수 있다.
각각의 정보 저장 요소(DS)는 각각의 반도체 패턴(SP)과 연결될 수 있다. 각각의 정보 저장 요소(DS)는 각각의 제2 실리사이드 패턴(MSC2)과 연결될 수 있다. 제2 실리사이드 패턴(MSC2)은 정보 저장 요소(DS)와 반도체 패턴(SP)의 측벽 사이의 경계를 따라 배치될 수 있다.
제1 실리사이드 패턴(MSC1) 및 제2 실리사이드 패턴(MSC2)은 각각 금속의 실리사이드화 물질(금속-실리콘 화합물) 또는 금속 질화물의 실리사이드화 물질(금속 질화물-실리콘 화합물)을 포함할 수 있다. 제1 실리사이드 패턴(MSC1) 및 제2 실리사이드 패턴(MSC2)은 각각 예를 들어, 티타늄(Ti), 나이오븀(Nb), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 백금(Pt) 및 어븀(Er) 중 하나의 금속을 포함하는 실리사이드 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
각각의 정보 저장 요소(DS)는 커패시터일 수 있다. 복수의 정보 저장 요소(DS)를 포함한 정보 저장 요소 구조체(DS_ST)는 커패시터 구조체일 수 있다.
정보 저장 요소 구조체(DS_ST)는 커패시터 유전막(DL)과, 상부 전극(EL2)과, 복수의 하부 전극(EL1)을 포함할 수 있다. 각각의 정보 저장 요소(DS)는 층간 절연막(ILD) 사이에 배치된 하부 전극(EL1)과, 커패시터 유전막(DL)과, 상부 전극(EL2)을 포함할 수 있다. 각각의 정보 저장 요소(DS)는 각각의 하부 전극(EL1)에 의해 정의될 수 있다
각각의 하부 전극(EL1)은 제3 방향(D3)으로 인접하는 층간 절연막(ILD) 사이에 배치될 수 있다. 하부 전극(EL1)은 제2 실리사이드 패턴(MSC2)과 연결될 수 있다. 하부 전극(EL1)은 제2 실리사이드 패턴(MSC2)과 접촉할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 하부 전극(EL1)은 각각의 제2 실리사이드 패턴(MSC2)의 프로파일을 따라 연장될 수 있다. 다르게 설명하면 각각의 제2 실리사이드 패턴(MSC2)은 각각의 하부 전극(EL1)의 프로파일을 따라 연장될 수 있다.
각각의 정보 저장 요소(DS)에 포함된 하부 전극(EL1)은 서로 간에 분리될 수 있다.
커패시터 유전막(DL1)은 하부 전극(EL1) 상에 배치될 수 있다. 커패시터 유전막(DL1)은 복수의 하부 전극(EL1)의 프로파일을 따라 연장될 수 있다. 상부 전극(EL2)은 커패시터 유전막(DL) 상에 배치될 수 있다. 커패시터 유전막(DL) 및 상부 전극(EL2)은 하부 전극(EL1) 상에 순차적으로 배치될 수 있다.
각각의 정보 저장 요소(DS)에 포함된 커패시터 유전막(DL) 및 상부 전극(EL2)은 서로 간에 연결될 수 있다.
하부 전극(EL1) 및 상부 전극(EL2)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄, 나이오븀, 텅스텐, 코발트, 몰리브덴 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 예로, 하부 전극(EL1)은 도전성 금속 질화물, 금속 및 도전성 금속 산화물을 포함할 수 있다. 도전성 금속 질화물, 금속 및 도전성 금속 산화물은 금속성 도전막에 포함될 수 있다.
커패시터 유전막(DL)은 예를 들어, 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(DL)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(DL)은 하프늄(Hf)을 포함할 수 있다.
도 12 및 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 하부 전극(EL1)은 외측벽(EL1_S1)과, 내측벽(EL1_S2)을 포함할 수 있다.
하부 전극의 외측벽(EL1_S1)은 제2 실리사이드 패턴(MSC2)을 바라볼 수 있다. 또한, 하부 전극(EL1)은 하부 전극의 외측벽(EL1_S1)을 통해 반도체 패턴(SP)과 연결될 수 있다.
커패시터 유전막(DL)은 하부 전극의 외측벽(EL1_S1) 및 하부 전극의 내측벽(EL1_S2)을 따라 연장될 수 있다.
이하, 도 14에서, 도 12 및 도 13을 이용하여 설명한 것과는 다른 점을 중심으로 설명한다.
도 14를 참고하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 반도체 패턴(SP)은 서로 마주보는 층간 절연막의 상면(ILD_US)의 일부 및 층간 절연막의 하면(ILD_BS)의 일부와 제3 방향(D3)으로 중첩될 수 있다. 다르게 설명하면, 층간 절연막(ILD)은 반도체 패턴(SP)보다 제2 방향(D2)으로 돌출될 수 있다.
복수의 제2 실리사이드 패턴(MSC2)은 층간 절연막(ILD) 사이에 배치될 수 있다. 각각의 제2 실리사이드 패턴(MSC2)은 각각의 반도체 패턴(SP)과 접촉할 수 있다. 제2 실리사이드 패턴(MSC2)은 반도체 패턴(SP) 및 제2 스페이서 패턴(SPC2)의 측벽을 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제2 실리사이드 패턴(MSC2)은 층간 절연막의 상면(ILD_US) 및 층간 절연막의 하면(ILD_BS)을 따라 제2 방향(D2)으로 연장된 부분을 포함할 수 있다. 제2 실리사이드 패턴(MSC2)의 일부는 제2 스페이서 패턴의 측벽(SPC_SW)을 따라 연장된 부분을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 정보 저장 요소(DS)는 반도체 패턴(SP)보다 제2 방향(D2)으로 돌출되는 층간 절연막(ILD) 사이에 배치될 수 있다. 복수의 층간 절연막(ILD)이 제3 방향(D3)으로 인접한 제1 층간 절연막(ILD) 및 제2 층간 절연막(ILD)을 포함할 때, 각각의 정보 저장 요소(DS)는 반도체 패턴(SP)보다 제2 방향(D2)으로 제1 층간 절연막(ILD) 및 제2 층간 절연막(ILD) 사이에 배치될 수 있다.
제3 방향(D3)으로 인접하는 하부 전극(EL1)은 층간 절연막(ILD)에 의해 분리될 수 있다. 제3 방향(D3)으로 인접하는 제2 실리사이드 패턴(MSC2)은 층간 절연막(ILD)에 의해 분리될 수 있다.
하부 전극의 외측벽(EL1_S1)은 층간 절연막(ILD)에 의해 덮여 있으므로, 커패시터 유전막(DL)은 하부 전극의 외측벽(EL1_S1)을 따라 연장되지 않는다. 커패시터 유전막(DL)은 층간 절연막의 일측벽(ILD_SW)을 따라 연장될 수 있다. 커패시터 유전막(DL)은 인접하는 층간 절연막(ILD)에 의해 분리되지 않을 수 있다.
도 15은 몇몇 실시예들에 따른 반도체 장치 제조 방법에 참고하기 위한 임계 두께 그래프이다. 도 16는 도 15에 따라 임계 두께가 최대가 되는 지점을 설명하기 위한 표이다. 도 17은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
참고적으로, 도 15는 버퍼층(101) 및 희생층(121, 123)의 게르마늄 농도에 따라 적층 메모리 구조체(210)의 임계 두께를 판단하기 위한 그래프이다.
도 15 및 도 16을 참고하면, 버퍼층(101)의 게르마늄 농도가 3% 일 때, 희생층(121, 123)의 게르마늄 농도에 따른 적층 메모리 구조체(210)의 임계 두께 그래프(a)가 도시된다. 상기 임계 두께 그래프(a)는 희생층(121, 123)의 게르마늄 농도가 약 12%일 때, 적층 메모리 구조체(210)의 임계 두께가 가장 두꺼움을 의미할 수 있다.
버퍼층(101)의 게르마늄 농도가 3.65% 일 때, 희생층(121, 123)의 게르마늄 농도에 따른 적층 메모리 구조체(210)의 임계 두께 그래프(b)가 도시된다. 상기 임계 두께 그래프(a)는 희생층(121, 123)의 게르마늄 농도가 약 15%일 때, 적층 메모리 구조체(210)의 임계 두께가 가장 두꺼움을 의미할 수 있다.
버퍼층(101)의 게르마늄 농도가 5% 일 때, 희생층(121, 123)의 게르마늄 농도에 따른 적층 메모리 구조체(210)의 임계 두께 그래프(c)가 도시된다. 상기 임계 두께 그래프(a)는 희생층(121, 123)의 게르마늄 농도가 약 20%일 때, 적층 메모리 구조체(210)의 임계 두께가 가장 두꺼움을 의미할 수 있다.
버퍼층(101)의 게르마늄 농도가 6% 일 때, 희생층(121, 123)의 게르마늄 농도에 따른 적층 메모리 구조체(210)의 임계 두께 그래프(d)가 도시된다. 상기 임계 두께 그래프(a)는 희생층(121, 123)의 게르마늄 농도가 약 25%일 때, 적층 메모리 구조체(210)의 임계 두께가 가장 두꺼움을 의미할 수 있다.
버퍼층(101)의 게르마늄 농도가 10% 일 때, 희생층(121, 123)의 게르마늄 농도에 따른 적층 메모리 구조체(210)의 임계 두께 그래프(e)가 도시된다. 상기 임계 두께 그래프(a)는 희생층(121, 123)의 게르마늄 농도가 약 42%일 때, 적층 메모리 구조체(210)의 임계 두께가 가장 두꺼움을 의미할 수 있다.
도 17을 참고하면, 몇몇 실시예에 따른 반도체 장치 제조 방법은 버퍼층(101)의 게르마늄 농도를 결정하고, 제1 희생층(121) 및 제2 희생층(123)의 게르마늄 농도를 결정하는 것을 포함할 수 있다.
버퍼층(101)의 게르마늄 농도를 결정하는 것은 적층 몰드 구조체(110)의 적층 단수를 결정하고, 임계 두께 그래프를 이용하여, 적층 단수의 두께에 따른 버퍼층의 게르마늄 분율을 추출하는 것을 포함할 수 있다.
이하, 세 단계의 프로세스로 구분하여 구체적으로 설명한다.
첫번째로, 적층 몰드 구조체(110)의 적층 단수를 결정한다(S100).
적층 몰드 구조체(110)의 목표가 되는 적층 단수가 정해지면, 목표가 되는 적층 몰드 구조체(110)의 두께를 파악할 수 있다. 따라서, 상기 목표가 되는 적층 몰드 구조체(110)의 두께를 수용할 수 있는 임계 두께를 가지는 그래프가 도 15를 통해 선택될 수 있다. 다시 말해, 최고점의 임계 두께가 상기 목표가 되는 적층 몰드 구조체(110)의 두께보다 높은 그래프가 선택될 수 있다.
두번째로, 도 15의 임계 두께 그래프를 이용하여, 가능한 버퍼층(101)의 게르마늄 분율을 추출한다(S200).
첫번째 단계의 프로세스에서 선택되는 그래프는 복수 개일 수 있다. 따라서, 버퍼층(101)의 게르마늄 분율은 범위로 추출될 수 있다. 그 중에서, 버퍼층(101)의 게르마늄 분율은 특정 수치가 선택될 수 있다.
세번째로, 버퍼층(101)의 게르마늄 분율을 이용하여, 희생층(121, 123)의 게르마늄 분율을 결정한다(S300).
특정 게르마늄 분율을 갖는 버퍼층(101)이 정해진 경우, 그래프의 모양이 정해질 수 있다. 이에 따라, 희생층(121, 123)의 게르마늄 농도가 정해질 수 있다. 희생층(121, 123)의 게르마늄 농도는 상기 목표가 되는 적층 몰드 구조체(110)의 두께보다 임계 두께가 높을 수 있도록 선택된다.
바람직하게는, 도 15의 각 그래프마다 임계 두께가 최고치인 경우에 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
일 예로, 버퍼층(101)의 게르마늄 농도가 3%로 선택되었을 때, 그래프(a)가 선택될 수 있다. 이 때, 희생층(121, 123)의 게르마늄 농도는 12%로 선택되어 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
다른 예로, 버퍼층(101)의 게르마늄 농도가 3.65%로 선택되었을 때, 그래프(b)가 선택될 수 있다. 이 때, 희생층(121, 123)의 게르마늄 농도는 약 15%로 선택되어 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
다른 예로, 버퍼층(101)의 게르마늄 농도가 5%로 선택되었을 때, 그래프(c)가 선택될 수 있다. 이 때, 희생층(121, 123)의 게르마늄 농도는 약 20%로 선택되어 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
다른 예로, 버퍼층(101)의 게르마늄 농도가 6%로 선택되었을 때, 그래프(d)가 선택될 수 있다. 이 때, 희생층(121, 123)의 게르마늄 농도는 약 25%로 선택되어 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
다른 예로, 버퍼층(101)의 게르마늄 농도가 10%로 선택되었을 때, 그래프(e)가 선택될 수 있다. 이 때, 희생층(121, 123)의 게르마늄 농도는 약 42%로 선택되어 적층 몰드 구조체(110)는 최대로 적층될 수 있다.
따라서, 버퍼층(10)의 게르마늄 분율이 3% 이상 3.65% 이하일 때, 희생층(121, 123)의 게르마늄 분율은 10% 이상 15% 이하일 수 있다.
버퍼층(10)의 게르마늄 분율이 3.65% 이상 5% 이하일 때, 희생층(121, 123)의 게르마늄 분율은 15% 이상 20% 이하일 수 있다.
버퍼층(10)의 게르마늄 분율이 5% 이상 6% 이하일 때, 희생층(121, 123)의 게르마늄 분율은 20% 이상 25% 이하일 수 있다.
버퍼층(10)의 게르마늄 분율이 6% 이상 10% 이하일 때, 희생층(121, 123)의 게르마늄 분율은 25% 이상 45% 이하일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 버퍼층(10) 및 희생층(121, 123)의 게르마늄 분율을 정하는 순서는 예시일 뿐, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 희생층(121, 123)의 게르마늄 분율이 정해진 후, 버퍼층(10)의 게르마늄 분율이 정해질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
SUB: 기판 SP: 반도체 패턴
CH: 채널 영역 DS: 정보 저장 요소
BL: 비트 라인 GE: 게이트 전극
100: 베이스 기판 101: 버퍼층
110: 적층 몰드 구조체 120: 단위 적층체
121: 제1 희생층 122, 222: 제1 실리콘층
123: 제2 희생층 124: 제2 실리콘층
210: 적층 메모리 구조체 220: 단위 메모리 구조체
221, 223: 금속 패턴 224: 절연 패턴

Claims (10)

  1. 버퍼층과 베이스 기판을 포함하는 제1 기판을 제공하고,
    상기 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하고, 각각의 상기 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고,
    리플레이스먼트 공정을 통해, 상기 적층 몰드 구조체를 적층 메모리 구조체로 대체하는 것을 포함하고,
    상기 적층 메모리 구조체는 상기 제1 희생층 및 상기 제2 희생층을 대체한 금속 패턴과, 상기 제2 실리콘층을 대체한 절연 패턴을 포함하고,
    상기 버퍼층은 실리콘-게르마늄을 포함하고,
    상기 버퍼층의 게르마늄 분율은 상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율에 따라 변동되는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층은 실리콘-게르마늄을 포함하는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 희생층의 게르마늄의 분율 및 상기 제2 희생층의 게르마늄의 분율은 각각 10% 이상 45% 이하인 반도체 장치 제조 방법.
  4. 제3 항에 있어서,
    상기 버퍼층의 게르마늄 분율은 3% 이상 3.65% 이하일 때,
    상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율은 각각 10% 이상 15% 이하인 반도체 장치 제조 방법.
  5. 제3 항에 있어서,
    상기 버퍼층의 게르마늄 분율은 3.65% 이상 5% 이하일 때,
    상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율은 각각 15% 이상 20% 이하인 반도체 장치 제조 방법.
  6. 제3 항에 있어서,
    상기 버퍼층의 게르마늄 분율은 5% 이상 6% 이하일 때,
    상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율은 각각 20% 이상 25% 이하인 반도체 장치 제조 방법.
  7. 제2 항에 있어서,
    상기 제1 희생층의 게르마늄 분율은 상기 제2 희생층의 게르마늄 분율과 동일한 반도체 장치 제조 방법.
  8. 버퍼층과 제1 베이스 기판을 포함하는 제1 기판을 제공하고,
    상기 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하고, 각각의 상기 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고,
    리플레이스먼트 공정을 통해, 상기 적층 몰드 구조체를 적층 메모리 구조체로 대체하는 것을 포함하고,
    제2 기판 상에 페리 소자 구조체를 형성하고,
    상기 페리 소자 구조체와 상기 적층 메모리 구조체가 마주보도록 상기 제1 기판 및 상기 제2 기판을 본딩하는 것을 포함하고,
    상기 버퍼층은 실리콘-게르마늄을 포함하고,
    상기 버퍼층의 게르마늄 분율은 상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율에 따라 변동되는 반도체 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층은 실리콘-게르마늄을 포함하고,
    상기 제1 희생층의 게르마늄 분율 및 상기 제2 희생층의 게르마늄 분율은 각각 10% 이상 45% 이하인 반도체 장치 제조 방법.
  10. 버퍼층과 베이스 기판을 포함하는 제1 기판을 제공하고,
    상기 버퍼층 상에, 복수의 단위 적층체를 포함하는 적층 몰드 구조체를 형성하는 것을 포함하고,
    각각의 상기 단위 적층체는 수직 방향으로 순차적으로 적층되는 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하고,
    상기 버퍼층, 상기 제1 희생층 및 상기 제2 희생층은 각각 실리콘-게르마늄을 포함하고,
    상기 버퍼층의 게르마늄의 분율을 결정하는 것은
    상기 적층 몰드 구조체의 적층 단수를 결정하고,
    임계 두께 그래프를 이용하여, 상기 적층 단수의 두께에 따른 버퍼층의 게르마늄 분율을 추출하는 것을 포함하고,
    상기 제1 희생층 및 상기 제2 희생층의 게르마늄의 분율을 결정하는 것은
    상기 버퍼층의 게르마늄의 분율을 이용하여, 희생층의 게르마늄 분율을 결정하는 것을 포함하는 반도체 장치 제조 방법.
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