CN117729775A - 半导体装置 - Google Patents

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CN117729775A
CN117729775A CN202311083766.6A CN202311083766A CN117729775A CN 117729775 A CN117729775 A CN 117729775A CN 202311083766 A CN202311083766 A CN 202311083766A CN 117729775 A CN117729775 A CN 117729775A
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朴正敏
林汉镇
丁炯硕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体装置。所述半导体装置包括多个存储器单元，每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器，并且忆容器包括：信息存储层，包括铁电材料；第一电极和第二电极，连接到信息存储层的两端；固定层，堆叠在信息存储层上并且包括顺电材料或反铁电材料；以及第三电极，连接到固定层而不接触信息存储层。

Description

半导体装置
本申请基于于2022年9月19日在韩国知识产权局提交的第10-2022-0118161号韩国专利申请并要求其优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
实施例涉及半导体装置，更具体地，涉及具有多个存储器单元的半导体装置。
如在此使用的，术语“忆容器(memcitor)”通常是指包括易失性的电容器并且包括存储器功能的存储器装置，使得可通过以非易失性方式施加电场来改变极化或电荷。
背景技术
随着电子工业和用户需求的快速发展，电子装置变得越来越小型化和多功能化，并且容量更大。用于电子装置的半导体装置需要高度集成并且大容量的存储器单元。
发明内容
实施例涉及一种半导体装置，所述半导体装置包括：多个存储器单元，每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器。忆容器包括：信息存储层，包括铁电材料；第一电极和第二电极，连接到信息存储层的两端；固定层，堆叠在信息存储层上并且包括顺电材料或反铁电材料；以及第三电极，连接到固定层而不接触信息存储层。
根据实施例，提供了一种半导体装置，所述半导体装置包括：基底；多条字线，在基底上沿第一方向延伸并且在与第一方向垂直的第二方向上彼此分开；多条位线，在基底上沿第二方向延伸并且在第一方向上彼此分开；以及多个存储器单元，布置在字线与位线之间，并且每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器。忆容器包括：信息存储层，包括铁电材料；第一电极和第二电极，连接到信息存储层的两端；固定层，不接触第一电极和第二电极，堆叠在信息存储层上，并且包括顺电材料或反铁电材料；以及第三电极，连接到固定层而不接触信息存储层。所述多个存储器单元中的每个的单元晶体管的栅极、源极和漏极连接到所述多条字线中的一条、所述多条位线中的一条和忆容器的第二电极。
根据另一实施例，提供了一种半导体装置，所述半导体装置包括：基底；多条字线，在基底上沿第一方向延伸并且在与第一方向垂直的第二方向上彼此分开；多条位线，在基底上沿第二方向延伸并且在第一方向上彼此分开；以及多个存储器单元，布置在字线与位线之间，并且每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器。忆容器包括：信息存储层，包括具有正交相的铁电材料；第一电极和第二电极，连接到信息存储层的两端；固定层，不接触第一电极和第二电极，堆叠在信息存储层上，并且包括具有正交相的顺电材料或反铁电材料；以及第三电极，连接到固定层而不接触信息存储层。所述多个存储器单元中的每个的单元晶体管的栅极、源极和漏极连接到所述多条字线中的一条、所述多条位线中的一条和忆容器的第二电极。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是根据实施例的半导体装置的等效电路图；
图2A和图2B是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的配置和操作原理的视图；
图3A至图3D是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的操作的视图；
图4A和图4B是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的操作的曲线图；
图5A至图5C是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的配置的视图；
图6是描述根据实施例的半导体装置的主要组件的示意性平面布局；
图7A和图7B是示出根据实施例的半导体装置的剖视图；
图8A和图8B是示出根据实施例的半导体装置的剖视图；
图9是示出根据实施例的半导体装置的布局图，并且图10是沿着图9的线X1-X1'和线Y1-Y1'截取的剖视图；
图11是根据实施例的半导体装置的等效电路图；以及
图12是示出根据实施例的半导体装置的透视图。
具体实施方式
图1是根据实施例的半导体装置1000的等效电路图。
参照图1，半导体装置1000可包括多条字线WL和多条位线BL，多条字线WL在第一方向D1上延伸并且在与第一方向D1垂直的第二方向D2上彼此分开，多条位线BL在第二方向D2上延伸并且在第一方向D1上彼此分开。在一些实施例中，第一方向D1和第二方向D2可以是彼此正交的水平方向。然而，实施例不限于此。例如，第一方向D1和第二方向D2中的一个可以是竖直方向，并且另一个可以是水平方向。
多个存储器单元MC可布置在多条字线WL与多条位线BL之间。例如，多个存储器单元MC中的每个可布置在多条字线WL中的一条与多条位线BL中的一条的交叉点处。多个存储器单元MC中的每个可包括单元晶体管CT和忆容器MCT。单元晶体管CT可选择存储器单元MC，并且信息可存储在忆容器MCT中。单元晶体管CT可串联连接到忆容器MCT。忆容器MCT可包括第一电极EL1、第二电极EL2和第三电极EL3。将参照图2A详细描述忆容器MCT的配置。在一些实施例中，单元晶体管CT的栅极可连接到字线WL，单元晶体管CT的源极可连接到位线BL，并且单元晶体管CT的漏极可连接到忆容器MCT的第二电极EL2。
图2A和图2B是描述根据实施例的包括在半导体装置的存储器单元中的忆容器MCT的配置和操作原理的视图。
参照图2A，忆容器MCT包括信息存储层FEL、堆叠在信息存储层FEL上的固定层FXL、连接到信息存储层FEL的两端的第一电极EL1和第二电极EL2以及连接到固定层FXL的第三电极EL3。忆容器MCT可被称为信息存储元件。
信息存储层FEL可包括电介质材料。固定层FXL可包括电介质材料。第三电极EL3可连接到固定层FXL的不与信息存储层FEL接触的一部分。第一电极EL1和第二电极EL2可不接触固定层FXL，并且第三电极EL3可不接触信息存储层FEL。固定层FXL可置于信息存储层FEL与第三电极EL3之间。例如，第一电极EL1可布置在信息存储层FEL的顶表面上，第二电极EL2可布置在信息存储层FEL的底表面上，并且固定层FXL可布置在信息存储层FEL的一侧上。第三电极EL3可布置在固定层FXL的与布置有信息存储层FEL的一侧背对的一侧上。例如，信息存储层FEL和第三电极EL3可分别布置在固定层FXL的背对侧上。
信息存储层FEL可包括具有铁电性的材料(即，铁电材料)。固定层FXL可包括具有顺电性的材料或具有反铁电性的材料(例如，顺电材料或反铁电材料)。例如，信息存储层FEL和固定层FXL中的每个可包括氧化铪、氧化锆、掺杂钇的氧化锆、掺杂钇的氧化铪、掺杂镁的氧化锆、掺杂镁的氧化铪、掺杂硅的氧化铪、掺杂硅的氧化锆和掺杂钡的氧化钛中的一种。在一些实施例中，信息存储层FEL可包括氧化铪(HfO2)，并且固定层FXL可包括氧化锆(ZrO2)。
第一电极EL1、第二电极EL2和第三电极EL3中的每个可包括金属材料。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可包括金属、金属氮化物、导电金属氧化物、金属碳化物和金属硅化物中的至少一种。在一些实施例中，第一电极EL1、第二电极EL2和第三电极EL3中的每个可包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨或它们的组合。
在一些实施例中，信息存储层FEL可包括具有正交相(orthorhombic phase)的铁电材料。在一些实施例中，固定层FXL可包括具有四方相(tetragonal phase)的顺电材料或反铁电材料。
例如，包括在信息存储层FEL中的铁电材料可具有各种晶相。信息存储层FEL可包括具有正交相主导厚度(dominant thickness)的铁电材料。在一些实施例中，信息存储层FEL可具有包括顺序地布置在第一电极EL1与第二电极EL2之间的多个层(例如，多个子信息存储层)的堆叠结构。在一些实施例中，形成信息存储层FEL的多个层中的每个可包括铁电材料。例如，包括在信息存储层FEL中的多个铁电层中的每个可具有正交相主导厚度。在其他实施例中，形成信息存储层FEL的多个层中的至少一个可包括铁电材料，并且至少一个其他层可包括顺电材料或反铁电材料。
例如，包括在固定层FXL中的顺电材料或反铁电材料可具有各种晶相。固定层FXL可包括具有四方相主导厚度的顺电材料或反铁电材料。
第一电极EL1、第二电极EL2以及第一电极EL1与第二电极EL2之间的信息存储层FEL可形成电容器。第一电极EL1和第二电极EL2可以是电容器的上电极和下电极。形成电容器的第一电极EL1、第二电极EL2和信息存储层FEL以及固定层FXL和第三电极EL3可形成忆容器MCT。
可通过将非易失性存储器功能与电容器(易失性)进行组合以通过施加电场来改变极化或电荷来获得忆容器或忆容器件。忆容器(忆容器件)将电容器(易失性)与存储器功能进行结合，忆容器(忆容器件)通过以例如非易失性方式施加电场来改变其极化或电荷。
一起参照图2A和图2B，当电场E被施加到信息存储层FEL和固定层FXL中的每个时，可在信息存储层FEL和固定层FXL中的每个中出现极化P。在一些实施例中，在信息存储层FEL中出现的极化的方向可不同于在固定层FXL中出现的极化的方向。只有当大的电场E被施加到信息存储层FEL时，可在信息存储层FEL中出现足够大的极化P。即使当小的电场E被施加到固定层FXL时，也可在固定层FXL中出现比在信息存储层FEL中出现的极化大的极化P。
当电场E被施加到包括在忆容器MCT中的信息存储层FEL和堆叠在信息存储层FEL上的固定层FXL中的每个时，即使小的电场E被施加到信息存储层FEL，也可由于在固定层FXL中出现的极化P而在信息存储层FEL中出现极化P。也就是说，即使小的电场E被施加，与包括信息存储层FEL的电容器相比，也可在包括信息存储层FEL和堆叠在信息存储层FEL上的固定层FXL的忆容器MCT中出现更大的极化P。
另外，在信息存储层FEL中出现的极化P的大小可根据施加到忆容器MCT中的固定层FXL的电场E的强度而变化。也就是说，为了在信息存储层FEL中生成极化P而施加到信息存储层FEL的电场E的强度可根据施加到忆容器MCT中的固定层FXL的电场E的强度而变化。
图3A至图3D是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的操作的视图。
参照图3A至图3D，当第一升压电压Va且Va＝0被施加到第三电极EL3(即，连接到固定层FXL的第三电极EL3)时，可不在固定层FXL中出现极化。在这种情况下，由于由施加在第一电极EL1与第二电极EL2之间的第一电压V1引起的电场，可在信息存储层FEL中出现第一固定极化P1。第一电压V1可具有大值。也就是说，当第一升压电压Va且Va＝0被施加到第三电极EL3时(即，当电场不被施加到第三电极EL3时)，当大的电场被施加到信息存储层FEL时，可在信息存储层FEL中出现大的第一固定极化P1。
当小的第二升压电压Vb且Vb>Va被施加到与固定层FXL连接的第三电极EL3时，可在固定层FXL中出现小的极化。在这种情况下，由于由施加在第一电极EL1与第二电极EL2之间的第二电压V2引起的电场，可在信息存储层FEL中出现第二固定极化P2。第二电压V2可具有比第一电压V1的值小的值。也就是说，当第二升压电压Vb且Vb>Va被施加到第三电极EL3时(诸如，当小的电场被施加到第三电极EL3时)，即使比第一电压V1小的第二电压V2被施加到信息存储层FEL，也可在信息存储层FEL中出现比第一固定极化P1小的第二固定极化P2。
当第三升压电压Vc且Vc>Vb被施加到与固定层FXL连接的第三电极EL3时，与当第二升压电压Vb被施加到第三电极EL3时在固定层FXL中出现的极化相比，可在固定层FXL中出现更大的极化。在这种情况下，由于由施加在第一电极EL1与第二电极EL2之间的第三电压V3引起的电场，可在信息存储层FEL中出现第三固定极化P3。第三电压V3可具有比第二电压V2的值小的值。也就是说，当第三升压电压Vc且Vc>Vb被施加到第三电极EL3时，即使比第二电压V2小的第三电压V3被施加到信息存储层FEL，也可在信息存储层FEL中出现比第二固定极化P2小的第三固定极化P3。
当第四升压电压Vd且Vd>Vc被施加到与固定层FXL连接的第三电极EL3时，与当第三升压电压Vc被施加到第三电极EL3时在固定层FXL中出现的极化相比，可在固定层FXL中出现更大的极化。在这种情况下，由于由施加在第一电极EL1与第二电极EL2之间的第四电压V4引起的电场，可在信息存储层FEL中出现第四固定极化P4。第四电压V4可具有比第三电压V3的值小的值。也就是说，当第四升压电压Vd且Vd>Vc被施加到第三电极EL3时，即使比第三电压V3小的第四电压V4被施加到信息存储层FEL，也可在信息存储层FEL中出现比第三固定极化P3小的第四固定极化P4。
在信息存储层FEL中出现的术语“第一固定极化P1”、“第二固定极化P2”、“第三固定极化P3”和“第四固定极化P4”可指当电压未被施加到信息存储层FEL时在信息存储层FEL中出现的极化。在第一电压V1、第二电压V2、第三电压V3和第四电压V4被施加到信息存储层FEL时，电场被施加到信息存储层FEL。然后电场可在施加第一电压V1、第二电压V2、第三电压V3和第四电压V4之后被移除而不施加到信息存储层FEL。在本说明书中，术语“固定极化”是指当施加电场时出现极化并且即使电场不被施加也保持的极化。固定极化可以是铁电材料的自发极化。
第一电压V1、第二电压V2、第三电压V3和第四电压V4可等于或大于阈值电压，在该阈值电压中，由于当第一升压电压Va、第二升压电压Vb、第三升压电压Vc和第四升压电压Vd被施加到固定层FXL时由施加到信息存储层FEL的电压生成的电场，即使当施加到信息存储层FEL的电场被移除时，也可出现零电场极化(即，第一固定极化P1、第二固定极化P2、第三固定极化P3和第四固定极化P4)。
施加到固定层FXL的电压越大，可在信息存储层FEL中生成固定极化的电压越小。施加到固定层FXL的电压越大，在信息存储层FEL中出现的固定极化越小。施加到固定层FXL的电压越小，可在信息存储层FEL中生成固定极化的电压越大。施加到固定层FXL的电压越小，在信息存储层FEL中出现的固定极化越大。也就是说，可在信息存储层FEL中生成固定极化的电压的大小和在信息存储层FEL中出现的固定极化的大小可与施加到固定层FXL的电压的大小成反比。
当大的电压被施加到固定层FXL时，由于可在信息存储层FEL中生成固定极化的电压的大小可降低，因此包括多个存储器单元(每个存储器单元包括忆容器MCT)的半导体装置的操作功率可降低。
图4A和图4B是描述根据实施例的包括在半导体装置的存储器单元中的忆容器的操作的曲线图。
一起参照图3A、图3B、图3C、图3D、图4A和图4B，当第一电压V1被施加到信息存储层FEL并且第一升压电压Va被施加到固定层FXL时，可在信息存储层FEL中出现第一固定极化P1。当第二电压V2被施加到信息存储层FEL并且第二升压电压Vb被施加到固定层FXL时，可在信息存储层FEL中出现第二固定极化P2。当第三电压V3被施加到信息存储层FEL并且第三升压电压Vc被施加到固定层FXL时，可在信息存储层FEL中出现第三固定极化P3。当第四电压V4被施加到信息存储层FEL并且第四升压电压Vd被施加到固定层FXL时，可在信息存储层FEL中出现第四固定极化P4。也就是说，因为可在信息存储层FEL中出现的固定极化的大小根据施加到固定层FXL的电压而变化，所以根据施加到固定层FXL的电压和施加到信息存储层FEL的电压，多电平比特(multi-level bit)可被存储在包括信息存储层FEL和固定层FXL的忆容器MCT中。
因此，包括多个存储器单元(每个存储器单元包括忆容器MCT)的半导体装置可存储大量信息。
图5A至图5C是描述根据实施例的包括在半导体装置的存储器单元中的忆容器MCTa、MCTb和MCTc的配置的视图。
参照图5A，忆容器MCTa可包括信息存储层FELa、堆叠在信息存储层FELa上的固定层FXL、连接到信息存储层FELa的两端的第一电极EL1和第二电极EL2、以及连接到固定层FXL的第三电极EL3。
信息存储层FELa可具有包括第一子信息存储层FEL1和第二子信息存储层FEL2的堆叠结构。例如，忆容器MCTa可包括在第二电极EL2上的第一子信息存储层FEL1、在第一子信息存储层FEL1上的第二子信息存储层FEL2、在第二子信息存储层FEL2上的第一电极EL1、堆叠在第一子信息存储层FEL1和第二子信息存储层FEL2上的固定层FXL、以及连接到固定层FXL的第三电极EL3。在图5A中示出固定层FXL接触第一子信息存储层FEL1和第二子信息存储层FEL2两者。然而，实施例不限于此。固定层FXL可接触其中第一子信息存储层FEL1和第二子信息存储层FEL2形成堆叠结构的信息存储层FELa，并且可不接触第一电极EL1和第二电极EL2。例如，固定层FXL可接触第一子信息存储层FEL1并且可不接触第二子信息存储层FEL2。例如，固定层FXL可不接触第一子信息存储层FEL1，而是可接触第二子信息存储层FEL2。在一些实施例中，固定层FXL可接触第一子信息存储层FEL1和第二子信息存储层FEL2两者。
在一些实施例中，第一子信息存储层FEL1和第二子信息存储层FEL2中的每个可包括铁电材料。在其他实施例中，第一子信息存储层和第二子信息存储层FEL2中的一个(FEL1或FEL2)可包括铁电材料，而子信息存储层中的另一个(FEL1或FEL2)可包括顺电材料或反铁电材料。
信息存储层FELa可在第一电极EL1与第二电极EL2之间的方向上具有第一厚度TFE。固定层FXL可具有第二厚度TFX并且可堆叠在信息存储层FELa上。也就是说，固定层FXL的第二厚度TFX可以是固定层FXL的在与信息存储层FELa的与固定层FXL接触的表面垂直的方向上的厚度。第一子信息存储层FEL1和第二子信息存储层FEL2可在第一电极EL1与第二电极EL2之间的所述方向上分别具有第一子厚度T1和第二子厚度T2。第一厚度TFE可以是约10埃至约/>第二厚度TFX可以是约/>至约/>第一子厚度T1和第二子厚度T2中的每个可以是约/>至约/>
在第一子信息存储层FEL1和第二子信息存储层FEL2中出现的固定极化的方向可不同于在固定层FXL中出现的极化的方向。在第一子信息存储层FEL1和第二子信息存储层FEL2中出现不同方向上的固定极化。例如，当电压被施加到固定层FXL使得在固定层FXL中出现向上极化时，可在第一子信息存储层FEL1和第二子信息存储层FEL2中沿彼此不同的斜线方向出现向下固定极化。例如，当电压被施加到固定层FXL使得在固定层FXL中沿12点钟方向出现极化时，可在第一子信息存储层FEL1中沿约3:30(或4:30)至约5:30的方向出现固定极化，并且可在第二子信息存储层FEL2中沿约7:30至约8:30的方向出现固定极化。在同一平面上(例如，在由第一子信息存储层FEL1和第二子信息存储层FEL2堆叠的方向以及信息存储层FELa和固定层FXL堆叠的方向所形成的平面上)，可在固定层FXL中顺时针或逆时针出现极化，可在第一子信息存储层FEL1中顺时针或逆时针出现固定极化，并且可在第二子信息存储层FEL2中顺时针或逆时针出现固定极化。
因此，当在固定层FXL中出现极化时，尽管低电压被施加到信息存储层FELa使得生成小的电场，但是固定极化可在短时间内出现在第一子信息存储层FEL1和第二子信息存储层FEL2中。
参照图5B，忆容器MCTb可包括信息存储层FELb、堆叠在信息存储层FELb上的固定层FXL、连接到信息存储层FELb的两端的第一电极EL1和第二电极EL2、以及连接到固定层FXL的第三电极EL3。
信息存储层FELb可具有包括第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3的堆叠结构。例如，忆容器MCTb可包括第二电极EL2上的第一子信息存储层FEL1、第一子信息存储层FEL1上的第二子信息存储层FEL2、第二子信息存储层FEL2上的第三子信息存储层FEL3、第三子信息存储层FEL3上的第一电极EL1、堆叠在第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3上的固定层FXL、以及连接到固定层FXL的第三电极EL3。
在一些实施例中，第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3中的每个可包括铁电材料。在其他实施例中，第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3中的至少一个可包括铁电材料，并且至少一个其他子信息存储层可包括顺电材料或反铁电材料。
可在第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3中沿不同方向出现固定极化。在同一平面上(例如，在由第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3堆叠的方向以及信息存储层FELb和固定层FXL堆叠的方向所形成的平面上)，可在固定层FXL中顺时针或逆时针出现极化，可在第一子信息存储层FEL1中顺时针或逆时针出现固定极化。可在第二子信息存储层FEL2中顺时针或逆时针出现固定极化，并且可在第三子信息存储层FEL3中顺时针或逆时针出现固定极化。
因此，当在固定层FXL中出现极化时，尽管低电压被施加到信息存储层FELb使得生成小的电场，但是固定极化可在短时间内出现在第一子信息存储层FEL1、第二子信息存储层FEL2和第三子信息存储层FEL3中。
参照图5C，忆容器MCTc可包括信息存储层FELc、堆叠在信息存储层FELc上的固定层FXL、连接到信息存储层FELc的两端的第一电极EL1和第二电极EL2、以及连接到固定层FXL的第三电极EL3。
信息存储层FELc可具有包括第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn的堆叠结构。例如，包括在忆容器MCTc中的信息存储层FELc可具有其中第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn顺序地布置在第二电极EL2与第一电极EL1之间的堆叠结构。
在一些实施例中，第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中的每个可包括铁电材料。在其他实施例中，第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中的至少一个可包括铁电材料，并且至少一个其他子信息存储层可包括顺电材料或反铁电材料。
可在包括在信息存储层FELc中的第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中沿与可在固定层FXL中出现极化的方向不同的方向出现固定极化。在一些实施例中，可在包括在信息存储层FELc中的第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中沿同一方向(例如，沿与可在固定层FXL中出现极化的方向相反的方向)出现固定极化。在其他实施例中，在同一平面上(例如，在由第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn堆叠的方向以及信息存储层FELc和固定层FXL堆叠的方向所形成的平面上)，在包括在信息存储层FELc中的第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中出现的固定极化中的至少一些可面向与其他子信息存储层中出现的固定极化所面向的方向不同的方向，可在固定层FXL中沿顺时针或逆时针方向出现极化，并且可在第一子信息存储层至第n子信息存储层FEL1、FEL2、……、FELn-1和FELn中沿顺时针或逆时针方向出现固定极化。
图6是描述根据实施例的半导体装置1的主要组件的示意性平面布局。
参照图6，半导体装置1可包括形成在存储器单元区域CR中的多个有源区域ACT。在一些实施例中，有源区域ACT可布置在存储器单元区域CR中，以具有在关于彼此正交的第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上的长轴。有源区域ACT可构成图7A示出的多个有源区域118。
多条字线WL可在第一水平方向(X方向)上跨有源区域ACT彼此平行地延伸。多个栅极电介质层Gox可置于有源区域ACT与字线WL之间。在一些实施例中，栅极电介质层Gox可沿着第一水平方向(X方向)彼此平行地延伸，以覆盖字线WL的侧面和底部。
多条位线BL可沿着与第一水平方向(X方向)相交的第二水平方向(Y方向)在多条字线WL上彼此平行地延伸。多个接合垫(landing pad)LP中的每个可从多条位线BL中的每两条邻近位线之间延伸到多条位线BL中的每两条邻近位线中的一条的上部。在一些实施例中，接合垫LP可在第一水平方向(X方向)和第二水平方向(Y方向)上布置成一行。
多个存储节点SN可形成在多个接合垫LP上。存储节点SN可形成在位线BL上。存储节点SN可以是多个电容器的下电极(即，多个忆容器的第二电极)。存储节点SN可分别通过接合垫LP连接到有源区域ACT。
图7A和图7B是示出根据实施例的半导体装置1的剖视图。具体地，图7A和图7B是沿着图6的线A-A'和线B-B'截取的剖视图。
一起参照图7A和图7B，半导体装置1可包括由多个器件隔离层116限定的多个有源区域118、具有穿过多个有源区域118的多个字线沟槽120T的基底110、布置在多个字线沟槽120T中的多条字线120、多个位线结构140、以及多个忆容器190。
基底110可包括例如硅(Si)、晶体Si、多晶Si或非晶Si。在其他实施例中，基底110可包括半导体元素(诸如，锗(Ge))、或者从硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中选择的至少一种化合物半导体。在一些实施例中，基底110可具有绝缘体上硅(SOI)结构。例如，基底110可包括掩埋氧化物(BOX)层。基底110可包括导电区域(例如，杂质掺杂阱或杂质掺杂结构)。
有源区域118可以是基底110的由器件隔离沟槽116T限制的部分。有源区域118可以是在平面图中具有短轴和长轴的长岛的形式。在一些实施例中，有源区域118可布置为在关于第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上具有长轴。有源区域118可沿着长轴方向延伸以具有基本上相同的长度，并且可以以恒定的间距重复地布置。有源区域118可构成图6中示出的多个有源区域ACT。
器件隔离层116可填充器件隔离沟槽116T。有源区域118可通过多个器件隔离层116被限定在基底110中。
在一些实施例中，每个器件隔离层116可包括包含第一器件隔离层、第二器件隔离层和第三器件隔离层的三层。然而，实施例不限于此。作为示例，第一器件隔离层可共形地覆盖每个器件隔离沟槽116T的内表面和底表面。例如，第二器件隔离层可共形地覆盖第一器件隔离层。例如，第三器件隔离层可覆盖第二器件隔离层并且可填充每个器件隔离沟槽116T。在一些实施例中，多个器件隔离层116中的每个可包括：包括一种类型的绝缘层的单层、包括两种类型的绝缘层的双层或者包括至少四种类型的绝缘层的组合的多层。
多个单元垫图案XL可布置在多个器件隔离层116和多个有源区域118上。在一些实施例中，一对单元垫图案XL可在一个有源区域118上彼此分开布置。例如，彼此分开的一对单元垫图案XL可在长轴方向上布置在有源区域118的两侧上。导电层可覆盖器件隔离层116和有源区域118。单元垫图案XL可包括Si、Ge、W、WN、钴(Co)、镍(Ni)、Al、钼(Mo)、钌(Ru)、Ti、TiN、Ta、TaN、Cu或它们的组合。例如，单元垫图案XL可包括多晶硅。
字线沟槽120T可形成在包括通过多个器件隔离层116和多个单元垫图案XL限定的多个有源区域118的基底110中。字线沟槽120T可以是在第一水平方向(X方向)上彼此平行延伸，穿过有源区域118，并且沿着第二水平方向(Y方向)以基本上相等的间隔布置的线的形式。在一些实施例中，台阶可形成在多个字线沟槽120T中的每个的底表面上。
多个栅极电介质层122、多条字线120和多个掩埋绝缘层124可顺序地形成在字线沟槽120T中。字线120可构成图6中示出的多条字线WL。字线120可以是在第一水平方向(X方向)上彼此平行延伸，穿过有源区域118，并且沿着第二水平方向(Y方向)以基本上相等的间隔布置的线的形式。多条字线120中的每个的顶表面可处于比基底110的顶表面的竖直水平低的竖直水平。多条字线120中的每个的底表面可以是凹凸形状的，并且马鞍形的鳍式场效应晶体管(FET)可形成在多个有源区域118中的每个中。
在本说明书中，水平或竖直水平是指在与基底110的主表面或顶表面垂直的方向(Z方向)上的高度。也就是说，处于相同水平或恒定水平表示在竖直方向(Z方向)上距基底110的主表面或顶表面的高度相同或恒定，并且处于低/高竖直水平表示在竖直方向(Z方向)上距基底110的主表面的高度低/高。
字线120可填充字线沟槽120T的下部。每条字线120可具有下字线层120a和上字线层120b的堆叠结构。例如，每个下字线层120a可共形地覆盖每个字线沟槽120T的下部的底表面和内壁，其中每个栅极电介质层122在每个下字线层120a与每个字线沟槽120T之间。例如，多个上字线层120b中的每个可覆盖多个下字线层120a中的每个，并且可填充多个字线沟槽120T中的每个的下部，其中多个栅极电介质层122中的每个在每个上字线层120b与每个字线沟槽120T之间。在一些实施例中，下字线层120a可包括金属材料或导电金属氮化物(诸如，Ti、TiN、Ta或TaN)。在一些实施例中，多个上字线层120b可包括例如掺杂多晶硅、金属材料(诸如，W)、导电金属氮化物(诸如，WN、TiSiN或WSiN)或它们的组合。
通过将杂质离子注入到多个有源区域118中的每个中而形成的源极区域和漏极区域可在每条字线120的两侧上布置在基底110的每个有源区域118中。
多个栅极电介质层122中的每个可覆盖多个字线沟槽120T中的每个的内壁和底表面。多个栅极电介质层122可构成图6中示出的多个栅极电介质层Gox。在一些实施例中，多个栅极电介质层122中的每个可从多条字线120中的每条与多个字线沟槽120T中的每个之间延伸到掩埋绝缘层124与多个字线沟槽120T中的每个之间。多个栅极电介质层122可包括从氧化硅、氮化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)和具有比氧化硅的介电常数高的介电常数的高k电介质材料中选择的至少一种。例如，多个栅极电介质层122中的每个可具有约10至约25的介电常数。在一些实施例中，多个栅极电介质层122可包括从氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中选择的至少一种。例如，多个栅极电介质层122可包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
多个掩埋绝缘层124可覆盖多条字线120并且可填充多个字线沟槽120T的上部。因此，多个掩埋绝缘层124可在第一水平方向(X方向)上彼此平行地延伸。在一些实施例中，多个掩埋绝缘层124中的每个的顶表面可处于与多个单元垫图案XL中的每个的顶表面的竖直水平基本上相同的竖直水平。多个掩埋绝缘层124中的每个可包括从氧化硅、氮化硅、氮氧化硅和它们的组合中选择的至少一种材料层。例如，多个掩埋绝缘层124可包括氮化硅。
多个单元垫图案XL可在第一水平方向(X方向)和第二水平方向(Y方向)上布置成矩阵。多个单元垫图案XL可通过在第一水平方向(X方向)上延伸的多个掩埋绝缘层124和填充在第二水平方向(Y方向)上延伸的多个隔离沟槽XO的至少一部分的多个隔离绝缘图案DSP彼此隔离和绝缘。多个隔离沟槽XO可在第二水平方向(Y方向)上在多个单元垫图案XL之间延伸。
多个绝缘层图案可布置在多个单元垫图案XL和多个掩埋绝缘层124上。在一些实施例中，多个绝缘层图案中的每个可具有包括第一绝缘层图案112和第二绝缘层图案114的堆叠结构。在一些实施例中，第二绝缘层图案114可比第一绝缘层图案112厚。例如，第一绝缘层图案112可具有约至约/>的厚度，第二绝缘层图案114可比第一绝缘层图案112厚，并且可具有约/>至约/>的厚度。
在多个隔离沟槽XO中的每个中，在平面图中具有在第二水平方向(Y方向)上延伸的线形的线沟槽XOL和在平面图中具有圆形的孔沟槽XOH可在第二水平方向(Y方向)上彼此连接并且可彼此交替。多个器件隔离层116、多个有源区域118和多个掩埋绝缘层124可暴露于多个隔离沟槽XO的底表面。
多个有源区域118中的每个可比多个器件隔离层116中的每个和多个掩埋绝缘层124中的每个更多地暴露于多个孔沟槽XOH中的每个的底表面。多个单元垫图案XL中的每个、多个第一绝缘层图案112中的每个和多个第二绝缘层图案114中的每个可暴露于多个隔离沟槽XO中的每个的侧壁。在第一水平方向(X方向)上，孔沟槽XOH的宽度可大于线沟槽XOL的宽度。在一些实施例中，孔沟槽XOH的底表面可处于比线沟槽XOL的底表面的竖直水平低的竖直水平。也就是说，在多个隔离沟槽XO中的每个中，孔沟槽XOH的深度可大于线沟槽XOL的深度。
多个隔离绝缘图案DSP中的每个可包括填充线沟槽XOL的隔离绝缘线DSL和覆盖孔沟槽XOH的侧壁的隔离绝缘间隔件DSS。在多个隔离绝缘图案DSP中的每个中，在平面图中具有在第二水平方向(Y方向)上延伸的线形的隔离绝缘线DSL和在平面图中具有在第二水平方向(Y方向)上延伸的环形的隔离绝缘间隔件DSS可在第二水平方向(Y方向)上彼此连接并且可彼此交替。在第一水平方向(X方向)上，多个隔离绝缘间隔件DSS中的每个的外边缘的宽度可大于多个隔离绝缘线DSL中的每个的外边缘的宽度。多个隔离绝缘线DSL中的每个可与多个隔离绝缘间隔件DSS中的每个连接并成一体。在一些实施例中，隔离绝缘图案DSP的顶表面可处于与第二绝缘层图案114的顶表面的竖直水平相同的竖直水平，并且可与第二绝缘层图案114的顶表面共面。
多条隔离绝缘线DSL中的每条可置于多个单元垫图案XL之中的在第一水平方向(X方向)上邻近的每两个单元垫图案之间，并且可将每两个邻近的单元垫图案彼此隔离和绝缘。隔离绝缘间隔件DSS可覆盖暴露于多个隔离沟槽XO中的每个的侧壁的多个单元垫图案XL中的每个、多个第一绝缘层图案112中的每个和多个第二绝缘层图案114中的每个。隔离绝缘间隔件DSS可在孔沟槽XOH中围绕直接接触导电图案134的下部，以将直接接触导电图案134与邻近的单元垫图案XL隔离和绝缘。在孔沟槽XOH的侧壁上，隔离绝缘间隔件DSS可在第一水平方向(X方向)上具有“等于或大于线沟槽XOL的宽度的1/2并且小于孔沟槽XOH的宽度的1/2”的厚度。
在一些实施例中，多个隔离绝缘图案DSP可通过极紫外(EUV)光刻工艺形成。例如，可使用由EUV光刻工艺形成的掩模图案作为蚀刻掩模通过蚀刻工艺形成多个隔离沟槽XO，并且可形成多个隔离绝缘图案DSP以填充多个隔离沟槽XO的至少一部分。包括在多个隔离绝缘图案DSP中的每个中的多个隔离绝缘线DSL中的每个和多个隔离绝缘间隔件DSS中的每个可在不使用光刻工艺的情况下通过单个EUV光刻工艺形成。
在平面图中，单元垫图案XL在第二水平方向(Y方向)上的两侧可以是线形的，以接触掩埋绝缘层124并在第一水平方向(X方向)上延伸。在平面图中，多个单元垫图案XL中的每个的两侧中的一侧可在第一水平方向(X方向)上接触多个隔离绝缘线DSL中的每个并且可在第二水平方向(Y方向)上延伸，并且另一侧可以是弧形的以接触多个隔离绝缘间隔件DSS中的每个并且凹入到多个单元垫图案XL中的每个中。
多个直接接触导电图案134中的每个可填充孔沟槽XOH的通过第二绝缘层图案114和第一绝缘层图案112暴露有源区域118中的源区的部分。在一些实施例中，孔沟槽XOH可延伸到有源区域118(即，源极区域)中。多个直接接触导电图案134可包括例如掺杂多晶硅。在一些实施例中，多个直接接触导电图案134中的每个可包括外延硅层。多个直接接触导电图案134可构成图6中示出的多个直接接触件DC。
多个位线结构140可布置在第二绝缘层图案114上。多个位线结构140中的每个可包括位线147和覆盖位线147的绝缘覆盖线148。多个位线结构140可在与基底110的主表面平行的第二水平方向(Y方向)上彼此平行地延伸。多条位线147可构成图6中示出的多条位线BL。多条位线147可分别通过多个直接接触导电图案134电连接到多个有源区域118。在一些实施例中，位线结构140还可包括在第二绝缘层图案114与位线147之间的导电半导体图案132。导电半导体图案132可包括例如掺杂多晶硅。
多个隔离绝缘图案DSP可沿着多条位线147和包括多条位线147的多个位线结构140的底部在第二水平方向(Y方向)上延伸。多个隔离绝缘图案DSP和多条位线147的至少一部分或者多个隔离绝缘图案DSP和多个位线结构140的至少一部分可在竖直方向(Z方向)上叠置。
多个单元垫图案XL可布置在多个有源区域118上，其中包括多条位线147的多个位线结构140中的每个在每两个邻近的单元垫图案之间。多个单元垫图案XL可布置在多个有源区域118上，其中多条字线120中的每条在每两个邻近的单元垫图案之间。也就是说，多个单元垫图案XL可布置成矩阵，其中多条字线120中的每条在第一水平方向(X方向)上在多个有源区域118上在每两个邻近单元垫图案之间，并且多个位线结构140中的每个在第二水平方向(Y方向)上在多个有源区域118上在每两个邻近单元垫图案之间。
位线147可具有线形式的第一金属导电图案145和第二金属导电图案146的堆叠结构。在一些实施例中，第一金属导电图案145可包括TiN或Ti-Si-N(TSN)，并且第二金属导电图案146可包括W或钨和硅化钨(WSix)。在一些实施例中，第一金属导电图案145可用作扩散阻挡层。在一些实施例中，多条绝缘覆盖线148可包括氮化硅。
多个绝缘间隔件结构150中的每个可覆盖多个位线结构140中的每个的两个侧壁。多个绝缘间隔件结构150中的每个可包括第一绝缘间隔件152、第二绝缘间隔件154和第三绝缘间隔件156。在一些实施例中，多个绝缘间隔件结构150中的每个可延伸到多个孔沟槽XOH中的每个中，以覆盖多个直接接触导电图案134中的每个的两个侧壁。第二绝缘间隔件154可包括具有比第一绝缘间隔件152和第三绝缘间隔件156的介电常数低的介电常数的材料。在一些实施例中，第一绝缘间隔件152和第三绝缘间隔件156可包括氮化物，并且第二绝缘间隔件154可包括氧化物。在一些实施例中，第一绝缘间隔件152和第三绝缘间隔件156可包括氮化物，并且第二绝缘间隔件154可包括相对于第一绝缘间隔件152和第三绝缘间隔件156具有蚀刻选择性的材料。例如，第一绝缘间隔件152和第三绝缘间隔件156可包括氮化物，并且第二绝缘间隔件154可包括空气间隔件。在一些实施例中，多个绝缘间隔件结构150中的每个可包括包含氧化物的第二绝缘间隔件154和包含氮化物的第三绝缘间隔件156。
多个绝缘栅栏165中的每个可在一对邻近的位线结构140之间置于彼此面对的一对绝缘间隔件结构150之间。多个绝缘栅栏165可沿着彼此面对的一对绝缘间隔件结构150(即，在第二水平方向(Y方向)上)在列中彼此分开。例如，多个绝缘栅栏165可包括氮化物。
在一些实施例中，多个绝缘栅栏165可通过多个第二绝缘层图案114和多个第一绝缘层图案112延伸到多个掩埋绝缘层124中。然而，实施例不限于此。在其他实施例中，多个绝缘栅栏165可穿过多个第二绝缘层图案114和多个第一绝缘层图案112并且可不延伸到多个掩埋绝缘层124中，可延伸到多个第二绝缘层图案114中而不穿过多个第二绝缘层图案114，或者可穿过多个第二绝缘层图案114并且可延伸到多个第一绝缘层图案112中而不穿过多个第一绝缘层图案112。可选地，多个绝缘栅栏165可形成为使得多个绝缘栅栏165的底表面可接触多个第二绝缘层图案114的顶表面而不延伸到多个第二绝缘层图案114中。
在多条位线147中，多个接触孔160H可限制在多个绝缘栅栏165之间。沿着各自覆盖多个位线结构140中的每个的两个侧壁的多个绝缘间隔件结构150中的彼此面对的一对绝缘间隔件结构150(即，在第二水平方向(Y方向)上)，多个接触孔160H中的每个和多个绝缘栅栏165中的每个可彼此交替。多个接触孔160H中的每个的内部空间可由在多条位线147中的两条邻近位线147之间覆盖两条邻近位线147中的每个的侧壁的多个绝缘间隔件结构150中的每个、多个绝缘栅栏165中的每个以及多个单元垫图案XL中的每个来限制。在一些实施例中，多个接触孔160H中的每个可从多个绝缘间隔件结构150中的每个和多个绝缘栅栏165中的每个之间延伸到多个有源区域118中的每个上的多个单元垫图案XL中的每个中。
多个接合垫170可填充多个接触孔160H以接触多个单元垫图案XL，并且可延伸到多个位线结构140上。多个接合垫170可通过每两个邻近接合垫之间的凹槽170R彼此隔离。多个接合垫170中的每个可包括导电阻挡层和导电阻挡层上的导电垫材料层。例如，导电阻挡层可包括金属、导电金属氮化物或它们的组合。在一些实施例中，导电阻挡层可具有Ti/TiN的堆叠结构。在一些实施例中，导电垫材料层可包括W。在一些实施例中，金属硅化物层可形成在多个接合垫170中的每个与多个单元垫图案XL中的每个之间。金属硅化物层可包括硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)。然而，实施例不限于此。
多个接合垫170可分别通过多个单元垫图案XL连接到多个有源区域118。多个接合垫170可构成图6中示出的多个接合垫LP。
凹槽170R可填充有绝缘结构175。在一些实施例中，绝缘结构175可包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可包括氧化物，并且蚀刻停止层可包括氮化物。在图7A和图7B中示出多个绝缘结构175的顶表面处于与多个接合垫170的顶表面的竖直水平相同的竖直水平。然而，实施例不限于此。例如，通过填充多个凹槽170R并覆盖多个接合垫170的顶表面，多个绝缘结构175的顶表面可处于比多个接合垫170的顶表面的竖直水平高的竖直水平。
在一些实施例中，多个电容器垫182和围绕多个电容器垫182的多个蚀刻停止层180可布置在多个接合垫170和多个绝缘结构175上。多个电容器垫182可分别接触多个接合垫170。多个接合垫170可分别电连接到多个电容器垫182。
包括多个下电极191、电容器电介质层193和上电极195的多个电容器结构可布置在多个电容器垫182和多个蚀刻停止层180上。多个下电极191可分别接触多个电容器垫182。多个下电极191可分别电连接到多个电容器垫182。在一些实施例中，可省略多个电容器垫182和多个蚀刻停止层180，包括多个下电极191、电容器电介质层193和上电极195的多个电容器结构可布置在多个接合垫170和绝缘结构175上，并且多个下电极191可分别接触多个接合垫170。
电容器电介质层193可共形地覆盖多个下电极191的表面。在一些实施例中，电容器电介质层193可一体地形成在恒定区域(例如，单元块)中，以覆盖多个下电极191的表面。多个下电极191可构成图6中示出的多个存储节点SN。
多个下电极191中的每个可以是柱的形式，其内部被填充以具有圆形水平剖面。然而，实施例不限于此。在一些实施例中，多个下电极191中的每个可以是圆柱体的形式。其底部是封闭的。在一些实施例中，多个下电极191可在第一水平方向(X方向)或第二水平方向(Y方向)上以锯齿形(Z字形)布置。在其他实施例中，多个下电极191可在第一水平方向(X方向)和第二水平方向(Y方向)上以矩阵布置。多个下电极191可包括掺杂杂质的硅、金属(诸如，W或Co)或导电金属化合物(诸如，氮化钛)。
电容器电介质层193可包括铁电材料。例如，电容器电介质层193可包括氧化铪、氧化锆、掺杂钇的氧化锆、掺杂钇的氧化铪、掺杂镁的氧化锆、掺杂镁的氧化铪、掺杂硅的氧化铪、掺杂硅的氧化锆和掺杂钡的氧化钛中的一种。在一些实施例中，电容器电介质层193可包括氧化铪(HfO2)。
上电极195可包括W、Al、Cu、Ti、Ta、TiN、TaN、WN、碳氮化钨或它们的组合。
多个固定层197可布置在多个蚀刻停止层180上，并且电连接到多个固定层197的多个固定层电极199可布置在多个蚀刻停止层180中。多个固定层197可接触电容器电介质层193。例如，电容器电介质层193可置于多个固定层197与多个下电极191之间。
多个下电极191、电容器电介质层193、上电极195、多个固定层197和多个固定层电极199可构成多个忆容器190。上电极195、电容器电介质层193、多个下电极191、多个固定层197和多个固定层电极199可包括参照图1至图5B描述的第一电极EL1、信息存储层FEL、FELa和FELb、第二电极EL2、固定层FXL和第三电极EL3。多个有源区域118中的每个、多条字线120中的每个和多个栅极电介质层122中的每个可构成单元晶体管。包括在半导体装置1中的多个单元晶体管和多个忆容器190可在竖直方向(Z方向)上布置。
图8A和图8B是示出根据实施例的半导体装置1a和1b的剖视图。具体地，图8A和图8B是沿着与图6的线A-A'对应的部分截取的剖视图。在图8A和图8B中，将不再重复先前参照图7A和图7B给出的描述。
参照图8A，半导体装置1a包括由多个器件隔离层116限定的多个有源区域118、具有穿过多个有源区域118的多个字线沟槽120T的基底110、布置在多个字线沟槽120T中的多条字线120、多个位线结构140、以及多个忆容器190a。
多个忆容器190a可包括多个下电极191、电容器电介质层193a、上电极195、多个固定层197和多个固定层电极199。电容器电介质层193a可具有包括第一电容器电介质层193-1和第二电容器电介质层193-2的堆叠结构。例如，第一电容器电介质层193-1和第二电容器电介质层193-2可构成图5A中示出的第一子信息存储层FEL1和第二子信息存储层FEL2。
第一电容器电介质层193-1和第二电容器电介质层193-2可顺序地堆叠在多个下电极191上。在一些实施例中，第二电容器电介质层193-2可置于第一电容器电介质层193-1与多个固定层197之间。多个固定层197可接触第二电容器电介质层193-2，并且可不直接接触第一电容器电介质层193-1。
参照图8B，半导体装置1b包括由多个器件隔离层116限定的多个有源区域118、具有穿过多个有源区域118的多个字线沟槽120T的基底110、布置在多个字线沟槽120T中的多条字线120、多个位线结构140、以及多个忆容器190b。
多个忆容器190b可包括多个下电极191、电容器电介质层193b、上电极195、多个固定层197和多个固定层电极199。电容器电介质层193b可具有包括第一电容器电介质层193-3和第二电容器电介质层193-4的堆叠结构。例如，第一电容器电介质层193-3和第二电容器电介质层193-4可以是图5A中示出的第一子信息存储层FEL1和第二子信息存储层FEL2。
第一电容器电介质层193-3和第二电容器电介质层193-4可顺序地堆叠在多个下电极191上。在一些实施例中，第二电容器电介质层193-4可置于第一电容器电介质层193-3与多个固定层197之间。多个固定层197可接触第一电容器电介质层193-3和第二电容器电介质层193-4两者。例如，第一电容器电介质层193-3可共形地覆盖多个下电极191和多个蚀刻停止层180，并且第二电容器电介质层193-4可覆盖第一电容器电介质层193-3。多个固定层197可通过第一电容器电介质层193-3从多个固定层电极199延伸到第二电容器电介质层193-4中。
图9是示出根据实施例的半导体装置2的布局图，并且图10是沿着图9的线X1-X1'和线Y1-Y1'截取的剖视图。
参照图9和图10，半导体装置2可包括基底210、多条第一导电线220、多个沟道层230、多个栅电极240、多个栅极绝缘层250和多个忆容器290。半导体装置2可包括包含垂直沟道晶体管(VCT)的存储器装置。VCT可指多个沟道层230中的每个的沟道长度从基底210沿竖直方向延伸的结构。
下绝缘层212可在基底210上。多条第一导电线220可在第一水平方向(X方向)上彼此分开，并且可在第二水平方向(Y方向)上延伸。多个第一绝缘图案222可布置在下绝缘层212上以填充多条第一导电线220之间的空间。第一绝缘图案222可在第二水平方向(Y方向)上延伸，并且第一绝缘图案222中的每个的顶表面可处于与多条第一导电线220中的每个的顶表面的水平相同的水平。多条第一导电线220可用作半导体装置2的多条位线。
在实施例中，多条第一导电线220可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，作为非限制性示例，多条第一导电线220可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、铂(Pt)、Ni、Co、TiN、TaN、WN、氮化铌(NbN)、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。多条第一导电线220中的每个可包括上述材料的单层或多层。在实施例中，多条第一导电线220可包括二维半导体材料。二维半导体材料可包括石墨烯、碳纳米管或它们的组合。
多个沟道层230可沿第一水平方向(X方向)和第二水平方向(Y方向)在多条第一导电线220上按矩阵布置为彼此分开。多个沟道层230中的每个可具有在第一水平方向(X方向)上的第一宽度和在竖直方向(Z方向)上的第一高度。第一高度可大于第一宽度。例如，作为非限制性示例，第一高度可以是第一宽度的约2至10倍。多个沟道层230中的每个的底部可用作第一源极/漏极区域(未示出)，多个沟道层230中的每个的上部可用作第二源极/漏极区域(未示出)，并且多个沟道层230中的每个的在第一源极/漏极区域与第二源极/漏极区域之间的部分可用作沟道区域(未示出)。
在实施例中，多个沟道层230中的每个可包括氧化物半导体，并且例如，氧化物半导体可包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。多个沟道层230中的每个可包括氧化物半导体的单层或多层。在一些示例中，多个沟道层230中的每个可具有比硅的带隙能量大的带隙能量。例如，多个沟道层230中的每个可具有约1.5eV至约5.6eV的带隙能量。例如，当多个沟道层230中的每个具有约2.0eV至约4.0eV的带隙能量时，多个沟道层230中的每个可具有最佳沟道性能。例如，作为非限制性示例，多个沟道层230可为多晶或非晶。在实施例中，多个沟道层230可包括二维半导体材料。二维半导体材料可包括例如石墨烯、碳纳米管或它们的组合。
多个栅电极240中的每个可在第一水平方向(X方向)上在多个沟道层230中的每个的第一侧壁和第二侧壁上延伸。多个栅电极240中的每个可包括面向多个沟道层230中的每个的第一侧壁的第一子栅电极240P1和面向多个沟道层230中的每个的与第一侧壁背对的第二侧壁的第二子栅电极240P2。作为非限制性示例，当多个沟道层230中的每个被布置在多个第一子栅电极240P1中的每个与多个第二子栅电极240P2中的每个之间时，半导体装置2可具有双栅极晶体管结构。在一些实施方式中，可省略第二子栅电极240P2，并且可仅形成面向沟道层230的第一侧壁的第一子栅电极240P1，从而可实现单栅极晶体管结构。
多个栅电极240可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，作为非限制性示例，多个栅电极240可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
多个栅极绝缘层250中的每个可围绕多个沟道层230中的每个的侧壁，并且可置于多个沟道层230中的每个与多个栅电极240中的每个之间。例如，如图9中所示，多个沟道层230中的每个的所有侧壁可被多个栅极绝缘层250中的每个围绕，并且多个栅电极240中的每个的一部分可接触多个栅极绝缘层250中的每个。在其他实施例中，多个栅极绝缘层250中的每个可在多个栅电极240中的每个延伸的方向(即，第一水平方向(X方向))上延伸，并且多个沟道层230中的每个的侧壁中仅面向多个栅电极240中的每个的两个侧壁可接触多个栅极绝缘层250中的每个。
在实施例中，多个栅极绝缘层250中的每个可包括氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高k电介质层、或它们的组合。高k电介质层可包括金属氧化物或金属氮氧化物。例如，作为非限制性示例，可用作多个栅极绝缘层250中的每个的高k电介质层可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合。
参照图10，多个第二绝缘图案232可在第二水平方向(Y方向)上在多个第一绝缘图案222上延伸，并且多个沟道层230中的每个可布置在多个第二绝缘图案232中的每两个邻近的第二绝缘图案之间。另外，在多个第二绝缘图案232的每两个邻近的第二绝缘图案之间，多个第一掩埋层234中的每个和多个第二掩埋层236中的每个可布置在多个沟道层230中的每两个邻近的沟道层之间的空间中。多个第一掩埋层234中的每个可布置在多个沟道层230中的每两个邻近的沟道层之间的空间的底部上，并且多个第二掩埋层236中的每个可在多个第一掩埋层234中的每个上填充多个沟道层230中的每两个邻近的沟道层之间的空间的剩余部分。多个第二掩埋层236中的每个的顶表面可处于与多个沟道层230中的每个的顶表面的水平相同的水平。多个第二掩埋层236中的每个可覆盖多个栅电极240中的每个的顶表面。多个第二绝缘图案232中的每个可包括与多个第一绝缘图案222中的每个连续的材料层。多个第二掩埋层236中的每个可包括与多个第一掩埋层234中的每个连续的材料层。
多个电容器接触件260可分别布置在多个沟道层230上。电容器接触件260可分别与多个沟道层230竖直叠置，并且可沿第一水平方向(X方向)和第二水平方向(Y方向)按矩阵布置为彼此分开。作为非限制性示例，电容器接触件260可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。上绝缘层262可在多个第二绝缘图案232和多个第二掩埋层236上围绕电容器接触件260的侧壁。
多个电容器垫282和围绕多个电容器垫282的多个蚀刻停止层280可布置在上绝缘层262和电容器接触件260上。包括多个下电极291、电容器电介质层293和上电极295的多个电容器结构可布置在电容器垫282和蚀刻停止层280上。
多个下电极291可分别接触多个电容器垫282。多个下电极291可分别电连接到多个电容器垫282。在一些实施例中，可省略电容器垫282和蚀刻停止层280。包括下电极291、电容器电介质层293和上电极295的多个电容器结构可布置在电容器接触件260和上绝缘层262上。多个下电极291可分别接触多个电容器接触件260。
多个固定层297可布置在蚀刻停止层280上。电连接到固定层297的多个固定层电极299可布置在蚀刻停止层280中。固定层297可接触电容器电介质层293。例如，电容器电介质层293可置于固定层297与下电极291之间。
下电极291、电容器电介质层293、上电极295、多个固定层297和固定层电极299可构成忆容器290。上电极295、电容器电介质层293、下电极291、固定层297和固定层电极299可包括如参照图1至图5B所述的第一电极EL1、信息存储层FEL、FELa和FELb、第二电极EL2、固定层FXL和第三电极EL3。多个沟道层230中的每个、栅电极240中的每个和栅极绝缘层250中的每个可构成单元晶体管。包括在半导体装置2中的单元晶体管和忆容器290可在竖直方向(Z方向)上布置。
图11是根据实施例的半导体装置3的等效电路图。
参照图11，半导体装置3可以是三维半导体装置。半导体装置3可包括多个子单元阵列SCA。多个子单元阵列SCA可布置在第一水平方向(X方向)上。
多个子单元阵列SCA中的每个可包括多条位线BL、多条字线WL和多个单元晶体管CT。多个单元晶体管CT中的每个可布置在多条字线WL中的每个与多条位线BL中的每条之间。
多条位线BL可包括与基底分开以布置在基底上方的多个导电图案(例如，多条金属线)。多条位线BL可在第二水平方向(Y方向)上延伸。多个子单元阵列SCA中的每个中的位线BL可在竖直方向(Z方向)上彼此间隔开。
多条字线WL可包括在竖直方向(Z方向)上从基底延伸的多个导电图案(例如，多条金属线)。每个子单元阵列SCA中的字线WL可在第二水平方向(Y方向)上彼此间隔开。
多个单元晶体管CT中的每个的栅极可连接到多条字线WL中的每条。多个单元晶体管CT中的每个的源极可连接到多条位线BL中的每个。多个单元晶体管CT中的每个的漏极可连接到多个忆容器MCT中的每个。多个忆容器MCT中的每个可从多个单元晶体管CT中的每个沿第一水平方向(X方向)布置。多个单元晶体管CT中的每个和多个忆容器MCT中的每个可构成存储器单元MC。
图12是示出根据实施例的半导体装置3的透视图。
一起参照图11和图12，参照图11描述的包括在半导体装置3中的多个子单元阵列SCA中的一个可设置在基底SUB上。基底SUB可以是或包括Si基底、Ge基底或SiGe基底。
例如，可在基底SUB上设置包括第一层至第三层L1、L2和L3的堆叠结构SS。堆叠结构SS的第一层至第三层L1、L2和L3可在竖直方向(Z方向)上彼此间隔开，并且可堆叠在竖直方向(Z方向)上。第一层至第三层L1、L2和L3中的每个可包括多个半导体图案SP、多个存储器单元MC和位线BL。
多个半导体图案SP可以是在第一水平方向(X方向)上延伸的线、条或柱的形式。例如，多个半导体图案SP可包括Si、Ge或SiGe。多个半导体图案SP中的每个可包括沟道区域CH、第一杂质区域SD1和第二杂质区域SD2。沟道区域CH可置于第一杂质区域SD1与第二杂质区域SD2之间。沟道区域CH可对应于参照图11描述的单元晶体管CT的沟道。第一杂质区域SD1和第二杂质区域SD2可对应于参照图11描述的单元晶体管CT的源极和漏极。
在多个半导体图案SP中的每个中，第一杂质区域SD1和第二杂质区域SD2可掺杂有杂质。因此，第一杂质区域SD1和第二杂质区域SD2可具有n型或p型导电性。第一杂质区域SD1可形成在多个半导体图案SP中的每个的上部中。
多个忆容器MCT中的每个可连接到多个半导体图案SP中的每个的一端。多个忆容器MCT可分别连接到多个半导体图案SP的多个第二杂质区域SD2。忆容器MCT可包括参照图1至图5C描述的忆容器MCT、MCTa、MCTb或MCTc。包括在半导体装置3中的多个单元晶体管CT和多个忆容器MCT可布置在第一水平方向(X方向)上。
多条位线BL可以是在第二水平方向(Y方向)上延伸的线或条的形式。位线BL可在竖直方向(Z方向)上彼此分开并且堆叠在竖直方向(Z方向)上。多条位线BL可包括导电材料。例如，导电材料可包括掺杂半导体材料(掺杂硅或掺杂锗)、导电金属氮化物(氮化钛或氮化钽)、金属(W、Ti或Ta)和金属半导体化合物(硅化钨、硅化钴或硅化钛)中的一种。多条位线BL可包括参照图11描述的多条位线BL。
在第一层至第三层L1、L2和L3中，将详细描述第一层L1。第一层L1的半导体图案SP可在第二水平方向(Y方向)上彼此分开并且堆叠在第二水平方向(Y方向)上。第一层L1的半导体图案SP可处于相同的第一水平。第一层L1的位线BL可连接到第一层L1的每个半导体图案SP的一端。例如，位线BL可直接连接到第一杂质区域SD1。作为另一示例，位线BL可通过金属硅化物电连接到第一杂质区域SD1。第二层L2和第三层L3的详细描述可与先前给出的第一层L1的描述基本上相同。
可在基底SUB上设置穿过堆叠结构SS的多个栅电极GE。多个栅电极GE可以是在竖直方向(Z方向)上延伸的线或柱的形式。多个栅电极GE可布置在第二水平方向(Y方向)上。在平面图中，堆叠的半导体图案SP可置于一对栅电极GE之间。多个栅电极GE可在多个竖直堆叠的半导体图案SP的侧壁上竖直延伸。
例如，在多个栅电极GE中，第一对栅电极GE可与第一层L1的半导体图案SP中的第一半导体图案SP、第二层L2的半导体图案SP中的第一半导体图案SP和第三层L3的半导体图案SP中的第一半导体图案SP邻近。在多个栅电极GE中，第二对栅电极GE可与第一层L1的半导体图案SP中的第二半导体图案SP、第二层L2的半导体图案SP中的第二半导体图案SP和第三层L3的半导体图案SP中的第二半导体图案SP邻近。
多个栅电极GE可与多个半导体图案SP的多个沟道区域CH邻近。多个栅电极GE可设置在多个沟道区域CH的侧壁上，并且可在竖直方向(Z方向)上延伸。栅极绝缘层GI可置于一对栅电极GE与沟道区域CH之间。栅极绝缘层GI可包括从高k电介质层、氧化硅层、氮化硅层和氮氧化硅层中选择的一个单层或它们的组合。例如，高k电介质层可包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
多个栅电极GE可包括导电材料。导电材料可包括掺杂半导体材料、导电金属氮化物、金属和金属半导体化合物中的一种。多个栅电极GE可包括参照图11描述的多条字线WL。
可在基底SUB上设置沿着堆叠结构SS的一侧在第二水平方向(Y方向)上延伸的绝缘结构ISS。多个半导体图案SP的另一端可接触绝缘结构ISS。绝缘结构ISS可包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个。
尽管未示出，但是堆叠结构SS中的空白空间可用绝缘材料填充。例如，绝缘材料可包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
根据上文，实施例提供一种具有能够存储高度集成且大容量信息的多个存储器单元的半导体装置。
在此已经公开了示例实施例，尽管采用了特定术语，但是它们仅在通用性和描述性意义上使用和解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时清楚的，除非另外具体指示，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可在形式和细节上做出各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括多个存储器单元，每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器，其中：
忆容器包括：信息存储层，包括铁电材料；第一电极和第二电极，连接到信息存储层的两端；固定层，堆叠在信息存储层上并且包括顺电材料或反铁电材料；以及第三电极，连接到固定层而不接触信息存储层。
2.根据权利要求1所述的半导体装置，其中，信息存储层具有正交相，并且
其中，固定层具有四方相。
3.根据权利要求1所述的半导体装置，其中，第一电极和第二电极分别布置在信息存储层的顶表面和底表面上，其中，固定层布置在信息存储层的一侧上，并且
其中，第三电极布置在固定层的与布置有信息存储层的所述一侧背对的一侧上。
4.根据权利要求1所述的半导体装置，其中，信息存储层具有包括顺序地布置在第一电极与第二电极之间的多个子信息存储层的堆叠结构。
5.根据权利要求4所述的半导体装置，其中，固定层接触所述多个子信息存储层中的每个。
6.根据权利要求4所述的半导体装置，其中，固定层接触所述多个子信息存储层中的至少一个子信息存储层，并且不接触至少一个其他子信息存储层。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多条字线，在第一方向上延伸并且在与第一方向垂直的第二方向上彼此分开；以及
多条位线，在第二方向上延伸并且在第一方向上彼此分开，其中，所述多个存储器单元中的每个的单元晶体管的栅极、源极和漏极分别连接到所述多条字线中的一条、所述多条位线中的一条和第二电极。
8.根据权利要求7所述的半导体装置，其中，第一方向和第二方向是彼此正交的水平方向。
9.根据权利要求7所述的半导体装置，其中，第一方向是竖直方向，并且第二方向是水平方向。
10.根据权利要求1至9中的任一项所述的半导体装置，其中，施加在第一电极与第二电极之间以在信息存储层中生成固定极化的电压的大小与施加到第三电极的电压的大小成反比。
11.根据权利要求10所述的半导体装置，其中，在信息存储层中出现的固定极化的大小与施加到第三电极的电压的大小成反比。
12.一种半导体装置，所述半导体装置包括：
基底；
多条字线，在基底上沿第一方向延伸并且在与第一方向垂直的第二方向上彼此分开；
多条位线，在基底上沿第二方向延伸并且在第一方向上彼此分开；以及
多个存储器单元，布置在所述多条字线与所述多条位线之间，并且每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器，
其中，忆容器包括：
信息存储层，包括铁电材料；
第一电极和第二电极，连接到信息存储层的两端；
固定层，不接触第一电极和第二电极，堆叠在信息存储层上，并且包括顺电材料或反铁电材料；以及
第三电极，连接到固定层而不接触信息存储层。
13.根据权利要求12所述的半导体装置，其中，信息存储层包括具有正交相主导厚度的铁电材料，并且
其中，固定层包括具有四方相主导厚度的顺电材料或反铁电材料。
14.根据权利要求12所述的半导体装置，其中，在信息存储层中出现的极化的方向与在固定层中出现的极化的方向不同。
15.根据权利要求12至14中的任一项所述的半导体装置，其中，单元晶体管和忆容器布置在竖直方向上。
16.根据权利要求15所述的半导体装置，其中，单元晶体管的沟道层具有在竖直方向上延伸的沟道长度。
17.根据权利要求12至14中的任一项所述的半导体装置，其中，第一方向是竖直方向，并且第二方向是第一水平方向，并且
其中，单元晶体管和忆容器布置在与第一水平方向垂直的第二水平方向上。
18.一种半导体装置，所述半导体装置包括：
基底；
多条字线，在基底上沿第一方向延伸并且在与第一方向垂直的第二方向上彼此分开；
多条位线，在基底上沿第二方向延伸并且在第一方向上彼此分开；以及
多个存储器单元，布置在所述多条字线与所述多条位线之间，并且每个存储器单元包括单元晶体管和连接到单元晶体管的忆容器，其中，忆容器包括：
信息存储层，包括具有正交相的铁电材料；
第一电极和第二电极，连接到信息存储层的两端；
固定层，不接触第一电极和第二电极，堆叠在信息存储层上，并且包括具有四方相的顺电材料或反铁电材料；以及
第三电极，连接到固定层而不接触信息存储层，并且
其中，所述多个存储器单元中的每个的单元晶体管的栅极、源极和漏极分别连接到所述多条字线中的一条、所述多条位线中的一条和忆容器的第二电极。
19.根据权利要求18所述的半导体装置，其中，信息存储层具有包括顺序地布置在第一电极与第二电极之间的多个子信息存储层的堆叠结构，并且
其中，所述多个子信息存储层中的至少一些具有与剩余子信息存储层的极化方向不同的极化方向。
20.根据权利要求18或19所述的半导体装置，其中，信息存储层在第一电极与第二电极之间的方向上的厚度为至/>并且
其中，固定层在与信息存储层的接触固定层的表面垂直的方向上的厚度为至/>
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