KR20240030820A - 집적회로 소자 - Google Patents

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KR20240030820A
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dielectric film
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grains
circuit device
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박정민
임한진
정형석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 트랜지스터 및 트랜지스터에 전기적으로 연결되는 커패시터 구조물을 포함하고, 커패시터 구조물은 제1 전극, 제1 전극 상에 배치되는 유전막 복합체, 및 유전막 복합체 상에 배치되는 제2 전극을 포함하고, 유전막 복합체는 반강유전체 물질을 포함하는 제1 유전막, 제1 유전막의 내부에 분산되어 배치되고 강유전체 물질을 포함하는 제2 유전 필러, 및 제1 유전막의 내부에 분산되어 배치되고 상유전체 물질을 포함하며 제2 유전 필러보다 평균 직경이 작은 제3 유전 필러를 포함한다.

Description

집적회로 소자{INTEGRATED CIRCUIT}
본 발명의 기술분야는 집적회로 소자에 관한 것으로, 더욱 상세하게는, 커패시터를 포함하는 집적회로 소자에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로, 집적회로 소자의 고집적화가 가속화됨에 따라 단위 셀의 면적이 감소하고 있다. 따라서, 단위 셀 내에서 커패시터가 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 집적회로 소자는 집적도가 높아지면서 단위 셀의 면적은 줄어드는 반면, 필요한 정전 용량(capacitance)은 유지되거나 증가되고 있다. 이에 따라, 커패시터에서 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고 정전 용량을 향상시켜, 원하는 전기적 특성을 유지할 수 있는 구조가 필요한 실정이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 필요한 정전 용량(capacitance)을 확보할 수 있는 커패시터 구조물을 포함하는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 트랜지스터; 및 상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물;을 포함하고, 상기 커패시터 구조물은, 제1 전극; 상기 제1 전극 상에 배치되는 유전막 복합체; 및 상기 유전막 복합체 상에 배치되는 제2 전극;을 포함하고, 상기 유전막 복합체는, 반강유전체 물질을 포함하는 제1 유전막; 상기 제1 유전막의 내부에 분산되어 배치되고, 강유전체 물질을 포함하는 제2 유전 필러; 및 상기 제1 유전막의 내부에 분산되어 배치되고, 상유전체 물질을 포함하며 상기 제2 유전 필러보다 평균 직경이 작은 제3 유전 필러;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 트랜지스터; 및 상기 트랜지스터에 전기적으로 연결되고, 제1 전극, 유전막 복합체, 및 제2 전극을 포함하는 커패시터를 포함하고, 상기 유전막 복합체는, 반강유전체 물질을 포함하며 제1 그레인들을 구성하는 제1 유전막; 상기 제1 유전막의 내부에 분산되어 배치되고, 강유전체 물질을 포함하며 제2 그레인들을 구성하는 제2 유전 필러; 및 상기 제1 그레인들과 상기 제2 그레인들 사이의 그레인 바운더리에 분산되어 배치되고, 고유전 물질을 포함하는 제3 유전 필러;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 내부에서 제1 방향으로 연장되는 워드 라인 트렌치 내에 배치되는 워드 라인; 상기 기판 상에서 상기 워드 라인의 일측 상에 배치되는 컨택 구조물; 상기 컨택 구조물 상에 배치되고, 상기 컨택 구조물에 전기적으로 연결되는 커패시터 구조물을 포함하고, 상기 커패시터 구조물은, 상기 컨택 구조물 상에 배치되는 제1 전극; 상기 제1 전극을 커버하는 유전막 복합체; 상기 유전막 복합체 상에 배치되는 제2 전극;을 포함하고, 상기 유전막 복합체는, 반강유전체 물질을 포함하는 제1 유전막; 상기 제1 유전막의 내부에 분산되어 배치되고, 강유전체 물질을 포함하는 제2 유전 필러; 및 상기 제1 유전막의 내부에 분산되어 배치되고, 상유전체 물질을 포함하며 상기 제2 유전 필러보다 평균 직경이 작은 제3 유전 필러;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 서로 다른 3종의 유전체 물질이 3차원적으로 혼합되어 배치되는 나노 사이즈의 유전막 복합체를 구비함으로써, 원하는 정전 용량을 확보할 수 있는 커패시터 구조물을 효율적으로 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 2는 도 1의 CX1 부분의 확대도이다.
도 3은 도 1의 유전막 복합체의 분극-전계 곡선을 나타내는 그래프이다.
도 4a 내지 도 4d는 도 3의 분극-전계 곡선에서 각각의 지점에 따른 분극 방향을 나타내는 개략도이다.
도 5는 도 1의 유전막 복합체를 형성하기 위한 공정 가스의 공급 형태를 나타내는 개략적인 유량 흐름도이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
도 7은 도 6의 B1-B1' 선에 따른 단면도이다.
도 8은 도 7의 CX2 부분의 확대도이다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이다.
도 10은 도 9의 B2-B2' 선을 따른 단면도이다.
도 11은 도 10의 CX3 부분의 확대도이다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이고, 도 2는 도 1의 CX1 부분의 확대도이다.
도 1 및 도 2를 함께 참조하면, 본 발명의 집적회로 소자(100)는 기판(110) 상에 배치되는 하부 절연층(130), 기판(110) 상에 배치되고 하부 절연층(130)에 의해 커버되는 컨택(150), 및 컨택(150) 상에 배치되는 커패시터 구조물(CS)을 포함할 수 있다.
기판(110)은 Si(silicon), Ge(germanium), 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide) 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도시되지는 않았지만, 기판(110) 상에는 커패시터 구조물(CS)에 신호를 제공하는 트랜지스터, 다이오드 등과 같은 스위칭 소자가 제공될 수 있다. 하부 절연층(130)은 기판(110) 상에서 상기 스위칭 소자를 커버하도록 형성될 수 있고, 컨택(150)은 상기 스위칭 소자에 전기적으로 연결될 수 있다.
커패시터 구조물(CS)은 컨택(150) 상에 순차적으로 배치되는 제1 전극(160), 유전막 복합체(170), 및 제2 전극(180)을 포함할 수 있다. 일부 실시예들에서, 제1 전극(160)과 제2 전극(180)의 사이에 유전막 복합체(170)가 개재되고, 제1 전극(160)이 컨택(150)과 접촉하도록 배치될 수 있다. 다른 실시예들에서, 제1 전극(160)과 제2 전극(180)의 사이에 유전막 복합체(170)가 개재되고, 제2 전극(180)이 컨택(150)과 접촉하도록 배치될 수도 있다.
제1 전극(160) 및 제2 전극(180) 각각은 예를 들어, 도핑된 폴리실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등의 금속; 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 크롬 질화물(CrN), 바나듐 질화물(VN), 몰리브덴 질화물(MoN), 니오븀 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN) 등의 금속 질화물; 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제1 전극(160) 및 제2 전극(180) 각각은 상기 물질의 단일층 또는 다층 구조를 포함할 수 있다.
유전막 복합체(170)는 제1 유전막(171)이 주성분으로써 매트릭스를 구성하고, 이의 내부에 복수의 제2 유전 필러(172) 및 복수의 제3 유전 필러(173)가 보조 성분으로써 혼합되어, 나노 사이즈의 3차원 구조체를 구성할 수 있다. 즉, 복수의 제2 및 제3 유전 필러(172, 173)는 제1 유전막(171) 내에 분산되어 배치될 수 있다. 유전막 복합체(170)는 상기 유전막 복합체(170)의 두께 방향(예를 들어, 도 1의 Z 방향)을 따라 약 10Å 내지 약 60Å의 두께를 가질 수 있다.
제1 유전막(171)은 반강유전체 물질(anti-ferroelectric material)을 포함할 수 있다. 예를 들어, 제1 유전막(171)은 Hf1-xZrxO2 (0.5<x<1.0), ZrO2, PbZrO3, 및 PbHfO3 중 적어도 하나를 포함할 수 있다. 또한, 상기 반강유전체 물질은 도펀트를 더 포함할 수 있고, 상기 도펀트는 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr), 및 주석(Sn) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 제1 유전막(171)은 유전막 복합체(170)의 전체 질량에 대하여, 복수의 제2 및 제3 유전 필러(172, 173)의 함량의 합보다 더 많은 함량으로 유전막 복합체(170) 내에 포함될 수 있다. 예를 들어, 제1 유전막(171)은 유전막 복합체(170)에 대하여 약 50% 이상의 함량으로 유전막 복합체(170) 내에 포함될 수 있다. 또한, 제1 유전막(171)은 정방(tetragonal) 결정 구조의 T-상(phase)에 따른 분극 특징을 가질 수 있다.
복수의 제2 유전 필러(172)는 강유전체 물질(ferroelectric material)을 포함할 수 있다. 예를 들어, 복수의 제2 유전 필러(172)는 HfO2, Hf1-xZrxO2 (0<x≤0.5), Ba1-xSrxTiO3 (0≤x≤0.3), BaTiO3, 및 PbZrxTi1-xO3 (0≤x≤0.1) 중 적어도 하나를 포함할 수 있다. 또한, 상기 강유전체 물질은 도펀트를 더 포함할 수 있고, 상기 도펀트는 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr), 및 주석(Sn) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 복수의 제2 유전 필러(172)는 유전막 복합체(170)의 전체 질량에 대하여, 약 10% 이상 50% 미만의 함량으로 유전막 복합체(170) 내에 포함될 수 있다. 또한, 복수의 제2 유전 필러(172)는 약 5Å 내지 20Å의 평균 직경을 가질 수 있다. 또한, 제2 유전 필러(172)는 사방(orthorhombic) 결정 구조의 O-상(phase)에 따른 분극 특징을 가질 수 있다.
복수의 제3 유전 필러(173)는 상유전체 물질(paraelectric material)을 포함할 수 있다. 예를 들어, 복수의 제3 유전 필러(173)는 Y2O3, Al2O3, ZrO2, SiO2, TiO2, 및 Cr2O3 중 적어도 하나를 포함할 수 있다. 또한, 복수의 제3 유전 필러(173)는 밴드갭 에너지(Eg)가 큰 물질을 포함할 수 있다. 예를 들어, 복수의 제3 유전 필러(173)는 밴드갭 에너지(Eg)가 적어도 5.0eV인 유전체를 포함할 수 있다.
일부 실시예들에서, 복수의 제3 유전 필러(173)는 유전막 복합체(170)의 전체 질량에 대하여, 약 1% 이상 10% 미만의 함량으로 유전막 복합체(170) 내에 포함될 수 있다. 또한, 복수의 제3 유전 필러(173)는 약 1Å 내지 5Å의 평균 직경을 가질 수 있다. 즉, 복수의 제3 유전 필러(173)의 평균 직경은 복수의 제2 유전 필러(172)의 평균 직경보다 작을 수 있다.
본 발명의 집적회로 소자(100)에서, 제1 유전막(171)은 제1 그레인들(GR1)을 포함할 수 있고, 복수의 제2 유전 필러(172)는 제2 그레인들(GR2)을 포함할 수 있다. 제1 그레인들(GR1)과 제2 그레인들(GR2)이 서로 인접하는 경계 영역을 그레인 바운더리(GB)로 지칭할 수 있다. 도시된 바와 같이, 복수의 제3 유전 필러(173)는 제1 그레인들(GR1)과 제2 그레인들(GR2) 사이의 그레인 바운더리(GB)에 분산되어 배치될 수 있다. 이에 따라, 복수의 제3 유전 필러(173)는 제1 그레인들(GR1)과 제2 그레인들(GR2)에 스트레인(strain)을 부여하도록 작용할 수 있다.
복수의 제3 유전 필러(173)가 그레인 바운더리(GB)에 분산되어 배치됨에 따라, 복수의 제3 유전 필러(173)를 구성하는 물질 함량은 피크 위치에서 소정의 수치를 갖는 이산적인 분포를 가질 수 있다. 복수의 제3 유전 필러(173)의 물질 함량은 예를 들어, 투과 전자 현미경(transmission electron microscope)의 에너지 분산 분광법(energy dispersive spectroscopy), 주사 전자 현미경(scanning electron miscroscope)의 에너지 분산 분광법 등에 의해 측정될 수 있다.
제1 그레인들(GR1)은 반강유전체 물질의 특성에 따라, 자발 분극(spontaneous polarization)이 일어나지 않는 비분극 영역(non-polar region)으로 지칭될 수 있다. 이와 달리, 제2 그레인들(GR2)은 강유전체 물질의 특성에 따라, 자발 분극이 일어나는 분극 영역(polar region)으로 지칭될 수 있다.
특정 이론에 구속되는 것은 아니지만, 유전막 복합체(170)를 나노 사이즈의 3차원 구조체로 구성하여 사이즈 이펙트(size effect)를 최소화하면서도, 혼합된 유전체 물질 간의 3차원 스트레인(stain) 효과로 결정성을 가속화할 수 있다. 이에 따라, 유전막 복합체(170)에 전기장이 인가되었을 때, 제1 그레인들(GR1)과 제2 그레인들(GR2) 사이의 페이즈 상호 작용(phase interaction)으로 인하여 비분극 영역에 분극 영역의 영향이 3차원적으로 미치므로, 유전막 복합체(170) 전체적으로 분극이 가속화될 수 있다.
즉, 서로 다른 3종의 유전체 물질(강유전체 물질, 반강유전체 물질, 및 상유전체 물질)을 2차원 적층 구조가 아닌 3차원 복합체 구조로 구성하여, 커패시터 구조물(CS)은 상대적으로 큰 정전 용량(capacitance)을 가질 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 서로 다른 3종의 유전체 물질이 3차원적으로 혼합되어 배치되는 나노 사이즈의 유전막 복합체(170)를 구비함으로써, 원하는 정전 용량을 확보할 수 있는 커패시터 구조물(CS)을 효율적으로 구현할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 유전막 복합체의 분극-전계 곡선을 나타내는 그래프이고, 도 4a 내지 도 4d는 도 3의 분극-전계 곡선에서 각각의 지점에 따른 분극 특징을 나타내는 개략도이다.
도 3 및 도 4a 내지 도 4d를 함께 참조하면, 본 발명의 집적회로 소자(100, 도 1 참조)의 유전막 복합체(170)에서 전기장(E)의 변화에 따른 분극(P)의 변화를 나타내는 히스테리시스 루프(hysteresis loop)의 일부를 나타낸다.
본 발명의 유전막 복합체(170)에서는 서로 다른 분극 특성을 가지는 제1 유전막(171)과 복수의 제2 및 제3 유전 필러(172, 173) 간의 상호 작용으로 분극-전계 곡선에서, 제1 내지 제4 지점(a, b, c, d)과 제1 내지 제3 슬로프(S1, S2, S3)를 가질 수 있다.
본 발명의 집적회로 소자(100, 도 1 참조)에서는 잔류 분극(remanent polarization)이 일어나지 않는 지점까지만 유전막 복합체(170)를 커패시터로 이용하기 위하여, 제3 슬로프(S3)로 진행되기 전까지(즉, 전기장이 E1일 때 분극이 P1인 지점) 전기장을 인가하여 사용한다. 다시 말해, 분극이 더는 커지지 않는 포화에 도달하기 전에 전기장을 제거함으로써, 전기장을 완전히 제거(E=0)하면 분극도 완전히 제거(P=0)될 수 있다.
도 4a에서 도 3의 제1 지점(a)에 대하여 설명하면, 유전막 복합체(170)에 전기장(E)이 인가되지 않았을 때, 제1 유전막(171)의 제1 그레인들(GR1, 도 2 참조)은 반강유전체의 특성상 자발 분극이 발생하지 않고, 복수의 제2 유전 필러(172)의 제2 그레인들(GR2, 도 2 참조)은 강유전체의 특성상 자발 분극이 발생하여 제2 분극(P2)을 형성한다.
도 4b에서 도 3의 제2 지점(b)에 대하여 설명하면, 유전막 복합체(170)에 전기장(E)이 인가되기 시작하였을 때, 제1 유전막(171)의 제1 그레인들(GR1, 도 2 참조)은 제1 분극(P1)이 발생하고, 복수의 제2 유전 필러(172)의 제2 그레인들(GR2, 도 2 참조)은 제2 분극(P2)이 더욱 발생한다.
도 4c에서 도 3의 제3 지점(c)에 대하여 설명하면, 유전막 복합체(170)에 전기장(E)이 E1으로 인가되었을 때, 제1 유전막(171)의 제1 그레인들(GR1, 도 2 참조)은 제1 분극(P1)이 더욱 발생하고, 복수의 제2 유전 필러(172)의 제2 그레인들(GR2, 도 2 참조)은 제2 분극(P2)이 더욱 더 발생한다.
이에 따라, 제1 그레인들(GR1, 도 2 참조)과 제2 그레인들(GR2, 도 2 참조) 사이의 페이즈 상호 작용(PIA)으로 인하여, 제1 유전막(171)의 제1 그레인들(GR1, 도 2 참조)에서의 제1 분극(P1)이 가속화될 수 있다. 즉, 본 발명의 유전막 복합체(170)에서 상대적으로 작은 전기장(E)으로 상대적으로 큰 분극(P)을 형성할 수 있다.
도 4d에서 도 3의 제4 지점(d)에 대하여 설명하면, 유전막 복합체(170)에 전기장(E)이 최대로 인가되었을 때, 제1 유전막(171)의 제1 그레인들(GR1, 도 2 참조)은 제1 분극(P1)이 포화되고, 복수의 제2 유전 필러(172)의 제2 그레인들(GR2, 도 2 참조)은 제2 분극(P2)이 포화된다.
즉, 유전막 복합체(170) 전체에서 분극(P)은 포화에 이르게 된다. 다만, 앞서 설명한 바와 같이, 도 3의 제4 지점(d)은 본 발명의 집적회로 소자(100, 도 1 참조)에서는 사용하지 않는 영역에 해당할 수 있으나, 설명의 편의를 위하여 도시하였다.
이와 같이, 발명자들은 본 발명의 유전막 복합체(170)를 이용한 분극-전계 곡선에서, 상대적으로 작은 전기장(E)으로 상대적으로 큰 분극(P)을 형성할 수 있는 경향성을 확인할 수 있었다. 특정 이론에 구속되는 것은 아니지만, 본 발명의 유전막 복합체(170)는 서로 다른 3종의 유전체 물질(강유전체 물질, 반강유전체 물질, 및 상유전체 물질)을 3차원 복합체 구조로 구성하여 상대적으로 큰 정전 용량을 가진다고 볼 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 유전막 복합체를 형성하기 위한 공정 가스의 공급 형태를 나타내는 개략적인 유량 흐름도이다.
도 1 및 도 5를 함께 참조하면, 본 발명의 집적회로 소자(100)의 유전막 복합체(170)를 형성하는 공정은, 원자층 증착(Atomic Layer Deposition, ALD) 공정일 수 있다.
본 발명의 원자층 증착 공정에서, 서로 다른 3종의 유전체 물질을 포함하는 유전막 복합체(170)를 형성하기 위한 공정 가스의 공급 형태는, 반강유전체 형성 가스를 공급하는 제1 가스 공급 공정(G1), 강유전체 형성 가스를 공급하는 제2 가스 공급 공정(G2), 및 상유전체 형성 가스를 공급하는 제3 가스 공급 공정(G3)을 포함할 수 있다.
먼저, 반강유전체 형성 가스의 공급을 수행하고, 그 후 상기 반강유전체 형성 가스의 공급을 중단하고 퍼지 가스의 공급을 진행시킴으로써, 제1 유전막(171)의 적어도 일부를 형성할 수 있다. 이러한 제1 가스 공급 공정(G1)은 복수 횟수로 반복하여 수행될 수 있다.
다음으로, 강유전체 형성 가스의 공급을 수행하고, 그 후 상기 강유전체 형성 가스의 공급을 중단하고 퍼지 가스의 공급을 진행시킴으로써, 제2 유전 필러(172)의 적어도 일부를 형성할 수 있다. 이러한 제2 가스 공급 공정(G2)은 제1 가스 공급 공정(G1)보다 적은 횟수로 반복하여 수행될 수 있다.
그 다음으로, 상유전체 형성 가스의 공급을 수행하고, 그 후 상기 상유전체 형성 가스의 공급을 중단하고 퍼지 가스의 공급을 진행시킴으로써, 제3 유전 필러(173)의 적어도 일부를 형성할 수 있다. 이러한 제3 가스 공급 공정(G3)은 제2 가스 공급 공정(G2)보다 적은 횟수로 반복하여 수행될 수 있다.
일부 실시예들에서, 각각의 공정 가스 공급 공정의 사이에는 인터벌(interval)이 존재할 수 있다. 즉, 제2 가스 공급 공정(G2)의 공급 시점은 제1 가스 공급 공정(G1)의 공급 종점과 다를 수 있고, 제3 가스 공급 공정(G3)의 공급 시점은 제2 가스 공급 공정(G2)의 공급 종점은 다를 수 있다. 이러한 인터벌의 기간 및 횟수는 유전막 복합체(170)의 형성을 최적화할 수 있도록 다양하게 선택할 수 있다. 또한, 각각의 공정 가스 공급 공정은 동일한 기간이거나 또는 서로 다른 기간을 가질 수 있다. 이는 원하는 유전막 복합체(170)의 두께 및 성질에 따라서 달라질 수 있으며, 특별히 한정되는 것은 아니다.
결과적으로, 각각의 공정 가스 공급 공정을 소정의 횟수만큼 반복하여 수행함으로써, 원하는 두께의 유전막 복합체(170)를 형성할 수 있다. 이에 따라, 본 발명의 집적회로 소자(100)에서, 유전막 복합체(170)는 상기 유전막 복합체(170)의 두께 방향(예를 들어, 도 1의 Z 방향)을 따라 약 10Å 내지 약 60Å의 두께를 가지는, 나노 사이즈의 3차원 구조체로 형성될 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이고, 도 7은 도 6의 B1-B1' 선에 따른 단면도이고, 도 8은 도 7의 CX2 부분의 확대도이다.
도 6 내지 도 8을 함께 참조하면, 집적회로 소자(200)는 매몰된 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT) 구조 상에 커패시터 구조물(CSA)을 포함할 수 있다.
기판(210)은 소자 분리막(212)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 일부 실시예들에서, 기판(210)은 Si(silicon) 웨이퍼일 수 있다.
일부 실시예들에서, 소자 분리막(212)은 STI(shallow trench isolation) 구조를 가질 수 있다. 예를 들어, 소자 분리막(212)은 기판(210) 내에 형성된 소자 분리 트렌치(212T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG(fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)을 포함할 수 있다.
활성 영역(AC)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 도시된 바와 같이, 활성 영역(AC)의 장축은 기판(210)의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 일부 실시예들에서, 활성 영역(AC)은 제1 도전형을 가질 수 있다. 상기 제1 도전형은 p-형(또는 n-형)일 수 있다.
기판(210)은 X 방향을 따라 연장되는 워드 라인 트렌치(220T)를 구비할 수 있다. 워드 라인 트렌치(220T)는 활성 영역(AC)과 교차하며, 기판(210)의 상면으로부터 소정의 깊이로 형성될 수 있다. 워드 라인 트렌치(220T)의 일부분은 소자 분리막(212) 내부로 연장될 수 있고, 소자 분리막(212) 내에 형성되는 워드 라인 트렌치(220T)의 일부분은 활성 영역(AC) 내에 형성되는 워드 라인 트렌치(220T)의 일부분보다 낮은 레벨에 위치하는 바닥면을 구비할 수 있다.
워드 라인 트렌치(220T) 양측에 위치하는 활성 영역(AC) 상부(upper portion)에는 제1 소스/드레인 영역(216A) 및 제2 소스/드레인 영역(216B)이 배치될 수 있다. 제1 소스/드레인 영역(216A) 및 제2 소스/드레인 영역(216B)은 상기 제1 도전형과는 다른 제2 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 상기 제2 도전형은 n-형(또는 p-형)일 수 있다.
워드 라인 트렌치(220T)의 내부에는 워드 라인(WL)이 형성될 수 있다. 워드 라인(WL)은 워드 라인 트렌치(220T)의 내벽 상에 순차적으로 형성된 게이트 절연층(222), 게이트 전극(224), 및 게이트 캡핑층(226)을 포함할 수 있다.
게이트 절연층(222)은 소정의 두께로 워드 라인 트렌치(220T)의 내벽에 컨포멀하게 형성될 수 있다. 게이트 절연층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들어, 게이트 절연층(222)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연층(222)은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있다.
게이트 전극(224)은 게이트 절연층(222) 상에서 워드 라인 트렌치(220T)의 바닥부로부터 소정의 높이까지 워드 라인 트렌치(220T)를 채우도록 형성될 수 있다. 게이트 전극(224)은 게이트 절연층(222) 상에 배치되는 일함수 조절층(미도시)과 상기 일함수 조절층 상에서 워드 라인 트렌치(220T)의 바닥부를 채우는 매립 금속층(미도시)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, TaSiCN 등과 같은 금속, 금속 질화물, 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, 및 TaN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(226)은 게이트 전극(224) 상에서 워드 라인 트렌치(220T)의 잔류 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(226)은 실리콘 산화물, 실리콘 산질화물, 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 영역(216A) 상에는 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 기판(210) 상에 순차적으로 적층된 비트 라인 컨택(232), 비트 라인 도전층(234), 및 비트 라인 캡핑층(236)을 포함할 수 있다. 예를 들어, 비트 라인 컨택(232)은 폴리실리콘을 포함할 수 있고, 비트 라인 도전층(234)은 금속 물질을 포함할 수 있다. 비트 라인 캡핑층(236)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도면에는 비트 라인 컨택(232)의 바닥면이 기판(210)의 상면과 동일한 레벨을 갖도록 도시되었으나, 이와 달리, 비트 라인 컨택(232)의 바닥면이 기판(210)의 상면보다 낮은 레벨에 형성될 수도 있다.
선택적으로, 비트 라인 컨택(232)과 비트 라인 도전층(234) 사이에 비트 라인 중간층(미도시)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드; 또는 텅스텐 질화물과 같은 금속 질화물;을 포함할 수 있다. 비트 라인(BL) 측벽에는 비트 라인 스페이서(미도시)가 더 형성될 수 있다. 상기 비트 라인 스페이서는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 또는 다층 구조를 포함할 수 있다. 또한, 상기 비트 라인 스페이서는 에어 스페이스(미도시)를 더 포함할 수 있다.
기판(210) 상에는 제1 층간 절연막(242)이 형성될 수 있고, 비트 라인 컨택(232)이 제1 층간 절연막(242)을 관통하여 제1 소스/드레인 영역(216A)과 연결될 수 있다. 제1 층간 절연막(242) 상에는 비트 라인 도전층(234) 및 비트 라인 캡핑층(236)이 배치될 수 있다. 제2 층간 절연막(244)은 제1 층간 절연막(242) 상에서 비트 라인 도전층(234) 및 비트 라인 캡핑층(236) 측면 및 상면을 커버하도록 배치될 수 있다.
컨택 구조물(246)은 제2 소스/드레인 영역(216B) 상에 배치될 수 있다. 컨택 구조물(246)의 측벽을 제1 및 제2 층간 절연막(242, 244)이 둘러쌀 수 있다. 일부 실시예들에서, 컨택 구조물(246)은 기판(210) 상에 순차적으로 적층된 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)과, 상기 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 포함할 수 있다. 일부 실시예들에서, 상기 하부 컨택 패턴은 폴리실리콘을 포함하고, 상기 상부 컨택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
제2 층간 절연막(244) 상에는 커패시터 구조물(CSA)이 형성될 수 있다. 커패시터 구조물(CSA)이 컨택 구조물(246)과 전기적으로 연결되는 하부 전극(260), 하부 전극(260) 상의 유전막 복합체(270), 및 유전막 복합체(270) 상의 상부 전극(280)을 포함할 수 있다. 한편, 제2 층간 절연막(244) 상에는 개구부(250T)를 구비하는 식각 정지막(250)이 형성될 수 있고, 식각 정지막(250)의 개구부(250T) 내에 하부 전극(260)의 바닥부가 배치될 수 있다.
도면에는 X 방향 및 Y 방향을 따라 반복적으로 배열되는 컨택 구조물(246) 상에서 커패시터 구조물(CSA)이 X 방향 및 Y 방향을 따라 반복적으로 배열된 것으로 도시되었다. 그러나, 도시된 바와 달리, X 방향 및 Y 방향을 따라 반복적으로 배열되는 컨택 구조물(246) 상에서 커패시터 구조물(CSA)은 벌집 구조와 같은 육각형 형상으로 배열할 수도 있고, 이 경우, 컨택 구조물(246)과 커패시터 구조물(CSA)의 사이에 랜딩 패드(미도시)가 형성될 수 있다.
하부 전극(260)은 컨택 구조물(246) 상에서 Z 방향으로 연장되는 필라 형상으로 형성될 수 있고, 유전막 복합체(270)가 하부 전극(260) 상면 및 측벽 상에 컨포멀하게 형성될 수 있다. 유전막 복합체(270)는 제1 유전막(271)의 내부에 복수의 제2 및 제3 유전 필러(272, 273)가 3차원적으로 혼합되어 배치되는 나노 사이즈의 구조체로 형성될 수 있다. 유전막 복합체(270) 상에 상부 전극(280)이 배치될 수 있다.
하부 전극(260), 유전막 복합체(270), 및 상부 전극(280)에 대한 내용은 도 1 및 도 2를 참조하여 설명한 제1 전극(160), 유전막 복합체(170), 및 제2 전극(180)과 실질적으로 동일할 수 있다. 또한, 제1 유전막(271), 제2 유전 필러(272), 및 제3 유전 필러(273)에 대한 내용은 도 1 및 도 2를 참조하여 설명한 제1 유전막(171), 제2 유전 필러(172), 및 제3 유전 필러(173)와 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략한다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(200)는, 서로 다른 3종의 유전체 물질이 3차원적으로 혼합되어 배치되는 나노 사이즈의 유전막 복합체(270)를 구비함으로써, 원하는 정전 용량을 확보할 수 있는 커패시터 구조물(CSA)을 효율적으로 구현할 수 있다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 레이아웃이고, 도 10은 도 9의 B2-B2' 선을 따른 단면도이고, 도 11은 도 10의 CX3 부분의 확대도이다.
도 9 내지 도 11을 함께 참조하면, 집적회로 소자(300)는 수직 채널 트랜지스터(Vertical Channel Transistor, VCT) 구조 상에 커패시터 구조물(CSB)을 포함할 수 있다.
기판(310) 상에는 하부 절연층(312)이 배치될 수 있고, 하부 절연층(312) 상에 복수의 제1 도전 라인(320)이 X 방향으로 서로 이격되고, Y 방향으로 연장될 수 있다. 하부 절연층(312) 상에는 복수의 제1 절연 패턴(322)이 복수의 제1 도전 라인(320) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 도전 라인(320)은 집적회로 소자(300)의 비트 라인(BL)에 대응될 수 있다.
일부 실시예들에서, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제1 도전 라인(320)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrO, RuO, 또는 이들의 조합으로 이루어질 수 있다. 복수의 제1 도전 라인(320)은 상기 물질의 단일층 또는 다층 구조를 포함할 수 있다. 일부 실시예들에서, 복수의 제1 도전 라인(320)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
채널층(330)은 복수의 제1 도전 라인(320) 상에서 X 방향 및 Y 방향으로 이격되어 배치되는 아일랜드 형상으로 배열될 수 있다. 채널층(330)은 X 방향에 따른 채널 폭과 Z 방향에 따른 채널 높이를 가질 수 있고, 상기 채널 높이가 상기 채널 폭보다 더 클 수 있다. 채널층(330)의 바닥부는 제1 소스/드레인 영역(미도시)으로 기능하고, 채널층(330)의 상부(upper portion)는 제2 소스/드레인 영역(미도시)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(330)의 일부분은 채널 영역(미도시)으로 기능할 수 있다. 수직 채널 트랜지스터는, 채널층(330)의 채널 길이가 기판(310)으로부터 Z 방향을 따라 연장되는 구조를 가리킬 수 있다.
일부 실시예들에서, 채널층(330)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO, 또는 이들의 조합을 포함할 수 있다. 채널층(330)은 상기 산화물 반도체의 단일층 또는 다층 구조를 포함할 수 있다. 일부 실시예들에서, 채널층(330)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 채널층(330)은 다결정 또는 비정질일 수 있다. 일부 실시예들에서, 채널층(330)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀, 탄소 나노튜브, 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 게이트 전극(340)은 채널층(330)의 측벽을 둘러싸며 X 방향으로 연장될 수 있다. 도면에서 게이트 전극(340)의 채널층(330)의 측벽 전체를 둘러싸는 게이트-올-어라운드 타입의 게이트 전극일 수 있다. 게이트 전극(340)은 집적회로 소자(300)의 워드 라인(WL)에 대응될 수 있다.
다른 실시예들에서, 게이트 전극(340)은 듀얼 게이트 타입의 게이트 전극일 수 있고, 예를 들어, 채널층(330)의 제1 측벽과 마주보는 제1 서브 게이트 전극(미도시) 및 채널층(330)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(미도시)을 포함할 수 있다.
또 다른 실시예들에서, 게이트 전극(340)은 채널층(330)의 제1 측벽만을 커버하며 X 방향으로 연장되는 싱글 게이트 타입의 게이트 전극일 수 있다.
게이트 전극(340)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(340)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있다.
게이트 절연층(350)은 채널층(330)의 측벽을 둘러싸며, 채널층(330)과 게이트 전극(340) 사이에 개재될 수 있다. 일부 실시예들에서, 게이트 절연층(350)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들어, 게이트 절연층(350)을 구성하는 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(322) 상에는 채널층(330)의 하부 측벽을 둘러싸는 제1 매립 절연층(342)이 배치될 수 있고, 제1 매립 절연층(342) 상에 채널층(330)의 하부 측벽을 둘러싸며 게이트 전극(340)을 커버하는 제2 매립 절연층(344)이 배치될 수 있다.
채널층(330) 상에는 커패시터 컨택(360)이 배치될 수 있다. 커패시터 컨택(360)은 채널층(330)과 수직 오버랩되도록 배치되고, X 방향 및 Y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(360)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrO, RuO, 또는 이들의 조합으로 이루어질 수 있다. 상부 절연층(362)은 제2 매립 절연층(344) 상에서 커패시터 컨택(360)의 측벽을 둘러쌀 수 있다.
상부 절연층(362) 상에는 식각 정지막(250)이 배치되고, 식각 정지막(250) 상에 커패시터 구조물(CSB)이 배치될 수 있다. 커패시터 구조물(CSB)은 하부 전극(260), 유전막 복합체(270), 및 상부 전극(280)을 포함할 수 있다. 하부 전극(260)은 커패시터 컨택(360)과 전기적으로 연결되고, 유전막 복합체(270)는 하부 전극(260)을 커버하고, 상부 전극(280)은 유전막 복합체(270) 상에서 하부 전극(260)을 커버할 수 있다. 하부 전극(260)의 측벽 상에는 지지 부재(290)가 배치될 수 있다.
하부 전극(260), 유전막 복합체(270), 및 상부 전극(280)에 대한 내용은 도 1 및 도 2를 참조하여 설명한 제1 전극(160), 유전막 복합체(170), 및 제2 전극(180)과 실질적으로 동일할 수 있다. 또한, 제1 유전막(271), 제2 유전 필러(272), 및 제3 유전 필러(273)에 대한 내용은 도 1 및 도 2를 참조하여 설명한 제1 유전막(171), 제2 유전 필러(172), 및 제3 유전 필러(173)와 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략한다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(300)는, 서로 다른 3종의 유전체 물질이 3차원적으로 혼합되어 배치되는 나노 사이즈의 유전막 복합체(270)를 구비함으로써, 원하는 정전 용량을 확보할 수 있는 커패시터 구조물(CSB)을 효율적으로 구현할 수 있다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 12를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자들(100, 200, 300) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300: 집적회로 소자
110: 기판
130: 하부 절연층
150: 컨택
160: 제1 전극
170: 유전막 복합체
171: 제1 유전막
172: 제2 유전 필러
173: 제3 유전 필러
180: 제2 전극

Claims (10)

  1. 기판 상에 배치되는 트랜지스터; 및
    상기 트랜지스터에 전기적으로 연결되는 커패시터 구조물;을 포함하고,
    상기 커패시터 구조물은,
    제1 전극;
    상기 제1 전극 상에 배치되는 유전막 복합체; 및
    상기 유전막 복합체 상에 배치되는 제2 전극;을 포함하고,
    상기 유전막 복합체는,
    반강유전체 물질을 포함하는 제1 유전막;
    상기 제1 유전막의 내부에 분산되어 배치되고, 강유전체 물질을 포함하는 제2 유전 필러; 및
    상기 제1 유전막의 내부에 분산되어 배치되고, 상유전체 물질을 포함하며 상기 제2 유전 필러보다 평균 직경이 작은 제3 유전 필러;를 포함하는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 유전막은 제1 그레인들을 포함하고,
    상기 제2 유전 필러는 제2 그레인들을 포함하고,
    상기 제3 유전 필러는 상기 제1 그레인들과 상기 제2 그레인들 사이의 그레인 바운더리에 분산되어 배치되는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 유전막 복합체에 전기장이 인가되지 않았을 때,
    상기 제1 그레인들은 자발 분극이 일어나지 않는 영역이며, 상기 제2 그레인들은 자발 분극이 일어나는 영역인 것을 특징으로 하는 집적회로 소자.
  4. 제2항에 있어서,
    상기 유전막 복합체에 전기장이 인가되었을 때,
    상기 제1 그레인들과 상기 제2 그레인들 사이의 페이즈 상호 작용(phase interaction)으로, 상기 제1 그레인들의 분극이 가속화되는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제2 유전 필러는 상기 유전막 복합체의 전체 질량에 대하여 10% 이상 50% 미만의 함량으로 상기 유전막 복합체 내에 포함되는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 유전막 복합체는 상기 유전막 복합체의 두께 방향으로 제1 두께를 가지며, 상기 제1 두께는 10Å 내지 60Å이고,
    상기 제2 유전 필러는 5Å 내지 20Å의 평균 직경을 갖는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 제3 유전 필러는 상기 유전막 복합체의 전체 질량에 대하여 1% 이상 10% 미만의 함량으로 상기 유전막 복합체 내에 포함되는 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 유전막 복합체는 상기 유전막 복합체의 두께 방향으로 제1 두께를 가지며, 상기 제1 두께는 10Å 내지 60Å이고,
    상기 제3 유전 필러는 1Å 내지 5Å의 평균 직경을 갖는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 제1 유전막은 Hf1-xZrxO2 (0.5<x<1.0), ZrO2, PbZrO3, 및 PbHfO3 중 적어도 하나를 포함하고,
    상기 제2 유전 필러는 HfO2, Hf1-xZrxO2 (0<x≤0.5), Ba1-xSrxTiO3 (0≤x≤0.3), BaTiO3, 및 PbZrxTi1-xO3 (0≤x≤0.1) 중 적어도 하나를 포함하고,
    상기 제3 유전 필러는 Y2O3, Al2O3, ZrO2, SiO2, TiO2, 및 Cr2O3 중 적어도 하나를 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 유전막 복합체는,
    이트륨(Y), 란타넘(La), 니오븀(Nb), 및 탄탈륨(Ta) 중 적어도 하나를 도펀트로 더 포함하는 것을 특징으로 하는 집적회로 소자.
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