KR20230123345A - 반도체 메모리 소자 - Google Patents

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KR20230123345A
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dielectric layer
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capacitor
insulating
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박정민
임한진
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 메모리 소자는, 기판, 및 상기 기판 상에 배치되며 하부 전극, 커패시터 유전층, 및 상부 전극으로 이루어지는 커패시터 구조물을 포함하되, 상기 커패시터 유전층은 상기 하부 전극 상에 배치되며 제1 도전형의 불순물이 도핑된 하부 계면층, 상기 상부 전극 아래에 배치되며 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 상부 계면층, 및 상기 하부 계면층과 상기 상부 계면층 사이에 개재되는 유전 구조체를 포함한다.

Description

반도체 메모리 소자{Semiconductor memory devices}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터 구조물을 가지는 반도체 메모리 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있다. 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되어, 미세 구조화가 이루어지고 있다. 또한 커패시터 구조물을 가지는 반도체 메모리 소자는, 미세 구조화와 함께 커패시터의 용량 확보가 요구되고 있다.
본 발명의 기술적 과제는 커패시터의 용량을 확보할 수 있는 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다.
본 발명에 따른 반도체 메모리 소자는, 기판; 및 상기 기판 상에 배치되며, 하부 전극, 커패시터 유전층, 및 상부 전극으로 이루어지는 커패시터 구조물;을 포함하되, 상기 커패시터 유전층은, 상기 하부 전극 상에 배치되며 제1 도전형의 불순물이 도핑된 하부 계면층, 상기 상부 전극 아래에 배치되며 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 상부 계면층, 및 상기 하부 계면층과 상기 상부 계면층 사이에 개재되는 유전 구조체를 포함한다.
본 발명에 따른 반도체 메모리 소자는, 메모리 셀 영역을 가지는 기판; 및 상기 기판의 상기 메모리 셀 영역에 배치되며 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함하되, 상기 커패시터 유전층은, 상기 하부 전극 상에 순차적으로 적층되는 제1 도전형의 불순물이 도핑된 하부 계면층, 하부 유전층, 삽입층, 상부 유전층, 및 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 상부 계면층을 포함하고, 상기 삽입층의 밴드갭은, 상기 하부 유전층의 밴드갭 및 상기 상부 유전층의 밴드갭 각각보다 큰 밴드갭을 가진다.
본 발명에 따른 반도체 메모리 소자는, 메모리 셀 영역에 배치되는 복수의 활성 영역을 가지는 기판; 상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택; 상기 복수의 베리드 콘택 상에 배치되는 복수의 랜딩 패드; 및 상기 기판의 상기 메모리 셀 영역에 배치되며, 상기 복수의 랜딩 패드와 전기적으로 연결되는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함하고, 상기 커패시터 유전층은, 상기 하부 전극 상에 순차적으로 적층되는 금속 원자인 n형의 불순물이 도핑된 금속 산화물인 하부 계면층, 하부 유전층, 삽입층, 상부 유전층, 및 금속 원자인 p형의 불순물이 도핑된 금속 산화물인 상부 계면층을 포함하고, 상기 하부 계면층의 두께는, 상기 상부 계면층의 두께보다 큰 값을 가지고, 상기 삽입층의 두께는, 상기 상부 계면층의 두께보다 작은 값을 가진다.
본 발명에 따른 반도체 메모리 소자는, 커패시터 유전층이 하부 계면층 및 상부 계면층에 의하여 형성되는 고정 분극을 가지므로, 커패시터 구조물의 정전 용량이 증가될 수 있다. 따라서 본 발명에 따른 반도체 메모리 소자는 커패시터의 용량을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 3a 내지 도 3d는 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다.
도 4a 내지 도 4c 각각은 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 커패시터 구조물의 나타내는 단면도이다.
도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 9a 내지 도 9d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 소자의 동작을 설명하기 위한 개념도이다.
도 11은 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 12는 도 11의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 13a 내지 도 13c 각각은 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 커패시터 구조물의 나타내는 단면도이다.
도 14는 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 15는 반도체 메모리 소자를 나타내는 사시도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자(1)는, 메모리 셀들이 배치되는 셀 영역(CLR)과, 셀 영역(CLR)을 둘러싸는 메인 주변 영역(PRR)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 셀 영역(CLR) 내에는 셀 블록들(SCB)을 구분하는 서브 주변 영역들(SPR)을 포함할 수 있다. 셀 블록들(SCB)에는 복수의 메모리 셀들이 배치될 수 있다. 본 명세서에서 셀 블록(SCB)이란, 상기 메모리 셀들이 균일한 간격을 가지며 규칙적으로 배열된 영역을 의미하며, 셀 블록(SCB)은 서브 셀 블록이라 호칭할 수 있다.
메인 주변 영역(PRR) 및 서브 주변 영역(SPR)에는 상기 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 로직 셀들이 배치될 수 있다. 일부 실시예에서, 메인 주변 영역(PRR)은 주변 회로 영역, 서브 주변 영역(SPR)은 코어 회로 영역이라 호칭할 수 있다. 주변 영역(PR)은 메인 주변 영역(PRR)과 서브 주변 영역들(SPR)로 이루어질 수 있다. 즉, 주변 영역(PR)은 주변 회로 영역 및 코어 회로 영역을 포함하는 코어 및 주변 회로 영역일 수 있다. 일부 실시예에서, 서브 주변 영역(SPR) 중 적어도 일부분은 셀 블록들(SCB)을 구분하기 위한 공간으로만 제공될 수 있다.
예를 들면, 셀 블록들(SCB)은 도 2 내지 도 15에 도시된 영역일 수 있다.
도 2는 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
반도체 메모리 소자(1)는 메모리 셀 영역(CR)에 형성되는 복수의 활성 영역(ACT)을 포함할 수 있다. 일부 실시예에서, 메모리 셀 영역(CR)에 배치되는 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(ACT)은 도 3a 내지 도 3d, 도 4a 내지 도 4d, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 9a 내지 도 9d에 예시한 복수의 활성 영역(118) 또는 도 15에 예시한 복수의 활성 영역(AC)을 구성할 수 있다.
복수의 워드 라인(WL)은 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 일부 실시예에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다.
복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 랜딩 패드(LP)는 복수의 베리드 콘택(BC)과 적어도 일부 오버랩되도록 배치될 수 있다. 일부 실시예에서, 복수의 랜딩 패드(LP)는 각각 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다.
복수의 랜딩 패드(LP) 상에는 복수의 스토리지 노드(SN)가 형성될 수 있다. 복수의 스토리지 노드(SN)는 복수의 비트 라인(BL)의 상부에 형성될 수 있다. 복수의 스토리지 노드(SN)는 각각 복수의 커패시터의 하부 전극일 수 있다. 스토리지 노드(SN)는 랜딩 패드(LP) 및 베리드 콘택(BC)을 통하여 활성 영역(ACT)에 연결될 수 있다.
반도체 메모리 소자(1)는 DRAM(Dynamic Random Access Memory) 소자일 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도들이다. 구체적으로, 도 3a, 도 3b, 도 3c, 및 도 3d는 도 2의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라서 절단한 단면도들이다.
도 3a 내지 도 3d를 함께 참조하면, 반도체 메모리 소자(1)는 소자 분리막(116)에 의하여 정의된 복수의 활성 영역(118)을 포함하며, 복수의 활성 영역(118)을 가로지르는 복수의 워드 라인 트렌치(120T)를 가지는 기판(110), 복수의 워드 라인 트렌치(120T) 내부에 배치되는 복수의 워드 라인(120), 복수의 비트 라인 구조체(140), 그리고 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)을 포함한다.
기판(110)은 예를 들면, 실리콘(Si, silicon), 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiGe(silicon germanium), SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide) 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조체를 포함할 수 있다.
복수의 활성 영역(118)은 소자 분리용 트렌치(116T)에 의하여 한정되는 기판(110)의 일부분일 수 있다. 복수의 활성 영역(118)은 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 일부 실시예에서, 복수의 활성 영역(118)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(118)은 장축 방향을 따라서 대체로 동일한 길이를 가지며 연장되며, 대체로 일정한 피치를 가지며 반복 배치될 수 있다.
소자 분리막(116)은 소자 분리용 트렌치(116T)를 채울 수 있다. 소자 분리막(116)에 의해 기판(110)에 복수의 활성 영역(118)이 정의될 수 있다.
일부 실시예에서, 소자 분리막(116)은 제1 소자 분리막, 제2 소자 분리막, 및 제3 소자 분리막으로 이루어지는 삼중층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 소자 분리막은 소자 분리용 트렌치(116T)의 내측면 및 저면을 컨포멀(conformal)하게 덮을 수 있다. 일부 실시예에서, 상기 제1 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제2 소자 분리막은 상기 제1 소자 분리막 상을 컨포멀하게 덮을 수 있다. 일부 실시예에서, 상기 제2 소자 분리막은 실리콘 질화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 상기 제2 소자 분리막 상을 덮으며 소자 분리용 트렌치(116T)를 채울 수 있다. 일부 실시예에서, 상기 제3 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 TOSZ(tonen silazene)로 형성된 실리콘 산화물로 이루어질 수 있다. 일부 실시예에서, 소자 분리막(116)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 4종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 소자 분리막(116)은 실리콘 산화물로 이루어지는 단일막으로 구성될 수 있다.
소자 분리막(116)에 의하여 정의된 복수의 활성 영역(118)을 포함하는 기판(110)에는 복수의 워드 라인 트렌치(120T)가 형성될 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 일부 실시예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다.
복수의 워드 라인 트렌치(120T)의 내부에는 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)이 차례로 형성될 수 있다. 복수의 워드 라인(120)은 도 2에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 수직 레벨에 위치될 수 있다. 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
본 명세서에서 레벨 또는 수직 레벨이라 함은, 기판(110)의 주면(main surface) 또는 상면에 대해 수직 방향(Z 방향)으로의 높이를 의미한다. 즉, 동일한 레벨 또는 일정한 레벨에 위치한다는 것은 기판(110)의 주면 또는 상면에 대해 수직 방향(Z 방향)으로의 높이가 동일 또는 일정한 위치를 의미하고, 낮은/높은 수직 레벨에 위치한다는 것은 기판(110)의 주면에 대해 수직 방향(Z 방향)으로의 높이가 낮은/높은 위치를 의미한다.
복수의 워드 라인(120)은 복수의 워드 라인 트렌치(120T)의 하측 일부분을 채울 수 있다. 복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들면, 하부 워드 라인층(120a)은 게이트 유전막(122)을 사이에 가지며 워드 라인 트렌치(120T)의 하측 일부분의 내측벽 및 저면을 컨포멀하게 덮을 수 있다. 예를 들면, 상부 워드 라인층(120b)은 하부 워드 라인층(120a)을 덮으며, 게이트 유전막(122)을 사이에 가지며 워드 라인 트렌치(120T)의 하측 일부분을 채울 수 있다. 일부 실시예들에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다. 일부 실시예에서, 상부 워드 라인층(120b)은 예를 들면, 도핑된 폴리실리콘, W와 같은 금속 물질, WN, TiSiN, WSiN과 같은 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 워드 라인(120)의 양측의 기판(110)의 활성 영역(118)의 부분에는, 활성 영역(118)의 부분에 불순물 이온을 주입하여 형성된 소스 영역 및 드레인 영역이 배치될 수 있다.
게이트 유전막(122)은 워드 라인 트렌치(120T)의 내측벽 및 저면을 덮을 수 있다. 일부 실시예에서, 게이트 유전막(122)은 워드 라인(120)과 워드 라인 트렌치(120T) 사이로부터 매몰 절연막(124)과 워드 라인 트렌치(120T) 사이까지 연장될 수 있다. 게이트 유전막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전 물질(high-k dielectric material) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 매몰 절연막(124)은 복수의 워드 라인 트렌치(120T)의 상측 일부분을 채울 수 있다. 일부 실시예에서, 복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 수직 레벨에 위치될 수 있다. 매몰 절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다. 예를 들면, 매몰 절연막(124)은 실리콘 질화물로 이루어질 수 있다.
절연막 패턴(112, 114)은 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 매몰 절연막(124) 상에 배치될 수 있다. 예를 들면, 절연막 패턴(112, 114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속계 유전물 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 제1 절연막 패턴(112)은 실리콘 산화물로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화물로 이루어질 수 있다. 다른 일부 실시예에서, 제1 절연막 패턴(112)은 비금속계 유전물로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전물로 이루어질 수 있다. 일부 실시예에서, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두꺼울 수 있다. 예를 들면, 제1 절연막 패턴(112)은 약 50Å 내지 약 90Å의 두께를 가질 수 있고, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두껍되, 약 60Å 내지 약 100Å의 두께를 가질 수 있다.
복수의 다이렉트 콘택 도전 패턴(134)은, 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스 영역을 노출시키는 복수의 다이렉트 콘택 홀(134H)의 일부분을 채울 수 있다. 일부 실시예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다. 다이렉트 콘택 도전 패턴(134)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택 도전 패턴(134)은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 복수의 다이렉트 콘택 도전 패턴(134)은 도 2에 예시한 복수의 다이렉트 콘택(DC)을 구성할 수 있다.
절연막 패턴(112, 114) 상에는 복수의 비트 라인 구조체(140)가 배치될 수 있다. 복수의 비트 라인 구조체(140) 각각은, 비트 라인(147) 및 비트 라인(147)을 덮는 절연 캡핑 라인(148)으로 구성될 수 있다. 복수의 비트 라인 구조체(140)는 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 2에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다. 일부 실시예에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 비트 라인(147) 사이에 배치되는 도전성 반도체 패턴(132)을 더 포함할 수 있다. 도전성 반도체 패턴(132)은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다.
비트 라인(147)은 라인 형상인 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가질 수 있다. 일부 실시예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시예에서, 제1 금속계 도전 패턴(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다. 일부 실시예에서, 복수의 절연 캡핑 라인(148)은 실리콘 질화물로 이루어질 수 있다.
복수의 절연 스페이서 구조체(150)는 복수의 비트 라인 구조체(140)의 양 측벽을 덮을 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 일부 실시예에서, 복수의 절연 스페이서 구조체(150)는 복수의 다이렉트 콘택 홀(134H) 내로 연장되어, 복수의 다이렉트 콘택 도전 패턴(134)의 양 측벽을 덮을 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 산화물로 이루어질 수 있다. 일부 실시예에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제2 절연 스페이서(156)가 질화물로 이루어지고, 제2 절연 스페이서(154)는 에어 스페이서일 수 있다. 일부 실시예에서 절연 스페이서 구조체(150)는 산화물로 이루어지는 제2 절연 스페이서(154)와 질화물로 이루어지는 제3 절연 스페이서(156)로 구성될 수 있다.
복수의 절연 펜스(180) 각각은, 인접하는 한 쌍의 비트 라인 구조체(140) 사이에서 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이의 공간에 개재될 수 있다. 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 절연 펜스(180)는 서로 이격되며 열을 이루며 배치될 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화물로 이루어질 수 있다.
일부 실시예에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114)을 관통하여, 매몰 절연막(124) 내로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114)을 관통하되 매몰 절연막(124) 내로 연장되지 않거나, 절연막 패턴(112, 114) 내로 연장되되 절연막 패턴(112, 114)을 관통하지 않거나, 절연막 패턴(112, 114) 내로 연장되지 않고 복수의 절연 펜스(180)가 하면이 절연막 패턴(112, 114)과 접하도록 형성될 수 있다.
복수의 비트 라인(147) 각각의 사이에서, 복수의 절연 펜스(180) 사이에는 복수의 베리드 콘택 홀(170H)이 한정될 수 있다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택 홀(170H)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150), 절연 페스(180) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다. 일부 실시예에서, 복수의 베리드 콘택 홀(170H) 각각은 절연 스페이서 구조체(150)와 절연 페스(180) 사이로부터 활성 영역(118) 내로 연장될 수 있다.
복수의 베리드 콘택(170)은 복수의 베리드 콘택 홀(170H) 내에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다.
일부 실시예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 2에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 수직 레벨에 위치할 수 있다.
복수의 베리드 콘택(170), 복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 랜딩 패드(190)는 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 리세스부(190R)에 의하여 서로 분리될 수 있다. 복수의 랜딩 패드(190) 각각은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다. 일부 실시예에서, 랜딩 패드(190)와 베리드 콘택(170) 사이에는 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다. 복수의 랜딩 패드(190)는 도 2에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다. 베리드 콘택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(190)는, 베리드 콘택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
리세스부(190R)는 절연 구조물(195)에 의하여 채워질 수 있다. 일부 실시예에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화물로 이루어지고, 상기 식각 정지막은 질화물로 이루어질 수 있다. 예를 들면, 상기 식각 정지막은 실리콘 질화막 또는 SiBN(Silicon Boron Nitride)으로 이루어질 수 있다. 도 3a 및 도 3c에는 절연 구조물(195)의 상면과 복수의 랜딩 패드(190)의 상면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)은, 리세스부(190R)를 채우고 복수의 랜딩 패드(190)의 상면을 덮어서, 복수의 랜딩 패드(190)의 상면보다 높은 수직 레벨에 위치하는 상면을 가질 수 있다.
복수의 랜딩 패드(190) 및 절연 구조물(195) 상에는 복수의 하부 전극(210), 및 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)이 배치될 수 있다. 서로 대응하는 하부 전극(210)과 랜딩 패드(190)는 전기적으로 연결될 수 있다. 도 3a 및 도 3c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 복수의 하부 전극(210)은 도 2에 예시한 복수의 스토리지 노드(SN)를 구성할 수 있다.
일부 실시 예에서, 반도체 메모리 소자(1)는 복수의 하부 전극(210)의 측벽들과 접촉하여 복수의 하부 전극(210)을 지지하는 적어도 하나의 지지 패턴을 더 포함할 수 있다. 상기 적어도 하나의 지지 패턴은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), N-리치 실리콘 질화물(N-rich SiN) 또는 Si-리치 실리콘 질화물막(Si-rich SiN) 중 어느 하나의 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 일부 실시예에서, 상기 적어도 하나의 지지 패턴은, 복수의 하부 전극(210)의 측벽들과 접촉하며 수직 방향(Z 방향)으로 서로 이격되도록 서로 다른 수직 레벨에 위치하는 복수개의 지지 패턴을 포함할 수 있다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상일 수 있으나, 이에 한정되지 않는다. 일부 실시예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 일부 실시예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 TiN, CrN, VN, MoN, NbN, TiSiN, TiAlN, 또는 TaAlN을 포함할 수 있다.
커패시터 유전층(220)은 복수의 하부 전극(210)의 표면을 컨포멀(conformal)하게 덮을 수 있다. 일부 실시예에서, 커패시터 유전층(220)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210)의 표면을 함께 덮도록 일체로 형성될 수 있다.
커패시터 유전층(220)은 반강유전성(Antiferroelectricity) 특성을 가지는 물질, 강유전성(Ferroelectricity) 특성을 가지는 물질, 또는 반강유전성 특성과 강유전성 특성이 혼재되는 물질을 포함할 수 있다. 예를 들면, 커패시터 유전층(220)은 실리콘 산화물, 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 커패시터 유전층(220)은 ABO3 또는 MOx로 구성되는 유전 물질을 포함할 수 있다. 예를 들면, 커패시터 유전층(220)은 SiO, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, RuO, WO, HfZrO, ZrSiO, TiO, TiAlO, VO, NbO, MoO, MnO, LaO YO, CoO, NiO, CuO, ZnO, FeO, SrO, BaO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PTO(PbTiO), AgNbO, BiFeO, PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다. 커패시터 유전층(220)의 구성에 대해서는 도 4a 내지 도 4c를 통하여 자세히 설명한다.
상부 전극(230)은, 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210) 상에 일체로 형성될 수 있다. 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 커패시터 구조물(200)을 구성할 수 있다.
상부 전극(230)은 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다. 일부 실시 예에서, 상부 전극(230)은 TiN, CrN, VN, MoN, NbN, TiSiN, TiAlN, 또는 TaAlN을 포함할 수 있다. 일부 실시 예에서, 상부 전극(230)은 불순물이 도핑된 반도체 물질층, 메인 전극층, 그리고 계면층 중 적어도 2개의 적층 구조를 가질 수 있다. 상기 도핑된 반도체 물질층은 예를 들면, 도핑된 폴리실리콘 또는 도핑된 폴리 SiGe(polycrystalline silicon germanium)을 포함할 수 있다. 상기 메인 전극층은 금속 물질로 이루어질 수 있다. 상기 메인 전극층은, 예를 들면 W, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O 등으로 이루어질 수 있다. 일부 실시예에서, 상기 메인 전극층은 W로 이루어질 수 있다. 상기 계면층은 금속 산화물, 금속 질화물, 금속 탄화물, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4c 각각은 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 커패시터 구조물의 나타내는 단면도이다. 구체적으로 도 4a는 도 3a의 IV 부분을 확대하여 나타내는 단면도이고, 도 4b 및 도 4c 각각은 도 3a의 IV 부분에 대응되는 부분을 확대하여 나타내는 단면도이다.
도 3a 및 도 4a를 함께 참조하면, 반도체 메모리 소자(1)는 복수의 하부 전극(210), 및 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)을 포함할 수 있다.
커패시터 유전층(220)은 하부 계면층(222), 유전 구조체(226), 및 상부 계면층(228)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(222)은 유전 구조체(226)와 하부 전극(210) 사이에 개재될 수 있고, 상부 계면층(228)은 유전 구조체(226)와 상부 전극(230) 사이에 개재될 수 있고, 유전 구조체(226)는 하부 계면층(222)과 상부 계면층(228) 사이에 개재될 수 있다. 유전 구조체(226)는 반강유전성 특성을 가지는 물질, 강유전성 특성을 가지는 물질, 또는 반강유전성 특성과 강유전성 특성이 혼재되는 물질을 포함할 수 있다.
하부 계면층(222)은 제1 도전형의 불순물이 도핑된 유전 물질로 이루어질 수 있고, 상부 계면층(228)은 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 유전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 도전형은 n형(n-type)일 수 있고, 제2 도전형은 p형(p-type)일 수 있다.
하부 계면층(222) 및 상부 계면층(228) 각각은 금속 산화물로 이루어질 수 있다. 예를 들면, 하부 계면층(222)은 Ta2O5, Ru2O5, W2O5, Nb2O5, Mo2O5, Mn2O5, 또는 V2O5를 포함할 수 있으나, 이에 한정되지 않는다. 예를 들면, 상부 계면층(228)은 Nb2O3, Ta2O3, TiO, Al2O3, La2O3, Y2O3, CoO, NiO, CuO, ZnO, Fe2O3, SrO, 또는 BaO를 포함할 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 제1 도전형의 불순물은 하부 계면층(222)의 원자가(valence)를 4보다 크게 만들 수 있는 금속 원자일 수 있고, 제2 도전형의 불순물은 상부 계면층(228)의 원자가(valence)를 4보다 작게 만들 수 있는 금속 원자일 수 있다. 하부 계면층(222)이 포함하는 금속 원자 중 제1 도전형의 불순물의 비율, 즉 제1 도전형의 농도는 5%보다 작을 수 있다. 상부 계면층(228)이 포함하는 금속 원자 중 제2 도전형의 불순물의 비율, 즉 제2 도전형의 농도는 5%보다 작을 수 있다. 일부 실시 예에서, 하부 계면층(222)이 포함하는 금속 원자 중 제1 도전형의 불순물의 비율은 상부 계면층(228)이 포함하는 금속 원자 중 제2 도전형의 불순물의 비율보다 다소 높을 수 있다.
하부 계면층(222) 및 상부 계면층(228)이 각각 n형 불순물 및 p형 불순물을 포함하면, 하부 계면층(222)에는 음의 전하가 하전(charged)되고, 상부 계면층(228)에는 양의 전하가 하전될 수 있다. 따라서 유전 구조체(226)가 가지는 분극들이 가지는 음의 전하는 상부 전극(230) 방향으로 구속되고 양의 전하는 하부 전극(210) 방향으로 구속되어, 유전 구조체(226) 내에서 고정 분극(fixed polarization)을 형성할 수 있다.
유전 구조체(226)는, SiO, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, HfZrO, ZrSiO, TiO, TiAlO, VO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PTO(PbTiO), AgNbO, BiFeO, PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시 예에서, 유전 구조체(226)는 하부 유전층(223), 상부 유전층(225), 및 하부 유전층(223)과 상부 유전층(225) 사이에 개재되는 삽입층(224)으로 이루어지는 적층 구조를 가질 수 있다. 하부 유전층(223), 및 상부 유전층(225) 각각은 반강유전성 특성을 가지는 물질, 강유전성 특성을 가지는 물질, 또는 반강유전성 특성과 강유전성 특성이 혼재되는 물질을 포함할 수 있다. 일부 실시 예에서, 상부 유전층(225)의 유전율은 하부 유전층(223)의 유전율보다 큰 값을 가질 수 있다. 일부 실시 예에서, 삽입층(224)의 밴드갭은 하부 유전층(223)의 밴드갭 및 상부 유전층(225)의 밴드갭 각각보다 큰 값을 가질 수 있다. 삽입층(224)은 상대적으로 큰 밴드갭을 가지므로, 커패시터 유전층(220)을 통하여 발생하는 누설 전류를 감소시킬 수 있다. 예를 들면, 삽입막(224)은 Al2O3 또는 AlOx로 이루어질 수 있다.
커패시터 유전층(220)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 약 60Å보다 작을 수 있다. 예를 들면, 제1 두께(T1)는 약 30Å 내지 약 60Å일 수 있다. 하부 유전층(223)은 제2 두께(T2)를 가질 수 있고, 상부 유전층(225)은 제3 두께(T3)를 가질 수 있다. 제2 두께(T2)와 제3 두께(T3)의 합은 제1 두께(T1)보다 작을 수 있다. 일부 실시 예에서, 제2 두께(T2)와 제3 두께(T3)는 대체로 동일한 값을 가질 수 있다. 예를 들면, 제2 두께(T2) 및 제3 두께(T3) 각각은 약 15Å보다 크고 약 30Å보다 작을 수 있다.
하부 계면층(222)은 제4 두께(T4)를 가질 수 있고, 상부 계면층(228)은 제5 두께(T5)를 가질 수 있다. 일부 실시 예에서, 제4 두께(T4)는 제5 두께(T5)와 대체로 동일한 값을 가질 수 있다. 예를 들면, 제4 두께(T4) 및 제5 두께(T5) 각각은 약 10Å 이하일 수 있다. 다른 일부 실시 예에서, 제4 두께(T4)는 제5 두께(T5)보다 큰 값을 가질 수 있다. 예를 들면, 제4 두께(T4)는 약 10Å 이하일 수 있고, 제5 두께(T5)는 약 7Å 이하일 수 있다. 삽입층(224)은 제6 두께(T6)를 가질 수 있다. 일부 실시 예에서, 제6 두께(T6)는 제4 두께(T4) 및 제5 두께(T5) 각각보다 작은 값을 가질 수 있다. 예를 들면 제6 두께(T6)는 약 5Å 이하일 수 있다.
도 3a 및 도 4b를 함께 참조하면, 반도체 메모리 소자(1)는 도 3a 및 도 4a에 보인 복수의 커패시터 구조물(200) 각각 대신에 도 4b에 보인 커패시터 구조물(200a)을 포함할 수 있다. 복수의 커패시터 구조물(200a)은 복수의 하부 전극(210), 및 커패시터 유전층(220a), 및 상부 전극(230)으로 이루어질 수 있다.
커패시터 유전층(220a)은 하부 계면층(222), 유전 구조체(226a), 및 상부 계면층(228)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(222)은 유전 구조체(226a)와 하부 전극(210) 사이에 개재될 수 있고, 상부 계면층(228)은 유전 구조체(226a)와 상부 전극(230) 사이에 개재될 수 있고, 유전 구조체(226a)는 하부 계면층(222)과 상부 계면층(228) 사이에 개재될 수 있다.
하부 계면층(222) 및 상부 계면층(228)은 도 4a에서 설명한 하부 계면층(222) 및 상부 계면층(228)과 실질적으로 동일한 바, 자세한 설명을 생략한다.
하부 계면층(222) 및 상부 계면층(228)이 각각 n형 불순물 및 p형 불순물을 포함하면, 하부 계면층(222)에는 음의 전하가 하전(charged)되고, 상부 계면층(228)에는 양의 전하가 하전될 수 있다. 따라서 유전 구조체(226a)가 가지는 분극들이 가지는 음의 전하는 상부 전극(230) 방향으로 구속되고 양의 전하는 하부 전극(210) 방향으로 구속되어, 유전 구조체(226a) 내에서 고정 분극(fixed polarization)을 형성할 수 있다.
일부 실시 예에서, 유전 구조체(226a)는 하부 유전층(223a), 상부 유전층(225a), 및 하부 유전층(223a)과 상부 유전층(225a) 사이에 개재되는 삽입층(224a)으로 이루어지는 적층 구조를 가질 수 있다. 하부 유전층(223a), 삽입층(224a), 및 상부 유전층(225a)으로 이루어지는 유전 구조체(226a)를 이루는 물질은, 도 4a에 보인 하부 유전층(223), 삽입층(224), 및 상부 유전층(225)으로 이루어지는 유전 구조체(226)를 이루는 물질과 실질적으로 동일한 바, 자세한 설명을 생략한다. 일부 실시 예에서, 상부 유전층(225a)의 유전율은 하부 유전층(223a)의 유전율보다 큰 값을 가질 수 있다. 일부 실시 예에서, 삽입층(224a)의 밴드갭은 하부 유전층(223a)의 밴드갭 및 상부 유전층(225a)의 밴드갭보다 큰 값을 가질 수 있다. 삽입층(224a)은 상대적으로 큰 밴드갭을 가지므로, 커패시터 유전층(220a)을 통하여 발생하는 누설 전류를 감소시킬 수 있다.
커패시터 유전층(220a)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 약 60Å보다 작을 수 있다. 예를 들면, 제1 두께(T1)는 약 30Å 내지 약 60Å일 수 있다. 하부 유전층(223a)은 제2 두께(T2a)를 가질 수 있고, 상부 유전층(225a)은 제3 두께(T3a)를 가질 수 있다. 제2 두께(T2a)와 제3 두께(T3a)의 합은 제1 두께(T1)보다 작을 수 있다. 일부 실시 예에서, 제3 두께(T3a)는 제2 두께(T2a)보다 클 수 있다. 예를 들면, 제2 두께(T2a)는 약 5Å 내지 약 15Å일 수 있고, 제3 두께(T3a)는 약 25Å 내지 약 55Å일 수 있다.
하부 계면층(222)은 제4 두께(T4)를 가질 수 있고, 상부 계면층(228)은 제5 두께(T5)를 가질 수 있다. 삽입층(224)은 제6 두께(T6)를 가질 수 있다. 일부 실시 예에서, 제4 두께(T4)는 제5 두께(T5)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제6 두께(T6)는 제4 두께(T4) 및 제5 두께(T5) 각각보다 작은 값을 가질 수 있다.
도 3a 및 도 4c를 함께 참조하면, 반도체 메모리 소자(1)는 도 3a 및 도 4a에 보인 복수의 커패시터 구조물(200) 각각 대신에 도 4c에 보인 커패시터 구조물(200b)을 포함할 수 있다. 복수의 커패시터 구조물(200b)은 복수의 하부 전극(210), 및 커패시터 유전층(220b), 및 상부 전극(230)으로 이루어질 수 있다.
커패시터 유전층(220b)은 하부 계면층(222), 유전 구조체(226b), 및 상부 계면층(228)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(222)은 유전 구조체(226b)와 하부 전극(210) 사이에 개재될 수 있고, 상부 계면층(228)은 유전 구조체(226b)와 상부 전극(230) 사이에 개재될 수 있고, 유전 구조체(226b)는 하부 계면층(222)과 상부 계면층(228) 사이에 개재될 수 있다.
하부 계면층(222) 및 상부 계면층(228)은 도 4a에서 설명한 하부 계면층(222) 및 상부 계면층(228)과 실질적으로 동일한 바, 자세한 설명을 생략한다.
하부 계면층(222) 및 상부 계면층(228)이 각각 n형 불순물 및 p형 불순물을 포함하면, 하부 계면층(222)에는 음의 전하가 하전(charged)되고, 상부 계면층(228)에는 양의 전하가 하전될 수 있다. 따라서 유전 구조체(226b)가 가지는 분극들이 가지는 음의 전하는 상부 전극(230) 방향으로 구속되고 양의 전하는 하부 전극(210) 방향으로 구속되어, 유전 구조체(226b) 내에서 고정 분극(fixed polarization)을 형성할 수 있다.
일부 실시 예에서, 유전 구조체(226b)는 SiO, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, HfZrO, ZrSiO, TiO, TiAlO, VO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PTO(PbTiO), AgNbO, BiFeO, PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다. 유전 구조체(226b)는 도 4a에 보인 유전 구조체(226)가 포함하는 삽입층(224) 또는 도 4b에 보인 유전 구조체(226a)가 포함하는 삽입층(224a)을 포함하지 않을 수 있다.
커패시터 유전층(220b)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 약 60Å보다 작을 수 있다. 예를 들면, 제1 두께(T1)는 약 30Å 내지 약 60Å일 수 있다. 유전 구조체(226b)는 제2 두께(T2b)를 가질 수 있다. 제2 두께(T2b)는 제1 두께(T1)보다 작을 수 있다. 하부 계면층(222)은 제4 두께(T4)를 가질 수 있고, 상부 계면층(228)은 제5 두께(T5)를 가질 수 있다. 일부 실시 예에서, 제4 두께(T4)는 제5 두께(T5)보다 큰 값을 가질 수 있다.
도 3a 내지 도 4c를 함께 참조하면, 본 발명에 따른 반도체 메모리 소자(1)가 포함하는 커패시터 유전층(220, 220a, 220b)은 하부 계면층(222), 및 상부 계면층(228)에 의하여 형성되는 고정 분극을 가지므로, 커패시터 구조물(200)의 정전 용량이 증가될 수 있다. 따라서 본 발명에 따른 반도체 메모리 소자(1)는 커패시터의 용량을 확보할 수 있다.
도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7d, 도 8a 내지 도 8d, 및 도 9a 내지 도 9d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 제조 방법을 나타내는 단면도들이다. 구체적으로 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 도 2의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 도 2의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 5c, 도 6c, 도 7c, 도 8c 및 도 9c는 도 2의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 5d, 도 6d, 도 7d, 도 8d 및 도 9d는 도 2의 D-D' 선에 대응하는 위치를 따라서 절단한 단면도들이다.
도 5a 내지 도 5d를 함께 참조하면, 기판(110)의 일부분을 제거하여, 소자 분리용 트렌치(116T)에 의하여 한정되는 복수의 활성 영역(118)을 형성한다.
복수의 활성 영역(118)은 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가지도록 형성될 수 있다. 일부 실시예에서, 복수의 활성 영역(118)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 형성될 수 있다.
소자 분리용 트렌치(116T)를 채우는 소자 분리막(116)을 형성한다. 소자 분리막(116)에 의해 기판(110)에 복수의 활성 영역(118)이 정의될 수 있다. 일부 실시예에서, 소자 분리막(116)은 제1 소자 분리막, 제2 소자 분리막, 및 제3 소자 분리막으로 이루어지는 삼중층으로 구성되도록 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 소자 분리막은 소자 분리용 트렌치(116T)의 내측면 및 저면을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 일부 실시예에서, 상기 제1 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제2 소자 분리막은 상기 제1 소자 분리막 상을 컨포멀하게 덮도록 형성될 수 있다. 일부 실시예에서, 상기 제2 소자 분리막은 실리콘 질화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 상기 제2 소자 분리막 상을 덮으며 소자 분리용 트렌치(116T)를 채우도록 형성할 수 있다. 일부 실시예에서, 상기 제3 소자 분리막은 실리콘 산화물로 이루어질 수 있다. 예를 들면, 상기 제3 소자 분리막은 TOSZ(tonen silazene)로 형성된 실리콘 산화물로 이루어질 수 있다. 일부 실시예에서, 소자 분리막(116)은 1종류의 절연막으로 이루어지는 단일층, 또는 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 4종류의 절연막들의 조합으로 이루어지는 다중층으로 구성되도록 형성될 수 있다. 예를 들면, 소자 분리막(116)은 실리콘 산화물로 이루어지는 단일막으로 구성되도록 형성될 수 있다.
소자 분리막(116)에 의하여 정의된 복수의 활성 영역(118)이 형성된 기판(110)에 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가지도록 형성될 수 있다. 일부 실시예에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다.
복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라서 대체로 등간격을 가지도록 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 수직 레벨에 위치되도록 형성될 수 있다. 복수의 워드 라인(120)의 저면은 복수의 워드 라인 트렌치(120T)의 저면에 형성된 단차에 대응되어 요철 형상을 가질 수 있다. 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
게이트 유전막(122)은 워드 라인 트렌치(120T)의 내측벽 및 저면을 덮도록 형성될 수 있다. 일부 실시예에서, 게이트 유전막(122)은 워드 라인(120)과 워드 라인 트렌치(120T) 사이로부터 매몰 절연막(124)과 워드 라인 트렌치(120T) 사이까지 연장되도록 형성될 수 있다. 게이트 유전막(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전 물질(high-k dielectric material) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시 예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 워드 라인(120) 각각은 복수의 워드 라인 트렌치(120T)의 하측 일부분을 채우도록 형성될 수 있다. 복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조를 가지도록 형성될 수 있다. 예를 들면, 하부 워드 라인층(120a)은 게이트 유전막(122)을 사이에 가지며 워드 라인 트렌치(120T)의 하측 일부분의 내측벽 및 저면을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 상부 워드 라인층(120b)은 하부 워드 라인층(120a)을 덮으며, 워드 라인 트렌치(120T)의 하측 일부분을 채우도록 형성될 수 있다. 일부 실시 예들에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, 또는 TaN과 같은 금속 물질 또는 도전성 금속 질화물로 이루어질 수 있다. 일부 실시 예에서, 상부 워드 라인층(120b)은 예를 들면, 도핑된 폴리실리콘, W와 같은 금속 물질, WN, TiSiN, WSiN과 같은 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 워드 라인(120)을 형성하기 전 또는 형성한 후, 복수의 워드 라인(120)의 양측의 기판(110)의 활성 영역(118)의 부분에 불순물 이온을 주입하여 복수의 활성 영역(118)의 내에 소스 영역 및 드레인 영역을 형성할 수 있다.
복수의 매몰 절연막(124)은 복수의 워드 라인 트렌치(120T)의 상측 일부분을 채우도록 형성될 수 있다. 복수의 매몰 절연막(124)은 복수의 매몰 절연막(124)의 상면이 기판(110)의 상면과 실질적으로 동일 수직 레벨에 위치하도록 형성될 수 있다. 매몰 절연막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다. 예를 들면, 매몰 절연막(124)은 실리콘 질화물로 이루어질 수 있다.
도 6a 내지 도 6d를 함께 참조하면, 소자 분리막(116), 및 복수의 활성 영역(118) 상을 덮는 절연막 패턴(112, 114)을 형성한다. 예를 들면, 절연막 패턴(112, 114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속계 유전물 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막의 적층 구조로 이루어지도록 형성될 수 있다. 일부 실시예에서, 제1 절연막 패턴(112)은 실리콘 산화물로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화물로 이루어질 수 있다. 다른 일부 실시예에서, 제1 절연막 패턴(112)은 비금속계 유전물로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전물로 이루어질 수 있다. 일부 실시예에서, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두껍게 형성될 수 있다. 예를 들면, 제1 절연막 패턴(112)은 약 50Å 내지 약 90Å의 두께를 가지도록 형성될 수 있고, 제2 절연막 패턴(114)은 제1 절연막 패턴(112)보다 두껍되, 약 60Å 내지 약 100Å의 두께를 가지도록 형성될 수 있다.
이후, 절연막 패턴(112, 114) 상에 도전성 반도체층을 형성한 후, 상기 도전성 반도체층 및 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스 영역을 노출시키는 다이렉트 콘택 홀(134H)을 형성하고, 다이렉트 콘택 홀(134H)을 채우는 다이렉트 콘택용 도전층을 형성한다. 일부 실시예에서, 다이렉트 콘택 홀(134H)은 활성 영역(118) 내 즉, 상기 소스 영역 내로 신장할 수 있다. 상기 도전성 반도체층은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 다이렉트 콘택용 도전층은 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 상기 다이렉트 콘택용 도전층은 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다.
상기 도전성 반도체층 및 상기 다이렉트 콘택용 도전층 상에는, 비트 라인 구조체(140)를 형성하기 위한 금속계 도전층, 및 절연 캡핑층을 순차적으로 형성한다. 일부 실시예에서, 상기 금속계 도전층은 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조일 수 있다. 상기 제1 금속계 도전층, 상기 제2 금속계 도전층 및 상기 절연 캡핑층을 식각하여, 라인 형상인 제1 금속계 도전 패턴(145)과 제2 금속계 도전 패턴(146)의 적층 구조를 가지는 복수의 비트 라인(147)과 복수의 절연 캡핑 라인(148)을 형성한다.
일부 실시예들에서, 제1 금속계 도전 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 도전 패턴(146)은 텅스텐(W), 또는 텅스텐 및 텅스텐 실리사이드(WSix)로 이루어질 수 있다. 일부 실시예에서, 제1 금속계 도전 패턴(145)은 확산 배리어(diffusion barrier)의 기능을 수행할 수 있다. 일부 실시예에서, 복수의 절연 캡핑 라인(148)은 실리콘 질화물로 이루어질 수 있다.
하나의 비트 라인(147)과, 하나의 비트 라인(147)을 덮는 하나의 절연 캡핑 라인(148)은 하나의 비트 라인 구조체(140)를 구성할 수 있다. 각각 비트 라인(147) 및 비트 라인(147)을 덮는 절연 캡핑 라인(148)으로 구성되는 복수의 비트 라인 구조체(140)는 상호 평행하게 기판(110)의 주면에 대하여 평행한 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 2에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시예에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 제1 금속계 도전 패턴(145) 사이에 배치되는 상기 도전성 반도체층의 부분인 도전성 반도체 패턴(132)을 더 포함할 수 있다.
복수의 비트 라인(147)을 형성하기 위한 식각 공정에서, 수직적으로 비트 라인(147)과 오버랩되지 않는 상기 도전성 반도체층의 부분 및 상기 다이렉트 콘택용 도전층의 부분을 함께 식각 공정으로 제거하여 복수의 도전성 반도체 패턴(132) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성할 수 있다. 이때, 절연막 패턴(112, 114)은 복수의 비트 라인(147), 복수의 도전성 반도체 패턴(132) 및 복수의 다이렉트 콘택 도전 패턴(134)을 형성하는 식각 공정에서 식각 정지막의 기능을 수행할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 콘택 도전 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결되도록 형성될 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150)를 형성할 수 있다. 복수의 절연 스페이서 구조체(150)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함하도록 형성될 수 있다. 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)보다 낮은 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 산화물로 이루어질 수 있다. 일부 실시예에서, 제1 절연 스페이서(152)와 제3 절연 스페이서(156)는 질화물로 이루어지고, 제2 절연 스페이서(154)는 제1 절연 스페이서(152) 및 제3 절연 스페이서(156)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 절연 스페이서(152) 및 제2 절연 스페이서(156)가 질화물로 이루어지는 경우, 제2 절연 스페이서(154)는 산화물로 이루어지되, 후속 공정에서 제거되어 에어 스페이서가 될 수 있다. 일부 실시예에서 절연 스페이서 구조체(150)는 산화물로 이루어지는 제2 절연 스페이서(154)와 질화물로 이루어지는 제3 절연 스페이서(156)로 구성될 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간에 복수의 절연 펜스(180)를 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 절연 펜스(180)는 서로 이격되며 열을 이루며 배치될 수 있다. 예를 들어, 복수의 절연 펜스(180)는 질화물로 이루어질 수 있다.
일부 실시예에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114)을 관통하여, 매몰 절연막(124) 내로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 복수의 절연 펜스(180)는 절연막 패턴(112, 114)을 관통하되 매몰 절연막(124) 내로 연장되지 않거나, 절연막 패턴(112, 114) 내로 연장되되 절연막 패턴(112, 114)을 관통하지 않거나, 절연막 패턴(112, 114) 내로 연장되지 않고 복수의 절연 펜스(180)가 하면이 절연막 패턴(112, 114)과 접하도록 형성될 수 있다.
복수의 비트 라인(147) 각각의 사이에서, 복수의 절연 펜스(180) 사이에는 복수의 베리드 콘택 홀(170H)이 형성될 수 있다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택 홀(170H)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 복수의 베리드 콘택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2 개의 비트 라인(147) 사이에서 이웃하는 2 개의 비트 라인(147) 각각의 측벽을 덮는 절연 스페이서 구조체(150), 절연 페스(180) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150), 및 복수의 절연 페스(180)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하여 형성할 수 있다. 일부 실시예에서, 복수의 베리드 콘택 홀(170H)은 복수의 절연 캡핑 라인(148), 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 절연 스페이서 구조체(150), 및 복수의 절연 페스(180)를 식각 마스크로 사용하여 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하는 이방성 식각 공정을 먼저 수행한 후, 활성 영역(118)의 다른 일부분을 더 제거하는 등방성 식각 공정을 수행하여 활성 영역(118)에 의하여 한정되는 공간이 확장되도록 형성할 수 있다.
도 7a 내지 도 7d를 함께 참조하면, 복수의 베리드 콘택 홀(170H)에 복수의 베리드 콘택(170)을 형성한다. 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 중 서로 대면하는 한 쌍의 절연 스페이서 구조체(150) 사이를 따라서, 즉 제2 수평 방향(Y 방향)을 따라서 복수의 베리드 콘택(170)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 예를 들면, 복수의 베리드 콘택(170)은 폴리 실리콘으로 이루어질 수 있다.
일부 실시예에서, 복수의 베리드 콘택(170)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(170) 각각은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 콘택(170)은 도 2에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150)에 의하여 한정되는 공간인 복수의 베리드 콘택 홀(170H) 내에 배치될 수 있다. 복수의 베리드 콘택(170)은, 복수의 절연 펜스(180) 및 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 절연 스페이서 구조체(150) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 콘택(170)의 상면의 레벨은 복수의 절연 캡핑 라인(148)의 상면의 레벨보다 낮게 위치할 수 있다. 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 라인(148)의 상면은 수직 방향(Z 방향)에 대하여 동일 수직 레벨에 위치할 수 있다.
복수의 베리드 콘택(170), 복수의 절연 스페이서 구조체(150) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 한정될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 콘택(170)이 노출될 수 있다.
복수의 베리드 콘택(170)을 형성하는 과정에서, 비트 라인 구조체(140)가 포함하는 절연 캡핑 라인(148), 및 절연 스페이서 구조체(150)의 상측 일부분이 제거되어, 비트 라인 구조체(140)의 상면의 레벨이 낮아질 수 있다.
도 8a 내지 도 8d를 함께 참조하면, 복수의 랜딩 패드 홀(190H)을 채우고, 복수의 비트 라인 구조체(140)를 덮는 랜딩 패드 물질층을 형성한 후, 상기 랜딩 패드 물질층의 일부분을 제거하여 리세스부(190R)를 형성할 수 있다. 리세스부(190R)에 의하여 복수개로 분리된 복수의 랜딩 패드(190)가 형성될 수 있다. 복수의 랜딩 패드(190)는 복수의 랜딩 패드 홀(190H)의 적어도 일부분을 채우고 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다.
일부 실시예에서, 상기 랜딩 패드 물질층은 도전성 배리어막 및 도전성 배리어막 상의 도전성 패드 물질층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예에서, 상기 도전성 패드 물질층은 텅스텐(W)을 포함할 수 있다.
일부 실시예에서, 상기 랜딩 패드 물질층을 형성하기 전에 복수의 베리드 콘택(170) 상에 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 베리드 콘택(170)과 상기 랜딩 패드 물질층 사이에 배치될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 랜딩 패드(190)는 리세스부(190R)를 사이에 두고 서로 이격될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되며, 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 일부 실시예에서, 복수의 랜딩 패드(190)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 콘택(170)과 복수의 랜딩 패드(190)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(190)는 복수의 베리드 콘택(170)을 통해 활성 영역(118)에 연결될 수 있다.
리세스부(190R)는 절연 구조물(195)에 의하여 채워질 수 있다. 일부 실시예에서, 절연 구조물(195)은 층간 절연층 및 식각 정지막으로 이루어질 수 있다. 예를 들면, 상기 층간 절연층은 산화물로 이루어지고, 상기 식각 정지막은 질화물로 이루어질 수 있다. 도 8a 및 도 8c에는 절연 구조물(195)의 상면과 복수의 랜딩 패드(190)의 상면이 동일 수직 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 절연 구조물(195)은, 리세스부(190R)를 채우고 복수의 랜딩 패드(190)의 상면을 덮어서, 복수의 랜딩 패드(190)의 상면보다 높은 수직 레벨에 위치하는 상면을 가질 수 있다.
복수의 랜딩 패드(190) 상에 복수의 하부 전극(210)을 형성한다. 일부 실시 예에서, 복수의 하부 전극(210)은 약 450℃ 내지 약 700℃의 온도 조건에서 증착 공정을 수행하여 형성할 수 있다. 복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(190) 각각에 대응하여 전기적으로 연결될 수 있다. 도 8a 및 도 8c에는 절연 구조물(195)의 상면과 하부 전극(210)의 하면이 동일 레벨에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다.
복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상, 즉 필라(pillar) 형상을 가지도록 형성될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상을 가지도록 형성될 수 있다. 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들면, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 별도로 도시하지는 않았으나, 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 형성할 수 있다.
도 9a 내지 도 9d를 함께 참조하면, 복수의 하부 전극(210)을 덮는 커패시터 유전층(220)을 형성한다. 커패시터 유전층(220)은 복수의 하부 전극(210)의 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 일부 실시예에서, 커패시터 유전층(220)은 일정한 영역, 예를 들면 하나의 메모리 셀 영역(도 2의 CR) 내에서, 복수의 하부 전극(210)의 표면을 함께 덮도록 일체로 형성될 수 있다. 커패시터 유전층(220)은 약 400℃ 이하의 온도 조건에서 증착 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 커패시터 유전층(220)을 형성하기 위하야 약 200℃ 내지 약 700℃의 온도 조건에서 어닐링 공정이 수행될 수 있다. 커패시터 유전층(220)은 도 4a에 보인 커패시터 유전층(220)과 같이 하부 계면층(222), 유전 구조체(226), 및 상부 계면층(228)으로 이루어지는 적층 구조를 가지도록 형성될 수 있다. 일부 실시 예에서, 하부 계면층(222), 유전 구조체(226), 및 상부 계면층(228)은 인시츄(in-situ)로 형성될 수 있다. 또는 커패시터 유전층(220) 대신에 도 4b에 보인 커패시터 유전층(220a) 또는 도 4c에 보인 커패시터 유전층(220b)이 형성될 수도 있다. 도 4b에 보인 커패시터 유전층(220a)을 이루는 하부 계면층(222), 유전 구조체(226a), 및 상부 계면층(228)은 인시츄로 형성될 수 있다. 도 4c에 보인 커패시터 유전층(220b)을 이루는 하부 계면층(222), 유전 구조체(226b), 및 상부 계면층(228)은 인시츄로 형성될 수 있다.
이후 도 3a 내지 도 3d에 보인 것과 같이 커패시터 유전층(220)을 덮는 상부 전극(230)을 형성하여, 복수의 하부 전극(210), 커패시터 유전층(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조물(200)을 형성할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 소자의 동작을 설명하기 위한 개념도이다.
도 10을 참조하면, 도 3a 내지 도 3d에 보인 반도체 메모리 소자(1)가 포함하는 커패시터 구조물(200)은 하부 계면층(222), 유전 구조체(226), 및 상부 계면층(228)으로 이루어지는 적층 구조를 가질 수 있다. 일부 실시 예에서, 유전 구조체(226)는 하부 유전층(223), 상부 유전층(225), 및 하부 유전층(223)과 상부 유전층(225) 사이에 개재되는 삽입층(224)으로 이루어지는 적층 구조를 가질 수 있다. 다른 일부 실시 예에서, 삽입층(224)은 생략될 수 있다.
하부 계면층(222) 및 상부 계면층(228)이 각각 n형 불순물 및 p형 불순물을 포함하면, 하부 계면층(222)에는 음의 전하가 하전(charged)되고, 상부 계면층(228)에는 양의 전하가 하전될 수 있다. 따라서 유전 구조체(226)가 가지는 분극들이 가지는 음의 전하는 상부 전극(230) 방향으로 구속되고 양의 전하는 하부 전극(210) 방향으로 구속되어, 유전 구조체(226) 내에서 고정 분극(fixed polarization)을 형성할 수 있다. 유전 구조체(226)가 가지는 분극들 중 하부 계면층(222)에 하전된 음의 전하 및 상부 계면층(228)에 하전된 양의 전하에 의하여 방향이 구속되지 않은 분극들은 자유 분극(free polarization)일 수 있다.
상부 전극(230)에 양의 전계를 가하고, 하부 전극(210)에 음의 전계를 가하면, 유전 구조체(226) 내의 자유 분극들이 가지는 음의 전하는 상부 전극(230) 방향으로 구속되고 양의 전하는 하부 전극(210) 방향으로 구속될 수 있다.
따라서 커패시터 유전층(220)은 고정 분극과 자유 분극이 동일한 방향으로 구속되므로, 커패시터 구조물(200)의 정전 용량이 증가될 수 있다.
도 11은 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 12는 도 11의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 11 및 도 12를 함께 참조하면, 반도체 메모리 소자(2)는 기판(410), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연층(450), 및 커패시터 구조물(500)을 포함할 수 있다. 집적회로 장치(400)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(410)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(410) 상에는 하부 절연층(412)이 배치될 수 있고, 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 수평 방향(X 방향)으로 서로 이격되고 제2 수평 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제2 수평 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 반도체 메모리 소자(2)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(420)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(420)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 수평 방향(X 방향)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(430)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 메모리 소자(2)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(440)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(440)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx,또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 25에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연층(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연층(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(450)은 게이트 전극(440)의 연장 방향(즉, 제1 수평 방향(X 방향))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연층(450)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(450)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제2 수평 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치되고, 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 콘택(460)이 배치될 수 있다. 커패시터 콘택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(460)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 콘택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치되고, 식각 정지막(470)상에 커패시터 구조물(500)이 배치될 수 있다. 커패시터 구조물(500)은 하부 전극(510), 커패시터 유전층(520), 및 상부 전극(530)을 포함할 수 있다.
하부 전극(510)은 식각 정지막(470)을 관통하여 커패시터 콘택(460)의 상면에 전기적으로 연결될 수 있다. 하부 전극(510)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(510)은 커패시터 콘택(460)과 수직 오버랩되도록 배치되고, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(460)과 하부 전극(510) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(510)은 육각형 형상으로 배열될 수도 있다.
하부 전극(510) 및 상부 전극(530)은 도 3a 내지 도 10에 보인 하부 전극(210) 및 상부 전극(230)일 수 있고, 커패시터 유전층(520)은 도 3a 내지 도 10에 보인 커패시터 유전층(220, 220a, 220b) 중 어느 하나일 수 있다.
도 13a 내지 도 13c 각각은 본 발명의 일 실시예들에 따른 반도체 메모리 소자의 커패시터 구조물의 나타내는 단면도이다. 구체적으로 도 13a는 도 12의 XIII 부분을 확대하여 나타내는 단면도이고, 도 13b 및 도 13c 각각은 도 12의 XIII 부분에 대응되는 부분을 확대하여 나타내는 단면도이다.
도 11 내지 도 13a를 함께 참조하면, 반도체 메모리 소자(2)는 복수의 하부 전극(510), 및 커패시터 유전층(520), 및 상부 전극(530)으로 이루어지는 복수의 커패시터 구조물(500)을 포함할 수 있다. 커패시터 유전층(520)은 하부 계면층(522), 유전 구조체(526), 및 상부 계면층(528)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(522)은 유전 구조체(526)와 하부 전극(510) 사이에 개재될 수 있고, 상부 계면층(528)은 유전 구조체(526)와 상부 전극(530) 사이에 개재될 수 있고, 유전 구조체(526)는 하부 계면층(522)과 상부 계면층(528) 사이에 개재될 수 있다. 유전 구조체(526)는 하부 유전층(523), 상부 유전층(525), 및 하부 유전층(523)과 상부 유전층(525) 사이에 개재되는 삽입층(524)으로 이루어지는 적층 구조를 가질 수 있다.
하부 유전층(523), 상부 유전층(525), 및 삽입층(524)으로 이루어지는 유전 구조체(526), 하부 계면층(522), 그리고 상부 계면층(528)을 포함하는 커패시터 유전층(520)은 도 4a에 보인 하부 유전층(223), 상부 유전층(225), 및 삽입층(224)으로 이루어지는 유전 구조체(226), 하부 계면층(222), 그리고 상부 계면층(228)을 포함하는 커패시터 유전층(220)과 실질적으로 동일한 바, 자세한 설명을 생략한다.
도 11, 도 12 및 도 13b를 함께 참조하면, 반도체 메모리 소자(2)는 복수의 커패시터 구조물(500) 대신에 도 13b에 보인 복수의 커패시터 구조물(500a)을 포함할 수 있다. 복수의 하부 전극(510), 및 커패시터 유전층(520a), 및 상부 전극(530)으로 이루어지는 복수의 커패시터 구조물(500a)을 포함할 수 있다. 커패시터 유전층(520a)은 하부 계면층(522), 유전 구조체(526a), 및 상부 계면층(528)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(522)은 유전 구조체(526a)와 하부 전극(510) 사이에 개재될 수 있고, 상부 계면층(528)은 유전 구조체(526a)와 상부 전극(530) 사이에 개재될 수 있고, 유전 구조체(526a)는 하부 계면층(522)과 상부 계면층(528) 사이에 개재될 수 있다. 유전 구조체(526a)는 하부 유전층(523a), 상부 유전층(525a), 및 하부 유전층(523a)과 상부 유전층(525a) 사이에 개재되는 삽입층(524a)으로 이루어지는 적층 구조를 가질 수 있다.
하부 유전층(523a), 상부 유전층(525a), 및 삽입층(524a)으로 이루어지는 유전 구조체(526a), 하부 계면층(522), 그리고 상부 계면층(528)을 포함하는 커패시터 유전층(520a)은 도 4b에 보인 하부 유전층(223a), 상부 유전층(225a), 및 삽입층(224a)으로 이루어지는 유전 구조체(226a), 하부 계면층(222), 그리고 상부 계면층(228)을 포함하는 커패시터 유전층(220a)과 실질적으로 동일한 바, 자세한 설명을 생략한다.
도 11, 도 12 및 도 13c를 함께 참조하면, 반도체 메모리 소자(2)는 복수의 커패시터 구조물(500) 대신에 도 13c에 보인 복수의 커패시터 구조물(500b)을 포함할 수 있다. 복수의 커패시터 구조물(500b)은 복수의 하부 전극(510), 및 커패시터 유전층(520b), 및 상부 전극(530)을 포함할 수 있다. 커패시터 유전층(520b)은 하부 계면층(522), 유전 구조체(526b), 및 상부 계면층(528)으로 이루어지는 적층 구조를 가질 수 있다. 하부 계면층(522)은 유전 구조체(526b)와 하부 전극(510) 사이에 개재될 수 있고, 상부 계면층(528)은 유전 구조체(526b)와 상부 전극(530) 사이에 개재될 수 있고, 유전 구조체(526b)는 하부 계면층(522)과 상부 계면층(528) 사이에 개재될 수 있다.
유전 구조체(526b), 하부 계면층(522), 그리고 상부 계면층(528)을 포함하는 커패시터 유전층(520b)은 도 4c에 보인 유전 구조체(226b), 하부 계면층(222), 그리고 상부 계면층(228)을 포함하는 커패시터 유전층(220b)과 실질적으로 동일한 바, 자세한 설명을 생략한다.
도 14는 본 발명의 일 실시예들에 따른 반도체 메모리 소자를 나타내는 레이아웃도이고, 도 15는 반도체 메모리 소자를 나타내는 사시도이다.
도 14 및 도 15를 함께 참조하면, 반도체 메모리 소자(2a)는 기판(410A), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 콘택 게이트 전극(440A), 복수의 제2 도전 라인(442A), 및 커패시터 구조물(500)을 포함할 수 있다. 반도체 메모리 소자(2a)는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(410A)에는 제1 소자 분리막(412A) 및 제2 소자 분리막(414A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(430A1, 230A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(420A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 상기 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 수평 방향(Y 방향)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 콘택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 콘택 게이트 전극(440A)이 배치될 수 있고, 하나의 콘택 게이트 전극(440)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 콘택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 콘택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연층(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 콘택 게이트 전극(440A)의 상면 상에서 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 메모리 소자(2a)의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 콘택(460A)이 배치될 수 있다. 커패시터 콘택(460A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(460A) 상에 커패시터 구조물(500)이 배치될 수 있다. 커패시터 구조물(500)은 도 11 내지 도 13c를 통하여 설명한 커패시터 구조물(500, 500a, 500b)일 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 2a : 반도체 메모리 소자, 110 : 기판, CR : 메모리 셀 영역, 112 : 제1 절연막 패턴, 114 : 제2 절연막 패턴, 116 : 소자 분리막, 118 : 활성 영역, WL, 120 : 워드 라인, 122 : 게이트 유전막, 124 : 매몰 절연막, 140 : 비트 라인 구조체, BL, 147 : 비트 라인, 150 : 절연 스페이서 구조체, BC, 170 : 베리드 콘택, 180 : 절연 펜스, LP, 190 : 랜딩 패드, 200, 200a, 200b : 커패시터 구조체, 210 : 하부 전극, 220, 220a, 220b : 커패시터 유전층, 222 : 하부 계면층, 228 : 상부 계면층, 230 : 상부 전극

Claims (10)

  1. 기판; 및
    상기 기판 상에 배치되며, 하부 전극, 커패시터 유전층, 및 상부 전극으로 이루어지는 커패시터 구조물;을 포함하되,
    상기 커패시터 유전층은,
    상기 하부 전극 상에 배치되며 제1 도전형의 불순물이 도핑된 하부 계면층, 상기 상부 전극 아래에 배치되며 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 상부 계면층, 및 상기 하부 계면층과 상기 상부 계면층 사이에 개재되는 유전 구조체를 포함하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이며,
    상기 하부 계면층 및 상기 상부 계면층 각각은 금속 산화물로 이루어지고,
    상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물 각각은 금속 원자인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2 항에 있어서,
    상기 하부 계면층이 포함하는 금속 원자 중 상기 제1 도전형의 불순물 비율은, 상기 상부 계면층이 포함하는 금속 원자 중 상기 제2 도전형의 불순물 비율보다 높은 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 하부 계면층의 두께는, 상기 상부 계면층의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 유전 구조체는,
    하부 유전층, 상부 유전층, 및 하부 유전층과 상부 유전층 사이에 개재되는 삽입층으로 이루어지는 적층 구조를 가지며,
    상기 삽입층의 밴드갭은, 상기 하부 유전층의 밴드갭 및 상기 상부 유전층의 밴드갭 각각보다 큰 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 상부 유전층의 유전율은 상기 하부 유전층의 유전율보다 큰 값을 가지고,
    상기 상부 유전층의 두께는, 상기 하부 유전층의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  7. 메모리 셀 영역을 가지는 기판; 및
    상기 기판의 상기 메모리 셀 영역에 배치되며 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함하되,
    상기 커패시터 유전층은, 상기 하부 전극 상에 순차적으로 적층되는 제1 도전형의 불순물이 도핑된 하부 계면층, 하부 유전층, 삽입층, 상부 유전층, 및 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 상부 계면층을 포함하고,
    상기 삽입층의 밴드갭은, 상기 하부 유전층의 밴드갭 및 상기 상부 유전층의 밴드갭 각각보다 큰 밴드갭을 가지는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 하부 계면층의 두께는, 상기 상부 계면층의 두께와 동일하거나 상기 상부 계면층의 두께보다 큰 값을 가지고,
    상기 삽입층의 두께는, 상기 상부 계면층의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 메모리 셀 영역에 배치되는 복수의 활성 영역을 가지는 기판;
    상기 복수의 활성 영역과 연결되는 복수의 베리드 콘택;
    상기 복수의 베리드 콘택 상에 배치되는 복수의 랜딩 패드; 및
    상기 기판의 상기 메모리 셀 영역에 배치되며, 상기 복수의 랜딩 패드와 전기적으로 연결되는 복수의 하부 전극, 상부 전극, 및 상기 복수의 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전층으로 이루어지는 복수의 커패시터 구조물;을 포함하고,
    상기 커패시터 유전층은, 상기 하부 전극 상에 순차적으로 적층되는 금속 원자인 n형의 불순물이 도핑된 금속 산화물인 하부 계면층, 하부 유전층, 삽입층, 상부 유전층, 및 금속 원자인 p형의 불순물이 도핑된 금속 산화물인 상부 계면층을 포함하고,
    상기 하부 계면층의 두께는, 상기 상부 계면층의 두께보다 큰 값을 가지고,
    상기 삽입층의 두께는, 상기 상부 계면층의 두께보다 작은 값을 가지는 반도체 메모리 소자.
  10. 제9 항에 있어서,
    상기 삽입층의 밴드갭은, 상기 하부 유전층의 밴드갭 및 상기 상부 유전층의 밴드갭 각각보다 크고,
    상기 상부 유전층의 두께는, 상기 하부 유전층의 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 소자.
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