TW202347721A - 半導體記憶體裝置 - Google Patents

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朴正敏
林漢鎭
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置包括基板及電容器結構，所述電容器結構位於基板上且包括下部電極、電容器介電層及上部電極，其中電容器介電層包括下部介面層、上部介面層以及位於所述下部介面層與所述上部介面層之間的介電結構，所述下部介面層位於下部電極上且摻雜有第一導電類型的雜質，所述上部介面層位於上部電極下方且摻雜有不同於第一導電類型的第二導電類型的雜質。

Description

半導體記憶體裝置
實施例是有關於一種半導體記憶體裝置，且更具體而言，是有關於一種具有電容器結構的半導體記憶體裝置。 [相關申請案的交叉參考]
本申請案是基於2022年2月16日在韓國智慧財產局提交的韓國專利申請案第10-2022-0020398號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
伴隨著電子工業的迅速發展及使用者的要求，電子裝置已經微型化及輕量化。相應地，由於電子裝置中所使用的半導體記憶體裝置亦需要高的積體程度，因此半導體記憶體裝置中的組件的設計規則減小，藉此達成微結構（microstructure）。另外，具有電容器結構的半導體記憶體裝置要求微結構具有高容量。
根據實施例的一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：基板；以及電容器結構，設置於基板上，且包括下部電極、電容器介電層及上部電極，其中電容器介電層包括：下部介面層，設置於下部電極上且摻雜有第一導電類型的雜質；上部介面層，設置於上部電極下方且摻雜有不同於第一導電類型的第二導電類型的雜質；以及介電結構，位於下部介面層與上部介面層之間。
根據實施例的另一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：基板，具有記憶體胞元區；以及多個電容器結構，設置於基板的記憶體胞元區中，且包括多個下部電極、上部電極以及位於所述多個下部電極與上部電極之間的電容器介電層，其中電容器介電層包括：依序堆疊於下部電極上的下部介面層、下部介電層、插入層、上部介電層及上部介面層，下部介面層摻雜有第一導電類型的雜質，上部介面層摻雜有不同於第一導電類型的第二導電類型的雜質，且插入層的帶間隙（bandgap）大於下部介電層的帶間隙及上部介電層的帶間隙中的每一者。
根據實施例的又一態樣，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：基板，在記憶體胞元區中具有多個主動區；多個隱埋接觸件，連接至所述多個主動區；多個搭接接墊，位於所述多個隱埋接觸件上；以及多個電容器結構，設置於基板的記憶體胞元區中，且包括多個下部電極、上部電極以及位於所述多個下部電極與上部電極之間的電容器介電層，所述多個下部電極電性連接至所述多個搭接接墊，其中電容器介電層包括依序堆疊於下部電極上的下部介面層、下部介電層、插入層、上部介電層及上部介面層，下部介面層是摻雜有作為金屬原子的n型雜質的金屬氧化物，上部介面層是摻雜有作為金屬原子的p型雜質的金屬氧化物，下部介面層的厚度大於上部介面層的厚度，且插入層的厚度小於上部介面層的厚度。
圖1是根據實施例的半導體記憶體裝置1的佈局圖。參照圖1，半導體記憶體裝置1可包括其中佈置有記憶體胞元的胞元區CLR及環繞胞元區CLR的主周邊區PRR。
根據實施例，胞元區CLR可包括用於辨識胞元區塊SCB的子周邊區SPR。胞元區塊SCB中可佈置有多個記憶體胞元。在本說明書中，用語「胞元區塊SCB」表示其中記憶體胞元以其之間相距均勻間隔的方式規則地佈置的區，且胞元區塊SCB可被稱為子胞元區塊。
在主周邊區PRR及子周邊區SPR中，可佈置用於向/自所述多個記憶體胞元輸入/輸出電性訊號的邏輯胞元。在一些實施例中，主周邊區PRR可被稱為周邊電路區，且子周邊區SPR可被稱為核心電路區。周邊區PR可包括主周邊區PRR及子周邊區SPR。亦即，周邊區PR可為包括周邊電路區及核心電路區的核心及周邊電路區（core and peripheral circuit region）。在一些實施例中，至少一些子周邊區SPR可被提供為用於辨識胞元區塊SCB的空間。舉例而言，胞元區塊SCB可為圖2至圖15中所示的區。
圖2是根據實施例的半導體記憶體裝置1的主要組件的示意性平面佈局圖。
參照圖2，半導體記憶體裝置1可包括形成於記憶體胞元區CR中的多個主動區ACT。在一些實施例中，記憶體胞元區CR中的主動區ACT可被佈置成在相對於第一水平方向（X方向）及第二水平方向（Y方向）的對角線方向上具有長軸。主動區ACT可形成圖3A至圖3D、圖4A至圖4D、圖5A至圖5D、圖6A至圖6D、圖7A至圖7D、圖8A至圖8D及圖9A至圖9D中所示的多個主動區118或者圖15中所示的多個主動區AC。
多個字元線WL可藉由與所述多個主動區ACT交叉而在第一水平方向（X方向）上彼此平行地延伸。在所述多個字元線WL上，多個位元線BL可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上彼此平行地延伸。
在一些實施例中，例如每兩個相鄰的位元線BL之間可形成有多個隱埋接觸件BC。在一些實施例中，隱埋接觸件BC可在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上佈置成行。
所述多個隱埋接觸件BC上可形成有多個搭接接墊（landing pad）LP。所述多個搭接接墊LP可與所述多個隱埋接觸件BC至少部分地交疊。在一些實施例中，所述多個搭接接墊LP中的每一者可延伸至兩個相鄰的位元線BL中的任一者上。
所述多個搭接接墊LP上可分別形成有多個儲存節點SN。所述多個儲存節點SN可分別形成於所述多個位元線BL上方。儲存節點SN可分別為多個電容器的下部電極。儲存節點SN可經由搭接接墊LP及隱埋接觸件BC連接至主動區ACT。舉例而言，半導體記憶體裝置1可為動態隨機存取記憶體（dynamic random access memory，DRAM）裝置。
圖3A至圖3D是示出根據實施例的半導體記憶體裝置1的剖視圖。圖3A、圖3B、圖3C及圖3D是分別沿著圖2所示的線A-A'、B-B'、C-C'及D-D'截取的剖視圖。
參照圖3A至圖3D，半導體記憶體裝置1可包括具有由裝置隔離層116界定的所述多個主動區118的基板110，且具有與所述多個主動區118交叉的多個字元線溝槽120T、位於所述多個字元線溝槽120T內部的多個字元線120、多個位元線結構140以及具有多個下部電極210、電容器介電層220及上部電極230的多個電容器結構200。
基板110可包括例如矽（Si）、結晶Si、複晶Si或非晶Si。在其他一些實施例中，基板110可包含：半導體元素，例如鍺（Ge）；或者至少一種化合物半導體，例如SiGe、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）。在一些實施例中，基板110可具有絕緣體上矽（silicon on insulator，SOI）結構。舉例而言，基板110可包括隱埋氧化物（buried oxide，BOX）層。基板110可包括導電區，例如摻雜雜質的阱或摻雜雜質的結構。
所述多個主動區118可為基板110的由裝置隔離溝槽116T限制的一部分。在俯視圖中，所述多個主動區118可具有擁有短軸及長軸的相對長的島形狀（island shape）。在一些實施例中，所述多個主動區118可被佈置成在相對於第一水平方向（X方向）及第二水平方向（Y方向）的對角線方向上具有長軸。所述多個主動區118可在長軸方向上以大致相同的長度延伸，且可以其之間相距大致相同的節距（pitch）的方式重複地佈置。
裝置隔離層116可填充裝置隔離溝槽116T。所述多個主動區118可在基板110中由裝置隔離層116界定。
在一些實施例中，裝置隔離層116可包括三重層（triple layer），所述三重層包括第一裝置隔離層、第二裝置隔離層及第三裝置隔離層。舉例而言，第一裝置隔離層可共形地覆蓋裝置隔離溝槽116T的內側表面及底表面。在一些實施例中，第一裝置隔離層可包含氧化矽（SiO）。舉例而言，第二裝置隔離層可共形地覆蓋第一裝置隔離層。在一些實施例中，第二裝置隔離層可包含氮化矽（SiN）。舉例而言，第三裝置隔離層可覆蓋第二裝置隔離層並填充裝置隔離溝槽116T。在一些實施例中，第三裝置隔離層可包含SiO。舉例而言，第三裝置隔離層可包含含有東燃矽氮烷（Tonen Silazene，TOSZ）的SiO。在一些實施例中，裝置隔離層116可由包括一種類型的絕緣層的單層、包括兩種類型的絕緣層的雙層或者包括至少四種類型的絕緣層的組合的多層（multi-layer）形成。舉例而言，裝置隔離層116可由包含SiO的單層形成。
所述多個字元線溝槽120T可形成於包括由裝置隔離層116界定的所述多個主動區118的基板110中。所述多個字元線溝槽120T可具有在第一水平方向（X方向）上延伸以彼此平行的線形狀，且被佈置成在第二水平方向（Y方向）上具有大致相等的間隔，每一字元線溝槽120T與主動區118交叉。在一些實施例中，字元線溝槽120T的底表面上可分別形成有台階部分（stepped portion）。
在所述多個字元線溝槽120T的內部，可分別依序形成多個閘極介電層122、所述多個字元線120及多個隱埋絕緣層124。所述多個字元線120可形成圖2中所示的所述多個字元線WL。所述多個字元線120可具有在第一水平方向上延伸以彼此平行的線形狀，且被佈置成在第二水平方向上具有大致相等的間隔，每一字元線120與主動區118交叉。所述多個字元線120中的每一者的上表面可位於較基板110的上表面低的垂直水準處。所述多個字元線120的下表面可具有凹凸形狀（concave-convex shape），且所述多個主動區118中可分別形成有鞍鰭結構式場效電晶體（field effect transistor，FET）（鞍鰭FET（saddle Fin FET））。
在本說明書中，用語「水準」或「垂直水準」表示相對於基板110的主表面或上表面在垂直方向（Z方向）上的高度。亦即，位於相同水準或特定水準處表示相對於基板110的主表面或上表面在垂直方向（Z方向）上位於相同高度或特定高度處，而位於較低/較高垂直水準處表示相對於基板110的主表面或上表面在垂直方向（Z方向）上位於較低/較高高度處。
所述多個字元線120可分別填充所述多個字元線溝槽120T的下部部分。所述多個字元線120中的每一者可具有包括下部字元線層120a及上部字元線層120b的堆疊結構。舉例而言，下部字元線層120a可共形地覆蓋字元線溝槽120T的下部部分的內側壁及底表面，且在下部字元線層120a與字元線溝槽120T的下部部分的內側壁及底表面之間存在閘極介電層122。舉例而言，上部字元線層120b可覆蓋下部字元線層120a且填充字元線溝槽120T的下部部分，且在上部字元線層120b與字元線溝槽120T的下部部分之間存在閘極介電層122。舉例而言，下部字元線層120a可包含例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）等金屬材料或導電金屬氮化物。舉例而言，上部字元線層120b可包含經摻雜複晶矽、金屬材料（例如，鎢（W））、導電金屬氮化物（例如，氮化鎢（WN）、氮化鈦矽（TiSiN）或氮化鎢矽（WSiN））或其組合。在基板110的主動區118的位於所述多個字元線120中的每一者的兩側處的部分中，可藉由將雜質離子注射至主動區118的所述部分中來分別形成源極區及汲極區。
閘極介電層122可覆蓋字元線溝槽120T的內側壁及底表面。在一些實施例中，閘極介電層122可自字元線120與字元線溝槽120T之間延伸至隱埋絕緣層124與字元線溝槽120T之間。閘極介電層122可包含SiO、SiN、氮氧化矽、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）及具有較SiO高的介電常數的高介電常數（high-k）介電材料中的至少一者。舉例而言，閘極介電層122可具有約10至約25的介電常數。在一些實施例中，閘極介電層122可包含氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）中的至少一者。舉例而言，閘極介電層122可包含二氧化鉿（HfO 2）、三氧化鋁（Al 2O 3）、三氧化鉿鋁（HfAlO 3）、三氧化鉭（Ta 2O 3）或二氧化鈦（TiO 2）。
所述多個隱埋絕緣層124可分別填充所述多個字元線溝槽120T的上部部分。在一些實施例中，所述多個隱埋絕緣層124的上表面可位於與基板110的上表面實質上相同的垂直水準處。隱埋絕緣層124可包含SiO、SiN、氮氧化矽及其組合中的至少一者。舉例而言，隱埋絕緣層124可包含SiN。
裝置隔離層116、所述多個主動區118及所述多個隱埋絕緣層124上可存在絕緣層圖案。舉例而言，絕緣層圖案可包含SiO、SiN、氮氧化矽、金屬系介電材料或其組合。在一些實施例中，絕緣層圖案可包括第一絕緣層圖案112及第二絕緣層圖案114。舉例而言，絕緣層圖案具有由第一絕緣層圖案112與位於第一絕緣層圖案112上的第二絕緣層圖案114形成的堆疊結構。在一些實施例中，第一絕緣層圖案112可包含SiO，且第二絕緣層圖案114可包含氮氧化矽。在其他一些實施例中，第一絕緣層圖案112可包含非金屬系介電材料，且第二絕緣層圖案114可包含金屬系介電材料。在一些實施例中，第二絕緣層圖案114可較第一絕緣層圖案112厚。舉例而言，第一絕緣層圖案112可具有約50埃至約90埃的厚度，且第二絕緣層圖案114可較第一絕緣層圖案112厚，且可具有約60埃至約100埃的厚度。
多個直接接觸導電圖案134可分別填充多個直接接觸孔134H的部分，所述多個直接接觸孔134H各自穿過絕緣層圖案以暴露出主動區118中的源極區。舉例而言，直接接觸孔134H可延伸至主動區118的內部，即，源極區的內部。直接接觸導電圖案134可包含例如經摻雜複晶矽。在一些實施例中，直接接觸導電圖案134可包括磊晶矽層。所述多個直接接觸導電圖案134可分別形成圖2中所示的多個直接接觸件DC。
所述多個位元線結構140可位於絕緣層圖案上。所述多個位元線結構140中的每一者可包括位元線147及覆蓋位元線147的絕緣頂蓋線148。所述多個位元線結構140可在平行於基板110的主表面的第二水平方向（Y方向）上延伸以彼此平行。多個位元線147可分別形成圖2中所示的所述多個位元線BL。所述多個位元線147可分別經由所述多個直接接觸導電圖案134電性連接至所述多個主動區118。在一些實施例中，位元線結構140可更包括位於絕緣層圖案與位元線結構140之間的導電半導體圖案132。導電半導體圖案132可包含例如經摻雜複晶矽。
位元線147可具有包括第一金屬系導電圖案145及第二金屬系導電圖案146的堆疊結構，第一金屬系導電圖案145及第二金屬系導電圖案146具有線形狀。在一些實施例中，第一金屬系導電圖案145可包含TiN或氮化鈦矽（Ti-Si-N，TSN），且第二金屬系導電圖案146可包含鎢（W）或者包含W及矽化鎢（WSi x）。在一些實施例中，第一金屬系導電圖案145可用作擴散障壁（diffusion barrier）。舉例而言，絕緣頂蓋線148可包含SiN。
多個絕緣間隔件結構150可覆蓋所述多個位元線結構140的兩個側壁。所述多個絕緣間隔件結構150中的每一者可包括第一絕緣間隔件152、第二絕緣間隔件154及第三絕緣間隔件156。在一些實施例中，所述多個絕緣間隔件結構150可分別延伸至所述多個直接接觸孔134H的內部，且可分別覆蓋所述多個直接接觸導電圖案134的兩個側壁。第二絕緣間隔件154可包含具有較第一絕緣間隔件152的介電常數及第三絕緣間隔件156的介電常數低的介電常數的材料。舉例而言，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含氧化物。在另一實例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含相對於第一絕緣間隔件152及第三絕緣間隔件156具有蝕刻選擇性的材料。舉例而言，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包括空氣間隔件（air spacer）。在一些實施例中，絕緣間隔件結構150可包括包含氧化物的第二絕緣間隔件154及包含氮化物的第三絕緣間隔件156。
多個絕緣柵欄180中的每一者可位於在一對相鄰位元線結構140之間彼此面對的一對絕緣間隔件結構150之間的空間中。所述多個絕緣柵欄180可彼此分離，以在彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向（Y方向）上）形成行。舉例而言，所述多個絕緣柵欄180可包含氮化物。
舉例而言，所述多個絕緣柵欄180可形成為藉由穿過絕緣層圖案而延伸至隱埋絕緣層124的內部。在另一實例中，所述多個絕緣柵欄180可形成為：穿過絕緣層圖案但不延伸至隱埋絕緣層124的內部，延伸至隱埋絕緣層124的內部但不穿過絕緣層圖案，或者不延伸至隱埋絕緣層124的內部以使得所述多個絕緣柵欄180的下表面與絕緣層圖案接觸。
在所述多個位元線147中的每兩個位元線147之間，多個隱埋接觸孔170H可分別被限制於所述多個絕緣柵欄180之間。所述多個隱埋接觸孔170H與所述多個絕緣柵欄180可在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向（Y方向）上）交替地佈置。所述多個隱埋接觸孔170H中的每一者可具有由絕緣柵欄180、主動區118及在所述多個位元線147之中兩個鄰近位元線147之間覆蓋所述兩個鄰近位元線147中的每一者的側壁的絕緣間隔件結構150限制的內部空間。舉例而言，所述多個隱埋接觸孔170H中的每一者可自絕緣間隔件結構150與絕緣柵欄180之間延伸至主動區118的內部。
多個隱埋接觸件170可分別位於所述多個隱埋接觸孔170H內部。所述多個隱埋接觸件170可分別填充所述多個絕緣柵欄180與覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之間的空間的下部部分。所述多個隱埋接觸件170與所述多個絕緣柵欄180可在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向上）交替地佈置。舉例而言，所述多個隱埋接觸件170可包含複晶矽。
在一些實施例中，所述多個隱埋接觸件170可在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上佈置成行。所述多個隱埋接觸件170中的每一者可在垂直於基板110的垂直方向（z方向）上自主動區118延伸。所述多個隱埋接觸件170可形成圖2中所示的所述多個隱埋接觸件BC。
所述多個隱埋接觸件170的上表面的水準可低於所述多個絕緣頂蓋線148的上表面的水準。所述多個絕緣柵欄180的上表面與所述多個絕緣頂蓋線148的上表面可在垂直方向上位於相同的垂直水準處。
多個搭接接墊孔190H可由所述多個隱埋接觸件170、所述多個絕緣間隔件結構150及所述多個絕緣柵欄180限制。所述多個隱埋接觸件170可在所述多個搭接接墊孔190H的底表面處暴露出。
多個搭接接墊190可填充所述多個搭接接墊孔190H的至少部分，且可在所述多個位元線結構140上方延伸。所述多個搭接接墊190可藉由凹陷部（recess part）190R彼此分離。所述多個搭接接墊190中的每一者可包括導電障壁層及位於導電障壁層上的導電接墊材料層。舉例而言，導電障壁層可包含金屬、導電金屬氮化物或其組合。在一些實施例中，導電障壁層可具有包含Ti/TiN的堆疊結構。在一些實施例中，導電接墊材料層可包含W。在一些實施例中，搭接接墊190與隱埋接觸件170之間可形成有金屬矽化物層。金屬矽化物層可包含例如矽化鈷（CoSi x）、矽化鎳（NiSi x）或矽化錳（MnSi x）。
所述多個搭接接墊190可位於所述多個隱埋接觸件170上，且可分別電性連接至所述多個隱埋接觸件170。所述多個搭接接墊190可分別經由所述多個隱埋接觸件170連接至所述多個主動區118。所述多個搭接接墊190可形成圖2中所示的所述多個搭接接墊LP。隱埋接觸件170可位於兩個相鄰的位元線結構140之間，且搭接接墊190可自其之間具有隱埋接觸件170的所述兩個相鄰的位元線結構140之間延伸至一個位元線結構140上。
凹陷部190R可填充有絕緣結構195。在一些實施例中，絕緣結構195可包括層間絕緣層及蝕刻終止層。舉例而言，層間絕緣層可包含氧化物，且蝕刻終止層可包含氮化物。舉例而言，蝕刻終止層可包含SiN或氮化矽硼（SiBN）。舉例而言，如圖3A及圖3C中所示，絕緣結構195的上表面與所述多個搭接接墊190的上表面可位於相同的垂直水準處。在另一實例中，藉由填充凹陷部190R並覆蓋所述多個搭接接墊190的上表面，絕緣結構195可具有位於較所述多個搭接接墊190的上表面高的垂直水準處的上表面。
包括所述多個下部電極210、電容器介電層220及上部電極230的所述多個電容器結構200可位於所述多個搭接接墊190及絕緣結構195上。彼此對應的下部電極210與搭接接墊190可彼此電性連接。舉例而言，如圖3A及圖3C中所示，絕緣結構195的上表面與下部電極210的下表面可位於相同的垂直水準處。所述多個下部電極210可形成圖2中所示的所述多個儲存節點SN。
在一些實施例中，半導體記憶體裝置1可更包括至少一個支撐圖案，所述至少一個支撐圖案藉由與所述多個下部電極210的側壁接觸來支撐所述多個下部電極210。所述至少一個支撐圖案可包含例如SiN、氮化矽碳（SiCN）、富氮SiN及富矽SiN中的至少一者。在一些實施例中，所述至少一個支撐圖案可包括多個支撐圖案，所述多個支撐圖案與所述多個下部電極210的側壁接觸且位於不同的垂直水準處以在垂直方向（z方向）上彼此分離。
所述多個下部電極210中的每一者可具有內部被填充的支柱形狀（pillar shape），以具有圓形水平橫截面。在一些實施例中，所述多個下部電極210中的每一者可具有底部被封閉的圓柱形形狀（cylindrical shape）。舉例而言，所述多個下部電極210可呈在第一水平方向（X方向）或第二水平方向（Y方向）上以鋸齒圖案（zigzag pattern）佈置的蜂巢形狀（honeycomb shape）。在另一實例中，所述多個下部電極210可呈在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上佈置成行的矩陣形狀。舉例而言，所述多個下部電極210可包含摻雜雜質的矽、金屬（例如，W或銅）或導電金屬化合物（例如，TiN）。在另一實例中，所述多個下部電極210可包含TiN、氮化鉻（CrN）、氮化釩（VN）、氮化鉬（MoN）、氮化鈮（NbN）、TiSiN、氮化鈦鋁（TiAlN）或氮化鉭鋁（TaAlN）。
電容器介電層220可共形地覆蓋所述多個下部電極210的表面。在一些實施例中，電容器介電層220可形成為一體，以在特定區（例如，一個記憶體胞元區CR（參見圖2））中共形地覆蓋所述多個下部電極210的表面。
電容器介電層220可包含具有反鐵電特性的材料、具有鐵電特性的材料、或者反鐵電特性與鐵電特性相結合的材料。舉例而言，電容器介電層220可包含SiO、金屬氧化物或其組合。在一些實施例中，電容器介電層220可包含含有鈣鈦礦（ABO 3）或金屬氧化物（MO x）的介電材料。舉例而言，電容器介電層220可包含SiO、TaO、氧化鉭鋁（TaAlO）、氮氧化鉭（TaON）、AlO、氧化鋁矽（AlSiO）、HfO、HfSiO、ZrO、氧化釕（RuO）、氧化鎢（WO）、氧化鉿鋯（HfZrO）、ZrSiO、TiO、氧化鈦鋁（TiAlO）、氧化釩（VO）、氧化鈮（NbO）、氧化鉬（MoO）、氧化錳（MnO）、氧化鑭（LaO）、YO、氧化鈷（CoO）、氧化鎳（NiO）、氧化銅（CuO）、氧化鋅（ZnO）、氧化鐵（FeO）、氧化鍶（SrO）、氧化鋇（BaO）、鈦酸鋇鍶（(Ba,Sr)TiO，BST）、鈦酸鍶（SrTiO，STO）、鈦酸鋇（BaTiO，BTO）、鈦酸鉛（PbTiO，PTO）、氧化銀鈮（AgNbO）、氧化鉍鐵（BiFeO）、鈦酸鉛鋯（Pb(Zr,Ti)O，PZT）、鈦酸鉛鑭鋯（(Pb,La)(Zr,Ti)O）、鈦酸鋇鋯（Ba(Zr,Ti)O）、鈦酸鍶鋯（Sr(Zr,Ti)O）或其組合。參照圖4A至圖4C詳細闡述電容器介電層220的配置。
上部電極230可在特定區（例如，一個記憶體胞元區CR（參見圖2））中在所述多個下部電極210上方形成為一體。所述多個下部電極210、電容器介電層220及上部電極230可在特定區（例如，一個記憶體胞元區CR（參見圖2））中形成所述多個電容器結構200。
上部電極230可包含摻雜雜質的矽、金屬（例如，W或銅）或導電金屬化合物（例如，TiN）。在一些實施例中，上部電極230可包含TiN、CrN、VN、MoN、NbN、TiSiN、TiAlN或TaAlN。在一些實施例中，上部電極230可具有包括摻雜雜質的半導體材料層、主電極層及介面層中的至少兩者的堆疊結構。摻雜雜質的半導體材料層可包含例如經摻雜複晶矽或經摻雜複晶SiGe。主電極層可包含金屬材料。主電極層可包含例如W、Ru、RuO、鉑（Pt）、氧化鉑（PtO）、銥（Ir）、氧化銥（IrO）、氧化鍶釕（SrRuO，SRO）、氧化鋇鍶釕（(Ba,Sr)RuO，BSRO）、氧化鈣釕（CaRuO，CRO）、氧化鋇釕（BaRuO）、氧化鑭鍶鈷（La(Sr,Co)O）或類似材料。在一些實施例中，主電極層可包含W。介面層可包含金屬氧化物、金屬氮化物、金屬碳化物及金屬矽化物中的至少一者。
圖4A至圖4C中的每一者是根據實施例的半導體記憶體裝置中的電容器結構的剖視圖。具體而言，圖4A是圖3A所示部分IV的放大剖視圖，且圖4B及圖4C中的每一者是與圖3A所示部分IV對應的一部分的放大剖視圖。
參照圖3A及圖4A，半導體記憶體裝置1可包括所述多個電容器結構200，所述多個電容器結構200包括所述多個下部電極210、電容器介電層220及上部電極230。
電容器介電層220可具有包括下部介面層222、介電結構226及上部介面層228的堆疊結構。下部介面層222可位於介電結構226與下部電極210之間，上部介面層228可位於介電結構226與上部電極230之間，且介電結構226可位於下部介面層222與上部介面層228之間。介電結構226可包含具有反鐵電特性的材料、具有鐵電特性的材料、或者反鐵電特性與鐵電特性相結合的材料。
下部介面層222可包含摻雜有第一導電類型雜質的介電材料，且上部介面層228可包含摻雜有不同於第一導電類型雜質的第二導電類型雜質的介電材料。在一些實施例中，第一導電類型可為n型，且第二導電類型可為p型。
下部介面層222及上部介面層228中的每一者可包含金屬氧化物。舉例而言，下部介面層222可包含五氧化鉭（Ta 2O 5）、五氧化釕（Ru 2O 5）、五氧化鎢（W 2O 5）、五氧化鈮（Nb 2O 5）、五氧化鉬（Mo 2O 5）、五氧化錳（Mn 2O 5）或五氧化釩（V 2O 5）。舉例而言，上部介面層228可包含三氧化鈮（Nb 2O 3）、Ta 2O 3、TiO、Al 2O 3、三氧化鑭（La 2O 3）、三氧化釔（Y 2O 3）、CoO、NiO、CuO、ZnO、三氧化鐵（Fe 2O 3）、SrO或BaO。在一些實施例中，第一導電類型雜質可為金屬原子，此可導致下部介面層222的化合價大於4，且第二導電類型雜質可為金屬原子，此可導致上部介面層228的化合價小於4。下部介面層222中所包含的金屬原子之中第一導電類型雜質的百分數（即，濃度）可小於5%。上部介面層228中所包含的金屬原子之中第二導電類型雜質的百分數（即，濃度）可小於5%。在一些實施例中，下部介面層222中所包含的金屬原子之中第一導電類型雜質的百分數可稍微大於上部介面層228中所包含的金屬原子之中第二導電類型雜質的百分數。
當下部介面層222及上部介面層228分別包含n型雜質及p型雜質時，負電荷可被賦予給下部介面層222，且正電荷可被賦予給上部介面層228。因此，負電荷及正電荷分別被約束於上部電極230的方向及下部電極210的方向上，且因此，可在介電結構226中形成固定極化（fixed polarization）。
介電結構226可包含例如SiO、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、HfZrO、ZrSiO、TiO、TiAlO、VO、BST（(Ba,Sr)TiO）、STO（SrTiO）、BTO（BaTiO）、PTO（PbTiO）、AgNbO、BiFeO、PZT（Pb(Zr,Ti)O）、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。
在一些實施例中，介電結構226可具有包括下部介電層223、上部介電層225以及位於下部介電層223與上部介電層225之間的插入層224的堆疊結構。下部介電層223及上部介電層225中的每一者可包含具有反鐵電特性的材料、具有鐵電特性的材料、或者反鐵電特性與鐵電特性相結合的材料。在一些實施例中，上部介電層225的介電常數可大於下部介電層223的介電常數。在一些實施例中，插入層224的帶間隙可大於下部介電層223的帶間隙及上部介電層225的帶間隙中的每一者。由於插入層224具有相對大的帶間隙，因此可減少經由電容器介電層220出現的漏電流（leakage current）。舉例而言，插入層224可包含Al 2O 3或AlO x。
電容器介電層220可具有第一厚度T1。第一厚度T1可小於約60埃，例如可為約30埃至約60埃。下部介電層223可具有第二厚度T2，且上部介電層225具有第三厚度T3。第二厚度T2與第三厚度T3之和可小於第一厚度T1。在一些實施例中，第二厚度T2與第三厚度T3可具有大致相同的值。舉例而言，第二厚度T2及第三厚度T3中的每一者可大於約15埃且小於約30埃。
下部介面層222可具有第四厚度T4，且上部介面層228具有第五厚度T5。在一些實施例中，第四厚度T4與第五厚度T5可具有大致相同的值。舉例而言，第四厚度T4及第五厚度T5中的每一者可為約10埃或小於10埃。在其他一些實施例中，第四厚度T4可大於第五厚度T5。舉例而言，第四厚度T4可為約10埃或小於10埃，且第五厚度T5可為約7埃或小於7埃。插入層224可具有第六厚度T6。在一些實施例中，第六厚度T6可小於第四厚度T4及第五厚度T5中的每一者，例如，第六厚度T6可為約5埃或小於5埃。
參照圖3A及圖4B，半導體記憶體裝置1可包括圖4B中所示的電容器結構200a，而非圖3A及圖4A中所示的所述多個電容器結構200中的每一者。多個電容器結構200a可包括所述多個下部電極210、電容器介電層220a及上部電極230。
電容器介電層220a可具有包括下部介面層222、介電結構226a及上部介面層228的堆疊結構。下部介面層222可位於介電結構226a與下部電極210之間，上部介面層228可位於介電結構226a與上部電極230之間，且介電結構226a可位於下部介面層222與上部介面層228之間。
下部介面層222及上部介面層228與參照圖4A闡述的下部介面層222及上部介面層228實質上相同。因此，本文中不再對其予以贅述。
當下部介面層222及上部介面層228分別包含n型雜質及p型雜質時，負電荷可被賦予給下部介面層222，且正電荷可被賦予給上部介面層228。因此，介電結構226a的極化所具有的負電荷及正電荷分別被約束於上部電極230的方向及下部電極210的方向上，且因此，可在介電結構226a中形成固定極化。
在一些實施例中，介電結構226a可具有包括下部介電層223a、上部介電層225a以及位於下部介電層223a與上部介電層225a之間的插入層224a的堆疊結構。形成包括下部介電層223a、插入層224a及上部介電層225a的介電結構226a的材料與形成圖4A中所示的包括下部介電層223、插入層224及上部介電層225的介電結構226的材料實質上相同，且因此，本文中不再對其予以贅述。在一些實施例中，上部介電層225a的介電常數可大於下部介電層223a的介電常數。在一些實施例中，插入層224a的帶間隙可大於下部介電層223a的帶間隙及上部介電層225a的帶間隙中的每一者。由於插入層224a具有相對大的帶間隙，因此可減少經由電容器介電層220a出現的漏電流。
電容器介電層220a可具有第一厚度T1。第一厚度T1可小於約60埃，例如可為約30埃至約60埃。下部介電層223a可具有第二厚度T2a，且上部介電層225a具有第三厚度T3a。第二厚度T2a與第三厚度T3a之和可小於第一厚度T1。在一些實施例中，第三厚度T3a可大於第二厚度T2a。舉例而言，第二厚度T2a可為約5埃至約15埃，且第三厚度T3a可為約25埃至約55埃。
下部介面層222可具有第四厚度T4，且上部介面層228可具有第五厚度T5。插入層224a可具有第六厚度T6。在一些實施例中，第四厚度T4可大於第五厚度T5。在一些實施例中，第六厚度T6可小於第四厚度T4及第五厚度T5中的每一者。
參照圖3A及圖4C，半導體記憶體裝置1可包括圖4C中所示的電容器結構200b，而非圖3A及圖4A中所示的所述多個電容器結構200中的每一者。多個電容器結構200b可包括所述多個下部電極210、電容器介電層220b及上部電極230。
電容器介電層220b可具有包括下部介面層222、介電結構226b及上部介面層228的堆疊結構。下部介面層222可位於介電結構226b與下部電極210之間，上部介面層228可位於介電結構226b與上部電極230之間，且介電結構226b可位於下部介面層222與上部介面層228之間。
下部介面層222及上部介面層228與參照圖4A闡述的下部介面層222及上部介面層228實質上相同。因此，本文中不再對其予以贅述。
當下部介面層222及上部介面層228分別包含n型雜質及p型雜質時，負電荷可被賦予給下部介面層222，且正電荷可被賦予給上部介面層228。因此，介電結構226b的極化所具有的負電荷及正電荷分別被約束於上部電極230的方向及下部電極210的方向上，且因此，可在介電結構226b中形成固定極化。
在一些實施例中，介電結構226b可包括SiO、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、HfZrO、ZrSiO、TiO、TiAlO、VO、BST（(Ba,Sr)TiO）、STO（SrTiO）、BTO（BaTiO）、PTO（PbTiO）、AgNbO、BiFeO、PZT（Pb(Zr,Ti)O）、(Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。介電結構226b可不包括圖4A中所示介電結構226中所包括的插入層224或者圖4B中所示介電結構226a中所包括的插入層224a。
電容器介電層220b可具有第一厚度T1。第一厚度T1可小於約60埃，例如可為約30埃至約60埃。介電結構226b可具有第二厚度T2b。第二厚度T2b可小於第一厚度T1。下部介面層222可具有第四厚度T4，且上部介面層228具有第五厚度T5。在一些實施例中，第四厚度T4可大於第五厚度T5。
參照圖3A至圖4C，半導體記憶體裝置1中所包括的電容器介電層220、220a或220b具有由下部介面層222及上部介面層228形成的固定極化，且因此，電容器結構200、200a或200b的電容可增大。因此，半導體記憶體裝置1可確保電容器的容量。
圖5A至圖5D、圖6A至圖6D、圖7A至圖7D、圖8A至圖8D及圖9A至圖9D是示出根據實施例的製造半導體記憶體裝置的方法中的各階段的剖視圖。具體而言，圖5A、圖6A、圖7A、圖8A及圖9A是沿著圖2所示的線A-A'截取的剖視圖，圖5B、圖6B、圖7B、圖8B及圖9B是沿著圖2所示的線B-B'截取的剖視圖，圖5C、圖6C、圖7C、圖8C及圖9C是沿著圖2所示的線C-C'截取的剖視圖，且圖5D、圖6D、圖7D、圖8D及圖9D是沿著圖2所示的線D-D'截取的剖視圖。
參照圖5A至圖5D，藉由移除基板110的一部分來形成由裝置隔離溝槽116T限制的所述多個主動區118。在俯視圖中，所述多個主動區118可被形成為具有擁有短軸及長軸的相對長的島形狀。在一些實施例中，所述多個主動區118可被形成為在相對於第一水平方向及第二水平方向的對角線方向上具有長軸。
形成填充裝置隔離溝槽116T的裝置隔離層116。所述多個主動區118可在基板110中由裝置隔離層116界定。在一些實施例中，裝置隔離層116可被形成為包括三重層，所述三重層包括第一裝置隔離層、第二裝置隔離層及第三裝置隔離層。舉例而言，第一裝置隔離層可被形成為共形地覆蓋裝置隔離溝槽116T的內側表面及底表面。在一些實施例中，第一裝置隔離層可包含SiO。舉例而言，第二裝置隔離層可被形成為共形地覆蓋第一裝置隔離層。在一些實施例中，第二裝置隔離層可包含SiN。舉例而言，第三裝置隔離層可被形成為覆蓋第二裝置隔離層且填充裝置隔離溝槽116T。在一些實施例中，第三裝置隔離層可包含SiO。舉例而言，第三裝置隔離層可包含含有TOSZ的SiO。在一些實施例中，裝置隔離層116可由包括一種類型的絕緣層的單層、包括兩種類型的絕緣層的雙層或者包括至少四種類型的絕緣層的組合的多層形成。舉例而言，裝置隔離層116可由包含SiO的單層形成。
可在包括由裝置隔離層116界定的所述多個主動區118的基板110中形成所述多個字元線溝槽120T。所述多個字元線溝槽120T可被形成為具有在第一水平方向（X方向）上延伸以彼此平行的線形狀，且被佈置成在第二水平方向（Y方向）上具有大致相等的間隔，每一字元線溝槽120T與主動區118交叉。在一些實施例中，可在所述多個字元線溝槽120T的底表面上分別形成台階部分。
在清潔由所述多個字元線溝槽120T形成的結果之後，可在所述多個字元線溝槽120T內部分別依序形成所述多個閘極介電層122、所述多個字元線120及所述多個隱埋絕緣層124。所述多個字元線120可具有在第一水平方向（X方向）上延伸以彼此平行的線形狀，且被佈置成在第二水平方向（Y方向）上具有大致相等的間隔，每一字元線120與主動區118交叉。所述多個字元線120中的每一者的上表面可被形成為位於較基板110的上表面低的垂直水準處。所述多個字元線120的下表面可具有與形成於所述多個字元線溝槽120T的底表面上的台階部分對應的凹凸形狀。可在所述多個主動區118中分別形成鞍鰭FET。
閘極介電層122可被形成為覆蓋字元線溝槽120T的內側壁及底表面。在一些實施例中，閘極介電層122可被形成為自字元線120與字元線溝槽120T之間延伸至隱埋絕緣層124與字元線溝槽120T之間。閘極介電層122可包含SiO、SiN、氮氧化矽、ONO及具有較SiO高的介電常數的高介電常數介電材料中的至少一者。舉例而言，閘極介電層122可具有約10至約25的介電常數。在一些實施例中，閘極介電層122包含HfO、HfSiO、HfON、HfSiON、LaO、LaAlO、ZrO、ZrSiO、ZrON、ZrSiON、TaO、TiO、BaSrTiO、BaTiO、SrTiO、YO、AlO及PbScTaO中的至少一者。舉例而言，閘極介電層122可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3或TiO 2。
所述多個字元線120可被形成為分別填充所述多個字元線溝槽120T的下部部分。所述多個字元線120中的每一者可被形成為具有包括下部字元線層120a及上部字元線層120b的堆疊結構。舉例而言，下部字元線層120a可被形成為共形地覆蓋字元線溝槽120T的下部部分的內側壁及底表面，閘極介電層122位於下部字元線層120a與字元線溝槽120T的下部部分的內側壁及底表面之間。舉例而言，上部字元線層120b可被形成為覆蓋下部字元線層120a且填充字元線溝槽120T的下部部分。在一些實施例中，下部字元線層120a可包含例如Ti、TiN、Ta或TaN等金屬材料或導電金屬氮化物。舉例而言，上部字元線層120b可包含經摻雜複晶矽、金屬材料（例如，W）、導電金屬氮化物（例如，WN、TiSiN或WSiN）或其組合。
在一些實施例中，在形成所述多個字元線120之前或之後，可藉由將雜質離子分別注射至基板110的所述多個主動區118的位於所述多個字元線120的兩側處的部分中而在所述多個主動區118中形成源極區及汲極區。
所述多個隱埋絕緣層124可被形成為分別填充所述多個字元線溝槽120T的上部部分。所述多個隱埋絕緣層124可被形成為使得所述多個隱埋絕緣層124的上表面位於與基板110的上表面實質上相同的垂直水準處。隱埋絕緣層124可包含SiO、SiN、氮氧化矽及其組合中的至少一者。舉例而言，隱埋絕緣層124可包含SiN。
參照圖6A至圖6D，形成覆蓋裝置隔離層116及所述多個主動區118的絕緣層圖案。舉例而言，絕緣層圖案可包含SiO、SiN、氮氧化矽、金屬系介電材料或其組合。在一些實施例中，絕緣層圖案可被形成為具有由第一絕緣層圖案112及位於第一絕緣層圖案112上的第二絕緣層圖案114形成的堆疊結構。在一些實施例中，第一絕緣層圖案112可包含SiO，且第二絕緣層圖案114可包含氮氧化矽。在其他一些實施例中，第一絕緣層圖案112可包含非金屬系介電材料，且第二絕緣層圖案114可包含金屬系介電材料。在一些實施例中，第二絕緣層圖案114可被形成為較第一絕緣層圖案112厚。舉例而言，第一絕緣層圖案112可被形成為具有約50埃至約90埃的厚度，且第二絕緣層圖案114可被形成為較第一絕緣層圖案112厚，且可具有約60埃至約100埃的厚度。
此後，在絕緣層圖案上形成導電半導體層之後，形成藉由穿過導電半導體層及絕緣層圖案而暴露出主動區118的源極區的直接接觸孔134H，且形成填充直接接觸孔134H的直接接觸導電層。在一些實施例中，直接接觸孔134H可延伸至主動區118的內部，即源極區的內部。導電半導體層可包含例如經摻雜複晶矽。直接接觸導電層可包含例如經摻雜複晶矽。在一些實施例中，直接接觸導電層可包括磊晶矽層。
在導電半導體層及直接接觸導電層上依序形成用於形成位元線結構140的金屬系導電層及絕緣頂蓋層。在一些實施例中，金屬系導電層可具有包括第一金屬系導電層及第二金屬系導電層的堆疊結構。藉由蝕刻第一金屬系導電層、第二金屬系導電層及絕緣頂蓋層而以線形狀形成所述多個位元線147及所述多個絕緣頂蓋線148，所述多個位元線147具有由第一金屬系導電圖案145及第二金屬系導電圖案146形成的堆疊結構。
在一些實施例中，第一金屬系導電圖案145可包含TiN或TSN，且第二金屬系導電圖案146可包含W或者包含W及WSi x。在一些實施例中，第一金屬系導電圖案145可用作擴散障壁。在一些實施例中，所述多個絕緣頂蓋線148可包含SiN。
一個位元線147及覆蓋所述一個位元線147的一個絕緣頂蓋線148可形成一個位元線結構140。各自包括位元線147及覆蓋位元線147的絕緣頂蓋線148的所述多個位元線結構140可在平行於基板110的主表面的第二水平方向（Y方向）上彼此平行地延伸。所述多個位元線147可分別形成圖2中所示的所述多個位元線BL。在一些實施例中，位元線結構140可更包括導電半導體圖案132，導電半導體圖案132是導電半導體層的位於絕緣層圖案與第一金屬系導電圖案145之間的部分。
在形成所述多個位元線147的蝕刻製程中，可藉由在所述蝕刻製程中移除導電半導體層的不與位元線147在垂直方向上交疊的部分及直接接觸導電層的不與位元線147在垂直方向上交疊的部分來形成多個導電半導體圖案132及所述多個直接接觸導電圖案134。在此種情形中，絕緣層圖案可在形成所述多個位元線147、所述多個導電半導體圖案132及所述多個直接接觸導電圖案134的蝕刻製程中用作蝕刻終止層。所述多個位元線147可被形成為分別經由所述多個直接接觸導電圖案134電性連接至所述多個主動區118。
可形成覆蓋所述多個位元線結構140中的每一者的兩個側壁的絕緣間隔件結構150。所述多個絕緣間隔件結構150中的每一者可被形成為包括第一絕緣間隔件152、第二絕緣間隔件154及第三絕緣間隔件156。第二絕緣間隔件154可包含具有較第一絕緣間隔件152的介電常數及第三絕緣間隔件156的介電常數低的介電常數的材料。在一些實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含氧化物。在一些實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含相對於第一絕緣間隔件152及第三絕緣間隔件156具有蝕刻選擇性的材料。舉例而言，當第一絕緣間隔件152及第三絕緣間隔件156包含氮化物時，第二絕緣間隔件154可包含氧化物，且藉由在後續製程中被移除而變成空氣間隔件。在一些實施例中，絕緣間隔件結構150可包括包含氧化物的第二絕緣間隔件154及包含氮化物的第三絕緣間隔件156。
在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之間的空間中分別形成所述多個絕緣柵欄180。所述多個絕緣柵欄180可彼此分離，且可在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向（Y方向）上）佈置成行。舉例而言，所述多個絕緣柵欄180可包含氮化物。
在一些實施例中，所述多個絕緣柵欄180可被形成為藉由穿過絕緣層圖案而延伸至隱埋絕緣層124的內部。在其他一些實施例中，所述多個絕緣柵欄180可被形成為：穿過絕緣層圖案但不延伸至隱埋絕緣層124的內部，延伸至隱埋絕緣層124的內部但不穿過絕緣層圖案，或者不延伸至隱埋絕緣層124的內部以使得所述多個絕緣柵欄180的下表面與絕緣層圖案接觸。
在所述多個位元線147中的每兩個位元線147之間，可在所述多個絕緣柵欄180之間分別形成所述多個隱埋接觸孔170H。所述多個隱埋接觸孔170H與所述多個絕緣柵欄180可在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向上）交替地佈置。所述多個隱埋接觸孔170H中的每一者可具有由絕緣柵欄180、主動區118及在所述多個位元線147之中兩個鄰近位元線147之間覆蓋所述兩個鄰近位元線147中的每一者的側壁的絕緣間隔件結構150限制的內部空間。
可藉由以下方式形成所述多個隱埋接觸孔170H：使用所述多個絕緣頂蓋線148、覆蓋所述多個位元線結構140中的每一者的兩個側壁的絕緣間隔件結構150以及所述多個絕緣柵欄180作為蝕刻遮罩來移除絕緣層圖案的部分及所述多個主動區118的部分。在一些實施例中，可藉由以下方式形成所述多個隱埋接觸孔170H：首先實行使用所述多個絕緣頂蓋線148、覆蓋所述多個位元線結構140中的每一者的兩個側壁的絕緣間隔件結構150以及所述多個絕緣柵欄180作為蝕刻遮罩來移除絕緣層圖案的部分及所述多個主動區118的部分的各向異性蝕刻製程，且然後實行進一步移除所述多個主動區118的其他部分以擴展由所述多個主動區118限制的空間的各向同性蝕刻製程。
參照圖7A至圖7D，在所述多個隱埋接觸孔170H中形成所述多個隱埋接觸件170。所述多個隱埋接觸件170與所述多個絕緣柵欄180可在覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的每對絕緣間隔件結構150之間（即，在第二水平方向（Y方向）上）交替地佈置。舉例而言，所述多個隱埋接觸件170可包含複晶矽。
在一些實施例中，所述多個隱埋接觸件170可在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上佈置成行。所述多個隱埋接觸件170中的每一者可在垂直於基板110的垂直方向（z方向）上自主動區118延伸。所述多個隱埋接觸件170可形成圖2中所示的所述多個隱埋接觸件BC。
所述多個隱埋接觸件170可分別位於所述多個隱埋接觸孔170H中，所述多個隱埋接觸孔170H是由所述多個絕緣柵欄180以及覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150限制的空間。所述多個隱埋接觸件170可分別填充所述多個絕緣柵欄180與覆蓋所述多個位元線結構140的兩個側壁的所述多個絕緣間隔件結構150之間的空間的下部部分。
所述多個隱埋接觸件170的上表面的水準可低於所述多個絕緣頂蓋線148的上表面的水準。所述多個絕緣柵欄180的上表面與所述多個絕緣頂蓋線148的上表面可在垂直方向（z方向）上位於相同的垂直水準處。
所述多個搭接接墊孔190H可分別由所述多個隱埋接觸件170、所述多個絕緣間隔件結構150及所述多個絕緣柵欄180限制。所述多個隱埋接觸件170可在所述多個搭接接墊孔190H的底表面處暴露出。
在形成所述多個隱埋接觸件170的製程中，可移除位元線結構140中所包括的絕緣頂蓋線148的上部部分及絕緣間隔件結構150的上部部分，藉此降低位元線結構140的上表面的水準。
參照圖8A至圖8D，可藉由以下方式形成凹陷部190R：形成填充所述多個搭接接墊孔190H且覆蓋所述多個位元線結構140的搭接接墊材料層，且然後移除搭接接墊材料層的部分。可形成藉由凹陷部190R分離的所述多個搭接接墊190。所述多個搭接接墊190可填充所述多個搭接接墊孔190H的至少部分且在所述多個位元線結構140上方延伸。
在一些實施例中，搭接接墊材料層可包括導電障壁層及位於導電障壁層上的導電接墊材料層。舉例而言，導電障壁層可包含金屬、導電金屬氮化物或其組合。在一些實施例中，導電障壁層可具有包含Ti/TiN的堆疊結構。在一些實施例中，導電接墊材料層可包含W。
在一些實施例中，在形成搭接接墊材料層之前，可在所述多個隱埋接觸件170上形成金屬矽化物層。金屬矽化物層可位於所述多個隱埋接觸件170與搭接接墊材料層之間。金屬矽化物層可包含CoSi x、NiSi x或MnSi x。
所述多個搭接接墊190可彼此分離，且在其之間存在凹陷部190R。所述多個搭接接墊190可位於所述多個隱埋接觸件170上且在所述多個位元線結構140上方延伸。在一些實施例中，所述多個搭接接墊190可在所述多個位元線147上方延伸。所述多個搭接接墊190可分別位於所述多個隱埋接觸件170上且電性連接至所述多個隱埋接觸件170。所述多個搭接接墊190可分別經由所述多個隱埋接觸件170連接至所述多個主動區118。
凹陷部190R可填充有絕緣結構195。在一些實施例中，絕緣結構195可包括層間絕緣層及蝕刻終止層。舉例而言，層間絕緣層可包含氧化物，且蝕刻終止層可包含氮化物。舉例而言，如圖8A及圖8C中所示，絕緣結構195的上表面與所述多個搭接接墊190的上表面可位於相同的垂直水準處。在另一實例中，藉由填充凹陷部190R且覆蓋所述多個搭接接墊190的上表面，絕緣結構195可具有位於較所述多個搭接接墊190的上表面高的垂直水準處的上表面。
在所述多個搭接接墊190上形成所述多個下部電極210。在一些實施例中，可藉由在約450℃至約700℃的溫度條件下實行沈積製程來形成所述多個下部電極210。所述多個下部電極210可分別電性連接至所述多個搭接接墊190。舉例而言，如圖8A及圖8C中所示，絕緣結構195的上表面與下部電極210的下表面位於相同的垂直水準處。
所述多個下部電極210中的每一者可被形成為具有內部被填充的支柱形狀，以具有圓形水平橫截面。在一些實施例中，所述多個下部電極210中的每一者可被形成為具有底部被封閉的圓柱形形狀。在一些實施例中，所述多個下部電極210可呈在第一水平方向（X方向）或第二水平方向（Y方向）上以鋸齒形式佈置的蜂巢形狀。在其他一些實施例中，所述多個多個下部電極210可呈在第一水平方向（X方向）及第二水平方向（Y方向）中的每一者上佈置成行的矩陣形狀。所述多個下部電極210可包含例如摻雜雜質的矽、金屬（例如，W或銅）或導電金屬化合物（例如，TiN）。儘管未示出，然而可進一步形成與所述多個下部電極210的側壁接觸的至少一個支撐圖案。
參照圖9A至圖9D，形成覆蓋所述多個下部電極210的電容器介電層220。電容器介電層220可被形成為共形地覆蓋所述多個下部電極210的表面。在一些實施例中，電容器介電層220可被形成為一體，以在特定區（例如，一個記憶體胞元區CR（參見圖2））中共形地覆蓋所述多個下部電極210的表面。可藉由在約400℃或小於400℃的溫度條件下實行沈積製程來形成電容器介電層220。在一些實施例中，為了形成電容器介電層220，可實行在約200℃至約700℃的溫度條件下進行的退火製程。類似於圖4A中所示電容器介電層220，電容器介電層220可被形成為具有包括下部介面層222、介電結構226及上部介面層228的堆疊結構。在一些實施例中，下部介面層222、介電結構226及上部介面層228可原位形成。作為另外一種選擇，可形成圖4B中所示電容器介電層220a或圖4C中所示電容器介電層220b來替代電容器介電層220。形成圖4B中所示電容器介電層220a的下部介面層222、介電結構226a及上部介面層228可原位形成。形成圖4C中所示電容器介電層220b的下部介面層222、介電結構226b及上部介面層228可原位形成。
此後，如圖3A至圖3D中所示，可形成覆蓋電容器介電層220的上部電極230，以形成包括所述多個下部電極210、電容器介電層220及上部電極230的所述多個電容器結構200。
圖10是闡述根據實施例的半導體記憶體裝置的操作的概念圖。
參照圖10，圖3A至圖3D中所示半導體記憶體裝置1中所包括的電容器結構200可具有包括下部介面層222、介電結構226及上部介面層228的堆疊結構。在一些實施例中，介電結構226可具有包括下部介電層223、上部介電層225以及位於下部介電層223與上部介電層225之間的插入層224的堆疊結構。在其他一些實施例中，可省略插入層224。
當下部介面層222及上部介面層228分別包含n型雜質及p型雜質時，負電荷可被賦予給下部介面層222，且正電荷可被賦予給上部介面層228。因此，介電結構226的極化所具有的負電荷及正電荷分別被約束於上部電極230的方向及下部電極210的方向上，且因此，可在介電結構226中形成固定極化。在介電結構226的極化之中，其方向不受到賦予給下部介面層222的負電荷及賦予給上部介面層228的正電荷所約束的極化可被稱為自由極化（free polarization）。
當向上部電極230施加正電場且向下部電極210施加負電場時，介電結構226的自由極化所具有的負電荷被約束於上部電極230的方向上，且介電結構226的自由極化所具有的正電荷被約束於下部電極210的方向上。因此，在電容器介電層220中，固定極化與自由極化被約束於相同的方向上，且因此，電容器結構200的電容可增大。
圖11是示出根據實施例的半導體記憶體裝置2的佈局圖。圖12是沿著圖11所示的線X1-X1'及線Y1-Y1'的剖視圖。
參照圖11及圖12，半導體記憶體裝置2可包括基板410、多個第一導線420、多個通道層430、多個閘電極440、多個閘極絕緣層450及多個電容器結構500。積體電路（integrated circuit，IC）裝置400可為包括垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。VCT可指代所述多個通道層430在垂直方向上自基板410延伸的結構。
基板410上可佈置有下部絕緣層412，且所述多個第一導線420可在第一水平方向（X方向）上在下部絕緣層412上彼此間隔開且可在第二水平方向（Y方向）上延伸。下部絕緣層412上可佈置有多個第一絕緣圖案422，以填充所述多個第一導線420之間的空間。所述多個第一絕緣圖案422可在第二水平方向（Y方向）上延伸，且所述多個第一絕緣圖案422中的每一者的上表面可位於與所述多個第一導線420中的每一者的上表面相同的水準處。所述多個第一導線420可用作半導體記憶體裝置2的多個位元線。
舉例而言，所述多個第一導線420中的每一者可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或以上材料的組合。舉例而言，第一導線420中的每一者可包含經摻雜複晶矽、Al、Cu、Ti、Ta、釕（Ru）、W、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或以上材料的組合。第一導線420中的每一者可包括由以上材料形成的單層或多層。在實例性實施例中，所述多個第一導線420可包含二維半導體材料，例如石墨烯、碳奈米管或以上材料的組合。
所述多個通道層430可在所述多個第一導線420上佈置成矩陣，以在第一水平方向（X方向）及第二水平方向（Y方向）上彼此間隔開。所述多個通道層430中的每一者可在第一水平方向上具有第一寬度，且可在第三方向（Z方向）上具有第一高度。第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至10倍。所述多個通道層430的底部部分可用作第一源極/汲極區域，所述多個通道層430的上部部分可用作第二源極/汲極區域，且所述多個通道層430的位於第一源極/汲極區域與第二源極/汲極區域之間的部分可用作通道區域。
在實例性實施例中，所述多個通道層430中的每一者可包含氧化物半導體，例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或以上材料的組合。所述多個通道層430中的每一者可包括由氧化物半導體形成的單層或多層。在一些實施例中，所述多個通道層430可具有較矽的帶間隙能量大的帶間隙能量。舉例而言，所述多個通道層430可具有約1.5電子伏至約5.6電子伏的帶間隙能量。舉例而言，當所述多個通道層430具有約2.0電子伏至約4.0電子伏的帶間隙能量時，所述多個通道層430可具有最佳的通道效能。舉例而言，所述多個通道層430可為複晶的或非晶的。在實例性實施例中，所述多個通道層430可包含二維半導體材料，例如石墨烯、碳奈米管或以上材料的組合。
所述多個閘電極440中的每一者的第一子閘電極440P1及第二子閘電極440P2可在第一水平方向（X方向）上在所述多個通道層430中的每一者的側壁上延伸。所述多個閘電極440中的每一者可包括面對所述多個通道層430中的每一者的第一側壁的第一子閘電極440P1及面對與所述多個通道層430中的每一者的第一側壁相對的第二側壁的第二子閘電極440P2。由於第一子閘電極440P1與第二子閘電極440P2之間佈置有一個通道層430，因此半導體記憶體裝置2可具有雙閘極電晶體結構（dual gate transistor structure）。可省略第二子閘電極440P2，且可僅形成面對所述多個通道層430中的每一者的第一側壁的第一子閘電極440P1，以使得可實施單閘極電晶體結構（single gate transistor structure）。
所述多個閘電極440中的每一者可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或以上材料的組合。舉例而言，所述多個閘電極440中的每一者可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或以上材料的組合。
所述多個閘極絕緣層450之中的兩個相鄰的閘極絕緣層可環繞所述多個通道層430中的每一者的側壁，且可夾置於所述多個通道層430中的每一者與所述多個閘電極440中的每一者之間。舉例而言，如圖12中所示，所述多個通道層430中的每一者的側壁可由所述多個閘極絕緣層450之中的所述兩個相鄰的閘極絕緣層環繞，且所述多個閘電極440中的每一者的側壁的部分可接觸所述多個閘極絕緣層450之中的所述兩個相鄰的閘極絕緣層。在其他實施例中，所述多個閘極絕緣層450可在所述多個閘電極440延伸的方向（即，第一水平方向（X方向））上延伸，且所述多個通道層430中的每一者的面對所述多個閘電極440中的每一者的僅兩個側壁可接觸所述多個閘極絕緣層450中的每一者。
在實例性實施例中，所述多個閘極絕緣層450中的每一者可包括氧化矽層、氮氧化矽層、具有較氧化矽層的介電常數高的介電常數的高介電常數介電層或以上層的組合。高介電常數介電層可包含金屬氧化物或金屬氮氧化物。舉例而言，用作所述多個閘極絕緣層450中的每一者的高介電常數介電層可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或以上材料的組合。
在所述多個第一絕緣圖案422上，多個第二絕緣圖案432可在第二水平方向（Y方向）上延伸，且所述多個通道層430中的每一者可佈置於所述多個第二絕緣圖案432之中的兩個相鄰的第二絕緣圖案432之間。另外，在所述兩個相鄰的第二絕緣圖案432之間，多個第一隱埋層434中的每一者及多個第二隱埋層436中的每一者可佈置於兩個相鄰的通道層430之間的空間中。所述多個第一隱埋層434中的每一者可佈置於所述兩個相鄰的通道層430之間的空間的底表面上，且多個第二隱埋層436中的每一者可在所述多個第一隱埋層434中的每一者上填充所述兩個相鄰的通道層430之間的空間的其餘部分。所述多個第二隱埋層436中的每一者的上表面可位於與所述多個通道層430中的每一者的上表面相同的水準處，且所述多個第二隱埋層436可覆蓋所述多個閘電極440的上表面。與上文中不同，所述多個第二絕緣圖案432可包括與所述多個第一絕緣圖案422連續的材料層，或者所述多個第二隱埋層436可包括與所述多個第一隱埋層434連續的材料層。
所述多個通道層430上可佈置有多個電容器接觸件460。所述多個電容器接觸件460可被佈置成與所述多個通道層430在垂直方向上交疊，且可被佈置成矩陣，以在第一水平方向（X方向）及第二水平方向（Y方向）上彼此間隔開。所述多個電容器接觸件460中的每一者可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或以上材料的組合。多個上部絕緣層462之中的兩個相鄰的上部絕緣層可在所述多個第二絕緣圖案432之中的兩個相鄰的第二絕緣圖案及所述多個第二隱埋層436之中的兩個相鄰的隱埋層上環繞所述多個電容器接觸件460中的每一者的側壁。
所述多個上部絕緣層462上可佈置有多個蝕刻終止層470，且所述多個蝕刻終止層470上可佈置有電容器結構500。電容器結構500可包括多個下部電極510、電容器介電層520及上部電極530。
所述多個下部電極510可藉由所述多個蝕刻終止層470電性連接至所述多個電容器接觸件460的上表面。所述多個下部電極510中的每一者可呈在第三方向（Z方向）上延伸的支柱的形式。在實例性實施例中，所述多個下部電極510可被佈置成與所述多個電容器接觸件460在垂直方向上交疊，且可被佈置成矩陣，以在第一水平方向（X方向）及第二水平方向（Y方向）上彼此間隔開。與上文中不同，所述多個電容器接觸件460與所述多個下部電極510之間可進一步佈置有多個搭接接墊，以使得所述多個下部電極510可為六邊形。
所述多個下部電極510以及上部電極530可為圖3A至圖10中所示的所述多個下部電極210以及上部電極230，且電容器介電層520可為圖3A至圖10中所示的電容器介電層220、220a、220b中的一者。
圖13A至圖13C中的每一者是根據實施例的半導體記憶體裝置中的電容器結構的剖視圖。具體而言，圖13A是圖12所示部分XIII的放大剖視圖，且圖13B及圖13C中的每一者是與圖12所示部分XIII對應的部分的放大剖視圖。
參照圖11至圖13A，半導體記憶體裝置2可包括所述多個電容器結構500，所述多個電容器結構500包括所述多個下部電極510、電容器介電層520及上部電極530。電容器介電層520可具有包括下部介面層522、介電結構526及上部介面層528的堆疊結構。下部介面層522可位於介電結構526與下部電極510之間，上部介面層528可位於介電結構526與上部電極530之間，且介電結構526可位於下部介面層522與上部介面層528之間。介電結構526可具有包括下部介電層523、上部介電層525以及位於下部介電層523與上部介電層525之間的插入層524的堆疊結構。
包括下部介電層523、上部介電層525及插入層524的介電結構526以及包括下部介面層522及上部介面層528的電容器介電層520與包括下部介電層223、上部介電層225及插入層224的介電結構226以及包括下部介面層222及上部介面層228的電容器介電層220實質上相同，且因此本文中不再對其予以贅述。
參照圖11、圖12及圖13B，半導體記憶體裝置2可包括圖13B中所示的多個電容器結構500a，而非所述多個電容器結構500。所述多個電容器結構500a可包括所述多個下部電極510、電容器介電層520a及上部電極530。電容器介電層520a可具有包括下部介面層522、介電結構526a及上部介面層528的堆疊結構。下部介面層522可位於介電結構526a與下部電極510之間，上部介面層528可位於介電結構526a與上部電極530之間，且介電結構526a可位於下部介面層522與上部介面層528之間。介電結構526a可具有包括下部介電層523a、上部介電層525a以及位於下部介電層523a與上部介電層525a之間的插入層524a的堆疊結構。
包括下部介電層523a、上部介電層525a及插入層524a的介電結構526a以及包括下部介面層522及上部介面層528的電容器介電層520a與包括下部介電層223a、上部介電層225a及插入層224a的介電結構226a以及包括下部介面層222及上部介面層228的電容器介電層220a實質上相同，且因此本文中不再對其予以贅述。
參照圖11、圖12及圖13C，半導體記憶體裝置2可包括圖13C中所示的多個電容器結構500b，而非所述多個電容器結構500。所述多個電容器結構500b可包括所述多個下部電極510、電容器介電層520b及上部電極530。電容器介電層520b可具有包括下部介面層522、介電結構526b及上部介面層528的堆疊結構。下部介面層522可位於介電結構526b與下部電極510之間，上部介面層528可位於介電結構526b與上部電極530之間，且介電結構526b可位於下部介面層522與上部介面層528之間。
介電結構526b以及包括下部介面層522及上部介面層528的電容器介電層520b與介電結構226b以及包括下部介面層222及上部介面層228的電容器介電層220b實質上相同，且因此本文中不再對其予以贅述。
圖14是示出半導體記憶體裝置2a的佈局圖，且圖15是示出半導體記憶體裝置的立體圖。
參照圖14及圖15，半導體記憶體裝置2a可包括基板410A、多個第一導線420A、多個通道結構430A、多個接觸閘電極4440A、多個第二導線442A及所述多個電容器結構500。半導體記憶體裝置2a可為包括VCT的記憶體裝置。
在基板410A中，多個主動區域AC可由多個第一隔離層412A及多個第二隔離層414A界定。所述多個通道結構430A可分別佈置於所述多個主動區域AC中，且可分別包括在垂直方向上延伸的多個第一主動支柱430A1及多個第二主動支柱430A2、以及連接至所述多個第一主動支柱430A1的底表面及所述多個第二主動支柱430A2的底表面的多個連接單元430L。在所述多個連接單元430L中，可佈置多個第一源極/汲極區域SD1，且在所述多個第一主動支柱430A1及所述多個第二主動支柱430A2的上部部分中，可佈置多個第二源極/汲極區域SD2。所述多個第一主動支柱430A1及所述多個第二主動支柱430A2中的每一者可構成獨立的單位記憶體胞元。
所述多個第一導線420A可例如在第二水平方向（Y方向）上延伸以與所述多個主動區域AC相交。所述多個第一導線420A中的一者可佈置於所述多個連接單元430L中位於所述多個第一主動支柱430A1中的每一者與所述多個第二主動支柱430A2中的每一者之間的每一者上，且可佈置於所述多個第一源極/汲極區域SD1中的每一者上。與所述一個第一導線420A相鄰的另一第一導線420A可佈置於兩個通道結構430A之間。所述多個第一導線420A中的一者可用作包括於兩個單位記憶體胞元中的共用位元線，所述兩個單位記憶體胞元由佈置於所述一個第一導線420A的兩側上的第一主動支柱430A1與第二主動支柱430A2構成。
在第二水平方向（Y方向）上彼此相鄰的兩個通道結構430A之間，可佈置接觸閘電極440A。舉例而言，接觸閘電極440A可佈置於包括於通道結構430A中的第一主動支柱430A1與和所述通道結構430A相鄰的通道結構430A的第二主動支柱430A2之間，且可由佈置於接觸閘電極440A的側壁上的第一主動支柱430A1與第二主動支柱430A2共用。在接觸閘電極440A與第一主動支柱430A1之間以及在接觸閘電極440A與第二主動支柱430A2之間，可佈置閘極絕緣層450A。多個第二導線442A可在第一水平方向（X方向）上在所述多個接觸閘電極440A的上表面上延伸。所述多個第二導線442A可用作半導體記憶體裝置2a的多個字元線。
所述多個通道結構430A上可佈置有多個電容器接觸件460A。所述多個電容器接觸件460A可佈置於所述多個第二源極/汲極區域SD2上，且所述多個電容器結構500可佈置於所述多個電容器接觸件460A上。所述多個電容器結構500可為圖11至圖13c中所示的所述多個電容器結構500、500a及500b中的一者。
綜上所述，實施例提供一種其中可確保電容器的容量的半導體記憶體裝置。亦即，摻雜有不同導電類型（即，n型與p型）的下部介面層與上部介面層可形成於電容器介電層的分別與下部電極及上部電極接觸的部分中。因此，由於電容器介電層具有由下部介面層及上部介面層形成的固定極化，因此電容器結構的電容可增大，藉此確保電容器的容量。
本文中已揭露實例性實施例，且儘管採用了特定的用語，然而所述用語僅在一般性意義及說明性意義上使用及解釋，而非用於限制目的。在一些情況下，自本申請案提交時起，對於此項技術中具有通常知識者而言將顯而易見的是，除非另外具體指明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或者與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下作出形式及細節上的各種改變。
1、2、2a:半導體記憶體裝置 110、410、410A:基板 112:第一絕緣層圖案 114:第二絕緣層圖案 116:裝置隔離層 116T:裝置隔離溝槽 118、ACT:主動區 120、WL:字元線 120a:下部字元線層 120b:上部字元線層 120T:字元線溝槽 122:閘極介電層 124:隱埋絕緣層 132:導電半導體圖案 134:直接接觸導電圖案 134H:直接接觸孔 140:位元線結構 145:第一金屬系導電圖案 146:第二金屬系導電圖案 147、BL:位元線 148:絕緣頂蓋線 150:絕緣間隔件結構 152:第一絕緣間隔件 154:第二絕緣間隔件 156:第三絕緣間隔件 170:隱埋接觸件 170H:隱埋接觸孔 180:絕緣柵欄 190:搭接接墊 190H:搭接接墊孔 190R:凹陷部 195:絕緣結構 200、200a、200b、500、500a、500b:電容器結構 210、510:下部電極 220、220a、220b、520、520a、520b:電容器介電層 222、522:下部介面層 223、223a、523、523a:下部介電層 224、224a、524、524a:插入層 225、225a、525、525a:上部介電層 226、226a、226b、526、526a、526b:介電結構 228、528:上部介面層 230、530:上部電極 412:下部絕緣層 412A:第一隔離層 414A:第二隔離層 420、420A:第一導線 422:第一絕緣圖案 430:通道層 430A:通道結構 430A1:第一主動支柱 430A2:第二主動支柱 430L:連接單元 432:第二絕緣圖案 434:第一隱埋層 436:第二隱埋層 440:閘電極 440A:接觸閘電極 440P1:第一子閘電極 440P2:第二子閘電極 442A:第二導線 450、450A:閘極絕緣層 460、460A:電容器接觸件 462:上部絕緣層 470:蝕刻終止層 A-A'、B-B'、C-C'、D-D'、X1-X1'、Y1-Y1':線 AC:主動區域 BC:隱埋接觸件 CLR:胞元區 CR:記憶體胞元區 DC:直接接觸件 IV、XIII:部分 LP:搭接接墊 PR:周邊區 PRR:主周邊區 SCB:胞元區塊 SD1:第一源極/汲極區域 SD2:第二源極/汲極區域 SN:儲存節點 SPR:子周邊區 T1:第一厚度 T2、T2a、T2b:第二厚度 T3、T3a:第三厚度 T4:第四厚度 T5:第五厚度 T6:第六厚度 X、Y、Z:方向 X1-X1'、Y1-Y1':線
藉由參照附圖詳細闡述示例性實施例，對於熟習此項技術者而言，特徵將變得顯而易見，在附圖中： 圖1是根據實施例的半導體記憶體裝置的佈局圖。 圖2是根據實施例的半導體記憶體裝置的主要組件的示意性平面佈局圖。 圖3A至圖3D是示出根據實施例的半導體記憶體裝置的剖視圖。 圖4A至圖4C是示出根據實施例的半導體記憶體裝置中的電容器結構的剖視圖。 圖5A至圖5D、圖6A至圖6D、圖7A至圖7D、圖8A至圖8D及圖9A至圖9D是根據實施例的製造半導體記憶體裝置的方法中的各階段的剖視圖。 圖10是根據實施例的半導體記憶體裝置的操作的概念圖。 圖11是示出根據實施例的半導體記憶體裝置的佈局圖。 圖12是沿著圖11所示的線X1-X1'及Y1-Y1'的剖視圖。 圖13A至圖13C是示出根據實施例的半導體記憶體裝置中的電容器結構的剖視圖。 圖14是示出根據實施例的半導體記憶體裝置的佈局圖。 圖15是根據實施例的半導體記憶體裝置的立體圖。
200:電容器結構
210:下部電極
220:電容器介電層
222:下部介面層
223:下部介電層
224:插入層
225:上部介電層
226:介電結構
228:上部介面層
230:上部電極
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
T6:第六厚度

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基板；以及 電容器結構，位於所述基板上，所述電容器結構包括下部電極、電容器介電層及上部電極， 其中所述電容器介電層包括： 下部介面層，位於所述下部電極上且摻雜有第一導電類型的雜質； 上部介面層，位於所述上部電極下方且摻雜有不同於所述第一導電類型的第二導電類型的雜質；以及 介電結構，位於所述下部介面層與所述上部介面層之間。
  2. 如請求項1所述的半導體記憶體裝置，其中所述第一導電類型是n型，且所述第二導電類型是p型。
  3. 如請求項2所述的半導體記憶體裝置，其中所述下部介面層中所包含的金屬原子之中為所述第一導電類型的所述雜質的百分數大於所述上部介面層中所包含的金屬原子之中為所述第二導電類型的所述雜質的百分數。
  4. 如請求項1所述的半導體記憶體裝置，其中所述下部介面層的厚度大於所述上部介面層的厚度。
  5. 如請求項1所述的半導體記憶體裝置，其中所述介電結構具有包括下部介電層、上部介電層以及位於所述下部介電層與所述上部介電層之間的插入層的堆疊結構，且所述插入層的帶間隙大於所述下部介電層及所述上部介電層中的每一者的帶間隙。
  6. 如請求項5所述的半導體記憶體裝置，其中所述上部介電層的介電常數大於所述下部介電層的介電常數，且其中所述上部介電層的厚度大於所述下部介電層的厚度。
  7. 一種半導體記憶體裝置，包括： 基板，具有記憶體胞元區；以及 電容器結構，位於所述基板的所述記憶體胞元區中，所述電容器結構包括下部電極、上部電極以及位於所述下部電極與所述上部電極之間的電容器介電層， 其中所述電容器介電層包括： 依序堆疊於所述下部電極上的下部介面層、下部介電層、插入層、上部介電層及上部介面層，所述下部介面層摻雜有第一導電類型的雜質，所述上部介面層摻雜有不同於所述第一導電類型的第二導電類型的雜質，且所述插入層的帶間隙大於所述下部介電層的帶間隙及所述上部介電層的帶間隙中的每一者。
  8. 如請求項7所述的半導體記憶體裝置，其中所述下部介面層的厚度大於或等於所述上部介面層的厚度，且 其中所述下部介面層的厚度小於所述上部介面層的厚度。
  9. 一種半導體記憶體裝置，包括： 基板，在記憶體胞元區中具有主動區； 隱埋接觸件，連接至所述主動區； 搭接接墊，位於所述隱埋接觸件上；以及 電容器結構，位於所述基板的所述記憶體胞元區中，且包括下部電極、上部電極以及位於所述下部電極與所述上部電極之間的電容器介電層，所述下部電極電性連接至所述搭接接墊， 其中所述電容器介電層包括依序堆疊於所述下部電極上的下部介面層、下部介電層、插入層、上部介電層及上部介面層，所述下部介面層是摻雜有作為金屬原子的n型雜質的金屬氧化物，所述上部介面層是摻雜有作為金屬原子的p型雜質的金屬氧化物，所述下部介面層的厚度大於所述上部介面層的厚度，且所述插入層的厚度小於所述上部介面層的所述厚度。
  10. 如請求項9所述的半導體記憶體裝置，其中所述插入層的帶間隙大於所述下部介電層的帶間隙及所述上部介電層的帶間隙中的每一者，且所述上部介電層的厚度大於所述下部介電層的厚度。
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