CN116234311A - 半导体存储器装置 - Google Patents

Abstract

可以提供一种导体存储器装置，所述半导体存储器装置包括：晶体管主体，沿第一水平方向延伸并且包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸并且覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区，沿竖直方向延伸，并且沿第二水平方向具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且具有大于第一宽度的第二宽度；以及单元电容器，沿第一水平方向相对于晶体管主体位于与位线相对的一侧上，并且包括下电极层、上电极层和电容器介电层，电容器介电层位于下电极层与上电极层之间。

Description

半导体存储器装置

本申请是基于并且要求于2021年12月3日在韩国知识产权局提交的第10-2021-0172266号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思涉及一种半导体存储器装置，并且更具体地，涉及一种三维半导体存储器装置。

背景技术

由于需要电子产品的小型化、多功能和高性能，所以需要高容量的半导体存储器装置，并且需要增加集成度来提供高容量的半导体存储器装置。由于传统的二维(2D)半导体存储器装置的密度主要由单位存储器单元所占据的面积决定，所以传统的2D半导体存储器装置在增加密度方面存在限制。因此，已经提出了一种通过在基底上沿竖直方向堆叠多个存储器单元来增加存储器容量的三维半导体存储器装置。

发明内容

发明构思提供了一种具有改善的集成度的三维的半导体存储器装置。

根据发明构思的示例实施例，一种半导体存储器装置包括：晶体管主体，在基底上沿第一水平方向延伸，晶体管主体包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；栅电极层，沿与第一水平方向正交的第二水平方向延伸，栅电极层覆盖单晶沟道层的上表面和下表面；位线，连接到第一源/漏区并且沿竖直方向延伸，位线在第二水平方向上具有第一宽度；间隔件，覆盖第一源/漏区的上表面和下表面，并且在第二水平方向上具有大于第一宽度的第二宽度；以及单元电容器，在第一水平方向上相对于晶体管主体位于与位线相对的一侧上，单元电容器包括连接到第二源/漏区的下电极层、电容器介电层和上电极层。

根据发明构思的示例实施例，一种半导体存储器装置包括：多个晶体管主体，在基底上沿竖直方向彼此间隔开，并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的突起；多条位线，在基底上沿第二水平方向彼此间隔开，沿竖直方向彼此平行地延伸并且所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区；多条字线，沿竖直方向彼此间隔开，沿第二水平方向彼此平行延伸，所述多条字线在其间具有栅极绝缘层，并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面和下表面；多个间隔件，均位于第一源/漏区中的一个对应的第一源/漏区的上表面和下表面上，并且所述多个间隔件中的每个包括与所述多条位线中的一条对应的位线接触的第一侧壁；以及多个单元电容器，均连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区，所述多个单元电容器中的每个包括第一电极、电容器介电层和第二电极，其中，所述多条位线中的每条沿第二水平方向具有第一宽度，并且所述多个间隔件中的每个具有沿第二水平方向的比所述多条位线中的每条的第一宽度大的第二宽度。

根据发明构思的示例实施例，一种半导体存储器装置包括：多个晶体管主体，在基底上沿竖直方向彼此间隔开，并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、包括单晶硅的单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的具有平面形状的突起，所述多个晶体管主体中的每个的一部分是单晶沟道层的一部分；多条位线，在基底上沿第二水平方向彼此间隔开，并且沿竖直方向彼此平行地延伸，所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区，所述多条位线中的每条沿第二水平方向具有第一宽度；多条字线，沿竖直方向彼此间隔开，并且沿第二水平方向彼此平行地延伸，所述多条字线在其间具有栅极绝缘层并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面或所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的下表面；间隔件，覆盖第一源/漏区的上表面和下表面，并且沿第二水平方向具有大于第一宽度的第二宽度；以及多个单元电容器，均包括连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区的第一电极、覆盖第一电极的第二电极以及位于第一电极与第二电极之间的电容器介电层。

附图说明

通过以下结合附图的详细描述，将更清楚地理解发明构思的一些示例实施例，在附图中：

图1是示出根据示例实施例的半导体存储器装置的单元阵列的等效电路图；

图2是示出根据示例实施例的半导体存储器装置的透视图；

图3是在图2的第一竖直水平处的平面图；

图4是沿着图3的线B-B'截取的剖视图；

图5是图3的部分CX1的放大图；

图6是示出根据示例实施例的半导体存储器装置的平面图；

图7是示出根据示例实施例的半导体存储器装置的平面图；

图8是示出根据示例实施例的半导体存储器装置的平面图；

图9是示出根据示例实施例的半导体存储器装置的平面图；

图10是图9的部分CX1的放大图；

图11是示出根据示例实施例的半导体存储器装置的平面图；

图12A至图19是示出根据示例实施例的制造半导体存储器装置的方法的示意图；图12A、图13A和图14A是在图2的第一竖直水平LV1处的平面图，图12B是沿着图12A的线B-B'截取的剖视图，并且图13B是沿着图13A的线C-C'截取的剖视图；图14B是沿着图14A的线B-B'截取的剖视图，并且图14C是沿着图14A的线C-C'截取的剖视图；以及图15至图19是与沿着图14A的线B-B'截取的剖面对应的剖视图。

具体实施方式

尽管在示例实施例的描述中使用术语“相同”、“相等”或“同一”，但是应该理解的是，可能存在一些不精确。因此，当一个元件被称为与另一元件相同时，应该理解的是，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。

当术语“约”或“基本”在本说明书中与数值结合使用时，意图为相关的数值包括在所陈述的数值周围的制造或操作公差(例如，±10％)。此外，当词语“约”和“基本”与几何形状结合使用时，意图不需要几何形状的精度，而是形状的宽容度在公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本”，将理解的是，这些值和形状应该被解释为包括在所陈述的数值或形状周围的制造或操作公差(例如，±10％)。

在下文中，将参照附图详细描述发明构思的技术思想的一些示例实施例。

图1是示出根据示例实施例的半导体存储器装置的单元阵列的等效电路图。

参照图1，半导体存储器装置10可以包括由单元晶体管TR和单元电容器CAP构成的多个存储器单元MC，单元晶体管TR和单元电容器CAP沿第一水平方向X布置而且彼此连接。多个存储器单元MC可以沿第一水平方向X和竖直方向Z中的每个方向彼此间隔开并且布置成列，以构成子单元阵列SCA。此外，在半导体存储器装置10中，多个子单元阵列SCA可以设置为沿第二水平方向Y彼此间隔开。

多条字线WL可以沿第二水平方向Y延伸，并且可以沿第一水平方向X和竖直方向Z彼此间隔开。多条位线BL可以沿竖直方向Z延伸，并且可以分别沿第一水平方向X和第二水平方向Y彼此间隔开。

在一些示例实施例中，多条位线BL中的一些可以通过沿第一水平方向X延伸的位线捆扎线BLS彼此连接。例如，位线捆扎线BLS可以将多条位线BL之中的沿第一水平方向X布置的位线BL彼此连接。

多个单元电容器CAP可以共同连接到沿第二水平方向Y和竖直方向Z延伸的上电极PLATE。在图2中，为了便于说明，上电极PLATE被示出为沿竖直方向Z延伸，但是沿第二水平方向Y布置的上电极PLATE可以形成一个整体。

图2是示出根据示例实施例的半导体存储器装置100的透视图。图3是在图2的第一竖直水平LV1处的平面图。图4是沿着图3的线B-B'截取的剖视图。图5是图3的部分CX1的放大图。

参照图2至图5，半导体存储器装置100可以包括设置在基底110上的多个单元晶体管CTR和多个单元电容器CAP。

多个单元晶体管CTR中的每个可以包括晶体管主体120、字线130、栅极绝缘层140和位线150，并且多个单元电容器CAP可以包括第一电极EL1、第二电极EL2和电容器介电层DL。

基底110可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。在一些示例实施例中，例如，基底110可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GeOI)基底。

尽管图中未示出，但是外围电路(未示出)和连接到外围电路的布线层(未示出)可以进一步形成在基底110的部分区域上。例如，外围电路可以包括构成子字线驱动器的平面金属氧化物半导体场效应晶体管(MOSFET)、感测放大器等，但不限于此。尽管图中未示出，但是可以在基底110上进一步形成设置成覆盖外围电路和布线层的下绝缘层(未示出)。

多个晶体管主体120可以沿第一水平方向X延伸，并且可以被设置为在基底110上沿竖直方向Z彼此间隔开。多个晶体管主体120可以由例如未掺杂的半导体材料或掺杂的半导体材料形成。在一些示例实施例中，多个晶体管主体120可以由多晶硅制成。在一些示例实施例中，多个晶体管主体120可以包括非晶金属氧化物、多晶金属氧化物或者非晶金属氧化物和多晶金属氧化物的组合等，并且例如可以包括In-Ga基氧化物(IGO)、In-Zn基氧化物(IZO)和In-Ga-Zn基氧化物(IGZO)中的至少一种。

多个晶体管主体120可以包括沿第一水平方向X顺序地布置的第一源/漏区122、单晶沟道层124和第二源/漏区126。例如，第一源/漏区122可以连接到位线150，并且第二源/漏区126可以连接到单元电容器CAP的第一电极EL1。第一源/漏区122和第二源/漏区126可以包括掺杂有高浓度的n型杂质的半导体材料。

如图5中的虚线所示，多个晶体管主体120可以具有包括从中心部分向外延伸的突起120EX的平面形状。例如，突起120EX可以由第二源/漏区126的侧壁的一部分和单晶沟道层124的侧壁限定。换言之，晶体管主体120具有突起120EX，该突起120EX具有沿第二水平方向(Y方向)凸起地突出的平面形状。突起120EX的一部分是单晶沟道层124的一部分，突起120EX的其余部分是第二源/漏区126的一部分。

然而，在其它示例实施例中，多个晶体管主体120可以具有没有向外延伸的突起的线形状或条形状。多个晶体管主体120的上表面和底表面可以具有沿第一水平方向X延伸的平坦形状。

多条字线130可以与多个晶体管主体120相邻地设置以沿第二水平方向Y延伸。半导体存储器装置100可以具有双栅极晶体管结构，并且如图2中所示，多条字线130中的每条可以设置在多个晶体管主体120的上表面和下表面上。换言之，多条字线130中的每条至少覆盖多个晶体管主体120中的一个对应的晶体管主体120的单晶沟道层124的上表面或多个晶体管主体120中的一个对应的晶体管主体120的单晶沟道层124的下表面。如图5中所示，平面图中的每条字线130可以在与位线150相邻的区域中具有弯曲侧壁130RC，并且弯曲侧壁130RC可以具有椭圆弧形状或圆弧形状。

在一些示例实施例中，多条字线130可以包括导电阻挡膜和覆盖导电阻挡膜的导电填充层。导电阻挡膜可以包括例如金属、导电金属氮化物、导电金属硅化物或其组合。例如，导电阻挡膜可以由TiN制成。导电填充层可以包括例如掺杂硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba，Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr，Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施例中，导电填充层可以包括钨(W)。

间隔件132可以设置在多条位线150中的每条与字线130中的与该条位线相邻的一条对应的字线130之间。间隔件132可以与字线130设置在同一竖直水平处，间隔件132的第一侧壁132S1可以接触位线150，并且间隔件132的第二侧壁132S2可以接触字线130。间隔件132与第一源/漏区122竖直叠置。如图5中所示，间隔件132的侧壁和字线130的弯曲侧壁130RC可以彼此一起形成圆弧或椭圆弧。

在一些示例实施例中，与最下面的字线130接触的间隔件132的一部分可以延伸到基底110的上表面上，并且可以具有比其余的间隔件132的厚度大的厚度。在基底110的上表面上延伸的间隔件132可以被称为底部间隔件层132L。间隔件132和底部间隔件层132L可以包括氮化硅、氮氧化硅或氧化硅。

字线掩埋绝缘层134可以与字线130的弯曲侧壁130RC和间隔件132的侧壁相邻地设置以沿竖直方向Z延伸。如图5中所示，字线掩埋绝缘层134可以具有四分之一圆或四分之一椭圆的水平剖面，并且间隔件132的侧壁和字线130的弯曲侧壁130RC可以彼此一起形成圆弧或椭圆弧，并且围绕字线掩埋绝缘层134的侧壁。

图5示出了字线130的弯曲侧壁130RC靠近位线150设置并且与字线130的弯曲侧壁130RC相对的平面侧壁远离位线150设置的示例。然而，在其它示例实施例中，字线130的弯曲侧壁130RC可以远离位线150设置，并且与字线130的弯曲侧壁130RC相对的平面侧壁可以靠近位线150设置。

栅极绝缘层140可以布置在多条字线130与晶体管主体120之间。例如，栅极绝缘层140可以共形地覆盖多条字线130中的每条的上表面、底表面和侧表面。

在一些示例实施例中，栅极绝缘层140可以由选自于铁电材料和介电常数高于氧化硅的介电常数的高k介电材料中的至少一种形成。在一些示例实施例中，栅极绝缘层140可以包括选自于氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化硅铪(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化硅锆(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钛锶钡(BaSrTiO)、氧化钛钡(BaTiO)、钛酸锆铅(PZT)、钽酸锶铋(STB)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种。

间隔掩埋层162可以设置在多个晶体管主体120中的每个之间，并且可以与多条字线130设置在同一竖直水平处。间隔衬垫层164可以设置在间隔掩埋层162的上表面和底表面上，并且分离绝缘层166可以设置在两个相邻的间隔掩埋层162之间以及两条相邻的字线130之间。例如，栅极绝缘层140可以布置在分离绝缘层166与字线130之间，并且间隔衬垫层164可以设置在分离绝缘层166与间隔掩埋层162之间。

多条位线150可以在基底110上沿竖直方向Z延伸，并且可以设置成沿第二水平方向Y彼此间隔开。多条位线150可以是以下任一种：掺杂的半导体材料(诸如，掺杂有杂质的硅和掺杂有杂质的锗)、导电金属氮化物(诸如，氮化钛和氮化钽)、金属(诸如，钨、钛和钽)以及金属半导体化合物(诸如，硅化钨、硅化钴和硅化钛)。

在一些示例实施例中，多条位线150可以具有小于间隔件132的宽度的宽度。例如，位线150可以沿第二水平方向Y具有第一宽度W11，并且间隔件132可以沿第二水平方向Y具有大于第一宽度W11的第二宽度W12。例如，可以通过形成导电层(未示出)并且随后对导电层执行用于减小沿第二水平方向Y的第一宽度W11和沿第一水平方向X的宽度(未示出)的修整工艺来形成位线150。因此，位线150可以具有相对小的面积，并且两条相邻的位线150之间的距离D11可以相对大。

沿竖直方向Z延伸的位线绝缘层152可以设置在位线150周围。位线绝缘层152的底部可以接触底部间隔件层132L的上表面。

单元电容器CAP可以包括第一电极EL1、第二电极EL2和电容器介电层DL。第一电极EL1可以具有连接到第二源/漏区126并且沿第一水平方向X延伸的杯形。例如，如图4中所示，第一电极EL1可以具有旋转90度的U形的水平剖面。

电容器介电层DL可以共形地覆盖第一电极EL1的表面，并且第二电极EL2可以设置在电容器介电层DL上以覆盖第一电极EL1。

在一些示例实施例中，第一电极EL1和第二电极EL2可以包括掺杂的半导体材料、导电金属氮化物(诸如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(诸如，钨、钌、铱、钛或钽)以及导电金属氧化物(诸如，氧化铱或氧化铌)。

通常，随着DRAM装置的集成度的增加，形成具有增加的表面积的电容器的工艺的难度显著增加。为了解决这个问题并获得高存储容量，已经提出了一种其中由单元晶体管CTR和单元电容器CAP构成的多个存储器单元竖直地堆叠的三维半导体存储器装置。然而，因为位线的宽度由在三维结构的制造工艺中形成的竖直通孔的尺寸确定，所以由于位线具有相对大的尺寸，寄生电容会发生或增大，因此，在优化或改善半导体存储器装置的电特性方面存在困难。

然而，根据本发明构思的一些示例实施例，可以通过在经由竖直通孔暴露的空间中形成导电层，然后进一步执行修整工艺以减小导电层的宽度来形成位线150，因此，位线150可以具有减小的第一宽度W11，并且两条相邻的位线150之间的距离D11也可以相对大。因此，可以减小由位线150引起的寄生电容，并且半导体存储器装置100可以具有改善的电特性。

图6是示出根据一些示例实施例的半导体存储器装置100A的平面图。图6是与图3的部分CX1的放大平面图对应的平面图。

参照图6，在位线150A中，面对间隔件132的第一侧壁132S1的第一侧壁沿第二水平方向Y具有第一宽度W11，并且第一宽度W11可以小于间隔件132的第二宽度W12。在平面图中，位线150A可以具有其中位线150A沿第二水平方向Y的宽度在远离间隔件132的第一侧壁132S1的方向上减小的梯形形状。

例如，形成导电层(未示出)以形成位线150A；并且此后，在对导电层执行修整工艺的过程中，位线150A的远离间隔件132设置的部分可以更多地暴露于蚀刻气氛，因此位线150A可以形成为在平面图中具有梯形形状。

图7是示出根据一些示例实施例的半导体存储器装置100B的平面图。图7是与图3的部分CX1的放大平面图对应的平面图。

参照图7，在位线150B中，面对间隔件132的第一侧壁132S1的第一侧壁沿第二水平方向Y具有第一宽度W11，并且第一宽度W11可以小于间隔件132的第二宽度W12。位线150B的第二侧壁可以面对第一侧壁(所述第一侧壁面对间隔件132的第一侧壁132S1)，并且可以是弯曲侧壁。在平面图中，位线150B可以具有其中位线150B沿第二水平方向Y的宽度在远离间隔件132的第一侧壁132S1的方向上减小的半圆形状或半椭圆形形状。

例如，形成导电层(未示出)以形成位线150B；此后，在对导电层执行修整工艺的过程中，位线150B的远离间隔件132设置的部分可以更多地暴露于蚀刻气氛，因此，位线150B可以形成为在平面图中具有半圆形状。

图8是示出根据一些示例实施例的半导体存储器装置100C的平面图。

参照图8，屏蔽层180可以在两条相邻的位线150之间沿竖直方向Z延伸。屏蔽层180可以被位线绝缘层152围绕。屏蔽层180可以包括空气或低k材料。由于屏蔽层180设置在两条相邻的位线150之间，因此可以减小由位线150引起的寄生电容，并且半导体存储器装置100C可以具有改善的电特性。

图9是示出根据一些示例实施例的半导体存储器装置100D的平面图。图10是图9的部分CX1的放大图。

参照图9和图10，沿竖直方向Z延伸的位线掩埋绝缘层154可以设置在位线150D的一个侧壁上，并且位线150D可以设置在位线掩埋绝缘层154与间隔件132之间。位线掩埋绝缘层154沿第二水平方向Y的宽度可以大于位线150D的宽度，并且间隔件132沿第二水平方向Y的宽度可以大于位线150D沿第二水平方向Y的宽度。因此，可以在位线掩埋绝缘层154、间隔件132和位线150D之间的空间中限定凹进区域150R。例如，位线150D的侧壁可以相对于位线掩埋绝缘层154的侧壁和间隔件132的侧壁在第二水平方向Y上凹进。

在一些示例实施例中，凹进区域150R可以是通过经由修整工艺去除位线150D的形成在位线掩埋绝缘层154与间隔件132之间的空间中的侧壁部分而形成的区域。位线绝缘层152的一部分可以延伸到凹进区域150R中以填充凹进区域150R。

图11是示出根据示例实施例的半导体存储器装置100E的平面图。

参照图11，沿竖直方向Z延伸的位线掩埋绝缘层154可以设置在位线150D的一个侧壁上，并且位线150D可以设置在位线掩埋绝缘层154与间隔件132之间。位线掩埋绝缘层154沿第二水平方向Y的宽度和间隔件132沿第二水平方向Y的宽度可以大于位线150D的宽度，并且可以在位线掩埋绝缘层154、间隔件132和位线150D之间的空间中限定凹进区域150R。

屏蔽层180可以在两条相邻的位线150D之间沿竖直方向Z延伸，并且可以被位线绝缘层152围绕。屏蔽层180可以包括空气或低k材料。

图12A至图19是示出根据示例实施例的制造半导体存储器装置100的方法的示意图。图12A、图13A和图14A是在图2的第一竖直水平LV1处的平面图，图12B是沿着图12A的线B-B'截取的剖视图，图13B是沿着图13A的线C-C'截取的剖视图。图14B是沿着图14A的线B-B'截取的剖视图，并且图14C是沿着图14A的线C-C'截取的剖视图。图15至图19是与沿着图14A的线B-B'截取的剖面对应的剖视图。

参照图12A和图12B，形成其中多个牺牲层210和多个单晶半导体层120P在基底110上彼此交替地堆叠的层压结构MS。

基底110可以包括单晶半导体材料。例如，基底110可以包括半导体材料，诸如Si或Ge。在一些示例实施例中，例如，基底110可以包括SOI基底或GeOI基底。

多个牺牲层210和多个单晶半导体层120P中的每者可以由单晶半导体材料形成。牺牲层210可以由相对于单晶半导体层120P具有蚀刻选择性的半导体材料制成。在一些示例实施例中，牺牲层210可以具有相对于基底110的蚀刻选择性。在一些示例实施例中，单晶半导体层120P可以由具有与基底110的蚀刻特性相同或基本相似的蚀刻特性的材料制成，或者可以由相同的材料制成。

在一些示例实施例中，多个牺牲层210中的每个可以由SiGe制成，并且多个单晶半导体层120P中的每个可以由Si制成。例如，多个牺牲层210中的每个可以由单晶SiGe制成，并且多个单晶半导体层120P中的每个可以由单晶Si制成。在一些其它示例实施例中，多个单晶半导体层120P中的每个可以包括单晶2D半导体材料或单晶氧化物半导体材料。例如，2D半导体材料可以包括MoS₂、WSe₂、石墨烯、碳纳米管或其组合。例如，氧化物半导体材料可以包括In_xGa_yZn_zO、In_xGa_ySi_zO、In_xSn_yZn_zO、In_xZn_yO、Zn_xO、Zn_xSn_yO、Zn_xO_yN、Zr_xZn_ySn_zO、Sn_xO、Hf_xIn_yZn_zO、Ga_xZn_ySn_zO、In_xGa_yO_xGa_ySn_zO、Y_xGa_yO或其组合。例如，多个单晶半导体层120P中的每个可以包括氧化物半导体材料的单个层或多个层。在一些示例实施例中，多个单晶半导体层120P中的每个可以由带隙能量大于硅的带隙能量的材料形成。例如，多个单晶半导体层120P中的每个可以由具有约1.5eV至约5.6eV的带隙能量的材料形成。例如，当带隙能量为约2.0eV至约4.0eV时，多个单晶半导体层120P中的每个可以由具有期望的沟道性能的材料形成。

可以通过化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺或原子层沉积(ALD)工艺形成多个牺牲层210和多个单晶半导体层120P。在一些示例实施例中，可以通过使用与其接触的层作为种子层以单晶状态形成多个牺牲层210和多个单晶半导体层120P中的每者，或者可以通过热处理工艺以单晶状态形成多个牺牲层210和多个单晶半导体层120P中的每者。多个牺牲层210和多个单晶半导体层120P中的每者可以具有几十纳米(nm)的厚度。

参照图13A和图13B，在层压结构MS上形成第一掩模层220之后，通过使用第一掩模层220作为蚀刻掩模，形成穿过层压结构MS以暴露基底110的多个第一通孔STH1和多个第二通孔STH2。第一掩模层220可以具有与多个第一通孔STH1和多个第二通孔STH2对应的多个开口。在一些示例实施例中，第一掩模层220可以由氮化硅形成。

多个第二通孔STH2可以具有椭圆或矩形的平面形状，所述椭圆具有沿第一水平方向(X方向)的长轴和沿第二水平方向(Y方向)的微轴(或者可替代地，短轴)，所述矩形具有沿第一水平方向(X方向)的长轴和沿第二水平方向(Y方向)的短轴但具有圆角。在一些示例实施例中，多个第一通孔STH1可以具有圆形或带圆角的正方形的平面形状。

第一通孔STH1和第二通孔STH2可以沿第一水平方向(X方向)彼此分开。在一些示例实施例中，多个第一通孔STH1中的一个和多个第二通孔STH2中的一个可以在多个第二通孔STH2中的另一个的沿第一水平方向(X方向)的两侧上彼此分开。

一起参照图14A和图14B，形成填充多个第一通孔STH1和多个第二通孔STH2的第一掩埋绝缘层222。在一些示例实施例中，第一掩埋绝缘层222可以包括氧化硅膜、氮氧化硅膜、含碳氧化硅膜、含碳氮化硅膜和含碳氮氧化硅膜中的任何一种。

在形成覆盖层压结构MS的上部和第一掩埋绝缘层222的上部的第二掩模层224之后，通过使用第二掩模层224作为蚀刻掩模，形成穿过层压结构MS和第一掩埋绝缘层222以暴露基底110的第一凹进STR1和第二凹进STR2。第二掩模层224可以具有分别与第一凹进STR1和第二凹进STR2对应的多个开口。在一些示例实施例中，第二掩模层224可以由氮化硅形成。

第一凹进STR1和第二凹进STR2中的每者可以具有沿第二水平方向(Y方向)延伸的形状。第一凹进STR1可以与多个第一通孔STH1的一部分竖直叠置，并且第一掩埋绝缘层222的填充多个第一通孔STH1的部分可以在第一凹进STR1的内表面上被暴露。

第二凹进STR2可以与多个第二通孔STH2的一部分竖直叠置，并且第一掩埋绝缘层222的填充多个第二通孔STH2的部分可以在第二凹进STR2的内表面上被暴露。

参照图15，在形成填充第二凹进STR2的掩埋结构230之后，去除第二掩模层224，并且去除填充多个第一通孔STH1和多个第二通孔STH2的第一掩埋绝缘层222。

在一些示例实施例中，掩埋结构230可以包括衬垫层232和掩埋层234。衬垫层232可以共形地覆盖第二凹进STR2的底表面和侧表面。掩埋层234可以覆盖衬垫层232并填充第二凹进STR2。在一些示例实施例中，衬垫层232可以由氮化硅制成。在一些示例实施例中，掩埋层234可以包括氧化硅膜、氮氧化硅膜、含碳氧化硅膜、含碳氮化硅膜或含碳氮氧化硅膜中的任何一种。

此后，通过多个第一通孔STH1去除多个牺牲层210，使得多个单晶半导体层120P之间形成多个第一间隙210G。可以经由相对于基底110、多个单晶半导体层120P和衬垫层232具有蚀刻选择性的各向同性蚀刻工艺通过去除多个牺牲层210来形成多个第一间隙210G。

在一些示例实施例中，通过相对于衬垫层232具有蚀刻选择性的各向同性蚀刻工艺来去除多个单晶半导体层120P的一部分，使得可以进一步执行用于扩展多个第一间隙210G的各向同性蚀刻工艺，因此，可以进一步减小多个单晶半导体层120P的水平宽度和竖直厚度。

此后，形成覆盖多个单晶半导体层120P的表面的多个支撑绝缘层242和覆盖支撑绝缘层242的表面的分离绝缘层166。分离绝缘层166可以形成为覆盖多个支撑绝缘层242的表面并且形成一个整体。多个支撑绝缘层242和分离绝缘层166可以形成为完全填充多个第一间隙210G。

可以在最上面的支撑绝缘层242上形成上绝缘层246。上绝缘层246包括氧化硅，并且可以与掩埋结构230的上表面设置在同一水平上。

之后，通过去除支撑绝缘层242的一部分，可以将支撑绝缘层242沿第一水平方向X的宽度形成为小于多个单晶半导体层120P的宽度。因此，可以再次暴露多个第一间隙210G。在一些示例实施例中，去除支撑绝缘层242的一部分的工艺可以通过使用包括磷酸的蚀刻剂的拉回工艺来执行，但是示例实施例不限于此。

当去除支撑绝缘层242的一部分时，分离绝缘层166的一部分和多个单晶半导体层120P的一部分可以设置为从支撑绝缘层242向外突出。

参照图16，在图15的暴露表面上形成间隔衬垫材料层并且形成覆盖间隔衬垫材料层的间隔掩埋材料层之后，通过去除间隔衬垫材料层和间隔掩埋材料层的一部分，形成间隔衬垫层164和填充间隔衬垫层164的一部分的间隔掩埋层162，间隔衬垫层164覆盖沿竖直方向(Z方向)相邻的多个单晶半导体层120P与多个分离绝缘层166之间的空间的一部分的内表面。在一些示例实施例中，间隔衬垫层164可以由氮化硅形成，并且间隔掩埋层162可以包括氧化硅膜、氮氧化硅膜、含碳氧化硅膜、含碳氮化硅膜和含碳氮氧化硅膜中的任何一种。

在形成间隔衬垫层164和间隔掩埋层162之后，形成覆盖暴露表面的栅极绝缘层140和字线130。在形成覆盖栅极绝缘层140并且填充第一凹进STR1的栅电极材料层之后，通过去除栅电极材料层的一部分，可以形成字线130以使得栅电极材料层的其余部分仅保留在多个单晶半导体层120P与分离绝缘层166之间的空间的其余空间的内部中。

栅极绝缘层140可以由选自于氧化硅、铁电材料和介电常数高于氧化硅的介电常数的高k介电材料中的至少一种形成。在一些示例实施例中，栅极绝缘层140可以具有由氧化硅制成的第一介电层和由选自于高k介电材料和铁电材料中的至少一种制成的第二介电层的层压结构。例如，高k介电材料和铁电材料可以包括选自于氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化硅铪(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化硅锆(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钛锶钡(BaSrTiO)、氧化钛钡(BaTiO)、钛酸锆铅(PZT)、钽酸锶铋(STB)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和铅钪钽氧化物(PbScTaO)。

在一些示例实施例中，字线130可以包括覆盖栅极绝缘层140的导电阻挡膜和覆盖导电阻挡膜的导电填充层。导电阻挡膜可以包括例如金属、导电金属氮化物、导电金属硅化物或其组合。例如，导电阻挡膜可以由TiN制成。导电填充层可以包括例如掺杂硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba，Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr，Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施例中，导电填充层可以包括W。

参照图17，可以形成沿竖直方向Z布置并且填充彼此相邻的单晶半导体层120P与分离绝缘层166之间的空间的多个间隔件132。在一些示例实施例中，多个间隔件132中的每个可以由氮化硅形成。在一些示例实施例中，多个间隔件132中的一些可以覆盖在第一凹进STR1的底表面上暴露的基底110的表面。另外，多个间隔件132中的设置在基底110上的一部分间隔件被称为底部间隔件层132L，并且可以具有相对大的厚度。

参照图18，去除多个单晶半导体层120P的暴露在第一凹进STR1中的部分和栅极绝缘层140的覆盖多个单晶半导体层120P的部分。可以暴露多个单晶半导体层120P的面对第一凹进STR1的一端。

在一些示例实施例中，可以将杂质注入到多个单晶半导体层120P的经由第一凹进STR1暴露的一端中以形成多个第一源/漏区122。

此后，形成接触多个第一源/漏区122并在多个第一通孔STH1中沿竖直方向延伸的多条位线150。多条位线150中的每条可以是以下任一种：掺杂的半导体材料(诸如，掺杂有杂质的硅和掺杂有杂质的锗)、导电金属氮化物(诸如，氮化钛和氮化钽)、金属(诸如，钨、钛和钽)以及金属半导体化合物(诸如，硅化钨、硅化钴和硅化钛)。

在一些示例实施例中，多条位线150中的每条可以包括与第一源/漏区122接触的导电阻挡膜和覆盖导电阻挡膜的导电填充层。导电阻挡膜可以包括例如金属、导电金属氮化物、导电金属硅化物或其组合。例如，导电阻挡膜可以由TiN制成。导电填充层可以包括例如掺杂硅、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba，Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr，Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其组合。在一些示例实施例中，导电填充层可以包括W。

参照图19，对多条位线150执行修整工艺，使得可以减小多条位线150沿第一水平方向X的宽度和沿第二水平方向Y的宽度，例如，沿第二水平方向Y的第一宽度W11(见图5)。在修整工艺中，还可以去除多条位线150的上部以降低多条位线150的高度。此外，随着位线150的宽度减小，两个相邻位线150之间的距离D11(参见图3)也可以增大。

在修整工艺中，位线150的设置为远离间隔件132的侧壁部分可以更多地暴露于蚀刻气氛，因此，可以形成参照图6和图7描述的半导体存储器装置100A和100B。

返回参照图3，形成填充第一凹进STR1的位线绝缘层152，并且去除填充第二凹进STR2的掩埋结构230。在一些示例实施例中，位线绝缘层152可以由氧化硅制成。在去除填充第二凹进STR2的掩埋结构230之后，通过第二凹进STR2去除多个支撑绝缘层242，以形成与第二凹进STR2连通的去除空间(未示出)。

例如，在由多个分离绝缘层166限定的去除空间的一部分中共形地形成第一电极EL1之后，去除多个分离绝缘层166中的每个的沿第一水平方向(X方向)的两端之中的面对第二凹进STR2的另一端的一部分，使得沿第一水平方向(X方向)从间隔衬垫层164和间隔掩埋层162朝向第二凹进STR2突出的多个分离绝缘层166的延伸长度可以比多个单晶半导体层120P的延伸长度短。

此后，可以在去除空间中的第一电极EL1上共形地形成电容器介电层DL，然后可以在电容器介电层DL上形成第二电极EL2以填充去除空间。

可以使用上述工艺形成半导体存储器装置100。

根据一些示例实施例，关于半导体存储器装置100，在形成位线150之后，可以对位线150执行修整工艺。因此，可以减小由位线150引起的寄生电容，并且因此可以获得改善的操作特性。

尽管已经参照发明构思的一些示例实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：

晶体管主体，在基底上沿第一水平方向延伸，晶体管主体包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区；

栅电极层，沿与第一水平方向正交的第二水平方向延伸，栅电极层覆盖单晶沟道层的上表面和下表面；

位线，连接到第一源/漏区并且沿竖直方向延伸，位线沿第二水平方向具有第一宽度；

间隔件，覆盖第一源/漏区的上表面和下表面，并且沿第二水平方向具有大于第一宽度的第二宽度；以及

单元电容器，沿第一水平方向相对于晶体管主体位于与位线相对的一侧上，单元电容器包括连接到第二源/漏区的下电极层、电容器介电层和上电极层。

2.根据权利要求1所述的半导体存储器装置，其中，晶体管主体具有突起，突起具有沿第二水平方向凸出地突出的平面形状，并且突起的一部分是单晶沟道层的一部分。

3.根据权利要求2所述的半导体存储器装置，其中，突起的其余部分是第二源/漏区的一部分。

4.根据权利要求1所述的半导体存储器装置，其中，间隔件与第一源/漏区竖直叠置并且与位线接触。

5.根据权利要求1所述的半导体存储器装置，其中，第一源/漏区、单晶沟道层和第二源/漏区中的每者包括单晶半导体材料。

6.根据权利要求1所述的半导体存储器装置，其中，

单晶沟道层包括单晶半导体材料，并且

第一源/漏区和第二源/漏区中的每者包括掺杂有杂质的多晶半导体材料。

7.根据权利要求1所述的半导体存储器装置，其中，位线具有梯形的水平剖面的形状。

8.根据权利要求7所述的半导体存储器装置，其中，

间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且

位线的沿第二水平方向的第一宽度在远离间隔件的第一侧壁的方向上减小。

9.根据权利要求1所述的半导体存储器装置，其中，

位线具有半圆的形状的水平剖面，

间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且

其中，位线的沿第二水平方向的第一宽度在远离间隔件的第一侧壁的方向上减小。

10.根据权利要求1所述的半导体存储器装置，其中，

间隔件具有与位线接触的第一侧壁和与第一侧壁相对的第二侧壁，并且

沿竖直方向延伸的位线掩埋绝缘层与间隔件的第一侧壁相邻，且位线位于位线掩埋绝缘层与间隔件的第一侧壁之间。

11.根据权利要求10所述的半导体存储器装置，其中，

位线掩埋绝缘层的沿第二水平方向的宽度大于位线的第一宽度，并且

位线的侧壁相对于位线掩埋绝缘层的侧壁和间隔件的侧壁沿第二水平方向凹进。

12.一种半导体存储器装置，所述半导体存储器装置包括：

多个晶体管主体，在基底上沿竖直方向彼此间隔开并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的突起；

多条位线，在基底上沿第二水平方向彼此间隔开，沿竖直方向彼此平行地延伸，并且所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区；

多条字线，沿竖直方向彼此间隔开，沿第二水平方向彼此平行地延伸，所述多条字线在其间具有栅极绝缘层，并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面和下表面；

多个间隔件，均位于第一源/漏区中的一个对应的第一源/漏区的上表面和下表面上，并且所述多个间隔件中的每个包括与所述多条位线中的一条对应的位线接触的第一侧壁；以及

多个单元电容器，均连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区，所述多个单元电容器中的每个包括第一电极、电容器介电层和第二电极，

其中，所述多条位线中的每条沿第二水平方向具有第一宽度，并且

所述多个间隔件中的每个具有沿第二水平方向的比所述多条位线中的每条的第一宽度大的第二宽度。

13.根据权利要求12所述的半导体存储器装置，其中，突起的一部分是单晶沟道层的一部分，并且突起的其余部分是第二源/漏区的一部分。

14.根据权利要求12所述的半导体存储器装置，其中，第一电极具有其中开口部分朝向与第二源/漏区相反的方向旋转90度的U形的水平剖面。

15.根据权利要求12所述的半导体存储器装置，其中，

所述多条位线中的每条具有梯形的水平剖面的形状，并且

所述多条位线中的每条的沿第二水平方向的第一宽度在远离所述多个间隔件中的一个对应的间隔件的第一侧壁的方向上减小。

16.根据权利要求12所述的半导体存储器装置，其中，

所述多条位线中的每条具有半圆的形状的水平剖面，并且

所述多条位线中的每条的沿第二水平方向的第一宽度在远离所述多个间隔件中的一个对应的间隔件的第一侧壁的方向上减小。

17.根据权利要求12所述的半导体存储器装置，其中，沿竖直方向延伸的位线掩埋绝缘层与所述多个间隔件中的一个对应的间隔件的第一侧壁相邻，且所述多条位线中的一条对应的位线位于位线掩埋绝缘层与所述多个间隔件中的所述一个对应的间隔件之间。

18.根据权利要求17所述的半导体存储器装置，其中，

位线掩埋绝缘层的沿第二水平方向的宽度大于位线的第一宽度，并且

所述多条位线中的所述一条对应的位线的侧壁相对于位线掩埋绝缘层的侧壁和所述多个间隔件中的所述一个对应的间隔件的侧壁沿第二水平方向凹进。

19.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括：

屏蔽层，位于所述多条位线中的两条相邻的位线之间，屏蔽层包括空气或低k材料。

20.一种半导体存储器装置，所述半导体存储器装置包括：

多个晶体管主体，在基底上沿竖直方向彼此间隔开并且沿第一水平方向彼此平行地延伸，所述多个晶体管主体中的每个包括沿第一水平方向顺序地布置的第一源/漏区、包括单晶硅的单晶沟道层和第二源/漏区，所述多个晶体管主体中的每个具有沿与第一水平方向正交的第二水平方向凸出地突出的具有平面形状的突起，所述多个晶体管主体中的每个的一部分是单晶沟道层的一部分；

多条位线，在基底上沿第二水平方向彼此间隔开并且沿竖直方向彼此平行地延伸，所述多条位线中的每条连接到所述多个晶体管主体中的一个对应的晶体管主体的第一源/漏区，所述多条位线中的每条沿第二水平方向具有第一宽度；

多条字线，沿着竖直方向彼此间隔开并且沿第二水平方向彼此平行地延伸，所述多条字线在其间具有栅极绝缘层，并且所述多条字线中的每条至少覆盖所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的上表面或所述多个晶体管主体中的一个对应的晶体管主体的单晶沟道层的下表面；

间隔件，覆盖第一源/漏区的上表面和下表面，并且沿第二水平方向具有大于第一宽度的第二宽度；以及

多个单元电容器，均包括连接到所述多个晶体管主体中的一个对应的晶体管主体的第二源/漏区的第一电极、覆盖第一电极的第二电极以及位于第一电极与第二电极之间的电容器介电层。

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