CN116347888A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN116347888A
CN116347888A CN202211402871.7A CN202211402871A CN116347888A CN 116347888 A CN116347888 A CN 116347888A CN 202211402871 A CN202211402871 A CN 202211402871A CN 116347888 A CN116347888 A CN 116347888A
Authority
CN
China
Prior art keywords
word line
conductive
semiconductor device
dual
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211402871.7A
Other languages
English (en)
Inventor
金承焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN116347888A publication Critical patent/CN116347888A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件，包括：导电线叠置件，该导电线叠置件包括多个双导电线，所述多个双导电线在与衬底的表面垂直的方向上被叠置在衬底之上；导电线焊盘，该导电线焊盘在每个双导电线的边缘部分之间横向地定向；以及接触插塞，该接触插塞接触双导电线的边缘部分。

Description

半导体器件
相关申请的交叉引用
本申请要求2021年12月23日提交的申请号为10-2021-0186190的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本发明的各种实施例涉及一种半导体器件，并且更具体地，涉及一种包括三维存储单元的半导体器件。
背景技术
为了增加存储器件的净裸片，存储单元的尺寸不断减小。随着存储单元的尺寸被小型化，需要减小寄生电容(Cb)，而需要增大电容。然而，由于存储单元的结构限制，增加净裸片是困难的。
最近，提出了包括以三维布置的存储单元的三维半导体器件。
发明内容
本发明的实施例针对包括高度集成的存储单元的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：导电线叠置件，该导电线叠置件包括多个双导电线，所述多个双导电线在与衬底的表面垂直的方向上被叠置在衬底之上；导电线焊盘，该导电线焊盘在每个双导电线的边缘部分之间被横向地定向；以及接触插塞，该接触插塞接触双导电线的边缘部分。
根据本发明的另一个实施例，一种半导体器件包括：字线叠置件，该字线叠置件包括多个双字线，所述多个双字线在与衬底的表面垂直的方向上被叠置在衬底之上；字线焊盘，该字线焊盘在每个双字线的边缘部分之间被横向地定向；多个有源层，所述多个有源层被设置在双字线之间，并且在双字线延伸的方向上彼此横向地间隔开；位线，该位线共同耦接至有源层的第一端部，并且在与衬底的表面垂直的方向上延伸；以及电容器，该电容器分别耦接至有源层的第二端部。
根据本发明的另一个实施例，一种半导体器件包括：多个双导电线，所述多个双导电线被叠置在衬底之上，每个双导电线包括彼此面对的成对的第一导电线；多个导电线焊盘，每个导电线焊盘在每个双导电线的边缘部分处被设置在相应的成对的第一导电线之间；多个接触插塞，所述多个接触插塞分别接触双导电线的边缘部分；多个有源层，所述多个有源层分别被设置在双导电线之间，并且在双导电线被叠置的方向上彼此横向地间隔开；第二导电线，该第二导电线共同耦接至有源层的第一端部，并且在与衬底的表面垂直的方向上延伸；以及多个电容器，所述多个电容器分别耦接至有源层的第二端部。
根据本发明的又一个实施例，一种用于制造半导体器件的方法包括：在衬底之上形成层间电介质层；在层间电介质层之上形成叠置件本体，在该叠置件本体中，第一横向水平电介质层、第一字线、有源层、第二字线、以及第二横向水平电介质层按照所述顺序被叠置；通过去除第一字线和有源层而在第一字线与第二字线之间形成焊盘状开口；形成填充焊盘状开口的字线焊盘。
形成焊盘状开口可以包括：形成长条状开口，该长条状开口将叠置件本体划分成第一字线边缘部分和第二字线边缘部分；形成绝缘长条件以填充长条状开口；通过对长条件的一部分进行刻蚀而在第一字线边缘部分与第二字线边缘部分之间形成焊盘分离开口；以及通过焊盘分离开口去除有源层。
焊盘分离开口可以与衬底的表面垂直地延伸，并且焊盘状开口可以从焊盘分离开口开始横向地延伸。
双字线的边缘部分和字线焊盘可以具有台阶形状。
双字线和字线焊盘可以包括金属基材料。
每个字线焊盘可以包括第一端部和第二端部，并且字线焊盘的第一端部可以是竖向地自对准的，而字线焊盘的第二端部可以是不对准的，并且具有台阶形状。
双导电线的边缘部分和导电线焊盘可以是彼此直接接触的。
通过以下附图和对本发明的实施例的详细描述，本发明的这些和其他特征和优点对于本领域技术人员来说将变得显而易见。
附图说明
图1是示出根据本发明的实施例的半导体器件的示意性透视图。
图2是示出图1的存储单元的示意性截面图。
图3是示出根据本发明的实施例的半导体器件的示意性透视图。
图4是示出图3的字线叠置件WLS的示意性截面图。
图5A是示出根据本发明的另一个实施例的半导体器件的示意性平面图。
图5B是图5A的单元阵列部分的详细布局图。
图6是沿图5A的线A-A′截取的截面图。
图7是沿图5A的线B-B′截取的截面图。
图8是沿图5A的线C-C′截取的截面图。
图9至图13示出了根据本发明的实施例的用于制造半导体器件的方法。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各个附图和实施例中指代相同的部件。
附图不一定按比例绘制，并且在某些情况下，为了清楚地说明实施例的特征，可能已经夸大了比例。当第一层被称为“在第二层上”或“在衬底上”时，它不仅涉及第一层直接形成在第二层或衬底上的情况，而且涉及第三层存在于第一层与第二层或衬底之间的情况。
根据本发明的以下实施例，存储单元可以被竖向叠置以增大存储单元密度并降低寄生电容。
图1是示出根据本发明的实施例的半导体器件的示意性透视图。图2是示出图1的存储单元的示意性截面图。
参考图1，半导体器件100可以包括：导电线叠置件(conductive line stack)DWL，该导电线叠置件DWL包括成对的第一导电线WL1和WL2，成对的第一导电线WL1和WL2在与衬底SUB的表面垂直的方向上被叠置在衬底SUB之上；导电焊盘WLP，该导电焊盘WLP介于第一导电线WL1和WL2的边缘部分WLE1和WLE2之间；接触插塞WC，该接触插塞WC接触导电线叠置件DWL的边缘部分WLE；第二导电线BL，该第二导电线BL在衬底SUB之上在与衬底SUB的表面垂直的方向上延伸；以及导电层ACT，该导电层ACT在与第一导电线WL1和WL2交叉的方向上被横向地定向。第一导电线WL1和WL2在本文中也被称为第一子导电线WL1和第二子导电线WL2。成对的第一导电线WL1和WL2可以包括成对的第一子导电线WL1和第二子导电线WL2。第一导电线WL1的边缘部分WLE1可以被称为第一子导电线WL1的边缘部分WLE1。第一导电线WL2的边缘部分WLE2可以被称为第二子导电线WL2的边缘部分WLE2。接触插塞WC可以耦接至第二子导电线WL2的边缘部分WLE2。第一子导电线WL1可以被设置在横向地定向的导电层ACT的上表面上，并且第二子导电线WL2可以被设置在横向地定向的导电层ACT的下表面上。
半导体器件100可以包括存储单元MC，并且存储单元MC可以包括动态随机存取存储器(DRAM)单元。在下文中，第一导电线WL1和WL2在本文中也被称为第一字线WL1和第二字线WL2，并且第二导电线BL在本文中也被称为位线BL。导电线叠置件DWL在本文中也被称为双字线DWL。导电焊盘WLP在本文中也被称为字线焊盘WLP。横向定向的导电层ACT在本文中也称为有源层ACT。双字线DWL可以包括成对的第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以被横向地定向，有源层ACT位于它们之间。
参考图1和图2，半导体器件100可以包括衬底SUB以及形成在衬底SUB之上的存储单元MC。存储单元MC可以被设置在比衬底SUB高的水平高度处。存储单元MC可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括有源层ACT和双字线DWL。双字线DWL可以包括彼此面对的第一字线WL1和第二字线WL2，有源层ACT介于它们之间。电容器CAP可以包括储存节点SN、板式节点PN、以及设置在储存节点SN与板式节点PN之间的电介质层DE。
位线BL可以在第一方向D1上延伸。第一方向D1可以与衬底SUB的表面垂直。有源层ACT可以在第二方向D2上延伸。第二方向D2可以与衬底SUB的表面平行。双字线DWL可以在第三方向D3上延伸。第三方向D3可以与衬底SUB的表面平行，并且第三方向D3可以与第一方向D1和第二方向D2相交。第一方向D1、第二方向D2和第三方向D3可以彼此正交，然而，本发明不仅限于这种正交配置。
位线BL可以沿第一方向D1竖向地定向。位线BL可以被称为竖向地定向的位线或柱状位线。位线BL可以包括导电材料。位线BL可以包括硅基材料、金属基材料、或它们的组合。位线BL可以包括硅、金属、金属氮化物、金属硅化物、或它们的组合。位线BL可以包括多晶硅、氮化钛、钨、或它们的组合。例如，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。位线BL可以包括氮化钛和钨。例如，位线BL可以包括“TiN/W叠置件”，该TiN/W叠置件包括氮化钛层以及设置在氮化钛层之上的钨层。
双字线DWL可以在第三方向D3上延伸。有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL开始在第二方向D2上横向地布置。双字线DWL可以包括成对的字线，例如，第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可在第一方向D1上彼此面对，有源层ACT介于它们之间。
有源层ACT可以在位线BL与电容器CAP之间被横向地定向。有源层ACT的第一侧部可以耦接至位线BL，并且有源层ACT的第二侧部可以耦接至电容器CAP。有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括硅、单晶硅、多晶硅、锗、硅锗、或铟镓锌氧化物(IGZO)。
有源层ACT可以包括沟道CH、在沟道CH与位线BL之间的第一源极/漏极区SR、以及在沟道CH与电容器CAP之间的第二源极/漏极区DR。沟道CH可以被限定在第一源极/漏极区SR与第二源极/漏极区DR之间。沟道CH和双字线DWL可以在第一方向D1上彼此竖向地交叠。沟道CH可以在第二方向D2上横向地延伸。
第一源极/漏极区SR和第二源极/漏极区DR可以被掺杂有相同导电类型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以被掺杂有N型杂质或P型杂质。第一源极/漏极区SR和第二源极/漏极区DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)、以及它们的组合中的至少一种杂质。第一源极/漏极区SR可以接触位线BL，并且第二源极/漏极区DR可以接触电容器CAP的储存节点SN。
晶体管TR可以是单元晶体管并且可以具有双字线DWL。在双字线DWL中，第一字线WL1和第二字线WL2可以具有相同的电势。例如，第一字线WL1和第二字线WL2可以形成一对，并且相同的字线驱动电压可以被施加至第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以通过字线焊盘WLP彼此耦接，并且可以通过接触插塞WC施加相同的字线驱动电压。
如上所述，根据本发明的实施例的存储单元MC可以具有双字线DWL，在双字线DWL中，第一字线WL1和第二字线WL2与一个沟道CH相邻地设置。
有源层ACT可以具有比第一字线WL1和第二字线WL2小的厚度。换言之，有源层ACT在第一方向D1上的竖向厚度可以小于第一字线WL1和第二字线WL2中的每一个在第一方向D1上的竖向厚度。上述的薄有源层ACT可以被称为薄体有源层。薄有源层ACT可以包括薄体沟道CH，并且薄体沟道CH可以具有大约10nm或更小的厚度。根据本发明的另一个实施例，沟道CH可以具有与第一字线WL1和第二字线WL2中的每一个的竖向厚度相同的竖向厚度。
有源层ACT的上表面和下表面可以具有平坦表面。换言之，有源层ACT的上表面和下表面可以在第二方向D2上彼此平行。
可以在第一字线WL1与有源层ACT之间以及第二字线WL2与有源层ACT之间形成栅极电介质层GD。栅极电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氧氮化物、金属硅酸盐、高k材料、铁电材料、反铁电材料、或它们的组合。栅极电介质层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON、或HfZrO。
第一字线WL1和第二字线WL2中的每一个可以包括金属、金属合金或半导体材料。第一字线WL1和第二字线WL2中的每一个可以包括氮化钛、钨、多晶硅、或它们的组合。例如，第一字线WL1和第二字线WL2中的每一个可以包括TiN/W叠置件，氮化钛和钨被顺序地叠置在所述TiN/W叠置件中。第一字线WL1和第二字线WL2中的每一个可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有大约4.5eV或更小的低功函数，而P型功函数材料可以具有大约4.5eV或更大的高功函数。
电容器CAP可以从晶体管TR开始在第二方向D2上横向地设置。电容器CAP可以包括从有源层ACT开始在第二方向D2上横向地延伸的储存节点SN。电容器CAP还可以包括在储存节点SN之上的板式节点PN以及电介质层DE。储存节点SN、电介质层DE和板式节点PN可以在第二方向D2上横向地布置。储存节点SN可以具有横向地定向的圆筒形状(cylinder-shape)。电介质层DE可以共形地覆盖储存节点SN的圆筒状内壁和圆筒状外壁。板式节点PN可以具有在电介质层DE之上延伸至储存节点SN的圆筒状内壁和圆筒状外壁的形状。储存节点SN可以电连接至第二源极/漏极区DR。板式节点PN可以耦接至板式线PL。板式节点PN和板式线PL可以由相同的材料形成并且可以具有一体结构。
储存节点SN可以具有三维结构，并且三维结构的储存节点SN可以具有沿第二方向D2定向的横向三维结构。作为三维结构的示例，储存节点SN可以具有圆筒形状。根据本发明的另一个实施例，储存节点SN可以具有柱形状或柱筒形状(pylinder shape)。柱筒形状可以指柱形状和圆筒形状被合并于其中的结构。
储存节点SN和板式节点PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物、或它们的组合。例如，储存节点SN和板式节点PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)叠置件、氮化钨/钨(WN/W)叠置件。板式节点PN可以包括金属基材料和硅基材料的组合。例如，板式节点PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的叠置件。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)叠置件中，硅锗可以是在氮化钛之上填充储存节点SN的圆筒的内部的间隙填充材料，并且氮化钛(TiN)可以用作电容器CAP的板式节点PN，以及氮化钨可以是低电阻材料。
电介质层DE可以包括氧化硅、氮化硅、高k材料、或它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有大约3.9的介电常数，并且电介质层DE可以包括具有大约4或更大的介电常数的高k材料。高k材料可以具有大约20或更大的介电常数。高介电常数材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。电介质层DE可以被形成为上述高k材料之一的单层。电介质层DE可以被形成为包括两层或更多层的上述高k材料的复合层。
电介质层DE可以由锆基氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的叠置件结构。包括氧化锆(ZrO2)的叠置件结构可以包括ZA(ZrO2/Al2O3)叠置件或ZAZ(ZrO2/Al2O3/ZrO2)叠置件。ZA叠置件可以具有氧化铝(Al2O3)被叠置在氧化锆(ZrO2)之上的结构。ZAZ叠置件可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)被顺序地叠置的结构。ZA叠置件和ZAZ叠置件可以被称为氧化锆基层(ZrO2基层)。根据本发明的另一个实施例，电介质层DE可以由铪基氧化物(Hf基氧化物)形成。电介质层DE可以具有至少包括氧化铪(HfO2)的叠置件结构。包括氧化铪(HfO2)的叠置件结构可以包括HA(HfO2/Al2O3)叠置件或HAH(HfO2/Al2O3/HfO2)叠置件。HA叠置件可以具有氧化铝(Al2O3)被叠置在氧化铪(HfO2)之上的结构。HAH叠置件可以具有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)被顺序地叠置的结构。HA叠置件和HAH叠置件可以被称为氧化铪基层(HfO2基层)。在ZA叠置件、ZAZ叠置件、HA叠置件和HAH叠置件中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)高的带隙能量(在下文中，被简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层DE可以包括高k材料和高带隙材料的叠置件，该高带隙材料具有比高k材料的带隙大的带隙。电介质层DE可以包括氧化硅(SiO2)作为除氧化铝(Al2O3)之外的另一种高带隙材料。由于电介质层DE包括高带隙材料，因此可以抑制泄漏电流。高带隙材料可以比高k材料薄。根据本发明的另一个实施例，电介质层DE可以包括高k材料和高带隙材料被交替地叠置于其中的层叠结构。例如，电介质层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)叠置件、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)叠置件、HAHA(HfO2/Al2O3/HfO2/Al2O3)叠置件、或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)叠置件。在上述层叠结构中，氧化铝(Al2O3)层可以比氧化锆(ZrO2)层和氧化铪(HfO2)层中的每一个薄。
根据本发明的另一个实施例，电介质层DE可以包括包含氧化锆、氧化铪和氧化铝的叠置件结构、层叠结构、或混合结构。
根据本发明的另一个实施例，电介质层DE可以包括铁电材料或反铁电材料。
根据本发明的另一个实施例，可以在储存节点SN与电介质层DE之间进一步形成用于改善泄漏电流的界面控制层(未示出)。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在板式节点PN与电介质层DE之间。
电容器CAP可以包括金属-绝缘体-金属(MIM)电容器。储存节点SN和板式节点PN可以包括金属基材料。
电容器CAP可以替换为另一种数据储存材料。例如，数据储存材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
返回参考图1，双字线DWL可以包括字线边缘部分WLE，并且接触插塞WC可以耦接至字线边缘部分WLE。字线边缘部分WLE可以指第一字线WL1和第二字线WL2的端部。例如，字线边缘部分WLE可以包括第一字线边缘部分WLE1和第二字线边缘部分WLE2。字线边缘部分WLE还可以包括：在第一字线边缘部分WLE1与第二字线边缘部分WLE2之间的字线焊盘WLP。字线焊盘WLP可以与有源层ACT横向地间隔开。字线焊盘WLP可以直接接触第一字线边缘部分WLE1和第二字线边缘部分WLE2。第一字线边缘部分WLE1、字线焊盘WLP和第二字线边缘部分WLE2可以在第一方向D1上被竖向地叠置。字线边缘部分WLE的端部可以包括竖向平坦表面。因此，字线焊盘WLP的端部可以与第一字线边缘部分WLE1的端部和第二字线边缘部分WLE2的端部自对准。
第一字线边缘部分WLE1和第二字线边缘部分WLE2可以由与第一字线WL1和第二字线WL2的材料相同的材料形成。第一字线边缘部分WLE1和第二字线边缘部分WLE2中的每一个可以包括金属、金属合金或半导体材料。第一字线边缘部分WLE1和第二字线边缘部分WLE2中的每一个可以包括氮化钛、钨、多晶硅、或它们的组合。例如，第一字线边缘部分WLE1和第二字线边缘部分WLE2中的每一个可以包括TiN/W叠置件，氮化钛和钨被顺序地叠置在所述TiN/W叠置件中。
字线焊盘WLP可以由与第一字线边缘部分WLE1和第二字线边缘部分WLE2相同的材料形成。字线焊盘WLP可以包括金属、金属合金或半导体材料。字线焊盘WLP可以包括氮化钛、钨、多晶硅、或它们的组合。例如，字线焊盘WLP可以包括TiN/W叠置件，氮化钛和钨被顺序地叠置在所述TiN/W叠置件中。第一字线边缘部分WL1和第二字线边缘部分WLE2可以通过字线焊盘WLP彼此电连接。
接触插塞WC可以在第一方向D1上竖向地延伸。接触插塞WC可以直接地耦接至第二字线边缘部分WLE2。接触插塞WC可以包括金属基材料。
图3是示出根据本发明的实施例的半导体器件的示意性透视图。图4是示出图3的字线叠置件WLS的示意性截面图。
参考图3和图4，半导体器件200可以包括存储单元阵列MCA。存储单元阵列MCA可以包括多个存储单元。这里，存储单元阵列MCA的存储单元可以包括图1和图2的存储单元MC。如图3所示，图1和图2的存储单元MC可以在第一方向D1上被竖向地叠置。
存储单元阵列MCA可以包括在衬底SUB之上被竖向叠置的多个有源层ACT和多个双字线DWL1至DWL4。双字线DWL1至DWL4中的每一个可以包括彼此面对的第一字线WL1和第二字线WL2，有源层ACT介于它们之间。双字线DWL1至DWL4可以从衬底SUB的表面开始在第一方向D1上被竖向地叠置。双字线DWL1至DWL4的叠置件在本文中也被称为“字线叠置件WLS”。
存储单元阵列MCA还可以包括：在衬底SUB之上的位线BL、多个晶体管TR、以及多个电容器CAP。每个晶体管TR可以包括有源层ACT以及双字线DWL1至DWL4之中的双字线。
双字线DWL1至DWL4可以在第三方向D3上横向地延伸。
字线叠置件WLS可以包括字线边缘部分WLE。字线边缘部分WLE可以指双字线DWL1至DWL4的端部。字线边缘部分WLE可以包括台阶状的字线边缘部分WLE1至WLE4。接触插塞WC1至WC4可以分别耦接至字线边缘部分WLE1至WLE4。字线边缘部分WLE可以指：第一字线WL1和第二字线WL2的端部。字线边缘部分WLE1至WLE4中的每一个可以包括第一字线边缘部分WE1和第二字线边缘部分WE2。字线边缘部分WLE1至WLE4中的每一个还可以包括字线焊盘WLP1至WLP4。字线焊盘WLP1至WLP4可以与有源层ACT横向地间隔开。单独的字线焊盘WLP1至WLP4可以形成在第一字线边缘部分WE1与第二字线边缘部分WE2之间。字线焊盘WLP1至WLP4可以直接接触第一字线边缘部分WE1和第二字线边缘部分WE2。
字线边缘部分WLE1至WLE4的第一端部可以与第一竖向水平(vertical level)D11对准。字线焊盘WLP1至WLP4的第一端部可以与第一竖向水平D11对准。在字线焊盘WLP1至WLP4的每一个中，字线焊盘WLP1至WLP4的第二端部可以与第一字线边缘部分WE1和第二字线边缘部分WE2的端部自对准。
字线叠置件WLS的字线边缘部分WLE可以具有台阶形状(参考附图标记“ST”)。字线边缘部分WLE1至WLE4的第二端部可以彼此不对准。例如，字线边缘部分WLE1至WLE4的第二端部可以沿着台阶形状ST彼此不对准。
字线焊盘WLP1至WLP4可以在第三方向D3上横向地延伸。字线焊盘WLP1至WLP4可以具有不同的横向长度。字线焊盘WLP1至WLP4的横向长度可以在从最下面的字线焊盘WLP1朝向最上面的字线焊盘WLP4的方向上逐渐减小。
可以通过将单独的双字线DWL1至DWL4和单独的字线焊盘WLP1至WLP4组合来形成具有
Figure BDA0003934709520000091
形状的导电线。
形成字线焊盘WLP1至WLP4的方法可以包括：通过去除设置在第一字线边缘部分WE1与第二字线边缘部分WE2之间的材料(例如，电介质材料、半导体材料)来形成焊盘状凹陷；以及用导电材料填充焊盘状凹陷。
字线叠置件WLS还可以包括层间电介质层IL，并且层间电介质层IL可以被设置在字线边缘部分WLE1至WLE4之间。层间电介质层IL可以横向地延伸以被设置在双字线DWL1至DWL4之间。层间电介质层IL可以在第三方向D3上横向地延伸。层间电介质层IL可以具有不同的横向长度。层间电介质层IL的横向长度可以在从最下面的层间电介质层IL至最上面的层间电介质层IL的方向上逐渐减小。双字线DWL1至DWL4的横向长度可以与层间电介质层IL的横向长度相同。
如上所述，由于字线焊盘WLP1至WLP4形成在第一字线边缘部分WE1与第二字线边缘部分WE2之间，因此可以提高双字线DWL1至DWL4的电阻。此外，可以防止接触插塞WC1至WC4被字线焊盘WLP1至WLP4冲压(punched)。
图5A是示出根据本发明的另一个实施例的半导体器件的示意性平面图。图5B是图5A的单元阵列部分的详细布局图。图6是沿图5A的线A-A′截取的截面图。图7是沿图5A的线B-B′截取的截面图。图8是沿图5A的线C-C′截取的截面图。在图5A至图8中，将省略也出现在图1至图4中的构成元件的详细描述。
参考图5A至图8，半导体器件300可以包括单元阵列部分CAR和接触部分CTR。如图3和图4所示的存储单元阵列MCA的存储单元MC可以被设置在单元阵列部分CAR中，并且如图3和图4所示的存储单元阵列MCA的边缘部分WLE可以被设置在接触部分CTR中。多个接触插塞WC1至WC4可以进一步被设置在接触部分CTR中。半导体器件300可以包括多个字线叠置件WLS11和WLS12，并且字线叠置件WLS11和WLS12中的每一个可以包括多个双字线DWL1至DWL4。双字线DWL1至DWL4可以在第一方向D1上被竖向地叠置。双字线DWL1至DWL4可以在第三方向D3上横向地延伸。
字线叠置件WLS11和WLS12中的每一个可以包括字线边缘部分WLE1和WLE2。字线边缘部分WLE1和WLE2中的每一个可以具有台阶形状，并且台阶形状可以被限定在接触部分CTR中。多个字线焊盘WLP1至WLP4可以被设置在接触部分CTR中。字线焊盘WLP1至WLP4可以在第三方向D3上横向地延伸。横向长度可以在从最下面的字线焊盘WLP1朝向最上面的字线焊盘WLP4的方向上逐渐减小。接触插塞WC1至WC4可以分别耦接至字线边缘部分WLE1和WLE2。
半导体器件300还可以包括大长条件(slit)LSL1、LSL2和LSL3，并且大长条件LSL1、LSL2和LSL3可以在第三方向D3上延伸。字线叠置件WLS11和WLS12可以在第二方向D2上被设置在大长条件LSL1、LSL2和LSL3之间。例如，第一大长条件LSL1可以被设置在第一字线叠置件WLS11与第二字线叠置件WLS12之间，并且第一字线叠置件WLS11可以被设置在第一大长条件LSL1与第二大长条件LSL2之间。第二字线叠置件WLS12可以被设置在第一大长条件LSL1与第三大长条件LSL3之间。
半导体器件300还可以包括小长条件SSL1和SSL2。小长条件SSL1和SSL2可以在第一方向D1上竖向地延伸并且可以分别接触字线边缘部分WLE1和WLE2的一侧的侧壁。小长条件SSL1和SSL2可以穿过字线边缘部分WLE1和WLE2的一侧的侧壁。第一小长条件SSL1可以穿过第一字线边缘部分WLE1的一侧的侧壁，并且第二小长条件SSL2可以穿过第二字线边缘部分WLE2的一侧的侧壁。第一小长条件SSL1和第二小长条件SSL2可以直接接触第一大长条件LSL1。
字线边缘部分WLE1和WLE2以及字线焊盘WLP1至WLP4可以由大长条件LSL1、LSL2和LSL3以及小长条件SSL1和SSL2支撑。大长条件LSL1、LSL2和LSL3以及小长条件SSL1和SSL2可以被称为支撑件。大长条件LSL1、LSL2和LSL3以及小长条件SSL1和SSL2可以由电介质材料形成。
返回参考图8，第一大长条件LSL1可以包括直接接触第一字线WL1A至WL1D和第二字线WL2A至WL2D的多个突出部。第一字线WL1A至WL1D和第二字线WL2A至WL2D在第二方向D2上的横向长度可以小于字线焊盘WLP1至WLP4在第二方向D2上的横向长度。
第一字线叠置件WLS11和第二字线叠置件WSL12可以被设置在衬底SUB之上，并且第一层间电介质层ILD1可以设置在第一字线叠置件WLS11与第二字线叠置件WSL12之间。
第一字线叠置件WLS11和第二字线叠置件WLS12可以包括多个双字线DWL1至DWL4。第一双字线DWL1可以包括第一字线WL1A和第二字线WL2A。第二双字线DWL2可以包括第一字线WL1B和第二字线WL2B。第三双字线DWL3可以包括第一字线WL1C和第二字线WL2C。第四双字线DWL4可以包括第一字线WL1D和第二字线WL2D。第一横向水平电介质层IL1可以被设置在双字线DWL1至DWL4之间。在单元阵列部分CAR中，多个有源层ACT可以被设置在第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。第二横向水平电介质层IL2可以被设置在单元阵列部分CAR中的有源层ACT之间。在接触部分CTR中，字线焊盘WLP1至WLP4可以被设置在第一字线WL1A至WL1D与第二字线WL2A至WL2D之间。接触插塞WC1至WC4可以分别耦接至第二字线WL2A至WL2D。接触插塞WC1至WC4可以穿过第二层间电介质层ILD2。第二层间电介质层ILD2可以覆盖字线叠置件WLS11和WLS12的边缘部分WLE1和WLE2。
图5B是单元阵列部分CAR的详细平面图，并且单元阵列部分CAR可以包括第一字线叠置件WLS11和第二字线叠置件WLS12、有源层ACT′、位线BL、电容器CAP、以及板式线PL。位线BL可以在第一方向D1上竖向地延伸。有源层ACT′可以在第二方向D2上横向地延伸。第一字线叠置件WLS11和第二字线叠置件WLS12可以在第三方向D3上横向地延伸。单元阵列部分CAR可以具有镜像型结构，其中位线BL被共享。
返回参考图5A和图5B，单元阵列部分CAR中的第一字线叠置件WLS11和第二字线叠置件WLS12可以包括从平面图的角度看的凹口状侧壁。从单元阵列部分CAR延伸的第一字线叠置件WLS11和第二字线叠置件WLS12的边缘部分WLE1和WLE2的侧壁可以具有线性形状。单元阵列部分CAR的字线叠置件WLS11和WLS12中的每一个可以包括：在第三方向D3上延伸并且彼此面对的凹口状侧壁。此外，双字线DWL1至DWL4、第一字线WL1A至WL1D、以及第二字线WL2A至WL2D可以包括：在第三方向D3上延伸的凹口状侧壁。每个凹口状侧壁可以包括平坦表面WLF和凹陷表面WLR。平坦表面WLF和凹陷表面WLR可以在第三方向D3上交替地重复。平坦表面WLF可以是平坦侧壁，并且凹陷表面WLR可以是凹陷侧壁。
在第一字线叠置件WLS11中，在第二方向D2上面对的平坦表面WLF之间的距离可以比在第二方向D2上面对的凹陷表面WLR之间的距离长。根据本发明的另一个实施例，凹陷表面WLR可以具有圆形形状(round shape)。例如，凹陷表面WLR可以单独地具有半球形凹口形状，并且可以在第二方向D2上彼此对称。
在接触部分CTR中，第一字线叠置件WLS11和第二字线叠置件WLS12的边缘部分WLE1和WLE2的侧壁可以具有平坦表面在其中延伸的线性形状。
有源层ACT′可以包括沟道突出部CHP，并且沟道突出部CHP可以与第一字线叠置件WLS11和第二字线叠置件WLS12竖向地交叠。有源层ACT′可以具有菱形状。
图9至图13示出了根据本发明的实施例的用于制造半导体器件的方法。
参考图9至图13，用于制造半导体器件的方法可以包括：在衬底11之上形成层间电介质层12；形成叠置件本体SB，在该叠置件本体中，第一横向水平电介质层13、第一字线16A、有源层15、栅极电介质层14、第二字线16B、以及第二横向水平电介质层13按照所述的顺序被叠置；通过去除有源层15和栅极电介质层14而在第一字线16A与第二字线16B之间形成焊盘状开口21；以及形成填充焊盘状开口21的字线焊盘22。形成焊盘状开口21可以包括：形成长条状开口，该长条状开口将叠置件本体SB划分为第一字线边缘部分WLE1和第二字线边缘部分WLE2；形成填充长条状开口的绝缘长条件17；通过对长条件17的一部分进行刻蚀而在第一字线边缘部分WLE1与第二字线边缘部分WLE2之间形成焊盘分离开口20；以及通过焊盘分离开口20去除栅极电介质层14和有源层15。焊盘分离开口20可以垂直于衬底11的表面延伸，并且焊盘状开口21可以从焊盘分离开口20开始横向地延伸。
在下文中，将参考图5A至图8和图9至图13描述根据本发明的实施例的用于制造半导体器件的方法。
参考图9，可以在衬底11之上形成层间电介质层12。层间电介质层12可以包括电介质材料。层间电介质层12可以包括氧化硅、氮化硅、或它们的组合。
可以在层间电介质层12之上形成第一字线边缘部分WLE1和第二字线边缘部分WLE2。第一字线边缘部分WLE1和第二字线边缘部分WLE2中的每一个可以包括横向水平电介质层13、有源层15、栅极电介质层14、以及第一字线16A和第二字线16B。如图5A和图5B所示，第一字线边缘部分WLE1和第二字线边缘部分WLE2可以是第一字线叠置件WLS11和第二字线叠置件WLS12的端部。第一字线边缘部分WLE1和第二字线边缘部分WLE2可以是第一字线WL1和第二字线WL2的端部。
可以形成穿过第一字线边缘部分WLE1和第二字线边缘部分WLE2的第一大长条件至第三大长条件17、18和19。第一大长条件17可以被设置在第一字线边缘部分WLE1与第二字线边缘部分WLE2之间。第一大长条件17可以将叠置件本体SB划分成第一字线边缘部分WLE1和第二字线边缘部分WLE2。第一大长条件17可以包括填充第一字线边缘部分WLE1与第二字线边缘部分WLE2之间的长条状开口(未给出附图标记)的电介质材料。第一大长条件至第三大长条件17、18和19可以包括氧化硅、氮化硅、或它们的组合。如图5A和图5B所示，当形成第一大长条件至第三大长条件17、18和19时，可以同时形成小长条件SSL1和SSL2。在形成第一大长条件至第三大长条件17、18和19之后，可以形成包括第一字线边缘部分WLE1和第二字线边缘部分WLE2的第一字线叠置件WLS11和第二字线叠置件WLS12。
形成第一字线16A和第二字线16B可以包括：在层间电介质层12之上重复地叠置子叠置件，每个子叠置件包括按照下述顺序被叠置多次的横向水平电介质层13、牺牲层、有源层15、以及横向水平电介质层13；以及用栅极电介质层14以及第一字线16A和第二字线16B来替换牺牲层。横向水平电介质层13可以被设置在有源层15与横向水平电介质层13之间，并且栅极电介质层14可以形成在有源层15的表面上。第一字线16A和第二字线16B可以在栅极电介质层14之上被设置在横向水平电介质层13与有源层15之间。
参考图10，可以形成穿过第一大长条件17的一部分的焊盘分离开口20。焊盘分离开口20可以穿过第一大长条件17的一部分并且垂直于衬底11延伸。焊盘分离开口20可以暴露栅极电介质层14和横向水平电介质层13。在形成焊盘分离开口20之后，第一大长条件17可以保留在第一字线16A和第二字线16B的一侧的侧壁上。
参考图11，可以通过焊盘分离开口20对栅极电介质层14和有源层15进行选择性地刻蚀。
通过上述一系列刻蚀工艺，可以在第一字线16A与第二字线16B之间形成焊盘状开口21。焊盘状开口21可以从焊盘分离开口20开始横向地延伸。焊盘状开口21可以被设置在第一字线边缘部分WLE1和第二字线边缘部分WLE2的每一个中。
横向水平电介质层13、第一字线16A和第二字线16B、以及焊盘状开口21的叠置件可以被设置在第一字线边缘部分WLE1和第二字线边缘部分WLE2中的每一个中。
参考图12，可以形成填充焊盘状开口21的字线焊盘22。为了形成字线焊盘22，可以执行金属基材料的沉积和刻蚀。字线焊盘22可以直接接触第一字线16A和第二字线16B。字线焊盘22可以被设置在第一字线16A与第二字线16B之间。字线焊盘22可以被设置在第一字线边缘部分WLE1和第二字线边缘部分WLE2中。
第一字线边缘部分WLE1和第二字线边缘部分WLE2可以包括第一字线16A、字线焊盘22和第二字线16B的叠置件。
参考图13，可以形成填充焊盘分离开口20的长条件23。长条件23可以由电介质材料形成。
根据上述实施例，由于用字线焊盘22替换第一字线16A与第二字线16B之间的有源层以形成厚字线焊盘，因此可以提高双字线的电阻。
根据本发明的实施例，由于字线焊盘通过替换双字线之间的有源层而形成得较厚，因此可以提高字线电阻。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种半导体器件，包括：
导电线叠置件，所述导电线叠置件包括多个双导电线，所述多个双导电线在与衬底的表面垂直的方向上被叠置在所述衬底之上；
导电线焊盘，所述导电线焊盘在每个所述双导电线的边缘部分之间被横向地定向；以及
接触插塞，所述接触插塞接触所述双导电线的所述边缘部分。
2.如权利要求1所述的半导体器件，其中，所述双导电线具有不同的横向长度。
3.如权利要求1所述的半导体器件，其中，所述导电线焊盘具有不同的横向长度。
4.如权利要求1所述的半导体器件，其中，所述双导电线的所述边缘部分具有台阶形状。
5.如权利要求1所述的半导体器件，其中，所述双导电线的所述边缘部分和所述导电线焊盘是直接接触的。
6.如权利要求1所述的半导体器件，其中，每个所述导电线焊盘包括第一端部和第二端部，以及
所述导电线焊盘的所述第一端部是竖向地自对准的，以及
所述导电线焊盘的所述第二端部是不对准的，并且具有台阶形状。
7.如权利要求1所述的半导体器件，其中，所述双导电线和所述导电线焊盘包括金属基材料。
8.如权利要求1所述的半导体器件，还包括：
导电层，所述导电层被设置在与所述导电线焊盘相同的横向水平高度处，并且被设置在所述双导电线之间。
9.如权利要求1所述的半导体器件，其中，所述双导电线包括双字线。
10.一种半导体器件，包括：
字线叠置件，所述字线叠置件包括多个双字线，所述多个双字线在与衬底的表面垂直的方向上被叠置在所述衬底之上；
字线焊盘，所述字线焊盘在每个所述双字线的边缘部分之间被横向地定向；
多个有源层，所述多个有源层被设置在所述双字线之间，并且在所述双字线延伸的方向上彼此横向地间隔开；
位线，所述位线共同耦接至所述有源层的第一端部，并且在与所述衬底的表面垂直的方向上延伸；以及
电容器，所述电容器分别耦接至所述有源层的第二端部。
11.如权利要求10所述的半导体器件，其中，所述双字线具有不同的横向长度，以及
所述字线焊盘具有不同的横向长度。
12.如权利要求10所述的半导体器件，其中，所述双字线的所述边缘部分是自对准的。
13.如权利要求10所述的半导体器件，其中，所述双字线的所述边缘部分和所述字线焊盘是直接接触的。
14.如权利要求10所述的半导体器件，其中，所述双字线的所述边缘部分和所述字线焊盘具有台阶形状。
15.如权利要求10所述的半导体器件，其中，所述双字线和所述字线焊盘包括金属基材料。
16.如权利要求10所述的半导体器件，其中，每个所述字线焊盘包括第一端部和第二端部，以及
所述字线焊盘的所述第一端部是竖向地自对准的，并且
所述字线焊盘的所述第二端部是不对准的，并且具有台阶形状。
17.如权利要求10所述的半导体器件，还包括：
多个横向水平电介质层，所述多个横向水平电介质层被设置在所述双字线之间。
18.一种半导体器件，包括：
多个双导电线，所述多个双导电线被叠置在衬底之上，每个双导电线包括彼此面对的成对的第一导电线；
多个导电线焊盘，每个导电线焊盘在每个所述双导电线的边缘部分处被设置在相应的成对的第一导电线之间；
多个接触插塞，所述多个接触插塞分别接触所述双导电线的所述边缘部分；
多个有源层，所述多个有源层分别被设置在所述双导电线之间，并且在所述双导电线被叠置的方向上彼此横向地间隔开；
第二导电线，所述第二导电线共同耦接至所述有源层的第一端部，并且在与所述衬底的表面垂直的方向上延伸；以及
多个电容器，所述多个电容器分别耦接至所述有源层的第二端部。
19.如权利要求18所述的半导体器件，其中，每个有源层具有菱形形状，双沟道突出部与所述双导电线竖向地交叠。
20.如权利要求19所述的半导体器件，其中，所述第一导电线是字线，而所述第二导电线是位线。
CN202211402871.7A 2021-12-23 2022-11-09 半导体器件 Pending CN116347888A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0186190 2021-12-23
KR1020210186190A KR20230096577A (ko) 2021-12-23 2021-12-23 반도체 장치

Publications (1)

Publication Number Publication Date
CN116347888A true CN116347888A (zh) 2023-06-27

Family

ID=86875297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211402871.7A Pending CN116347888A (zh) 2021-12-23 2022-11-09 半导体器件

Country Status (3)

Country Link
US (1) US20230207460A1 (zh)
KR (1) KR20230096577A (zh)
CN (1) CN116347888A (zh)

Also Published As

Publication number Publication date
US20230207460A1 (en) 2023-06-29
KR20230096577A (ko) 2023-06-30

Similar Documents

Publication Publication Date Title
CN115472608A (zh) 半导体存储器件及其制造方法
CN114975447A (zh) 半导体器件及其制造方法
US11832436B2 (en) Semiconductor memory device and method for fabricating the same
CN116347888A (zh) 半导体器件
US20230317119A1 (en) Semiconductor device and method for fabricating the same
US20230397403A1 (en) Semiconductor device and method for fabricating the same
US20240222503A1 (en) Semiconductor device and method for fabricating the same
US20230413518A1 (en) Semiconductor device and method for fabricating the same
CN115472609B (zh) 半导体存储器件及其制造方法
US20230389280A1 (en) Semiconductor device and method for fabricating the same
US20230217645A1 (en) Semiconductor device and method for fabricating the same
US20240224511A1 (en) Semiconductor device and method for fabricating the same
US20230269928A1 (en) Semiconductor device and method for fabricating the same
US20240215216A1 (en) Semiconductor device and method for fabricating the same
US20240341080A1 (en) Semiconductor device and method for fabricating the same
US20230253242A1 (en) Semiconductor device and method for fabricating the same
US20240292605A1 (en) Semiconductor device and method for fabricating the same
CN116390477A (zh) 半导体器件及其制造方法
CN118250994A (zh) 半导体器件及其制造方法
CN116156877A (zh) 半导体存储器件
CN118574409A (zh) 半导体器件及其制造方法
CN117596866A (zh) 半导体装置及其制造方法
CN116896871A (zh) 半导体器件及其制造方法
CN116709768A (zh) 半导体器件及其制造方法
CN116133410A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination