CN117596866A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开涉及半导体装置及其制造方法。半导体装置包括：下结构；水平导线，在下结构之上水平取向；数据存储元件，设置在下结构之上以与水平导线间隔开；垂直导线，在水平导线和数据存储元件之间垂直取向；水平层，在水平导线和数据存储元件之间水平取向，并且包括邻近于垂直导线设置的凹陷侧；以及体接触部，通过穿过水平层垂直取向。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2022年8月17日提交的韩国专利申请第10-2022-0102396号的优先权，其整体通过引用并入本文。
技术领域
本发明的多种实施方式涉及一种半导体装置，更具体地，涉及包括三维布置的存储器单元的半导体装置及其制造方法。
背景技术
近来，为了应对存储器装置的容量增大和小型化，已经提出了一种用于提供三维(3D)存储器装置(多个存储器单元堆叠于其中)的技术。
发明内容
本发明的实施方式涉及一种包括能够实现高集成度和高操作速度的存储器单元的半导体装置以及一种用于制造该半导体装置的方法。
根据本发明的实施方式，一种半导体装置包括：下结构；水平导线，在下结构之上水平取向；数据存储元件，设置在下结构之上以与水平导线间隔开；垂直导线，在水平导线和数据存储元件之间垂直取向；水平层，在水平导线和数据存储元件之间水平取向，并且包括邻近于垂直导线设置的凹陷侧；以及体接触部，通过穿过水平层而垂直取向。
根据本发明的另一实施方式，一种用于制造半导体装置的方法包括：在下结构之上形成单元隔离层和水平层的交替堆叠；在交替堆叠中形成单元堆叠结构和隔离结构；在单元堆叠结构中形成垂直开口以在单元堆叠结构的第一侧形成凹陷侧；形成填充垂直开口并且邻近于凹陷侧设置的垂直导线；形成耦接至单元堆叠结构的水平层的第一端的水平导线；形成耦接至水平层的第二端的数据存储元件；以及形成体接触部以垂直地穿过单元堆叠结构。
根据本发明的另一实施方式，一种用于制造半导体装置的方法包括：在第一衬底中形成存储器单元阵列；在第二衬底中形成外围电路部分；以及通过键合结构键合第一衬底和第二衬底，其中形成存储器单元阵列包括：形成单元隔离层和水平层的交替堆叠；在交替堆叠中形成单元堆叠结构和隔离结构；在单元堆叠结构中形成垂直开口以在单元堆叠结构的第一侧形成凹陷侧；形成填充垂直开口以邻近于凹陷侧设置的垂直导线；形成耦接至单元堆叠结构的水平层的第一端的水平导线；形成耦接至水平层的第二端的数据存储元件；以及形成体接触部以垂直地穿过单元堆叠结构。
根据本发明的另一实施方式，一种半导体装置包括：下结构；以及存储器单元阵列，其中存储器单元阵列包括：水平导线，在垂直于下结构的方向上设置；数据存储元件，与水平导线间隔开；垂直导线，在水平导线和数据存储元件之间垂直取向；水平层，在水平导线和数据存储元件之间水平取向，并且包括邻近于垂直导线设置的凹陷侧；以及体接触部，垂直取向以穿过水平层。
根据本发明的另一实施方式，一种半导体装置包括：下结构；三维阵列，包括在下结构之上垂直取向的凹陷沟道晶体管的列阵列；以及垂直体接触部，在下结构之上垂直取向并且共同耦接至三维阵列的列阵列的凹陷沟道晶体管，其中三维阵列的列阵列的凹陷沟道晶体管中的每一个包括水平凹陷沟道和公共垂直栅极线。
根据本发明的另一实施方式，一种半导体装置包括：下结构；第一导线，在下结构的顶表面之上平行于其延伸；数据存储元件，设置在下结构之上；第二导线，在下结构之上垂直延伸并且设置在第一导线和数据存储元件之间；水平层，在第一导线和数据存储元件之间平行于下结构的顶表面取向，并且包括邻近于垂直导线设置的凹陷侧；以及体接触部，穿过水平层并且垂直取向。
从下面的附图和详细描述中，本发明的这些和其他特征和优点对于技术人员来说将变得显见。
附图说明
图1是示出根据本发明实施方式的半导体装置的示意性透视图。
图2是示出图1所示的半导体装置的示意性平面图。
图3是示出沿图2的线A-A'截取的半导体装置的示意性剖视图。
图4A至图4L是示出垂直导线的多样修改的平面图。
图5A是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
图5B是示出图5A所示的半导体装置的示意性剖视图。
图6是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
图7是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
图8是示出图7所示的半导体装置的示意性平面图。
图9A至图9F是示出双垂直导线的多样修改的平面图。
图10是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
图11是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
图12是示出根据本发明的另一实施方式的半导体装置的示意性平面图。
图13和图14是示出根据本发明的另一实施方式的半导体装置的示意性剖视图。
图15A至图27B示出了半导体装置的制造方法的示例。
图28A和28B是示出根据本发明的另一实施方式的半导体装置的示意性平面图。
具体实施方式
下面将参照附图更详细地描述本发明的多种实施方式。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将本发明的范围充分地传达给本领域技术人员。在本公开通篇中，相同的附图标记在本发明的各个附图和实施方式中表示相同的部件。
附图不必然按比例绘制，并且在一些情况下，为了清楚地示出实施方式的特征，比例可能被放大。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
图1是示出根据本发明实施方式的半导体装置的示意性透视图。图2是示出图1所示的半导体装置的示意性平面图。图3是示出沿图2的线A-A'截取的半导体装置的示意性剖视图。图4A至图4L是示出垂直导线的多样修改的平面图。
参照图1至图3，半导体装置100可以包括下结构LS、在下结构LS之上水平取向的水平导线BL、设置在下结构LS之上以与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储元件CAP之间垂直取向的垂直导线WL、在水平导线BL和数据存储元件CAP之间水平取向并且包括邻近于垂直导线WL设置的凹陷侧RCH的水平层HL、以及垂直取向以穿过水平层HL的体接触部BDC。
垂直导线WL可以在第一方向Dl上垂直取向，并且水平层HL可以在第二方向D2上水平取向。水平导线BL可以在第三方向D3上水平取向。第一方向D1和第二方向D2可以彼此垂直交叉，并且第三方向D3可以与第一方向D1和第二方向D2垂直交叉。
水平层HL可以在水平导线BL和数据存储元件CAP之间在第二方向D2上水平取向。水平导线BL可以耦接至水平层HL的第一端，并且数据存储元件CAP可以耦接至水平层HL的与第一端相对的第二端。水平层HL可以包括至少一个凹陷侧RCH。凹陷侧RCH可以被称为凹陷沟道。
水平层HL和垂直导线WL可以形成开关元件TR，诸如晶体管。开关元件TR也可以被称为存取元件或选择元件。
半导体装置100可以包括存储器单元MC，并且每个存储器单元MC可以包括一个开关元件TR和一个数据存储元件CAP。例如，当开关元件TR是晶体管并且数据存储元件CAP是电容器时，存储器单元MC可以具有1T-1C(1个晶体管-1个电容器)结构。在每个存储器单元MC中，水平导线BL可以包括位线，并且垂直导线WL可以包括字线或栅极线。数据存储元件CAP可以包括存储元件，诸如电容器。
开关元件TR可以包括水平层HL、电介质层GD和垂直导线WL。垂直导线WL可以是单导线。当开关元件TR包括晶体管时，水平层HL可以包括有源层，并且电介质层GD可以包括栅极电介质层，以及垂直导线WL可以包括垂直栅极线。
数据存储元件CAP可以包括第一电极SN、第二电极PN以及设置在第一电极SN和第二电极PN之间的电介质层DE。
垂直导线WL可以在垂直于下结构LS的表面的第一方向D1上延伸。水平层HL可以在与下结构LS的表面平行的第二方向D2上水平延伸。水平导线BL可以在与下结构LS的表面平行的第三方向D3上水平延伸。
垂直导线WL可以在第一方向Dl上垂直取向。垂直导线WL可以被称为垂直取向的字线或垂直取向的栅极线。垂直导线WL可以包括导电材料。垂直导线WL可以包括硅基材料、金属基材料或者它们的组合。垂直导线WL可以包括例如多晶硅、金属、金属氮化物、金属硅化物或者它们的组合。垂直导线WL可以包括例如多晶硅、氮化钛、钨或者它们的组合。例如，垂直导线WL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。垂直导线WL可以包括氮化钛和钨的堆叠(TiN/W)。
电介质层GD可以形成在水平层HL的凹陷侧RCH之上。电介质层GD可以设置在凹陷侧RCH与垂直导线WL之间。电介质层GD可以包括例如氧化硅、氮化硅、高k材料、铁电材料、反铁电材料或者它们的组合。
水平导线BL可以在第三方向D3上水平延伸。水平导线BL可以被称为水平取向的位线。水平导线BL可以包括导电材料。水平导线BL可以包括硅基材料、金属基材料或者它们的组合。水平导线BL可以包括例如多晶硅、金属、金属氮化物、金属硅化物或者它们的组合。水平导线BL可以包括例如多晶硅、氮化钛、钨或者它们的组合。例如，水平导线BL可以包括例如掺杂有N型杂质的多晶硅或氮化钛(TiN)。水平导线BL可以包括氮化钛和钨(TiN/W)的堆叠。
水平层HL可以与下结构LS间隔开并且沿着与下结构LS的表面平行的第二方向D2延伸。水平层HL可以包括半导体材料。例如，水平层HL可以包括多晶硅、单晶硅、锗或硅-锗。根据本发明的另一实施方式，水平层HL可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括氧化铟镓锌(IGZO)。水平层HL可以被称为有源层或薄体有源层。
水平层HL的顶表面和底表面可以是平坦表面。水平层HL的顶表面和底表面可以在第二方向D2上彼此平行并且可以在第一方向D1上彼此面对。水平层HL还可以包括在顶表面和底表面之间的第一侧F1和第二侧F2。第一侧F1和第二侧F2可以在第三方向D3上彼此面对。第一侧F1可以包括平坦侧和凹陷侧RCH，并且第二侧F2可以包括完全平坦侧。全平坦侧可以指其中平坦侧是连续的而不包括凹陷侧RCH的结构。
凹陷侧RCH的横截面可以具有矩形形状。如图4A至图4L所示，凹陷侧RCH的横截面可以包括弯曲形状(bent shape)、棱角形状(angular shape)或弧形形状(round shape)。垂直导线WL的横截面可以是三角形、多边形或半球形。
垂直导线WL可以具有嵌入形状或突出形状。例如，如图4A至图4F所示，从俯视角度来看，垂直导线WL可以具有设置在水平层HL的凹陷侧RCH中的嵌入形状。根据本发明的另一实施方式，如图4G至图4L所示，垂直导线WL的一部分可以设置在水平层HL的凹陷侧RCH中，并且垂直导线WL的另一部分可以设置在凹陷侧RCH的外部。图4G至图4I示出了部分突出的垂直导线WL。图4J至4L示出了完全突出的垂直导线WL。在图4A至图4L中，嵌入形状、部分突出形状或完全突出形状可以根据垂直导线WL在第三方向D3上的宽度的尺寸来限定。
体接触部BDC可以通过穿过水平层HL的一部分而在第一方向D1上延伸。体接触部BDC与水平层HL电连接。体接触部BDC可以包括导电材料。体接触部BDC可以包括硅基材料、金属基材料或者它们的组合。体接触部BDC可以包括半导体材料、金属、金属氮化物、金属硅化物或它们的组合。体接触部BDC可以包括例如多晶硅、氮化钛、钨或者它们的组合。例如，体接触部BDC可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。体接触部BDC可以包括氮化钛和钨的堆叠(TiN/W)。体偏置可以通过体接触部BDC施加到水平层HL，因此可以抑制浮体效应。
数据存储元件CAP可以相对于开关元件TR在第二方向D2上水平设置。数据存储元件CAP可以包括在第二方向D2上从水平层HL水平延伸的第一电极SN。数据存储元件CAP还可以包括在第一电极SN之上的第二电极PN以及设置在第一电极SN与第二电极PN之间的电介质层DE。第一电极SN、电介质层DE和第二电极PN可以在第二方向D2上水平布置。第一电极SN可以具有水平取向的筒形形状。电介质层DE可以共形地覆盖第一电极SN的筒形形状的内壁，并且第二电极PN可以在电介质层DE之上填充第一电极SN的筒形内部。根据本发明的另一实施方式，电介质层DE可以共形地覆盖第一电极SN的筒形内部的内壁和筒形外壁，并且第二电极PN可以在电介质层DE之上覆盖第一电极SN的筒形内部的内壁和筒形外壁。
第一电极SN可以具有三维结构，并且三维结构的第一电极SN可以具有在第二方向D2上取向的水平三维结构。作为三维结构的示例，第一电极SN可以具有筒形形状。根据本发明的另一实施方式，第一电极SN可以具有柱体形状或柱筒形状。柱筒形状可以指其中柱体形状和筒形形状组合的结构。
第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或者它们的组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠和/或氮化钨/钨(WN/W)堆叠。第二电极PN可以包括金属基材料和硅基材料的组合。例如，第二电极PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，硅锗可以是填充第一电极SN的筒形内部的间隙填充材料，并且氮化钛(TiN)可以用作数据存储元件CAP的第二电极PN，而氮化钨可以是低电阻材料。
电介质层DE可以包括例如氧化硅、氮化硅、高k材料或者它们的组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有约3.9的介电常数，并且电介质层DE可以包括具有约4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一实施方式，电介质层DE可以由包括两层或更多层前述高k材料的复合层形成。
电介质层DE可以由锆(Zr)基氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。电介质层DE可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化锆(ZrO2)之上的结构。ZAZ堆叠可以具有其中氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺次堆叠的结构。ZA堆叠和ZAZ堆叠可以被称为氧化锆(ZrO2)基层。根据本发明的另一实施方式，电介质层DE可以由铪(Hf)基氧化物形成。电介质层DE可以具有至少包括氧化铪(HfO2)的堆叠结构。电介质层DE可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有其中氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺次堆叠的结构。HA堆叠和HAH堆叠可以被称为氧化铪(HfO2)基层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更大的带隙能(下文将简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)更低的介电常数。因此，电介质层DE可以包括高k材料与具有比高k材料更大的带隙的高带隙材料的堆叠。除了氧化铝(Al2O3)之外，电介质层DE可以包括例如作为高带隙材料的氧化硅(SiO2)。由于电介质层DE包括高带隙材料，因此漏电流可以得到抑制。高带隙材料可以比高k材料薄。根据本发明的另一实施方式，电介质层DE可以包括其中高k材料和高带隙材料交替堆叠的层叠结构(laminated structure)。例如，电介质层DE可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述层叠结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和氧化铪(HfO2)薄。
根据本发明的另一实施方式，电介质层DE可以包括堆叠结构、层叠结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施方式，电介质层DE可以包括铁电材料或反铁电材料。
根据本发明的另一实施方式，用于改善漏电流的界面控制层可以进一步形成在第一电极SN和电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化铌或氮化铌。界面控制层也可以形成在第二电极PN和电介质层DE之间。
数据存储元件CAP可以包括金属-绝缘体-金属(MIM)电容器。第一电极SN和第二电极PN可以包括金属基材料。
数据存储元件CAP可以使用另一种数据存储材料替换。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
下结构LS可以包括半导体衬底或外围电路部分。
图5A是示出根据本发明的另一实施方式的半导体装置的示意性透视图。图5B是示出图5A所示的半导体装置的示意性剖视图。
参照图5A和图5B，半导体装置200可以包括下结构LS和设置在下结构LS之上的存储器单元阵列MCA。存储器单元阵列MCA可以包括在垂直于下结构LS的第一方向D1上堆叠的水平导线BL。水平导线BL在第三方向D3上水平取向。存储器单元阵列MCA还可以包括设置在下结构LS之上以与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储器单元之间在第一方向D1上垂直取向的垂直导线WL、在水平导线BL和数据存储元件CAP之间在第二方向D2上水平取向并且包括邻近于垂直导线WL设置的凹陷侧RCH的水平层HL、以及通过穿过水平层HL在第一方向D1上垂直取向的体接触部BDC。
存储器单元阵列MCA可以包括存储器单元MC的三维阵列。存储器单元MC的三维阵列可以包括存储器单元MC的列阵列。每个存储器单元MC可以与图1所示的存储器单元MC相同。每个存储器单元MC可以包括开关元件TR和数据存储元件CAP。开关元件TR可以包括具有凹陷侧RCH的水平层HL和邻近于凹陷侧RCH设置的垂直导线WL。水平层HL的第一端可以耦接至水平导线BL，并且水平层HL的第二端可以耦接至数据存储元件CAP。
存储器单元阵列MCA的存储器单元MC可以共享一个体接触部BDC。体接触部BDC可以耦接至水平层HL。存储器单元阵列MCA的体接触部BDC可以被称为公共体接触部。
存储器单元阵列MCA的存储器单元MC可以共享一个垂直导线WL。垂直导线WL可以垂直取向以穿过水平层HL的凹陷侧RCH。存储器单元阵列MCA的垂直导线WL可以被称为公共垂直导线。
存储器单元阵列MCA的水平导线BL可以分别电连接至水平层HL。存储器单元阵列MCA的数据存储元件CAP可以分别电连接至水平层HL。在第一方向D1上堆叠的存储器单元MC可以共享一个垂直导线WL和一个体接触部BDC。
存储器单元阵列MCA可以包括动态随机存取存储器(DRAM)单元阵列。
图6是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
参照图6，半导体装置300可以包括下结构LS和设置在下结构LS之上的存储器单元阵列MCA1。存储器单元阵列MCA1可以包括列阵列CA和行阵列RA。列阵列CA可以包括存储器单元MC的列阵列，并且行阵列RA可以包括存储器单元MC的行阵列。列阵列CA可以包括凹陷沟道晶体管RCT的列阵列，并且行阵列RA可以包括凹陷沟道晶体管RCT的行阵列。列阵列CA可以包括数据存储元件CAP的列阵列，并且行阵列RA可以包括数据存储元件CAP的行阵列。
可以包括共同耦接至存储器单元阵列MCA1的相应的列阵列CA的凹陷沟道晶体管RCT的垂直体接触部BDC。存储器单元阵列MCA1的相应的列阵列CA的凹陷沟道晶体管RCT可以包括凹陷沟道RCH和公共垂直栅极线WL。
图7是示出根据本发明的另一实施方式的半导体装置的示意性透视图。图8是示出图7所示的半导体装置的示意性平面图。
参照图7和图8，半导体装置400可以包括下结构LS、在下结构LS之上水平取向的水平导线BL、设置在下结构LS之上以与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储元件CAP之间垂直取向的双垂直导线DWL、在水平导线BL和数据存储元件CAP之间水平取向并且包括邻近于双垂直导线DWL设置的双凹陷侧RCH的水平层HL、以及垂直取向以穿过水平层HL的体接触部BDC。数据存储元件CAP可以包括第一电极SN、电介质层DE和第二电极PN，并且第一电极SN可以具有筒形形状。体接触部BDC可以在穿过水平层HL的一部分并且在第一方向D1上延伸。体接触部BDC和水平层HL可以彼此电连接。
除了垂直导线和凹陷侧的数量之外，图1所示的半导体装置100与图7和图8所示的半导体装置400可以具有相同的组成元件。图1所示的半导体装置100可以包括单垂直导线WL，而图7和图8所示的半导体装置400可以包括双垂直导线DWL。图1所示的半导体装置100可以包括一个凹陷侧RCH，而图7和图8所示的半导体装置400可以包括两个凹陷侧RCH。双垂直导线DWL可以包括第一垂直导线WL1和第二垂直导线WL2。
图9A至图9F是示出双垂直导线的多样修改的平面图。参照图9A至图9F，从俯视角度来看，双垂直导线DWL的第一垂直导线WL1和第二垂直导线WL2可以具有设置在水平层HL的两个凹陷侧RCH中的每一个中的形状。根据本发明的另一实施方式，如图9D至图9F所示，双垂直导线DWL的第一垂直导线WL1和第二垂直导线WL2的一部分可以设置在水平层HL的凹陷侧RCH中，并且双垂直导线DWL的第一垂直导线WL1和第二垂直导线WL2的另一部分可以设置在凹陷侧RCH的外部。
参照图9A至图9F，双凹陷侧RCH的横截面可以包括弯曲形状、棱角形状或弧形形状。第一垂直导线WL1和第二垂直导线WL2的横截面可以是三角形、多边形或半球形。在图9A至图9F中，嵌入形状、部分突出形状或完全突出形状可以根据双垂直导线DWL在第三方向D3上的宽度的尺寸来限定。
图10是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
参照图10，半导体装置500可以包括下结构LS和设置在下结构LS之上的存储器单元阵列MCA2。存储器单元阵列MCA2可以包括在垂直于下结构LS的第一方向D1上堆叠并且在第三方向D3上水平取向的水平导线BL、设置在下结构LS之上以与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储元件CAP之间在第一方向D1上垂直取向的双垂直导线DWL、在水平导线BL和数据存储元件CAP之间在第二方向D2上水平取向并且包括邻近于双垂直导线DWL设置的双凹陷侧RCH的水平层HL、以及在第一方向D1上垂直取向以穿过水平层HL的体接触部BDC。双垂直导线DWL可以包括第一垂直导线WL1和第二垂直导线WL2。
存储器单元阵列MCA2可以包括存储器单元MC的三维阵列。存储器单元MC的三维阵列可以包括存储器单元MC的列阵列。每个存储器单元MC可以包括凹陷沟道晶体管RCT和数据存储元件CAP。凹陷沟道晶体管RCT可以包括具有双凹陷侧RCH的水平层HL和邻近于双凹陷侧RCH设置的双垂直导线DWL。水平层HL的第一端可以耦接至水平导线BL，并且水平层HL的与第一端相反的第二端可以耦接至数据存储元件CAP。
存储器单元阵列MCA2的存储器单元MC可以共享一个体接触部BDC。体接触部BDC可以耦接至水平层HL。存储器单元阵列MCA2的体接触部BDC可以被称为公共体接触部。
存储器单元阵列MCA2的存储器单元MC可以共享一个双垂直导线WL。双垂直导线WL可以垂直取向以穿过水平层HL的凹陷侧RCH。存储器单元阵列MCA2的双垂直导线DWL可以被称为公共垂直导线。
存储器单元阵列MCA2的水平导线BL分别电连接至水平层HL。存储器单元阵列MCA2的数据存储元件CAP可以分别电连接至水平层HL。在第一方向D1上堆叠的每个存储器单元MC可以共享一个双垂直导线DWL和一个体接触部BDC。
图11是示出根据本发明的另一实施方式的半导体装置的示意性透视图。
参照图11，半导体装置600可以包括下结构LS和设置在下结构LS之上的存储器单元阵列MCA3。存储器单元阵列MCA3可以包括列阵列CA和行阵列RA。列阵列CA可以包括存储器单元MC的列阵列，并且行阵列RA可以包括存储器单元MC的行阵列。列阵列CA可以包括凹陷沟道晶体管RCT的列阵列，并且行阵列RA可以包括凹陷沟道晶体管RCT的行阵列。列阵列CA可以包括数据存储元件CAP的列阵列，并且行阵列RA可以包括数据存储元件CAP的行阵列。
可以包括共同耦接至存储器单元阵列MCA3的相应的列阵列CA的凹陷沟道晶体管RCT的垂直体接触部BDC。存储器单元阵列MCA3的相应的列阵列CA的凹陷沟道晶体管RCT可以包括凹陷沟道RCH和公共垂直导线WL。
图12是示出根据本发明的另一实施方式的半导体装置的示意性平面图。
参照图12，半导体装置700可以包括下结构LS、在下结构LS之上水平取向的水平导线BL、设置在下结构LS之上以与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储元件CAP之间垂直取向的垂直导线BL、在水平导线BL和数据存储元件CAP之间水平取向并且包括邻近于垂直导线WL设置的凹陷侧RCH的水平层HL、以及通过穿过水平层HL垂直取向的体接触部BDC。
垂直导线WL可以在第一方向Dl上垂直取向。水平层HL可以在第二方向D2水平取向。水平导线BL可以在第三方向D3水平取向。水平层HL可以在水平导线BL和数据存储元件CAP之间在第二方向D2上水平取向。水平导线BL可以耦接至水平层HL的第一端，并且数据存储元件CAP可以耦接至水平层HL的与第一端相对的第二端。水平层HL可以包括一个凹陷侧RCH。水平层HL和垂直导线WL可以形成开关元件，诸如凹陷沟道晶体管RCT。
第一接触节点BLC可以形成在水平层HL的第一端和水平导线BL之间，并且第二接触节点SNC可以形成在水平层HL的第二端和数据存储元件CAP之间。第一接触节点BLC和第二接触节点SNC可以包括导电材料，例如掺杂多晶硅。掺杂多晶硅可以包括例如掺杂有N型杂质的多晶硅。第一掺杂区SD1可以形成在凹陷侧RCH与第一接触节点BLC之间，并且第二掺杂区SD2可以形成在凹陷侧RCH与第二接触节点SNC之间。第一掺杂区SD1和第二掺杂区SD2可以形成在水平层HL中。第一掺杂区SD1和第二掺杂区SD2可以包括分别从第一接触节点BLC和第二接触节点SNC扩散的杂质。
垂直导线WL可以包括高功函数电极HW和低功函数电极LW。低功函数电极LW可以包括掺杂多晶硅，并且高功函数电极HW可以包括金属基材料。高功函数电极HW可以邻近于凹陷侧RCH设置。低功函数电极LW可以与第一掺杂区SD1和第二掺杂区SD2水平交叠，从而抑制栅致漏极泄漏GIDL。
图13和图14是示出根据本发明的另一实施方式的半导体装置的示意性剖视图。
参照图13和图14，半导体装置800可以包括外围电路部分PERI和存储器单元阵列MCA。存储器单元阵列MCA可以设置在外围电路部分PERI之上。存储器单元阵列MCA和外围电路部分PERI可以通过晶圆键合来组合。半导体装置800可以具有COP(Cell-Over-Peripheral，单元在外围电路之上)结构。
存储器单元阵列MCA可以包括多个存储器单元。存储器单元阵列MCA可以包括多个水平导线BL、多个垂直导线WL和多个数据存储元件CAP。水平层HL可以设置在水平导线BL和数据存储元件CAP之间。水平层HL可以包括凹陷侧RCH，并且垂直导线WL可以邻近于凹陷侧RCH设置。每个数据存储元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。垂直堆叠的数据存储元件CAP的第二电极PN可以彼此耦接。水平层HL可以共享体接触部BDC。
键合(bonding)结构WBS可以设置在外围电路部分PERI和存储器单元阵列MCA之间。键合结构WBS可以包括第一键合焊盘BP1和第二键合焊盘BP2。存储器单元阵列MCA和外围电路部分PERI可以通过金属对金属键合或混合键合彼此耦接。例如，它们可以通过第一键合焊盘BP1和第二键合焊盘BP2彼此耦接。金属到金属键合可以指第一键合焊盘BP1和第二键合焊盘BP2之间的直接键合，并且混合键合可以指金属到金属键合和电介质键合的组合。第一键合焊盘BP1和第二键合焊盘BP2可以包括金属材料。
体接触部BDC、水平导线BL和垂直导线WL可以分别耦接至第一键合焊盘BP1。数据存储元件CAP的第二电极PN可以彼此耦接以耦接至第一键合焊盘BP1。
外围电路部分PERI可以包括衬底SUB、多个控制电路CL和多个互连ML。例如，外围电路部分PERI的控制电路CL可以包括感测放大器(sense amplifier)、以及子字线驱动器等。感测放大器可以通过互连ML耦接至水平导线BL。子字线驱动器可以通过互连ML耦接至垂直导线WL。
参照图14，半导体装置900可以具有POC(Peripheral-Over-Cell，外围电路在单元之上)结构。POC结构可以指其中外围电路部分PERI设置在存储器单元阵列MCA之上的结构。外围电路部分PERI可以包括衬底SUB、多个控制电路CL和多个互连ML。例如，外围电路部分PERI的控制电路CL可以包括感测放大器、以及子字线驱动器等。感测放大器可以通过互连ML耦接至水平导线BL。子字线驱动器可以通过互连ML耦接至垂直导线WL。
键合结构WBS可以设置在外围电路部分PERI和存储器单元阵列MCA之间。键合结构WBS可以包括第一键合焊盘BP1和第二键合焊盘BP2。存储器单元阵列MCA和外围电路部分PERI可以通过金属对金属键合或混合键合彼此耦接。体接触部BDC、水平导线BL和垂直导线WL可以分别耦接至第一耦接焊盘BP1。
参照图1至图14，由于根据本发明的实施方式凹陷沟道晶体管被形成，因此沟道长度可以增大，这在阈值电压控制方面是有利的。而且，由于掺杂区和凹陷沟道之间的距离增大，结掺杂剂斜率可以变得平滑，从而改善结泄漏。
另外，由于根据本发明的实施方式体接触部被形成，所以可以抑制浮体效应。
图15A至图27B示出了用于制造半导体装置的方法的示例。图15A至图27A是示出用于制造半导体装置的方法的示例的平面图，并且图15B至图27B是沿图15A至图27A所示的线A-A'截取的剖视图。
参照图15A和图15B，刻蚀停止层12可以形成在下结构11之上。下结构11可以包括半导体衬底，并且刻蚀停止层12可以包括氮化硅。
可以形成其中半导体材料层13A和单元隔离材料层14A交替地堆叠在刻蚀停止层12之上的堆叠体SBD。半导体材料层13A可以包括硅层，并且单元隔离材料层14A可以包括例如氧化硅。半导体材料层13A可以包括单晶硅或多晶硅。根据本发明的另一实施方式，半导体材料层13A可以替换为氧化物半导体材料，诸如IGZO。
硬掩模层15A可以形成在堆叠体SBD之上。硬掩模层15A可以具有相对于堆叠体SBD的刻蚀选择性。例如，硬掩模层15A可以包括氮化硅。
参照图16A和图16B，可以通过刻蚀硬掩模层15A和堆叠体SBD来形成隔离沟槽16。用于形成隔离沟槽16的刻蚀工艺可以在刻蚀停止层12处停止。单元模制结构CMD可以由隔离沟槽16限定。在单元模制结构CMD中，半导体层13和单元隔离层14可以交替地堆叠。半导体层13可以通过刻蚀半导体材料层13A来形成，并且单元隔离层14可以通过刻蚀单元隔离材料层14A来形成。从俯视角度来看，单元模制结构CMD可以包括多个第一水平部分HL1和多个第二水平部分HL2。第一水平部分HL1可以在第二方向D2上延伸，并且第二水平部分HL2可以在第三方向D3上延伸。第二水平部分HL2可以分别设置在第一水平部分HL1的两侧。
参照图17A和图17B，可以形成填充隔离沟槽16的隔离层17。隔离层17可以包括例如氧化硅、氮化硅或者它们的组合。
可以通过刻蚀隔离层17的一部分和单元模制结构CMD的第一水平部分HL1来形成第一垂直开口18。第一垂直开口18可以相对于刻蚀停止层12的表面垂直取向。第一垂直开口18可以限定半导体层13的第一水平部分HL1中的凹陷侧18A。
参照图18A和图18B，可以形成填充第一垂直开口18的垂直导线20。垂直导线20可以包括导电材料。垂直导线20可以包括例如多晶硅、金属、金属氮化物或者它们的组合。在形成垂直导线20之前，可以形成覆盖第一垂直开口18的侧壁的电介质层19。电介质层19可以包括例如氧化硅、氮化硅、高k材料或者它们的组合。电介质层19可以包括栅极电介质层。当垂直导线20是栅极线或字线时，凹陷侧18A可以是凹陷沟道。
参照图19A和图19B，可以形成用于将相邻的单元模制结构CMD分成多个单元堆叠体CBD的第一狭缝21。为了形成第一狭缝21，可以刻蚀单元模制结构CMD的第二水平部分HL2。单元堆叠体CBD可以包括单元模制堆叠OS，其中半导体层13和单元隔离层14可以交替堆叠。从俯视角度来看，单元堆叠体CBD可以包括多个第一水平部分HL1和多个第二水平部分HL2。第一水平部分HL1可以在第二方向D2上延伸，并且第二水平部分HL2可以在第三方向D3上延伸。第一狭缝21可以在第三方向D3上延伸。第一狭缝21可以具有沟槽形状。
单元堆叠体CBD的半导体层13的边缘可以通过第一狭缝21凹陷。因此，多个第一水平凹陷22可以形成在第二水平部分HL2的单元隔离层14之间。可以选择性地刻蚀半导体层13的边缘以形成第一水平凹陷22。
参照图20A和图20B，可以形成填充第一水平凹陷22的水平导线23。水平导线23可以包括导电材料。水平导线23可以包括例如多晶硅、金属、金属氮化物或者它们的组合。水平导线23可以包括位线。
参照图21A和图21B，可以形成填充第一狭缝21的第一狭缝电介质层24。第一狭缝电介质层24可以包括氮化硅。
第二狭缝25可以通过刻蚀单元堆叠体CBD的另一部分来形成。
单元堆叠体CBD的半导体层13可以通过第二狭缝25水平地凹陷。结果，多个第二水平凹陷26可以形成。第二水平凹陷26可以在单元堆叠体CBD的堆叠方向上设置在单元隔离层14之间。
参照图22A和图22B，数据存储元件的第一电极27可以形成在每个第二水平凹陷26中。第一电极27可以包括金属基材料。例如，形成第一电极27的工艺可以包括形成钛/氮化钛堆叠以及刻蚀钛/氮化钛堆叠。钛/氮化钛堆叠可以通过具有优良台阶覆盖的沉积方法形成，诸如原子层沉积(ALD)和化学气相沉积(CVD)。第一电极27可以被形成为具有大约5至10nm的厚度。第一电极27可以具有筒形形状。
水平导线23、半导体层13和第一电极27可以设置在同一水平层级处。
参照图23A和图23B，可以形成填充第二狭缝25的第二狭缝电介质层28。第二狭缝电介质层28可以包括例如氧化硅。第二狭缝电介质层28可以将相邻的第一电极27彼此分离。
参照图24A和图24B，可以同时刻蚀隔离层17、第二狭缝电介质层28和单元堆叠体CBD以形成第二垂直开口29。用于形成第二垂直开口29的刻蚀工艺可以使用矩形开口掩模。为了形成第二垂直开口29，可以顺次执行干法刻蚀工艺和湿法刻蚀工艺。第二垂直开口29可以暴露第一电极27的外壁和内壁。第一电极27的侧壁可以接触半导体层13。
参照图25A和图25B，电介质层30和第二电极31可以通过第二垂直开口29顺次形成在第一电极27之上。因此，包括第一电极27、电介质层30和第二电极31的多个数据存储元件32可以形成。
参照图26A和图26B，可以通过刻蚀单元堆叠体CBD的另一部分来形成第三垂直开口33。第三垂直开口33可以与水平导线23相邻。
参照图27A和图27B，可以形成填充每个第三垂直开口33的体接触部34。半导体层13可以通过体接触部34共同耦接。换言之，垂直堆叠的半导体层13可以共享体接触部34。体接触部34可以包括导电材料。体接触部34可以包括半导体材料、掺杂多晶硅、金属基材料或者它们的组合。
用于制造如图13和图14所示的半导体装置800和900的方法可以类似于图15A至图27B中所示的一系列工艺。例如，用于制造半导体装置800和900的方法可以包括在第一衬底中形成存储器单元阵列MCA；在第二衬底中形成外围电路部分PERI；以及通过键合结构WBS将第一衬底和第二衬底彼此键合。这里，存储器单元阵列MCA的形成可以类似于图15A至图27B中所示的一系列工艺。例如，形成存储器单元阵列MCA的工艺可以包括：形成单元隔离层和水平层的交替堆叠；在交替堆叠中形成单元堆叠结构和隔离结构；在单元堆叠结构中形成垂直开口以在单元堆叠结构的一侧形成凹陷侧；形成填充邻近于凹陷侧的垂直开口的垂直导线；替换耦接至单元堆叠结构的水平层的第一端的水平导线；形成耦接至水平层的第二端的数据存储元件；以及形成垂直穿过单元堆叠结构的体接触部。
在本发明的上述实施方式中，数据存储元件CAP可以是单筒电容器。根据本发明的另一实施方式，数据存储元件CAP可以包括双筒电容器。
图28A和图28B是示出根据本发明的另一实施方式的半导体装置的示意性平面图。参照图28A和图28B，半导体装置110和120的数据存储元件CAP中的每一个可以是双筒电容器。
参照图28A和图28B，半导体装置110和120可以包括在第三方向D3上水平取向的水平导线BL、与水平导线BL间隔开的数据存储元件CAP、在水平导线BL和数据存储元件CAP之间在第一方向D1上垂直取向的双垂直导线WL1和WL2、在水平导线BL和数据存储元件CAP之间在第二方向D2上水平取向并且包括邻近于双垂直导线WL1和WL2设置的双凹陷侧RCH的水平层HL、以及通过穿过水平层HL在第一方向D1上垂直取向的体接触部BDC。数据存储元件CAP可以包括第一电极SN、电介质层DE和第二电极PN，并且第一电极SN可以具有筒形形状。体接触部BDC可以通过穿过水平层HL的一部分而在第一方向D1上延伸。体接触部BDC和水平层HL可以彼此电连接。第一掺杂区SD1可以形成在双凹陷侧RCH和水平导线BL之间，并且第二掺杂区SD2可以形成在双凹陷侧RCH和第一电极SN之间。第一掺杂区SD1和第二掺杂区SD2可以形成在水平层HL中。
图28A的体接触部BDC可以与水平导线BL和第一掺杂区SD1相邻。图28B的体接触部BDC可以与数据存储元件CAP和第二掺杂区SD2相邻。
参照图28A和图28B，可以通过合并两个凹陷侧RCH来提高面积效率。而且，由于双筒电容器形成，因此电容可以增大。
如图1至图27B所示的数据存储元件CAP可以包括双筒电容器。
根据本发明的上述实施方式，当驱动电压施加到垂直取向的垂直导线WL和DWL时，共享垂直导线WL和DWL的所有晶体管RCT可以同时导通。当晶体管RCT导通时，数据存储元件CAP中存储的数据可以以每个水平导线BL被感测。因此，通过选择期望的存储器单元的水平导线BL来读取数据是可能的。
可以将期望的电压施加到体接触部BDC以调整晶体管RCT的体偏置。例如，通过向体接触部BDC施加约-0.1V至-0.6V的电压，所有晶体管可以稳定地操作。
当水平层HL的厚度薄时，少数载流子的浓度可以是低的。因此，可以调整体接触部BDC的位置或数量。根据本发明的另一实施方式，可以省略体接触部。
根据本发明的上述实施方式，通过应用凹陷沟道晶体管，可以通过增大沟道长度来容易地调节阈值电压。而且，由于掺杂区和凹陷沟道之间的距离增大，因此可以使结掺杂剂的斜率平滑，从而抑制结泄漏。而且，可以防止阈值电压的波动和可能由浮体效应引起的扩散的增大。
根据本发明的实施方式，由于凹陷沟道晶体管形成，因此沟道长度可以增大，这有利于控制阈值电压。
根据本发明的实施方式，由于掺杂区(例如，源极/漏极区)和凹陷沟道之间的距离增大，所以可以改善结泄漏。
根据本发明的实施方式，由于形成了体接触部，所以可以抑制浮体效应。
尽管已经针对具体实施方式描述了本发明，但是对于本领域技术人员来说显见的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (26)

1.一种半导体装置，包括：
下结构；
水平导线，在所述下结构之上水平取向；
数据存储元件，设置在所述下结构之上以与所述水平导线间隔开；
垂直导线，在所述水平导线和所述数据存储元件之间垂直取向；
水平层，在所述水平导线和所述数据存储元件之间水平取向，并且包括邻近于所述垂直导线设置的凹陷侧；以及
体接触部，通过穿过所述水平层而垂直取向。
2.根据权利要求1所述的半导体装置，其中，所述体接触部包括导电材料。
3.根据权利要求1所述的半导体装置，其中，所述体接触部包括半导体材料、金属、金属氮化物、金属硅化物或者它们的组合。
4.根据权利要求1所述的半导体装置，其中，所述凹陷侧包括彼此面对的第一凹陷侧和第二凹陷侧，以及
所述垂直导线包括邻近于所述第一凹陷侧的第一垂直导线和邻近于所述第二凹陷侧的第二垂直导线。
5.根据权利要求1所述的半导体装置，其中，所述凹陷侧的横截面包括弧形形状、弯曲形状或棱角形状。
6.根据权利要求1所述的半导体装置，其中，所述数据存储元件包括电容器。
7.根据权利要求1所述的半导体装置，其中，所述水平层包括半导体材料、氧化物半导体材料、单晶硅、多晶硅或者它们的组合。
8.根据权利要求1所述的半导体装置，其中，所述水平导线包括金属基材料。
9.根据权利要求1所述的半导体装置，还包括：
在所述垂直导线和所述凹陷侧之间的电介质层。
10.根据权利要求1所述的半导体装置，其中，所述下结构包括半导体衬底或外围电路部分。
11.根据权利要求1所述的半导体装置，其中，所述垂直导线包括字线，以及
所述水平导线包括位线。
12.根据权利要求1所述的半导体装置，其中，所述凹陷侧包括一个单凹陷侧，以及
所述垂直导线包括邻近于所述单凹陷侧的一个单垂直导线。
13.根据权利要求1所述的半导体装置，其中，所述数据存储元件包括单筒电容器或双筒电容器。
14.根据权利要求1所述的半导体装置，其中，所述水平导线、所述数据存储元件、所述垂直导线、所述水平层和所述体接触部形成存储器单元阵列的存储器单元。
15.根据权利要求14所述的半导体装置，其中，所述存储器单元阵列包括动态随机存取存储器单元阵列。
16.根据权利要求13所述的半导体装置，还包括：
在所述存储器单元阵列和所述下结构之间的晶圆键合结构。
17.根据权利要求16所述的半导体装置，其中，所述晶圆键合结构包括金属对金属键合或混合键合。
18.根据权利要求16所述的半导体装置，其中，所述存储器单元阵列和所述外围电路部分包括COP结构或POC结构，COP指单元在外围电路之上，POC指外围电路在单元之上。
19.一种用于制造半导体装置的方法，包括：
在下结构之上形成单元隔离层和水平层的交替堆叠；
在所述交替堆叠中形成单元堆叠结构和隔离结构；
在所述单元堆叠结构中形成垂直开口以在所述单元堆叠结构的第一侧形成凹陷侧；
形成垂直导线，所述垂直导线填充所述垂直开口并且邻近于所述凹陷侧设置；
形成水平导线，所述水平导线耦接至所述单元堆叠结构的所述水平层的第一端；
形成数据存储元件，所述数据存储元件耦接至所述水平层的第二端；以及
形成体接触部以垂直地穿过所述单元堆叠结构。
20.根据权利要求19所述的方法，其中，在所述单元堆叠结构中形成所述垂直开口中，
所述凹陷侧包括彼此面对的第一凹陷侧和第二凹陷侧。
21.根据权利要求20所述的方法，其中，在形成所述垂直导线中，
所述垂直导线包括：
第一垂直导线，其邻近于所述第一凹陷侧设置，以及
第二垂直导线，其邻近于所述第二凹陷侧设置。
22.根据权利要求19所述的方法，其中，所述体接触部包括导电材料。
23.根据权利要求19所述的方法，其中，所述体接触部包括半导体材料、金属、金属氮化物、金属硅化物或者它们的组合。
24.根据权利要求19所述的方法，其中，所述凹陷侧的横截面包括弧形形状、弯曲形状或棱角形状。
25.根据权利要求19所述的方法，其中，所述数据存储元件包括电容器。
26.根据权利要求19所述的方法，其中，所述水平层包括半导体材料、氧化物半导体材料、单晶硅、多晶硅或者它们的组合。
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