KR20240024440A - 반도체 장치 및 그 제조 방법 - Google Patents

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강명진
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조진선
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Abstract

본 기술은 고집적화 및 빠른 동작 속도를 구현할 수 있는 메모리 셀을 구비한 반도체 장치에 관한 것으로, 반도체 장치는 하부 구조물; 상기 하부 구조물 상부에서 수평 배향된 수평 도전 라인; 상기 수평 도전 라인으로부터 이격되어 상기 하부 구조물 상부에 배치된 데이터 저장 요소; 상기 수평 도전 라인과 데이터 저장 요소 사이에서 수직 배향된 수직 도전 라인; 상기 수평 도전 라인과 데이터 저장 요소 사이에서 수평 배향하되, 상기 수직 도전 라인에 이웃하는 리세스드 측면을 포함하는 수평층; 및 상기 수평층을 관통하여 수직 배향된 바디 콘택부를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원 메모리 셀을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 대용량화와 미세화에 대응하기 위해, 다수의 메모리 셀(memory cell)이 적층된 3차원 메모리 장치(3D Memory device)를 제공하기 위한 기술이 제안되고 있다.
본 발명의 실시예들은 고집적화 및 빠른 동작 속도를 구현할 수 있는 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물 상부에서 수평 배향된 수평 도전 라인; 상기 수평 도전 라인으로부터 이격되어 상기 하부 구조물 상부에 배치된 데이터 저장 요소; 상기 수평 도전 라인과 데이터 저장 요소 사이에서 수직 배향된 수직 도전 라인; 상기 수평 도전 라인과 데이터 저장 요소 사이에서 수평 배향하되, 상기 수직 도전 라인에 이웃하는 리세스드 측면을 포함하는 수평층; 및 상기 수평층을 관통하여 수직 배향된 바디 콘택부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 하부 구조물 상부에 절연층들과 수평층들의 교번 스택을 형성하는 단계; 상기 교번 스택에 셀 스택 구조물 및 소자분리구조물을 형성하는 단계; 상기 셀 스택 구조물의 일측면들에 리세스드 측면들을 형성하기 위해 상기 셀 스택 구조물에 수직 오프닝을 형성하는 단계; 상기 리세스드 측면들에 이웃하여 상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계; 상기 셀 스택 구조물의 수평층들의 제1 끝단들에 접속되는 수평 도전 라인으로 치환하는 단계; 상기 수평층들의 제2 끝단들에 접속되는 데이터 저장 요소들을 형성하는 단계; 및 상기 셀 스택 구조물을 수직하게 관통하는 바디 콘택부를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 제1 기판에 메모리 셀 어레이를 형성하는 단계; 제2 기판에 주변 회로부를 형성하는 단계; 및 본딩 구조물을 통해 상기 제1 기판과 제2 기판을 본딩하는 단계를 포함하되, 상기 메모리 셀 어레이를 형성하는 단계는, 셀분리층들과 수평층들의 교번 스택을 형성하는 단계; 상기 교번 스택에 셀 스택 구조물 및 소자분리구조물을 형성하는 단계; 상기 셀 스택 구조물의 일측면들에 리세스드 측면들을 형성하기 위해 상기 셀 스택 구조물에 수직 오프닝을 형성하는 단계; 상기 리세스드 측면들에 이웃하여 상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계; 상기 셀 스택 구조물의 수평층들의 제1 끝단들에 접속되는 수평 도전 라인으로 치환하는 단계; 상기 수평층들의 제2 끝단들에 접속되는 데이터 저장 요소들을 형성하는 단계; 및 상기 셀 스택 구조물을 수직하게 관통하는 바디 콘택부를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 및 메모리 셀 어레이를 포함하되, 상기 메모리 셀 어레이는, 상기 하부 구조물에 수직하는 방향을 따라 배치된 수평 도전 라인들; 상기 수평 도전 라인들로부터 이격된 데이터 저장 요소들; 상기 수평 도전 라인들과 데이터 저장 요소들 사이에서 수직 배향된 수직 도전 라인들; 상기 수평 도전 라인들과 데이터 저장 요소들 사이에서 수평 배향하되, 상기 수직 도전 라인들에 이웃하는 리세스드 측면을 포함하는 수평층들; 및 상기 수평층들을 관통하여 수직 배향된 바디 콘택부를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 하부 구조물; 상기 하부 구조물 상부에서 수직하게 배향된 리세스드 채널 트랜지스터들의 컬럼 어레이들(column array)을 포함하는 3차원 어레이; 및 상기 하부 구조물 상부에서 수직하게 배향되어, 상기 3차원 어레이의 개별 컬럼 어레이들의 리세스드 채널 트랜지스터들에 공통으로 접속된 수직 바디 콘택부를 포함하되, 상기 3차원 어레이의 개별 컬럼 어레이들의 리세스드 채널 트랜지스터들은 수평형 리세스드 채널 및 공통 수직 게이트 라인을 포함할 수 있다.
본 기술은 레세스드 채널 트랜지스터를 형성하므로 채널 길이가 증가하여 문턱 전압 제어가 유리하다.
본 기술은 도프드 영역(예, 소스/드레인 영역)과 리세스드 채널 사이의 거리가 증가하므로, 접합 누설(junction leakage)을 개선할 수 있다.
본 기술은 바디 콘택부를 형성하므로, 플로팅 바디 효과(floating body Effect)를 억제할 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 2는 도 1의 반도체 장치의 개략적인 평면도이다.
도 3은 도 2의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다.
도 4a 내지 도 4l은 수직 도전 라인의 다양한 변형예들을 도시한 평면도들이다.
도 5a는 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 5b는 도 5a에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 7은 다른 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 8은 도 7의 반도체 장치의 개략적인 평면도이다.
도 9a 내지 도 9f는 더블 수직 도전 라인의 다양한 변형예들을 도시한 평면도들이다.
도 10은 다른 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 11은 다른 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 12는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 13 및 도 14는 다른 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 15a 내지 도 27b는 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 28a 및 도 28b는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 2는 도 1의 반도체 장치의 개략적인 평면도이다. 도 3은 도 2의 A-A'선에 따른 반도체 장치의 개략적인 단면도이다. 도 4a 내지 도 4l은 수직 도전 라인의 다양한 변형예들을 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 하부 구조물(LS), 하부 구조물(LS) 상부에서 수평 배향된 수평 도전 라인(horizontal conductive line, BL), 수평 도전 라인(BL)으로부터 이격되어 하부 구조물(LS) 상부에 배치된 데이터 저장 요소(data storage element, CAP), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수직 배향된 수직 도전 라인(vertical conductive line, WL), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수평 배향하되, 수직 도전 라인(WL)에 이웃하는 리세스드 측면(RCH)을 포함하는 수평층(horizontal layer, HL) 및 수평층(HL)을 관통하여 수직 배향된 바디 콘택부(body contact portion, BDC)를 포함할 수 있다.
수직 도전 라인(WL)은 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 수평층(HL)은 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 수평 도전 라인(BL)은 제3 방향(D3)을 따라 수평하게 배향될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 수직하게 교차할 수 있고, 제3 방향(D3)은 제1 및 제2 방향(D1, D2)에 수직하게 교차할 수 있다.
수평층(HL)은 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 수평층(HL)의 제1 끝단(first end)에 수평 도전 라인(BL)이 접속될 수 있고, 수평층(HL)의 제2 끝단(second end)에 데이터 저장 요소(CAP)가 접속될 수 있다. 수평층(HL)은 적어도 하나의 리세스드 측면(recessed side, RCH)을 포함할 수 있다. 리세스드 측면(RCH)은 리세스드 채널(recessed channel)이라고 지칭할 수 있다.
수평층(HL) 및 수직 도전 라인(WL)은 트랜지스터(transistor)와 같은 스위칭 요소(switching element, TR)를 구성할 수 있다. 스위칭 요소(TR)는 엑세스 요소(acess element) 또는 선택 요소(select element)라고 지칭할 수도 있다.
반도체 장치(100)는 메모리 셀(MC)을 포함할 수 있고, 메모리 셀(MC)은 하나의 스위칭 요소(TR)와 하나의 데이터 저장 요소(CAP)을 포함할 수 있다. 예를 들어, 스위칭 요소(TR)가 트랜지스터이고, 데이터 저장 요소(CAP)가 캐패시터인 경우, 메모리 셀(MC)은 은 1T-1C(1 Transistor-1 Capacitor) 구조일 수 있다. 메모리 셀(MC)에서 수평 도전 라인(BL)은 비트 라인을 포함할 수 있고, 수직 도전 라인(WL)은 워드 라인 또는 게이트 라인을 포함할 수 있다. 데이터 저장 요소(CAP)는 캐패시터(capacitor)와 같은 메모리 요소(Memory element)를 포함할 수 있다.
스위칭 요소(TR)는 수평층(HL), 절연층(GD) 및 수직 도전 라인(WL)을 포함할 수 있다. 수직 도전 라인(WL)은 싱글 도전 라인(Single conductive line)일 수 있다. 스위칭 요소(TR)가 트랜지스터를 포함하는 경우, 수평층(HL)은 활성층을 포함할 수 있고, 절연층(GD)은 게이트 절연층을 포함할 수 있으며, 수직 도전 라인(WL)은 수직 게이트 라인(vertical gate line)을 포함할 수 있다.
데이터 저장 요소(CAP)는 제1 전극(SN), 제2 전극(PN) 및 제1 전극(SN)과 제2 전극(PN) 사이의 유전층(DE)을 포함할 수 있다.
수직 도전 라인(WL)은 하부 구조물(LS)의 표면에 수직하는 제1 방향(D1)을 따라 연장될 수 있다. 수평층(HL)은 하부 구조물(LS)의 표면에 평행하는 제2 방향(D2)을 따라 수평하게 연장될 수 있다. 수평 도전 라인(BL)은 하부 구조물(LS)의 표면에 평행하는 제3 방향(D3)을 따라 수평하게 연장될 수 있다.
수직 도전 라인(WL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 수직 도전 라인(WL)은 수직 배향 워드 라인 또는 수직 배향 게이트 라인이라고 지칭할 수 있다. 수직 도전 라인(WL)은 도전 물질을 포함할 수 있다. 수직 도전 라인(WL)은 실리콘-베이스 물질(Silicon-based material), 금속-베이스 물질(Metal-based material) 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(WL)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(WL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 도전 라인(WL)은 N형 불순물(n-type impurity)이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 수직 도전 라인(WL)은 티타늄 질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
수평층(HL)의 리세스드 측면(RCH) 상에 절연층(GD)이 형성될 수 있다. 절연층(GD)은 리세스드 측면(RCH)과 수직 도전 라인(WL) 사이에 배치될 수 있다. 절연층(GD)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 고유전율 물질, 강유전체 물질, 반강유전체 물질 또는 이들의 조합을 포함할 수 있다.
수평 도전 라인(BL)은 제3 방향(D3)을 따라 수평하게 연장될 수 있다. 수평 도전 라인(BL)은 수평 배향 비트 라인이라고 지칭할 수 있다. 수평 도전 라인(BL)은 도전 물질을 포함할 수 있다. 수평 도전 라인(BL)은 실리콘-베이스 물질(Silicon-based material), 금속-베이스 물질(Metal-based material) 또는 이들의 조합을 포함할 수 있다. 수평 도전 라인(BL)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수평 도전 라인(BL)은 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수평 도전 라인(BL)은 N형 불순물(n-type impurity)이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 수평 도전 라인(BL)은 티타늄 질화물 및 텅스텐의 스택(TiN/W)을 포함할 수 있다.
수평층(HL)은 하부 구조물(LS)로부터 이격되어 하부 구조물(LS)의 표면에 평행하는 제2 방향(D2)을 따라 연장될 수 있다. 수평층(HL)은 반도체 물질을 포함할 수 있다. 예를 들면, 수평층(HL)은 폴리실리콘, 단결정 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 다른 실시예에서, 수평층(HL)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 수평층(HL)은 활성층(active layer) 또는 씬-바디(thin-body)라고 지칭할 수도 있다.
수평층(HL)의 상부면과 하부면은 플랫 표면(Flat-surface)을 가질 수 있다. 수평층(HL)의 상부면과 하부면은 제2 방향(D2)을 따라 서로 평행할 수 있고, 제1 방향(D1)을 따라 서로 대향할 수 있다. 수평층(HL)은 상부면과 하부면 사이의 제1 측면(first side, F1)과 제2 측면(second side, F2)을 더 포함할 수 있다. 제1 측면(F1)과 제2 측면(F2)은 제3 방향(D3)을 따라 서로 대향할 수 있다. 제1 측면(F1)은 플랫 측면과 리세스드 측면(RCH)을 포함할 수 있고, 제2 측면(F2)은 풀리(fully)-플랫 측면을 포함할 수 있다. 풀리-플랫 측면은 리세스드 측면(RCH)을 포함하지 않고 플랫 측면이 연속되는 구조를 지칭할 수 있다.
리세스드 측면(RCH)의 횡단면은 사각형 형상일 수 있다. 도 4a 내지 도 4l에서 참조한 바와 같이, 리세스드 측면(RCH)의 횡단면은 벤디드 형상(bended shape),앵글드 형상(Angled shape) 또는 라운드 형상(rounded shape)을 포함할 수 있다. 수직 도전 라인(WL)의 횡단면은 삼각형, 다각형 또는 반구형일 수 있다.
수직 도전 라인(WL)은 임베디드 형상 또는 돌출 형상일 수 있다. 예를 들어, 도 4a 내지 도 4f에서 참조한 바와 같이, 탑뷰로 볼 때, 수직 도전 라인(WL)은 수평층(HL)의 리세스드 측면(RCH) 내에 위치하는 임베디드 형상일 수 있다. 다른 실시예에서, 도 4g 내지 도 4l에서 참조한 바와 같이, 수직 도전 라인(WL)의 일부분은 수평층(HL)의 리세스드 측면(RCH) 내에 배치되고, 수직 도전 라인(WL)의 다른 부분은 리세스드 측면(RCH)의 외측에 배치될 수 있다. 도 4g 내지 도 4i는 부분 돌출형 수직 도전 라인(WL)을 도시하고 있다. 도 4j 내지 도 4l은 풀리 돌출형 수직 도전 라인(WL)을 도시하고 있다. 도 4a 내지 도 4l에서, 제3 방향(D3)을 따른 수직 도전 라인(WL)의 폭의 크기에 따라 임베디드 형상, 부분 돌출 형상 또는 풀리 돌출 형상이 정의될 수 있다.
바디 콘택부(BDC)는 수평층(HL)의 일부분을 관통하여 제1 방향(D1)을 따라 연장될 수 있다. 바디 콘택부(BDC)와 수평층(HL)은 전기적으로 접속될 수 있다. 바디 콘택부(BDC)는 도전 물질을 포함할 수 있다. 바디 콘택부(BDC)는 실리콘-베이스 물질(Silicon-based material), 금속-베이스 물질(Metal-based material) 또는 이들의 조합을 포함할 수 있다. 바디 콘택부(BDC)는 반도체 물질, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 바디 콘택부(BDC)는 폴리실리콘, 티타늄 질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 바디 콘택부(BDC)는 N형 불순물(n-type impurity)이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 바디 콘택부(BDC)는 티타늄 질화물 및 텅스텐의 스택(TiN/W)을 포함할 수도 있다. 바디 콘택부(BDC)를 통해 수평층(HL)에 바디 바이어스(body bias)를 인가할 수 있고, 이에 따라 플로팅 바디 효과(floating body effect)를 억제할 수 있다.
데이터 저장 요소(CAP)는 스위칭 요소(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 데이터 저장 요소(CAP)는 제2 방향(D2)을 따라 수평층(HL)으로부터 수평적으로 연장된 제1 전극(SN)을 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN) 상부의 제2 전극(PN) 및 제1 전극(SN)과 제2 전극(PN) 사이의 유전층(DE)을 더 포함할 수 있다. 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)은 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 제1 전극(SN)은 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 제1 전극(SN)의 실린더 내벽을 컨포멀하게 커버링할 수 있고, 제2 전극(PN)은 유전층(DE) 상에서 제1 전극(SN)의 실린더 내부를 채울 수 있다. 다른 실시예에서, 유전층(DE)은 제1 전극(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있고, 제2 전극(PN)은 유전층(DE) 상에서 제1 전극(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)을 커버링할 수 있다.
제1 전극(SN)은 3차원 구조를 갖되, 3차원 구조의 제1 전극(SN)은 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 제1 전극(SN)은 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 제1 전극(SN)은 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
제1 전극(SN) 및 제2 전극(PN)은 금속, 귀금속, 금속 질화물, 도전성 금속 산화물, 도전성 귀금속 산화물, 금속 탄화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(SN) 및 제2 전극(PN)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택 또는 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 제2 전극(PN)은 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 제2 전극(PN)은 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 제1 전극(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 데이터 저장 요소(CAP)의 제2 전극(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(TAR2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-based oxide)로 형성될 수 있다. 유전층(DE)은 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-based oxide)로 형성될 수 있다. 유전층(DE)은 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 유전층(DE)은 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-based layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭에너지(band gap energy)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, 유전층(DE)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2), HAHA(HfO2/Al2O3/HfO2/Al2O3) 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)를 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물 및 하프늄산화물보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물, 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전체 물질 또는 반강유전체 물질을 포함할 수 있다.
다른 실시예에서, 제1 전극(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면 제어층이 더 형성될 수 있다. 계면 제어층은 티타늄산화물(TiO2)을 포함할 수 있다. 계면 제어층은 제2 전극(PN)와 유전층(DE) 사이에도 형성될 수 있다.
데이터 저장 요소(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 제1 전극(SN) 및 제2 전극(PN)은 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
데이터 저장 요소(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
하부 구조물(LS)은 반도체 기판 또는 주변 회로부를 포함할 수 있다.
도 5a는 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이고, 도 5b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 장치(200)는 하부 구조물(LS) 및 하부 구조물(LS) 상부에 배치된 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 하부 구조물(LS)에 수직하는 제1 방향(D1)을 따라 적층되고 제3 방향(D3)을 따라 수평 배향된 수평 도전 라인들(BL), 수평 도전 라인들(BL)로부터 이격되어 하부 구조물(LS) 상부에 배치된 데이터 저장 요소들(CAP), 수평 도전 라인들(BL)과 데이터 저장 요소들(CAP) 사이에서 제1 방향(D1)을 따라 수직 배향된 수직 도전 라인들(WL), 수평 도전 라인들(BL)과 데이터 저장 요소들(CAP) 사이에서 제2 방향(D2)을 따라 수평 배향하되 수직 도전 라인들(WL)에 이웃하는 리세스드 측면(RCH)을 포함하는 수평층들(HL) 및 수평층들(HL)을 관통하여 제1 방향(D1)을 따라 수직 배향된 바디 콘택부(BDC)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리 셀들(MC)의 3차원 어레이는 메모리 셀(MC)의 컬럼 어레이(Column array)를 포함할 수 있다. 개별 메모리 셀(MC)은 도 1의 메모리 셀(MC)과 동일할 수 있다. 개별 메모리 셀(MC)은 스위칭 요소(TR) 및 데이터 저장 요소(CAP)를 포함할 수 있다. 스위칭 요소(TR)는 리세스드 측면(RCH)을 포함하는 수평층(HL) 및 리세스드 측면(RCH)에 이웃하는 수직 도전 라인(WL)을 포함할 수 있다. 수평층(HL)의 제1 끝단은 수직 도전 라인(BL)에 접속될 수 있고, 수평층(HL)의 제2 끝단은 데이터 저장 요소(CAP)에 접속될 수 있다.
메모리 셀 어레이(MCA)의 메모리 셀들(MC)은 하나의 바디 콘택부(BDC)를 공유할 수 있다. 바디 콘택부(BDC)는 수평층들(HL)에 접속될 수 있다. 메모리 셀 어레이(MCA)의 바디 콘택부(BDC)는 커먼 바디 콘택부라고 지칭할 수 있다.
메모리 셀 어레이(MCA)의 메모리 셀들(MC)은 하나의 수직 도전 라인(WL)을 공유할 수 있다. 수직 도전 라인(WL)은 수평층들(HL)의 리세스드 측면들(RCH)을 관통하도록 수직하게 배향될 수 있다. 메모리 셀 어레이(MCA)의 수직 도전 라인(WL)은 커먼 수직 도전 라인이라고 지칭할 수 있다.
메모리 셀 어레이(MCA)의 수평 도전 라인들(BL)은 각각 수평층들(HL)에 전기적으로 접속될 수 있다. 메모리 셀 어레이(MCA)의 데이터 저장 요소들(CAP)은 각각 수평층(HL)에 전기적으로 접속될 수 있다. 제1 방향(D1)을 따라 적층된 메모리 셀들(MC)은 하나의 수직 도전 라인(WL) 및 하나의 바디 콘택부(BDC)를 공유할 수 있다.
메모리 셀 어레이(MCA)는 DRAM 셀 어레이를 포함할 수 있다.
도 6은 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 6을 참조하면, 반도체 장치(300)는 하부 구조물(LS) 및 하부 구조물(LS) 상부에 배치된 메모리 셀 어레이(MCA1)를 포함할 수 있다. 메모리 셀 어레이(MCA1)는 컬럼 어레이들(column array, CA) 및 로우 어레이들(row array, RA)을 포함할 수 있다. 컬럼 어레이들(CA)은 메모리 셀들(MC)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 메모리 셀들(MC)의 로우 어레이를 포함할 수 있다. 컬럼 어레이들(CA)은 리세스드 채널 트랜지스터(RCT)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 리세스드 채널 트랜지스터(RCT)의 로우 어레이를 포함할 수 있다. 컬럼 어레이들(CA)은 데이터 저장 요소들(CAP)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 데이터 저장 요소들(CAP)의 로우 어레이를 포함할 수 있다.
메모리 셀 어레이(MCA1)의 개별 컬럼 어레이들(CA)의 리세스드 채널 트랜지스터들(RCT)에 공통으로 접속된 수직 바디 콘택부(BDC)를 포함할 수 있다. 메모리 셀 어레이(MCA1)의 개별 컬럼 어레이들(CA)의 리세스드 채널 트랜지스터들(RCT)은 리세스드 채널(RCH) 및 공통 수직 게이트 라인(WL)을 포함할 수 있다.
도 7은 다른 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 8은 도 7의 반도체 장치의 개략적인 평면도이다.
도 7 및 도 8을 참조하면, 반도체 장치(400)는 하부 구조물(LS), 하부 구조물(LS) 상부에서 수평 배향된 수평 도전 라인(BL), 수평 도전 라인(BL)으로부터 이격되어 하부 구조물(LS) 상부에 배치된 데이터 저장 요소(CAP), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수직 배향된 더블 수직 도전 라인(DWL), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수평 배향하되, 더블 수직 도전 라인(DWL)에 이웃하는 더블 리세스드 측면(RCH)을 포함하는 수평층(HL) 및 수평층(HL)을 관통하여 수직 배향된 바디 콘택부(BDC)를 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있고, 제1 전극(SN)은 실린더 형상일 수 있다. 바디 콘택부(BDC)는 수평층(HL)의 일부분을 관통하여 제1 방향(D1)을 따라 연장될 수 있다. 바디 콘택부(BDC)와 수평층(HL)은 전기적으로 접속될 수 있다.
도 1의 반도체 장치(100)와 도 7 및 도 8의 반도체 장치(400)는 수직 도전 라인 및 리세스드 측면의 갯수 외에 다른 구성 요소들이 동일할 수 있다. 도 1의 반도체 장치(100)는 싱글 수직 도전 라인(WL)을 포함하는데 반해, 도 7 및 도 8의 반도체 장치(400)는 더블 수직 도전 라인(DWL)을 포함하고 있다. 도 1의 반도체 장치(100)는 하나의 리세스드 측면(RCH)을 포함하는데 반해, 도 7 및 도 8의 반도체 장치(400)는 2개의 리세스드 측면(RCH)을 포함하고 있다. 더블 수직 도전 라인(DWL)은 제1 수직 도전 라인(WL1)과 제2 수직 도전 라인(WL2)을 포함할 수 있다.
도 9a 내지 도 9f는 더블 수직 도전 라인의 다양한 변형예들을 도시한 평면도들이다. 도 9a 내지 도 9f에서 참조한 바와 같이, 탑뷰로 볼 때, 더블 수직 도전 라인(DWL)의 제1 및 제2 수직 도전 라인(WL1, WL2)은 수평층(HL)의 2개의 리세스드 측면들(RCH) 내에 각각 위치하는 형상일 수 있다. 다른 실시예에서, 도 9d 내지 도 9f에서 참조한 바와 같이, 더블 수직 도전 라인(DWL)의 제1 및 제2 수직 도전 라인(WL1, WL2)의 일부분은 수평층(HL)의 리세스드 측면들(RCH) 내에 배치되고, 더블 수직 도전 라인(DWL)의 제1 및 제2 수직 도전 라인(WL1, WL2)의 다른 부분은 리세스드 측면들(RCH)의 외측에 배치될 수 있다.
도 9a 내지 도 9f에서 참조한 바와 같이, 더블 리세스드 측면(RCH)의 횡단면은 벤디드 형상(bended shape), 앵글드 형상(Angled shape) 또는 라운드 형상(rounded shape)을 포함할 수 있다. 제1 및 제2 수직 도전 라인(WL1, WL2)의 횡단면은 삼각형, 다각형 또는 반구형일 수 있다. 도 9a 내지 도 9f에서, 제3 방향(D3)을 따른 더블 수직 도전 라인(DWL)의 폭의 크기에 따라 임베디드 형상, 부분 돌출 형상 또는 풀리 돌출 형상이 정의될 수 있다.
도 10은 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 사시도이다.
도 10을 참조하면, 반도체 장치(500)는 하부 구조물(LS) 및 하부 구조물(LS) 상부에 배치된 메모리 셀 어레이(MCA2)를 포함할 수 있다. 메모리 셀 어레이(MCA2)는 하부 구조물(LS)에 수직하는 제1 방향(D1)을 따라 적층되고 제3 방향(D3)을 따라 수평 배향된 수평 도전 라인들(BL), 수평 도전 라인들(BL)로부터 이격되어 하부 구조물(LS) 상부에 배치된 데이터 저장 요소들(CAP), 수평 도전 라인들(BL)과 데이터 저장 요소들(CAP) 사이에서 제1 방향(D1)을 따라 수직 배향된 더블 수직 도전 라인들(DWL), 수평 도전 라인들(BL)과 데이터 저장 요소들(CAP) 사이에서 제2 방향(D2)을 따라 수평 배향하되 더블 수직 도전 라인들(DWL)에 이웃하는 더블 리세스드 측면(RCH)을 포함하는 수평층들(HL) 및 수평층들(HL)을 관통하여 제1 방향(D1)을 따라 수직 배향된 바디 콘택부(BDC)를 포함할 수 있다. 더블 수직 도전 라인(DWL)은 제1 수직 도전 라인(WL1)과 제2 수직 도전 라인(WL2)을 포함할 수 있다.
메모리 셀 어레이(MCA2)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있다. 메모리 셀들(MC)의 3차원 어레이는 메모리 셀(MC)의 컬럼 어레이(Column array)를 포함할 수 있다. 개별 메모리 셀(MC)은 리세스드 채널 트랜지스터(RCT) 및 데이터 저장 요소(CAP)를 포함할 수 있다. 리세스드 채널 트랜지스터(RCT)는 더블 리세스드 측면(RCH)을 포함하는 수평층(HL) 및 더블 리세스드 측면(RCH)에 이웃하는 더블 수직 도전 라인(DWL)을 포함할 수 있다. 수평층(HL)의 제1 끝단은 수직 도전 라인(BL)에 접속될 수 있고, 수평층(HL)의 제2 끝단은 데이터 저장 요소(CAP)에 접속될 수 있다.
메모리 셀 어레이(MCA2)의 메모리 셀들(MC)은 하나의 바디 콘택부(BDC)를 공유할 수 있다. 바디 콘택부(BDC)는 수평층들(HL)에 접속될 수 있다. 메모리 셀 어레이(MCA2)의 바디 콘택부(BDC)는 커먼 바디 콘택부라고 지칭할 수 있다.
메모리 셀 어레이(MCA2)의 메모리 셀들(MC)은 하나의 더블 수직 도전 라인(WL)을 공유할 수 있다. 더블 수직 도전 라인(WL)은 수평층들(HL)의 리세스드 측면들(RCH)을 관통하도록 수직하게 배향될 수 있다. 메모리 셀 어레이(MCA2)의 더블 수직 도전 라인(DWL)은 커먼 수직 도전 라인이라고 지칭할 수 있다.
메모리 셀 어레이(MCA2)의 수평 도전 라인들(BL)은 각각 수평층들(HL)에 전기적으로 접속될 수 있다. 메모리 셀 어레이(MCA2)의 데이터 저장 요소들(CAP)은 각각 수평층(HL)에 전기적으로 접속될 수 있다. 제1 방향(D1)을 따라 적층된 메모리 셀들(MC)은 하나의 더블 수직 도전 라인(DWL) 및 하나의 바디 콘택부(BDC)를 공유할 수 있다.
도 11은 다른 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 11을 참조하면, 반도체 장치(600)는 하부 구조물(LS) 및 하부 구조물(LS) 상부에 배치된 메모리 셀 어레이(MCA3)를 포함할 수 있다. 메모리 셀 어레이(MCA3)는 컬럼 어레이들(CA) 및 로우 어레이들(RA)을 포함할 수 있다. 컬럼 어레이들(CA)은 메모리 셀들(MC)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 메모리 셀들(MC)의 로우 어레이를 포함할 수 있다. 컬럼 어레이들(CA)은 리세스드 채널 트랜지스터(RCT)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 리세스드 채널 트랜지스터(RCT)의 로우 어레이를 포함할 수 있다. 컬럼 어레이들(CA)은 데이터 저장 요소들(CAP)의 컬럼 어레이를 포함할 수 있고, 로우 어레이들(RA)은 데이터 저장 요소들(CAP)의 로우 어레이를 포함할 수 있다.
메모리 셀 어레이(MCA1)의 개별 컬럼 어레이들(CA)의 리세스드 채널 트랜지스터들(RCT)에 공통으로 접속된 수직 바디 콘택부(BDC)를 포함할 수 있다. 메모리 셀 어레이(MCA1)의 개별 컬럼 어레이들(CA)의 리세스드 채널 트랜지스터들(RCT)은 리세스드 채널(RCH) 및 공통 수직 도전 라인(WL)을 포함할 수 있다.
도 12는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 12를 참조하면, 반도체 장치(700)는 하부 구조물(LS), 하부 구조물(LS) 상부에서 수평 배향된 수평 도전 라인(BL), 수평 도전 라인(BL)으로부터 이격되어 하부 구조물(LS) 상부에 배치된 데이터 저장 요소(CAP), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수직 배향된 수직 도전 라인(WL), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 수평 배향하되, 수직 도전 라인(WL)에 이웃하는 리세스드 측면(RCH)을 포함하는 수평층(HL) 및 수평층(HL)을 관통하여 수직 배향된 바디 콘택부(BDC)를 포함할 수 있다.
수직 도전 라인(WL)은 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 수평층(HL)은 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 수평 도전 라인(BL)은 제3 방향(D3)을 따라 수평하게 배향될 수 있다. 수평층(HL)은 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 제2 방향(D2)을 따라 수평하게 배향될 수 있다. 수평층(HL)의 제1 끝단에 수평 도전 라인(BL)이 접속될 수 있고, 수평층(HL)의 제2 끝단에 데이터 저장 요소(CAP)가 접속될 수 있다. 수평층(HL)은 하나의 리세스드 측면(RCH)을 포함할 수 있다. 수평층(HL) 및 수직 도전 라인(WL)은 리세스드 채널 트랜지스터(RCT)와 같은 스위칭 요소를 구성할 수 있다.
수평층(HL)의 제1 끝단과 수평 도전 라인(BL) 사이에 제1 콘택 노드(BLC)가 형성될 수 있고, 수평층(HL)의 제2 끝단과 데이터 저장 요소(CAP) 사이에 제2 콘택 노드(SNC)가 형성될 수 있다. 제1 및 제2 콘택 노드(BLC, SNC)는 도전 물질로서, 예를 들어 도프드 폴리실리콘을 포함할 수 있다. 도프드 폴리실리콘은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 리세스드 측면(RCH)과 제1 콘택 노드(BLC) 사이에 제1 도프드 영역(SD1)이 형성될 수 있고, 리세스드 측면(RCH)과 제2 콘택 노드(SNC) 사이에 제2 도프드 영역(SD2)이 형성될 수 있다. 제1 도프드 영역(SD1)과 제2 도프드 영역(SD2)은 수평층(HL) 내에 형성될 수 있다. 제1 도프드 영역(SD1)과 제2 도프드 영역(SD2)은 각각 제1 및 제2 콘택 노드(BLC, SNC)로부터 확산된 불순물을 포함할 수 있다.
수직 도전 라인(WL)은 고일함수 전극(HW)과 저일함수 전극(LW)을 포함할 수 있다. 저일함수 전극(LW)은 도프드 폴리실리콘을 포함할 수 있고, 고일함수 전극(HW)은 금속-베이스 물질을 포함할 수 있다. 고일함수 전극(HW)은 리세스드 측면(RCH)에 이웃할 수 있다. 저일함수 전극(LW)은 제1 및 제2 도프드 영역(SD1, SD2)에 수평하게 오버랩될 수 있고, 이에 따라 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도 13 및 도 14는 다른 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 13 및 도 14를 참조하면, 반도체 장치(800)는 주변 회로부(PERI) 및 메모리 셀 어레이(MCA)를 포함할 수 있다. 메모리 셀 어레이(MCA)는 주변 회로부(PERI) 상부에 위치할 수 있다. 메모리 셀 어레이(MCA)와 주변 회로부(PERI)는 웨이퍼 본딩에 의해 결합될 수 있다. 반도체 장치(800)는 COP(Cell Over Peri) 구조일 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 수평 도전 라인(BL), 복수의 수직 도전 라인(WL), 및 복수의 데이터 저장 요소(CAP)를 포함할 수 있다. 복수의 수평 도전 라인(BL)과 복수의 데이터 저장 요소(CAP) 사이에 수평층들(HL)이 배치될 수 있다. 수평층들(HL)은 리세스드 측면들(RCH)을 포함할 수 있고, 수직 도전 라인들(WL)은 리세스드 측면들(RCH)에 이웃할 수 있다. 개별 데이터 저장 요소(CAP)는 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있다. 수직하게 적층된 데이터 저장 요소들(CAP)의 제2 전극들(PN)은 상호 접속될 수 있다. 수평층들(HL)은 바디 콘택부(BDC)를 공유할 수 있다.
주변 회로부(PERI)와 메모리 셀 어레이(MCA) 사이에 본딩 구조물(WBS)이 위치할 수 있다. 본딩 구조물(WBS)은 제1 본딩 패드들(BP1) 및 제2 본딩 패드들(BP2)을 포함할 수 있다. 메모리 셀 어레이(MCA)와 주변 회로부(PERI)는 메탈-투-메탈 본딩 또는 하이브리드 본딩을 통해 상호 연결될 수 있다. 예를 들어, 제1 본딩패드들(BP1)과 제2 본딩 패드들(BP2)을 통해 상호 접속될 수 있다. 메탈-투-메탈 본딩은 제1,2 본딩 패드들(BP1, BP2) 간의 다이렉트 본딩을 지칭할 수 있고, 하이브리드 본딩은 메탈-투-메탈 본딩과 절연성 본딩의 조합을 지칭할 수 있다. 제1 및 제2 본딩 패드들(BP1, BP2)은 금속물질을 포함할 수 있다.
바디 콘택부(BDC), 수평 도전 라인(BL) 및 수직 도전 라인(WL)은 각각 제1 본딩 패드들(BP1)에 접속될 수 있다. 데이터 저장 요소들(CAP)의 제2 전극들(PN)은 상호 접속되어 제1 본딩 패드들(BP1)에 접속될 수 있다.
주변 회로부(PERI)는 기판(SUB), 복수의 제어 회로들(CL) 및 복수의 인터커넥션들(ML)을 포함할 수 있다. 예를 들어, 주변 회로부(PERI)의 제어 회로들(CL)은 센스 앰프, 서브 워드 라인 드라이버 등을 포함할 수 있다. 센스 앰프는 인터커넥션(ML)을 통해 수평 도전 라인들(BL)에 접속될 수 있다. 서브 워드 라인 드라이버는 인터커넥션(ML)을 통해 수직 라인들(WL)에 접속될 수 있다.
도 14를 참조하면, 반도체 장치(900)는 POC(Peri Over Cell) 구조일 수 있다. POC 구조는 메모리 셀 어레이(MCA) 상부에 주변 회로부(PERI)가 위치하는 구조를 지칭할 수 있다. 주변 회로부(PERI)는 기판(SUB), 복수의 제어 회로들(CL) 및 복수의 인터커넥션들(ML)을 포함할 수 있다. 예를 들어, 주변 회로부(PERI)의 제어 회로들(CL)은 센스 앰프, 서브 워드 라인 드라이버 등을 포함할 수 있다. 센스 앰프는 인터커넥션(ML)을 통해 수평 도전 라인들(BL)에 접속될 수 있다. 서브 워드 라인 드라이버는 인터커넥션(ML)을 통해 수직 라인들(WL)에 접속될 수 있다.
주변 회로부(PERI)와 메모리 셀 어레이(MCA) 사이에 본딩 구조물(WBS)이 위치할 수 있다. 본딩 구조물(WBS)은 제1 본딩 패드들(BP1) 및 제2 본딩 패드들(BP2)을 포함할 수 있다. 메모리 셀 어레이(MCA)와 주변 회로부(PERI)는 메탈-투-메탈 본딩 또는 하이브리드 본딩을 통해 상호 연결될 수 있다. 바디 콘택부(BDC), 수평 도전 라인(BL) 및 수직 도전 라인(WL)은 각각 제1 본딩 패드들(BP1)에 접속될 수 있다.
도 1 내지 도 14에 따르면, 실시예들은 레세스드 채널 트랜지스터를 형성하므로 채널 길이가 증가하여 문턱 전압 제어가 유리하다. 또한, 도프드 영역들과 리세스드 채널 사이의 거리가 증가하므로, 접합 도핑 슬로프(junction dopant slope)를 완만하게 하여 접합 누설(junction leakage)을 개선할 수 있다.
또한, 실시예들은 바디 콘택부를 형성하므로, 플로팅 바디 효과(floating body Effect)를 억제할 수 있다.
도 15a 내지 도 27b는 반도체 장치를 제조 하는 방법의 일 예를 설명하기 위한 도면이다. 도 15a 내지 도 27a는 반도체 장치를 제조 하는 방법의 일 예를 설명하기 위한 평면도이고, 도 15b 내지 도 27b는 도 15a 내지 도 27a의 A-A'선에 따른 단면도이다.
도 15a 및 도 15b를 참조하면, 하부 구조물(11) 상부에 에치 스탑퍼층(12)이 형성될 수 있다. 하부 구조물(11)은 반도체 기판을 포함할 수 있고, 에치 스탑퍼층(12)은 실리콘 질화물을 포함할 수 있다.
에치 스탑퍼층(12) 상부에 반도체 물질층들(13A)과 셀분리 물질층들(14A)이 교번하여 적층된 스택 바디(SBD)가 형성될 수 있다. 반도체 물질층들(13A)은 실리콘층을 포함할 수 있고, 셀분리 물질층들(14A)은 실리콘 산화물을 포함할 수 있다. 반도체 물질층들(13A)은 단결정 실리콘 또는 폴리 실리콘을 포함할 수 있다. 다른 실시예에서, 반도체 물질층들(13A)은 IGZO와 같은 산화물 반도체 물질들로 대체될 수도 있다.
스택 바디(SBD) 상부에 하드 마스크층(15A)이 형성될 수 있다. 하드마스크층(15A)은 스택 바디(SBD)에 대해 식각 선택비를 가지 수 있다. 예를 들어, 하드마스크층(15A)은 실리콘 질화물을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 하드 마스크층(15A) 및 스택 바디(SBD)를 식각하여 소자 분리 트렌치(16)를 형성할 수 있다. 소자 분리 트렌치(16)를 형성하기 위한 식각 공정은 에치 스탑퍼층(12)에서 정지할 수 있다. 소자 분리 트렌치(16)에 의해 셀 몰드 구조(CMD)가 정의될 수 있다. 셀 몰드 구조(CMD)는 반도체층들(13)과 셀분리층들(14)이 교번하여 적층될 수 있다. 반도체층들(13)은 반도체 물질층들(13A)의 식각에 의해 형성될 수 있고, 셀분리층들(14)은 셀분리 물질층(14A)의 식각에 의해 형성될 수 있다. 탑뷰로 볼 때, 셀 몰드 구조(CMD)는 복수의 제1 수평부(HL1) 및 복수의 제2 수평부(HL2)를 포함할 수 있다. 제1 수평부들(HL1)은 제2 방향(D2)을 따라 연장될 수 있고, 제2 수평부들(HL2)은 제3 방향(D3)을 따라 연장될 수 있다. 제2 수평부들(HL2)은 제1 수평부들(HL1)의 양측에 각각 위치할 수 있다.
도 17a 및 도 17b를 참조하면, 소자 분리 트렌치(16)를 채우는 소자 분리층(17)이 형성될 수 있다. 소자 분리층(17)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
셀 몰드 구조(CMD)의 제1 수평부들(HL1) 및 소자 분리층(17)의 일부분을 식각하여 제1 수직 오프닝(18)을 형성할 수 있다. 제1 수직 오프닝(18)은 에치 스탑퍼층(12)의 표면으로부터 수직하게 배향될 수 있다. 제1 수직 오프닝(18)에 의해 반도체층들(13)의 제1 수평부들(HL1)에 리세스드 측면들(18A)이 정의될 수 있다.
도 18a 및 도 18b를 참조하면, 제1 수직 오프닝(18)을 채우는 수직 도전 라인(20)이 형성될 수 있다. 수직 도전 라인(20)은 도전 물질을 포함할 수 있다. 수직 도전 라인(20)은 폴리실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 수직 도전 라인(20)을 형성하기 이전에, 제1 수직 오프닝(18)의 측벽을 커버링하는 절연층(19)이 형성될 수 있다. 절연층(19)은 실리콘 산화물, 실리콘 질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 절연층(19)은 게이트 절연층을 포함할 수 있다. 수직 도전 라인(20)이 게이트 라인 또는 워드 라인을 포함하는 경우, 리세스드 측면들(18A)은 리세스드 채널을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 이웃하는 셀 몰드 구조(CMD)를 복수의 셀 스택 바디(CBD)로 분할하기 위한 제1 슬릿(21)이 형성될 수 있다. 제1 슬릿(21)을 형성하기 위해, 셀 몰드 구조(CMD)의 제2 수평부들(HL2)을 식각할 수 있다. 셀 스택 바디(CBD)는 셀 몰드 스택(OS)을 포함할 수 있고, 셀 몰드 스택(OS)은 반도체층들(13)과 셀분리층들(14)이 교번하여 적층될 수 있다. 탑뷰로 볼 때, 셀 스택 바디(CBD)는 복수의 제1 수평부(HL1) 및 복수의 제2 수평부(HL2)를 포함할 수 있다. 제1 수평부들(HL1)은 제2 방향(D2)을 따라 연장될 수 있고, 제2 수평부들(HL2)은 제3 방향(D3)을 따라 연장될 수 있다. 제1 슬릿들(21)은 제3 방향(D3)을 따라 연장될 수 있다. 제1 슬릿들(21)은 트렌치 형상일 수 있다.
제1 슬릿들(21)을 통해 셀 스택 바디(CBD)의 반도체층들(13)의 에지들을 리세스시킬 수 있다. 이에 따라, 제2 수평부들(HL2)의 셀분리층들(14) 사이에 복수의 제1 수평형 리세스들(22)을 형성할 수 있다. 제1 수평형 리세스들(22)을 형성하기 위해, 반도체층들(13)의 에지들을 선택적으로 식각할 수 있다.
도 20a 및 도 20b를 참조하면, 제1 수평형 리세스들(22)을 채우는 수평 도전 라인들(23)을 형성할 수 있다. 수평 도전 라인들(23)은 도전 물질을 포함할 수 있다. 수평 도전 라인들(23)은 폴리실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 수평 도전 라인들(23)은 비트라인을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 제1 슬릿들(21)을 채우는 제1 슬릿 절연층(24)을 형성할 수 있다. 제1 슬릿 절연층(24)은 실리콘 질화물을 포함할 수 있다.
셀 스택 바디(CBD)의 다른 부분을 식각하여 제2 슬릿(25)을 형성할 수 있다.
제2 슬릿(25)을 통해 셀 스택 바디(CBD)의 반도체층들(13)을 수평하게 리세스시킬 수 있다. 이에 따라, 복수의 제2 수평형 리세스들(26)이 형성될 수 있다. 셀 스택 바디(CBD)의 스택 방향을 따라 제2 수평형 리세스들(26)은 셀분리층들(14) 사이에 위치할 수 있다.
도 22a 및 도 22b를 참조하면, 제2 수평형 리세스들(26) 내에 각각 데이터 저장 요소의 제1 전극(27)을 형성할 수 있다. 제1 전극(27)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 제1 전극(27)을 형성하는 단계는, 티타늄/티타늄 질화물 스택을 형성 하는 단계 및 티타늄/티타늄 질화물 스택을 식각하는 단계를 포함할 수 있다. 티타늄/티타늄 질화물 스택은 원자층증착(ALD), 화학기상증착(CVD)과 같이 스텝 커버리지기 우수한 증착법을 이용하여 형성될 수 있다. 제1 전극(27)은 5~10nm 두께로 형성될 수 있다. 제1 전극(27)은 실린더 형상일 수 있다.
수평 도전 라인들(23), 반도체층들(13) 및 제1 전극들(27)은 동일 수평 레벨에 배치될 수 있다.
도 23a 및 도 23b를 참조하면, 제2 슬릿들(25)을 채우는 제2 슬릿 절연층(28)을 형성할 수 있다. 제2 슬릿 절연층(28)은 실리콘 산화물을 포함할 수 있다. 제2 슬릿 절연층(28)에 의해 이웃하는 제1 전극들(27)이 상호 분리될 수 있다.
도 24a 및 도 24b를 참조하면, 소자 분리층(17), 제2 슬릿 절연층(28) 및 셀 스택 바디(CBD)를 동시에 식각하여 제2 수직 오프닝(29)을 형성할 수 있다. 제2 수직 오프닝(29)을 형성하기 위한 식각은 직사각형의 오픈 마스크를 이용할 수 있다. 제2 수직 오프닝(29)을 형성하기 위해, 건식 식각 및 습식식각이 차례로 수행될 수 있다. 제2 수직 오프닝(29)에 의해 제1 전극들(27)의 외벽들 및 내벽들이 노출될 수 있다. 제1 전극들(27)의 측벽들은 반도체층들(13)에 접촉할 수 있다.
도 25a 및 도 25b를 참조하면, 제2 수직 오프닝(29)을 통해 제1 전극들(27) 상에 유전층(30) 및 제2 전극(31)을 순차적으로 형성할 수 있다. 이에 따라, 제1 전극(27), 유전층(30) 및 제2 전극(31)을 포함하는 복수의 데이터 저장 요소(32)가 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 셀 스택 바디(CBD)의 다른 부분을 식각하여 제3 수직 오프닝(33)을 형성할 수 있다. 제3 수직 오프닝(33)은 수평 도전 라인들(23)에 이웃할 수 있다.
도 27a 및 도 27b를 참조하면, 제3 수직 오프닝(33)을 채우는 바디 콘택부(34)가 형성될 수 있다. 바디 콘택부(34)에 의해 반도체층들(13)이 공통으로 접속될 수 있다. 즉, 수직하게 적층된 반도체층들(13)은 바디 콘택부(34)를 공유할 수 있다. 바디 콘택부(34)는 도전 물질을 포함할 수 있다. 바디 콘택부(34)는 반도체 물질, 도프드 폴리실리콘, 금속-베이스 물질 또는 이들의 조합을 포함할 수 있다.
도 13 및 도 14에 따른 반도체 장치(800, 900)의 제조 방법은 도 15a 내지 도 27b에 도시된 일련의 방법들과 유사할 수 있다. 예를 들어, 제1 기판에 메모리 셀 어레이(MCA)를 형성하는 단계; 제2 기판에 주변 회로부(PERI)를 형성하는 단계; 및 본딩 구조물(WBS)을 통해 제1 기판과 제2 기판을 본딩하는 단계를 포함하되, 메모리 셀 어레이(MCA)를 형성하는 단계는, 도 15a 내지 도 27b에 도시된 일련의 방법들과 유사하게 진행할 수 있다. 예를 들어, 메모리 셀 어레이(MCA)를 형성하는 단계는, 셀분리층들과 수평층들의 교번 스택을 형성하는 단계; 교번 스택에 셀 스택 구조물 및 소자분리구조물을 형성하는 단계; 셀 스택 구조물의 일측면들에 리세스드 측면들을 형성하기 위해 셀 스택 구조물에 수직 오프닝을 형성하는 단계; 리세스드 측면들에 이웃하여 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계; 셀 스택 구조물의 수평층들의 제1 끝단들에 접속되는 수평 도전 라인으로 치환하는 단계; 수평층들의 제2 끝단들에 접속되는 데이터 저장 요소들을 형성하는 단계; 및 셀 스택 구조물을 수직하게 관통하는 바디 콘택부를 형성하는 단계를 포함할 수 있다.
상술한 실시예들에서, 데이터 저장 요소(CAP)는 싱글 실린더 캐패시터일 수 있다. 다른 실시예에서, 데이터 저장 요소(CAP)는 더블 실린더 캐패시터를 포함할 수 있다.
도 28a 및 도 28b는 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 28a 및 도 28b를 참조하면, 반도체 장치들(110, 120)의 데이터 저장 요소들(CAP)는 각각 더블 실린더 캐패시터일 수 있다.
도 28a 및 도 28b를 참조하면, 반도체 장치들(110, 120)은 제3 방향(D3)을 따라 수평 배향된 수평 도전 라인(BL), 수평 도전 라인(BL)으로부터 이격된 데이터 저장 요소(CAP), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 제1 방향(D1)을 따라 수직 배향된 더블 수직 도전 라인(WL1/WL2), 수평 도전 라인(BL)과 데이터 저장 요소(CAP) 사이에서 제2 방향(D2)을 따라 수평 배향하되, 더블 수직 도전 라인(WL1/WL2)에 이웃하는 더블 리세스드 측면(RCH)을 포함하는 수평층(HL) 및 수평층(HL)을 관통하여 제1 방향(D1)을 따라 수직 배향된 바디 콘택부(BDC)를 포함할 수 있다. 데이터 저장 요소(CAP)는 제1 전극(SN), 유전층(DE) 및 제2 전극(PN)을 포함할 수 있고, 제1 전극(SN)은 실린더 형상일 수 있다. 바디 콘택부(BDC)는 수평층(HL)의 일부분을 관통하여 제1 방향(D1)을 따라 연장될 수 있다. 바디 콘택부(BDC)와 수평층(HL)은 전기적으로 접속될 수 있다. 더블 리세스드 측면(RCH)과 수평 도전 라인(BL) 사이에 제1 도프드 영역(SD1)이 형성될 수 있고, 더블 리세스드 측면(RCH)과 제1 전극(SN) 사이에 제2 도프드 영역(SD2)이 형성될 수 있다. 제1 도프드 영역(SD1)과 제2 도프드 영역(SD2)은 수평층(HL) 내에 형성될 수 있다.
도 28a의 바디 콘택부(BDC)는 수평 도전 라인(BL) 및 제1 도프드 영역(SD1)에 이웃할 수 있다. 도 28b의 바디 콘택부(BDC)는 데이터 저장 요소(CAP) 및 제2 도프드 영역(SD2)에 이웃할 수 있다.
도 28a 및 도 28b에서 참조한 바와 같이, 2개의 리세스드 측면(RCH)을 머지하여 면적 효율을 개선할 수 있다. 또한, 더블 실린더 캐패시터를 형성하므로, 캐패시턴스를 증가시킬 수 있다.
도 1 내지 도 27b에서 참조한 바와 같은 데이터 저장 요소(CAP)는 더블 실린더 캐패시터를 포함할 수도 있다.
상술한 실시예들에 따르면, 수직 배향하는 수직 도전 라인(WL, DWL)에 구동 전압을 인가하면, 수직 도전 라인(WL, DWL)을 공유하는 모든 트랜지스터들(RCT)이 동시에 턴온될 수 있다. 트랜지스터들(RCT)이 턴온되면, 데이터 저장 요소(CAP)에 저장되어 있는 데이터가 각각의 수평 도전 라인(BL)에 센싱될 수 있다. 따라서, 원하는 메모리 셀의 수평 도전 라인(BL)을 선택하여 데이터를 독출할 수 있다.
트랜지스터들(RCT)의 바디 바이어스(body bias)를 조절하기 위한 바디 콘택부(BDC)에는 원하는 전압을 인가할 수 있다. 예를 들어, 바디 콘택부(BDC)에 -0.1V~-0.6V의 전압을 인가하여 모든 트랜지스터들이 안정적으로 동작할 수 있도록 해준다.
수평층들(HL)의 두께가 얇은 경우, 마이너 캐리어(minor carrier)농도가 낮아 바디 콘택부(BDC)의 위치나 갯수를 조절할 수 있다. 다른 실시예에서, 바디 콘택부를 생략할 수도 있다.
상술한 실시예들에 따르면, 리세스드 채널 트랜지스터를 적용함에 따라, 채널 길이를 증가시켜 문턱전압 조절이 용이하다. 또한, 도프드 영역들과 리세스드 채널 사이의 거리가 증가므로, 접합 도펀트의 슬로프를 완만하게 하여 접합 누설을 억제할 수 있다. 또한, 플로팅 바디 효과로 인해 초래되는 문턱전압 변동 및 산포 증가를 방지할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
WL : 수직 도전 라인 HL : 수평층
BL : 수평 도전 라인 RCH : 리세스드 측면
TR : 스위칭 요소 CAP : 데이터 저장 요소
MCA : 메모리 셀 어레이 PERI : 주변 회로부
MC : 메모리 셀 RCT : 리세스드 채널 트랜지스터
CA : 컬럼 어레이 RA : 로우 어레이
LS : 하부 구조물

Claims (26)

  1. 하부 구조물;
    상기 하부 구조물 상부에서 수평 배향된 수평 도전 라인;
    상기 수평 도전 라인으로부터 이격되어 상기 하부 구조물 상부에 배치된 데이터 저장 요소;
    상기 수평 도전 라인과 데이터 저장 요소 사이에서 수직 배향된 수직 도전 라인;
    상기 수평 도전 라인과 데이터 저장 요소 사이에서 수평 배향하되, 상기 수직 도전 라인에 이웃하는 리세스드 측면을 포함하는 수평층; 및
    상기 수평층을 관통하여 수직 배향된 바디 콘택부
    를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 바디 콘택부는 도전 물질을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 바디 콘택부는 반도체 물질, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 리세스드 측면은 서로 대향하는 제1 리세스드 측면 및 제2 리세스드 측면을 포함하고,
    상기 수직 도전 라인은 상기 제1 리세스드 측면에 이웃하는 제1 수직 도전 라인 및 상기 제2 리세스드 측면에 이웃하는 제2 수직 도전 라인를 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 리세스드 측면의 횡단면은 라운드형, 벤디드형 또는 앵글드형을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 데이터 저장 요소는 캐패시터를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 수평층은 반도체 물질, 산화물 반도체 물질, 단결정 실리콘, 다결정 실리콘 또는 이들의 조합을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 수평 도전 라인은 금속-베이스 물질을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 수직 도전 라인과 상기 리세스드 측면 사이의 절연층을 더 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 하부 구조물은 반도체 기판 또는 주변 회로부를 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 수직 도전 라인은 워드 라인을 포함하고, 상기 수평 도전 라인은 비트라인을 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 리세스드 측면은 하나의 싱글 리세스드 측면을 포함하고, 상기 수직 도전 라인은 상기 싱글 리세스드 측면에 이웃하는 하나의 싱글 수직 도전 라인을 포함하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 데이터 저장 요소들은 싱글 실린더 캐패시터 또는 더블 실린더 캐패시터를 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 수평 도전 라인, 상기 데이터 저장 요소, 상기 수직 도전 라인, 상기 수평층 및 상기 바디 콘택부는 메모리 셀 어레이의 메모리 셀을 구성하는
    반도체 장치.
  15. 제14 항에 있어서,
    상기 메모리 셀 어레이는 DRAM 셀 어레이를 포함하는 반도체 장치.
  16. 제13 항에 있어서,
    상기 메모리 셀 어레이와 상기 하부 구조물 사이의 웨이퍼 본딩 구조물을 더 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 웨이퍼 본딩 구조물은 메탈-투-메탈 본딩 또는 하이브리드 본딩을 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 메모리 셀 어레이와 상기 주변 회로부는 COP(Cell Over Peri) 구조 또는 POC(Peri Over Cell) 구조를 포함하는 반도체 장치.
  19. 하부 구조물 상부에 셀분리층들과 수평층들의 교번 스택을 형성하는 단계;
    상기 교번 스택에 셀 스택 구조물 및 소자분리구조물을 형성하는 단계;
    상기 셀 스택 구조물의 일측면들에 리세스드 측면들을 형성하기 위해 상기 셀 스택 구조물에 수직 오프닝을 형성하는 단계;
    상기 리세스드 측면들에 이웃하여 상기 수직 오프닝을 채우는 수직 도전 라인을 형성하는 단계;
    상기 셀 스택 구조물의 수평층들의 제1 끝단들에 접속되는 수평 도전 라인으로 치환하는 단계;
    상기 수평층들의 제2 끝단들에 접속되는 데이터 저장 요소들을 형성하는 단계; 및
    상기 셀 스택 구조물을 수직하게 관통하는 바디 콘택부를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 셀 스택 구조물에 수직 오프닝을 형성하는 단계에서,
    상기 리세스드 측면들은 서로 대향하는 제1 리세스드 측면 및 제2 리세스드 측면을 포함하는 반도체 장치 제조 방법.
  21. 제20항에 있어서,
    상기 수직 도전 라인을 형성하는 단계에서,
    상기 수직 도전 라인은 상기 제1 리세스드 측면에 이웃하는 제1 수직 도전 라인 및 상기 제2 리세스드 측면에 이웃하는 제2 수직 도전 라인을 포함하는 반도체 장치 제조 방법.
  22. 제19항에 있어서,
    상기 바디 콘택부는 도전 물질을 포함하는 반도체 장치 제조 방법.
  23. 제19 항에 있어서,
    상기 바디 콘택부는 반도체 물질, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
  24. 제19 항에 있어서,
    상기 리세스드 측면의 횡단면은 라운드형, 벤디드형 또는 앵글드형을 포함하는 반도체 장치 제조 방법.
  25. 제19 항에 있어서,
    상기 데이터 저장 요소는 캐패시터를 포함하는 반도체 장치 제조 방법.
  26. 제19 항에 있어서,
    상기 수평층은 반도체 물질, 산화물 반도체 물질, 단결정 실리콘, 다결정 실리콘 또는 이들의 조합을 포함하는 반도체 장치 제조 방법.
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