KR20230081477A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 페로브스카이트-베이스드 트랜지스터를 구비한 반도체 장치에 관한 것이다. 반도체 장치는 기판; 상기 기판 상부의 시드층; 상기 시드층 상부의 페로브스카이트-베이스드 채널층; 상기 페로브스카이트-베이스드 채널층의 일측에 접속되며 상기 기판에 수직한 방향을 따라 연장된 비트 라인; 상기 페로브스카이트-베이스드 채널층의 타측에 접속되는 캐패시터; 상기 페로브스카이트-베이스드 채널층의 상부면을 가로지르는 워드 라인; 및 상기 워드 라인과 페로브스카이트-베이스드 채널층 사이의 게이트 절연층을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 페로브스카이트-베이스드 트랜지스터(perovskite-based transistor)를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
NAND, ReRAM, DRAM(Dynamic Random Access Memory) 등의 반도체 장치의 고집적화가 진행되고 있다. 이러한 반도체 장치는 데이터를 저장하는 메모리 셀들을 포함할 수 있다.
최근에, 메모리 셀들이 3차원적으로 배열되는 반도체 장치가 제안되고 있다.
본 발명의 실시예들은 페로브스카이트-베이스드 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판, 상기 기판 상부의 시드층, 상기 시드층 상부의 페로브스카이트-베이스드 채널층, 상기 페로브스카이트-베이스드 채널층의 일측에 접속되며 상기 기판에 수직한 방향을 따라 연장된 비트 라인, 상기 페로브스카이트-베이스드 채널층의 타측에 접속되는 캐패시터, 상기 페로브스카이트-베이스드 채널층의 상부면을 가로지르는 워드 라인 및 상기 워드 라인과 페로브스카이트-베이스드 채널층 사이의 게이트 절연층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판, 상기 기판 상부에서 상기 기판에 평행하도록 수평 배향된 페로브스카이트-베이스드 채널층을 포함하는 페로브스카이트-베이스드 트랜지스터, 상기 페로브스카이트-베이스드 트랜지스터의 일측에 접속되며, 상기 기판으로부터 수직하는 방향을 따라 연장된 비트 라인 및 상기 페로브스카이트-베이스드 트랜지스터의 타측에 접속된 캐패시터를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 페로브스카이트-베이스드 시드층을 형성하는 단계, 상기 시드층 상에 절연층, 페로브스카이트-베이스드 채널층, 페로브스카이트-베이스드 게이트 절연층 및 페로브스카이트-베이스드 워드 라인의 순서로 적층된 트랜지스터를 형성하는 단계, 상기 페로브스카이트-베이스드 채널층의 일측 끝단에 접속되는 수직 배향 비트 라인을 형성하는 단계 및 페로브스카이트-베이스드 채널층의 타측 끝단에 접속되는 스토리지 노드를 포함하는 캐패시터를 형성하는 단계를 포함할 수 있다.
본 기술은 채널층으로서 에피택셜 페로브스카이트 물질(Epitaxial perovskite material)을 형성함에 따라 트랜지스터의 이동도(mobility)를 개선할 수 있다.
본 기술은 게이트 절연층으로서 고유전율을 갖고 에피택셜 페로브스카이트 물질을 형성함에 따라 100 이상의 높은 유전율을 얻을 수 있고, 이로써 동작 속도 및 동작 전압을 최적화할 수 있다.
본 기술은 게이트 절연층과 워드 라인이 각각 에피택셜 페로브스카이트 물질을 포함하므로, 채널층과 게이트 절연층 사이의 계면 품질을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다.
도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 3은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 4는 다른 실시예에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 5 내지 도 18은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19 및 도 20은 다른 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 3은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 4는 다른 실시예에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
도 5 내지 도 18은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 19 및 도 20은 다른 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예는 메모리 셀을 수직하게 적층하여 메모리 셀 밀도(memory cell density)를 높이고 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 실시예들에 따른 반도체 장치의 메모리 셀의 개략적인 사시도를 나타낸다. 도 2는 도 1의 메모리 셀의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 실시예들에 따른 3차원 반도체 장치의 메모리 셀(MC)은 기판(SUB), 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 채널층(ACT) 및 워드 라인(WL)을 포함할 수 있고, 워드 라인(WL)은 채널층(ACT) 상부에 위치할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다. 채널층(ACT)은 기판(SUB) 상부에 위치할 수 있고, 비트 라인(BL)은 채널층(ACT)의 일측에 접속되며 기판(SUB)에 수직한 방향을 따라 연장될 수 있다. 캐패시터(CAP)는 채널층(ACT)의 타측에 접속될 수 있다. 워드 라인(WL)은 채널층(ACT)의 상부면을 가로지르는 라인 형상일 수 있다. 워드 라인(WL)과 채널층(ACT) 사이에 게이트 절연층(GD)이 위치할 수 있다. 메모리 셀(MC)은 시드층(SD)을 더 포함할 수 있다. 시드층(SD)은 기판(SUB) 상부에 위치할 수 있다. 트랜지스터(TR)는 페로브스카이트-베이스드 트랜지스터(Perovskite-based transistor)를 포함할 수 있다. 페로브스카이트-베이스드 트랜지스터(Perovskite-based transistor)는 채널층(또는 채널), 게이트 절연층 및 워드 라인이 모두 페로브스카이트 물질을 포함할 수 있다. 예를 들어, 페로브스카이트-베이스드 트랜지스터는 페로브스카이트-베이스드 채널층, 페로브스카이트-베이스드 게이트 절연층, 페로브스카이트-베이스드 게이트전극(또는 워드 라인)을 포함할 수 있다.
시드층(SD)은 페로브스카이트 물질을 포함할 수 있다. 시드층(SD)은 2차원 페로브스카이트 나노시트(nano sheet)를 포함할 수 있다. 시드층(SD)은 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 시드층(SD)은 A2Nan-3MnO3n+1 -(A=Ca, Sr, Ba, M=Nb, Ta, 3≤n≤6)를 포함할 수 있다. 예를 들어, 시드층(SD)은 Ca2Nb3O10 -을 포함할 수 있다. RENb2O7 -(RE=La), LaNb2O7-, La0.9Eu0.05Nb2O7 -, SrTa2O7 2-, RETa2O7 -(RE=Eu, Gd), La0.7Tb0.3Ta2O7 - 또는 Eu0.56Ta2O7 2-을 포함할 수 있다. 시드층(SD)은 절연성 페로브스카이트 물질일 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 연장되는 필라 형상을 가질 수 있다. 채널층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(WL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직 배향 비트 라인 또는 필라형 비트 라인(pillar-shape bit line)이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
워드 라인(WL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 채널층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 채널층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인(WL)은 싱글 워드 라인 구조일 수 있다. 채널층(ACT)의 상부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
채널층(ACT)은 페로브스카이트 물질을 포함할 수 있다. 채널층(ACT)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 채널층(ACT)은 페로브스카이트 채널로서, MSnO3(M=Ba, Sr, Zn)을 포함할 수 있다.
워드 라인(WL)은 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 에피택셜 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3 또는 (Sr,Ba)PbO3을 포함할 수 있다.
채널층(ACT)과 워드 라인(WL) 사이에 게이트 절연층(GD)이 형성될 수 있다. 게이트 절연층(GD)은 페로브스카이트 물질을 포함할 수 있다. 게이트 절연층(GD)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 예를 들어, 게이트 절연층(GD)은 SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3 또는 (Pb,La)(Zr,Ti)O3을 포함할 수 있다.
채널층(ACT), 워드 라인(WL) 및 게이트 절연층(GD)은 페로브스카이트-베이스드 트랜지스터를 구성할 수 있다. 페로브스카이트-베이스드 트랜지스터는 불순물 도핑에 의한 소스/드레인이 생략될 수 있다. 페로브스카이트-베이스드 트랜지스터는 소스/드레인 프리(source/drain free)일 수 있다. 페로브스카이트-베이스드 트랜지스터는 N채널 트랜지스터로서, 홀(hole)을 이용하지 않고 자유 전자의 농도만 변화시켜 동작시킬 수 있다. 예를 들어, 게이트 전압 OV의 오프 상태(off state)에서는 자유 전자가 없는 공핍 모드(depletion mode)이고, 게이트 전압이 문턱전압보다 큰 온 상태(on state)에서는 자유전자가 많은 축적 모드(accumulation mode)일 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 채널층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 필라 형상(Pillar shape) 또는 필린더 형상(Pylinder shape)을 가질 수 있다. 필린더 형상은 필라 형상과 실린더 형상이 머지된(Merged) 구조를 지칭할 수 있다.
플레이트 노드(PN)의 일부분은 플레이트 라인(PL)의 역할을 할 수 있다.
스토리지 노드(SN)와 플레이트 노드(PN)는 금속, 귀금속, 금속질화물, 도전성 금속산화물, 도전성 귀금속산화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 스토리지 노드(SN)와 플레이트 노드(PN)는 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 백금(Pt), 몰리브덴(Mo), 몰리브덴산화물(MoO), 티타늄질화물/텅스텐(TiN/W) 스택, 텅스텐질화물/텅스텐(WN/W) 스택을 포함할 수 있다. 플레이트 노드(PN)는 금속-베이스 물질과 실리콘-베이스 물질의 조합을 포함할 수도 있다. 예를 들어, 플레이트 노드(PN)는 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN)의 스택일 수 있다. 티타늄질화물/실리콘저마늄/텅스텐질화물(TiN/SiGe/WN) 스택에서, 실리콘저마늄은 티타늄질화물 상에서 스토리지 노드(SN)의 실린더 내부를 채우는 갭필 물질일 수 있고, 티타늄질화물(TiN)은 캐패시터(CAP)의 플레이트 노드(PN) 역할을 할 수 있으며, 텅스텐질화물은 저저항 물질일 수 있다.
유전층(DE)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(DE)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(DE)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
유전층(DE)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 지르코늄산화물(ZrO2)을 포함하는 스택 구조일 수 있다. 지르코늄산화물(ZrO2)을 포함하는 스택 구조는 ZA(ZrO2/Al2O3) 스택 또는 ZAZ(ZrO2/Al2O3/ZrO2) 스택을 포함할 수 있다. ZA 스택은 지르코늄산화물(ZrO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. ZAZ 스택은 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3) 및 지르코늄산화물(ZrO2)이 순차적으로 적층된 구조일 수 있다. ZA 스택 및 ZAZ 스택은 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(DE)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(DE)은 적어도 하프늄산화물(HfO2)을 포함하는 스택 구조일 수 있다. 하프늄산화물(HfO2)을 포함하는 스택 구조는 HA(HfO2/Al2O3) 스택 또는 HAH(HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. HA 스택은 하프늄산화물(HfO2) 상에 알루미늄산화물(Al2O3)이 적층된 구조일 수 있다. HAH 스택은 하프늄산화물(HfO2), 알루미늄산화물(Al2O3) 및 하프늄산화물(HfO2)이 순차적으로 적층된 구조일 수 있다. HA 스택 및 HAH 스택은 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다. ZA 스택, ZAZ 스택, HA 스택 및 HAH 스택에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭 에너지(band gap energy, 이하 밴드갭이라고 약칭함)가 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(DE)은 고유전율 물질 및 고유전율 물질보다 밴드갭이 큰 고밴드갭 물질(High band gap material)의 스택을 포함할 수 있다. 유전층(DE)은 알루미늄산화물(Al2O3) 외에 다른 고밴드갭 물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(DE)은 고밴드갭 물질을 포함하므로써 누설전류가 억제될 수 있다. 고밴드갭 물질은 고유전율 물질보다 얇을 수 있다. 다른 실시예에서, 유전층(DE)은 고유전율 물질과 고밴드갭 물질이 번갈아 적층된 라미네이트 구조(Laminated structure)를 포함할 수 있다. 예컨대, ZAZA(ZrO2/Al2O3/ZrO2/Al2O3) 스택, ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2) 스택, HAHA(HfO2/Al2O3/HfO2/Al2O3) 스택 또는 HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2) 스택을 포함할 수 있다. 위와 같은 라미네이트 구조에서, 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 얇을 수 있다.
다른 실시예에서, 유전층(DE)은 지르코늄산화물, 하프늄산화물 및 알루미늄산화물을 포함하는 스택 구조, 라미네이트구조 또는 상호 믹싱 구조를 포함할 수 있다.
다른 실시예에서, 유전층(DE)은 강유전 물질 또는 반강유전 물질을 포함할 수 있다.
다른 실시예에서, 스토리지 노드(SN)와 유전층(DE) 사이에 누설전류 개선을 위한 계면제어층(도시 생략)이 더 형성될 수 있다. 계면제어층은 티타늄산화물(TiO2), 니오븀산화물 또는 니오븀질화물을 포함할 수 있다. 계면제어층은 플레이트 노드(PN)와 유전층(DE) 사이에도 형성될 수 있다.
캐패시터(CAP)는 MIM(Metal-Insulator-Metal) 캐패시터를 포함할 수 있다. 스토리지 노드(SN)와 플레이트 노드(PN)는 금속-베이스 물질(Metal-base material)을 포함할 수 있다.
캐패시터(CAP)는 다른 데이터 저장 물질로 대체될 수도 있다. 예를 들면 데이터 저장 물질은 상변환 물질, MTJ(Magnetic Tunnel Junction) 또는 가변 저항 물질일 수 있다.
도 3은 일 실시예에 따른 반도체 장치의 개략적인 사시도이다. 도 4는 도 3의 수직형 메모리 셀어레이(MCA_C)의 단면도이다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(MCA)를 포함할 수 있다. 도 1의 메모리 셀(MC)은 제1 내지 제3 방향(D1, D2, D3)으로 배열되어 도 3의 메모리 셀 어레이(MCA)를 구성할 수 있다. 메모리 셀 어레이(MCA)는 메모리 셀들(MC)의 3차원 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 수직형 메모리 셀 어레이(MCA_C) 및 수평형 메모리 어레이(MCA_R)를 포함할 수 있다. 수직형 메모리 셀 어레이(MCA_C)는 제1 방향(D1)을 따라 수직하게 배열된 메모리 셀들(MC)의 어레이를 지칭할 수 있다. 수평형 메모리 셀 어레이(MCA_R)는 제3 방향(D3)을 따라 수평하게 배열된 메모리 셀들(MC)의 어레이를 지칭할 수 있다. 수직형 메모리 셀 어레이(MCA_C)는 메모리 셀들(MC)의 컬럼 어레이(Column array)라고 지칭할 수 있고, 수평형 메모리 셀 어레이(MCA_R)는 메모리 셀들(MC)의 로우 어레이(Row array)라고 지칭할 수 있다. 비트 라인(BL)이 수직형 메모리 셀 어레이(MCA_C)에 접속되도록 수직하게 배향될 수 있고, 워드 라인(WL)이 수평형 메모리 셀 어레이(MCA_R)에 접속되도록 수평하게 배향될 수 있다. 수직형 메모리 셀 어레이(MCA_C)에 접속되는 비트 라인(BL)은 공통 비트 라인(Common BL)이라고 지칭할 수 있고, 제3 방향(D3)을 따라 이웃하는 수직형 메모리 셀어레이들(MCA_C)은 서로 다른 공통 비트 라인에 접속될 수 있다. 수평형 메모리 셀 어레이(MCA_R)에 접속되는 워드 라인(WL)은 공통 워드 라인(Common WL)이라고 지칭할 수 있고, 제1 방향(D1)을 따라 이웃하는 수평형 메모리 셀어레이들(MCA_R)은 서로 다른 공통 워드 라인에 접속될 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀(MC)을 포함할 수 있고, 개별 메모리 셀(MC)은 수직 배향 비트 라인(BL), 수평 배향 채널층(ACT), 워드 라인(WL) 및 수평 배향 캐패시터(CAP)를 포함할 수 있다. 예를 들어, 도 3은 4개의 메모리 셀(MC)로 이루어진 3차원 DRAM 메모리 셀 어레이를 예시하고 있다.
하나의 비트 라인(BL)에는 제1 방향(D1)을 따라 서로 이웃하는 채널층들(ACT)이 접촉할 수 있다. 제3 방향(D3)을 따라 서로 이웃하는 채널층들(ACT)은 워드 라인(WL)을 공유할 수 있다. 캐패시터들(CAP)은 채널층들(ACT) 각각에 접속될 수 있다. 캐패시터들(CAP)은 하나의 플레이트 라인(PL)을 공유할 수 있다. 개별 채널층(ACT)은 워드 라인(WL)보다 얇을 수 있다.
메모리 셀 어레이(MCA)는 복수의 워드 라인들(WL)이 제1 방향(D1)을 따라 수직하게 적층될 수 있다. 개별 워드 라인(WL)은 싱글 워드 라인일 수 있다. 채널층(ACT)이 워드 라인(WL) 아래에 위치할 수 있다.
반도체 장치(100)는 주변 회로부(Pheripheral circuit portion, PERI)를 더 포함할 수 있다. 메모리 셀 어레이(MCA)의 비트 라인(BL)은 주변 회로부(PERI)의 표면에 대해 제1 방향(D1)을 따라 수직하게 배향될 수 있고, 워드 라인(WL)은 주변 회로부(PERI)의 표면에 대해 제3 방향(D3)을 따라 평행하게 배향될 수 있다.
주변 회로부(PERI)는 메모리 셀 어레이(MCA) 보다 낮은 레벨에 위치할 수 있다. 이를 COP(Cell over PERI) 구조라고 지칭할 수 있다. 주변 회로부(PERI)는 메모리 셀 어레이(MCA)를 구동시키기 위한 적어도 하나 이상의 제어 회로를 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어 회로는 N-채널 트랜지스터, P-채널 트랜지스터, CMOS 회로 또는 이들의 조합을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어회로는, 어드레스 디코더 회로, 리드 회로, 라이트 회로 등을 포함할 수 있다. 주변 회로부(PERI)의 적어도 하나 이상의 제어 회로는 플라나 채널 트랜지스터(Planar channel transistor), 리세스 채널 트랜지스터(Recess channel transistor), 매립게이트 트랜지스터(Buried gate transistor), 핀 채널 트랜지스터(Fin channel transistor, FinFET) 등을 포함할 수 있다.
도 5 내지 도 19은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이, 기판(11) 상부에 시드층(12)이 형성될 수 있다. 시드층(12)은 페로브스카이트 물질을 포함할 수 있다. 시드층(12)은 2차원 페로브스카이트 나노시트를 포함할 수 있다. 시드층(12)은 에피택셜 성장에 의해 형성될 수 있다. 시드층(12)은 A2Nan-3MnO3n+1 -(A=Ca, Sr, Ba, M=Nb, Ta, 3≤n≤6)를 포함할 수 있다. 예를 들어, 시드층(12)은 Ca2Nb3O10 -을 포함할 수 있다. RENb2O7 -(RE=La), LaNb2O7-, La0.9Eu0.05Nb2O7 -, SrTa2O7 2-, RETa2O7 -(RE=Eu, Gd), La0.7Tb0.3Ta2O7 -, Eu0.56Ta2O7 2-을 포함할 수 있다.
시드층(12) 상부에 복수의 희생층(13), 복수의 채널층(14), 복수의 고유전율층(15) 및 복수의 금속층(16)을 포함하는 스택 바디(SBD)가 형성될 수 있다. 스택 바디(SBD)는 희생층(13), 채널층(14), 고유전율층(15) 및 금속층(16)의 순서로 교대로 적층된 구조를 가질 수 있다. 희생층(13), 채널층(14), 고유전율층(15) 및 금속층(16)은 각각 페로브스카이트 물질을 포함할 수 있다. 스택 바디(SBD)를 구성하는 복수의 희생층(13), 복수의 채널층(14), 복수의 고유전율층(15) 및 복수의 금속층(16)은 각각 에피택셜 성장 공정에 의해 형성될 수 있다. 복수의 희생층(13), 복수의 채널층(14), 복수의 고유전율층(15) 및 복수의 금속층(16)은 서로 다른 에피택셜 페로브스카이트 물질을 포함할 수 있다.
채널층들(14)은 에피택셜 페로브스카이트 물질, 예를 들어 MSnO3(M=Ba, Sr, Zn)을 포함할 수 있다. 고유전율층들(15)은 에피택셜 페로브스카이트 물질, 예를 들어, SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3, 또는 (Pb,La)(Zr,Ti)O3을 포함할 수 있다. 금속층들(16)은 에피택셜 페로브스카이트 물질, 예를 들어, LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3, 또는 (Sr,Ba)PbO3 을 포함할 수 있다.
스택 바디(SBD)의 최상위 물질은 금속층(16)일 수 있다.
도 6에 도시된 바와 같이, 스택 바디(SBD)에 적어도 하나의 제1 오프닝(17)이 형성될 수 있다. 제1 오프닝(17)을 형성하기 위해 스택 바디(SBD)를 식각할 수 있다. 예를 들어, 마스크층(미도시)을 식각 마스크로 이용하여 스택 바디(SBD) 및 시드층(12)을 식각할 수 있다. 제1 오프닝(17)은 스택 바디(SBD) 및 시드층(12)을 관통하여 수직하게 연장될 수 있다. 제1 오프닝(17)은 기판(11)의 표면을 노출시킬 수 있다.
도 7에 도시된 바와 같이, 금속층(16)과 고유전율층(15)의 부분 식각에 의해 제1 리세스(18)가 형성될 수 있다. 제1 리세스(18)는 채널층(14)의 일부 표면을 노출시킬 수 있다. 제1 리세스(18)는 제1 오프닝(17)으로부터 수평하게 연장될 수 있다.
도 8에 도시된 바와 같이, 제1 리세스(18)에 비트 라인측 캡핑층(19)을 채울 수 있다. 비트 라인측 캡핑층(19)은 제1 오프닝(17)을 채우지 않을 수 있다. 비트 라인측 캡핑층(19)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
도 9에 도시된 바와 같이, 제1 오프닝(17)을 채우는 비트 라인(20)을 형성할 수 있다. 비트 라인(BL)은 제1 오프닝(17)을 채우는 필라 형상일 수 있다. 비트 라인(20)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
도 10에 도시된 바와 같이, 스택 바디(SBD)의 다른 부분을 식각하여 제2 오프닝(21)을 형성할 수 있다. 제2 오프닝(21)은 수직하게 연장될 수 있다. 제2 오프닝(21)을 스택 바디(SBD)의 다른 부분을 관통하는 홀 형상일 수 있다.
도 11에 도시된 바와 같이, 제2 오프닝(21)을 통해 금속층들(16) 및 고유전율층들(15)을 선택적으로 리세스시킬 수 있다. 이에 따라, 제2 리세스(22)가 형성될 수 있다. 제2 리세스(22)를 형성한 후에, 희생층들(13)을 제거할 수 있고, 이에 따라 제2 리세스(22)로부터 연장되는 희생 리세스들(13')이 형성될 수 있다.
제2 리세스(22)를 형성한 후에, 잔류하는 고유전율층들(15)과 금속층들(16)은 각각 게이트 절연층들(15) 및 워드 라인들(16)이라고 약칭할 수 있다.
위와 같은 일련의 공정들에 의해, 페로브스카이트-베이스드 트랜지스터가 형성될 수 있다. 페로브스카이트-베이스드 트랜지스터는 채널층(14), 게이트 절연층(15) 및 워드 라인(16)의 순서로 적층될 수 있다. 채널층(14), 게이트 절연층(15) 및 워드 라인(16)은 각각 페로브스카이트-베이스드 물질을 포함할 수 있다. 채널층(14), 게이트 절연층(15) 및 워드 라인(16)은 각각 페로브스카이트-베이스드 채널층, 페로브스카이트-베이스드 게이트 절연층 및 페로브스카이트-베이스드 워드 라인이라고 지칭할 수 있다.
도 12에 도시된 바와 같이, 제2 오프닝(21), 희생 리세스들(13') 및 제2 리세스(22)를 채우는 갭필층(23')이 형성될 수 있다. 갭필층(23')은 실리콘산화물, 실리콘질화물 또는 이 들의 조합을 포함할 수 있다.
도 13에 도시된 바와 같이, 갭필층(23')의 일부분을 식각하여 캐패시터 오프닝(24)을 형성할 수 있다. 캐패시터 오프닝(24)을 형성하기 위한 공정들을 수행한 후에, 잔류하는 갭필층(23)은 캐패시터측 캡핑층(23)이라고 약칭할 수 있다.
캐패시터 오프닝(24)을 형성한 이후에, 채널층(14)을 추가로 리세스시킬 수 있다. 이에 따라, 캐패시터측 캡핑층들(23) 사이에 빈 공간(25)이 제공될 수 있고, 빈 공간(25)에 의해 채널층(14)의 타측 끝단이 노출될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 스토리지 노드(26')를 형성할 수 있다. 스토리지 노드(26')를 형성하기 위해, 도전물질(26")의 증착 및 에치백 공정을 수행할 수 있다. 스토리지 노드(26')는 티타늄질화물을 포함할 수 있다. 스토리지 노드(26')는 수평하게 배향된 실린더 형상일 수 있다.
도 16에 도시된 바와 같이, 스토리지 노드(26') 상에 유전층(27)을 형성할 수 잇다. 유전층(27)은 실리콘산화물, 실리콘질화물, 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 고유전율 물질은 실리콘산화물보다 높은 유전율을 가질 수 있다. 실리콘산화물(SiO2)은 약 3.9의 유전율을 가질 수 있고, 유전층(27)은 4 이상의 유전율을 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 란탄산화물(La2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(27)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
도 17에 도시된 바와 같이, 유전층(27)과 캐패시터측 캡핑층(23) 사이에 에어갭들(28')을 형성할 수 있다. 에어갭(28')을 형성하기 위해 스토리지 노드(26')의 일부분들을 선택적으로 제거할 수 있다. 이에 따라 스토리지 노드는 도면부호 '26'과 같이 잔류할 수 있다.
도 18에 도시된 바와 같이, 에어갭들(28')을 채우는 노드 분리층들(28)을 형성할 수 있다. 노드 분리층들(28)은 절연물질을 포함할 수 있고, 이러한 절연물질은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
다음으로, 유전층(27) 상에 캐패시터 오프닝(24)을 채우는 플레이트 노드(29)를 형성할 수 있다. 플레이트 노드(29)의 저면은 시드층(12)에 접속될 수 있다.
스토리지 노드(26), 유전층(27) 및 플레이트 노드(29)는 캐패시터를 구성할 수 있다.
상술한 도 5 내지 도 18에 따르면, 반도체 장치의 제조 방법은 기판(11) 상부에 페로브스카이트-베이스드 시드층(12)을 형성하는 단계, 시드층(12) 상에 절연층(23), 페로브스카이트-베이스드 채널층(14), 페로브스카이트-베이스드 게이트 절연층(15) 및 페로브스카이트-베이스드 워드 라인(16)의 순서로 적층된 트랜지스터를 형성하는 단계, 페로브스카이트-베이스드 채널층(14)의 일측 끝단에 접속되는 수직 배향 비트 라인(20)을 형성하는 단계 및 페로브스카이트-베이스드 채널층(14)의 타측 끝단에 접속되는 스토리지 노드(26)를 포함하는 캐패시터를 형성하는 단계를 포함할 수 있다.
도 19는 다른 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다. 도 19의 메모리 셀 어레이는 도 3 및 도 4의 메모리 셀 어레이와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 3, 도 4 및 도 19를 참조하면, 반도체 장치의 메모리 셀 어레이(MCA_C)는 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 채널층(ACT) 및 워드 라인(WL)을 포함할 수 있고, 워드 라인(WL)은 채널층(ACT) 상부에 위치할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN'), 유전층(DE) 및 플레이트 노드(PN)을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)으로 연장되는 필라 형상을 가질 수 있다. 채널층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(WL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN)는 플레이트라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
워드 라인(WL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 채널층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 채널층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인(WL)은 싱글 워드 라인 구조일 수 있다. 채널층(ACT)의 상부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
채널층(ACT)은 페로브스카이트 물질을 포함할 수 있다. 채널층(ACT)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 채널층(ACT)은 페로브스카이트 채널로서, MSnO3(M=Ba, Sr, Zn)을 포함할 수 있다.
워드 라인(WL)은 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 에피택셜 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3 또는 (Sr,Ba)PbO3을 포함할 수 있다.
채널층(ACT)과 워드 라인(WL) 사이에 게이트 절연층(GD)이 형성될 수 있다. 게이트 절연층(GD)은 페로브스카이트 물질을 포함할 수 있다. 게이트 절연층(GD)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 예를 들어, 게이트 절연층(GD)은 SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3 또는 (Pb,La)(Zr,Ti)O3을 포함할 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 채널층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN')를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN') 상의 유전층(DE) 및 플레이트 노드(PN)를 더 포함할 수 있다. 스토리지 노드(SN'), 유전층(DE) 및 플레이트 노드(PN)는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN')는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN')의 실린더 내벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN')의 실린더 내벽(Cylinder inner wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN)는 플레이트 라인(PL)에 접속될 수 있다.
스토리지 노드(SN')는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN')는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN')는 실린더 형상(Cylinder shape)일 수 있다. 스토리지 노드(SN)는 채널층(ACT)의 타측 끝단에 접속될 수 있다.
플레이트 노드(PN)의 일부분은 플레이트라인(PL)의 역할을 할 수 있다.
도 19의 캐패시터(CAP)는 콘케이브형 캐패시터일 수 있다. 도 19의 스토리지 노드(SN')는 도 4의 스토리지 노드(SN)보다 제1 방향(D1)에 따른 수직 높이가 더 클 수 있다. 도 4의 스토리지 노드(SN)와 채널층(ACT)은 제1 방향(D1)에 따른 수직 높이가 서로 동일할 수 있다. 도 19의 스토리지 노드(SN')와 채널층(ACT)은 제1 방향(D1)에 따른 수직 높이가 서로 다를 수 있고, 예를 들어, 스토리지 노드(SN')는 채널층(ACT)보다 제1 방향(D1)에 따른 수직 높이가 더 클 수 있다.
도 20은 다른 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 개략적인 단면도이다. 도 20의 메모리 셀 어레이는 도 3 및 도 4의 메모리 셀 어레이와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 3, 도 4 및 도 20을 참조하면, 반도체 장치의 메모리 셀 어레이(MCA_C)는 비트 라인(BL), 트랜지스터(TR) 및 캐패시터(CAP)를 포함할 수 있다. 트랜지스터(TR)는 채널층(ACT) 및 워드 라인(WL)을 포함할 수 있고, 워드 라인(WL)은 채널층(ACT) 상부에 위치할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN')을 포함할 수 있다.
비트 라인(BL)은 제1 방향(D1)으로 연장되는 필라 형상을 가질 수 있다. 채널층(ACT)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 길게 연장된 바(bar) 형상을 가질 수 있다. 워드 라인(WL)은 제1 및 제2 방향(D1, D2)에 교차하는 제3 방향(D3)으로 연장되는 라인 형상을 가질 수 있다. 캐패시터(CAP)의 플레이트 노드(PN')는 플레이트 라인(PL)에 접속될 수 있다.
비트 라인(BL)은 제1 방향(D1)을 따라 수직하게 배향(vertically oriented)될 수 있다. 비트 라인(BL)은 수직배향 비트 라인 또는 필라형 비트 라인이라고 지칭할 수 있다. 비트 라인(BL)은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 실리콘-베이스 물질(Silicon-base material), 금속-베이스 물질(Metal-base material) 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트 라인(BL)은 폴리실리콘, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 N형 불순물이 도핑된 폴리실리콘 또는 티타늄질화물(TiN)을 포함할 수 있다. 비트 라인(BL)은 티타늄질화물 및 티타늄질화물 상의 텅스텐을 포함하는 TiN/W 스택을 포함할 수 있다.
워드 라인(WL)은 제3 방향(D3)을 따라 길게 연장될 수 있고, 채널층(ACT)은 제2 방향(D2)을 따라 연장될 수 있다. 채널층(ACT)은 비트 라인(BL)으로부터 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 워드 라인(WL)은 싱글 워드 라인 구조일 수 있다. 채널층(ACT)의 상부 표면 상에 게이트 절연층(GD)이 형성될 수 있다.
채널층(ACT)은 페로브스카이트 물질을 포함할 수 있다. 채널층(ACT)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 채널층(ACT)은 페로브스카이트 채널로서, MSnO3(M=Ba, Sr, Zn)을 포함할 수 있다.
워드 라인(WL)은 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 에피택셜 페로브스카이트 물질을 포함할 수 있다. 워드 라인(WL)은 LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3 또는 (Sr,Ba)PbO3을 포함할 수 있다.
채널층(ACT)과 워드 라인(WL) 사이에 게이트 절연층(GD)이 형성될 수 있다. 게이트 절연층(GD)은 페로브스카이트 물질을 포함할 수 있다. 게이트 절연층(GD)은 에피택셜 페로브스카이트 물질(Epitaxial Perovskite Material)을 포함할 수 있다. 예를 들어, 게이트 절연층(GD)은 SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3 또는 (Pb,La)(Zr,Ti)O3을 포함할 수 있다.
캐패시터(CAP)는 트랜지스터(TR)로부터 제2 방향(D2)을 따라 수평적으로 배치될 수 있다. 캐패시터(CAP)는 제2 방향(D2)을 따라 채널층(ACT)으로부터 수평적으로 연장된 스토리지 노드(SN)를 포함할 수 있다. 캐패시터(CAP)는 스토리지 노드(SN) 상의 유전층(DE) 및 플레이트 노드(PN')를 더 포함할 수 있다. 스토리지 노드(SN), 유전층(DE) 및 플레이트 노드(PN')는 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 스토리지 노드(SN)는 수평적으로 배향된 실린더 형상(Cylinder-shape)일 수 있다. 유전층(DE)은 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽을 컨포멀하게 커버링할 수 있다. 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽(Cylinder inner wall) 및 실린더 외벽(Cylinder outer wall)으로 확장된 형상일 수 있다. 플레이트 노드(PN')는 플레이트라인(PL)에 접속될 수 있다.
스토리지 노드(SN)는 3차원 구조를 갖되, 3차원 구조의 스토리지 노드(SN)는 제2 방향(D2)을 따라 배향된 수평적 3차원 구조일 수 있다. 3차원 구조의 예로서, 스토리지 노드(SN)는 실린더 형상(Cylinder shape)일 수 있다.
플레이트 노드(PN')의 일부분은 플레이트라인(PL)의 역할을 할 수 있다.
캐패시터(CAP)는 실린더형 캐패시터일 수 있다. 도 20의 플레이트 노드(PN')는 스토리지 노드들(SN) 사이에 확장되는 부분, 즉 플레이트 노드(PN)는 유전층(DE) 상에서 스토리지 노드(SN)의 실린더 내벽 및 실린더 외벽으로 확장된 부분을 더 포함할 수 있다.
도 20의 스토리지 노드(SN)와 채널층(ACT)은 제1 방향(D1)에 따른 수직 높이가 서로 동일할 수 있다. 다른 실시예에서, 스토리지 노드(SN)는 채널층(ACT)보다 제1 방향(D1)에 따른 수직 높이가 더 클 수도 있다.
상술한 실시예들에 따르면, 채널층(ACT) 또는 채널로서 에피택셜 MSnO3(M=Ba, Sr, Zn)을 형성할 수 있다. 즉, 도전성 금속 산화물은 에너지밴드갭(Eg)이 약 3eV 이상으로서, 폴리실리콘 또는 단결정실리콘보다 작은 유효매스(effective mass)로 인해 이동도(mobility)를 약 300cm2/Vs으로 개선시킬 수 있다.
또한, 게이트 절연층(GD)으로서, 고유전율을 갖는 에피택셜 페로브스카이트 물질을 형성함에 따라 유전율이 약 100의 물질을 도입할 수 있고, 이로써 트랩밀도(Dit) 최적화하고, 동작속도 및 동작 전압을 최적화할 수 있다.
또한, 게이트 절연층(GD)과 워드 라인(WL)이 모두 페로브스카이트 물질이므로, 단결정실리콘보다 채널층(ACT)과 게이트 절연층(GD) 간의 계면 품질을 향상시킬 수 있다. 아울러, 채널층(ACT)으로서 페로브스카이트 물질을 형성하므로, 채널층(ACT)의 결정성에 따른 셀 간 변동(cell-to-cell variation)이 억제될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
WL : 워드 라인 ACT : 채널층
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 PL : 플레이트라인
MCA : 메모리 셀 어레이 MC : 메모리 셀
GD : 게이트 절연층 BL : 비트 라인
TR : 트랜지스터 CAP : 캐패시터
SN : 스토리지 노드 DE : 유전층
PN : 플레이트 노드 PL : 플레이트라인
MCA : 메모리 셀 어레이 MC : 메모리 셀
Claims (20)
- 기판;
상기 기판 상부의 시드층;
상기 시드층 상부의 페로브스카이트-베이스드 채널층;
상기 페로브스카이트-베이스드 채널층의 일측에 접속되며 상기 기판에 수직한 방향을 따라 연장된 비트 라인;
상기 페로브스카이트-베이스드 채널층의 타측에 접속되는 캐패시터;
상기 페로브스카이트-베이스드 채널층의 상부면을 가로지르는 워드 라인; 및
상기 워드 라인과 페로브스카이트-베이스드 채널층 사이의 게이트 절연층
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 비트 라인은 상기 시드층을 관통하여 상기 기판에 접속되는 반도체 장치.
- 제1항에 있어서,
상기 시드층은 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드층은 2차원 페로브스카이트 나노시트를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드층은 A2Nan-3MnO3n+1 -(A=Ca, Sr, Ba, M=Nb, Ta, 3≤n≤6)를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드층은 Ca2Nb3O10 -, RENb2O7 -(RE=La), LaNb2O7-, La0.9Eu0.05Nb2O7 -, SrTa2O7 2-, RETa2O7 -(RE=Eu, Gd), La0.7Tb0.3Ta2O7 -, Eu0.56Ta2O7 2-을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 페로브스카이트-베이스드 채널층은 도전성 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 페로브스카이트-베이스드 채널층은 MSnO3(M=Ba, Sr, Zn)을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인은 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드 라인은 LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3 또는 (Sr,Ba)PbO3을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 게이트 절연층은 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 게이트 절연층은 SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3 또는 (Pb,La)(Zr,Ti)O3을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드층, 채널층 및 워드 라인은 각각 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
- 기판;
상기 기판 상부에서 상기 기판에 평행하도록 수평 배향된 페로브스카이트-베이스드 채널층을 포함하는 페로브스카이트-베이스드 트랜지스터;
상기 페로브스카이트-베이스드 트랜지스터의 일측에 접속되며, 상기 기판으로부터 수직하는 방향을 따라 연장된 비트 라인; 및
상기 페로브스카이트-베이스드 트랜지스터의 타측에 접속된 캐패시터를 포함하는 반도체 장치.
- 제14항에 있어서,
상기 페로브스카이트-베이스드 트랜지스터는,
상기 페로브스카이트-베이스드 채널층 상의 페로브스카이트-베이스드 게이트 절연층; 및
상기 페로브스카이트-베이스드 게이트 절연층 상의 페로브스카이트-베이스드 워드 라인
을 포함하는 반도체 장치.
- 제15항에 있어서,
상기 페로브스카이트-베이스드 워드 라인은 LaNiO3, SrRuO3, LaRuO3, (Ba,Sr)RuO3, SrMo3, BaMoO3 또는 (Sr,Ba)PbO3을 포함하는 반도체 장치.
- 제15항에 있어서,
상기 페로브스카이트-베이스드 게이트 절연층은 SrTiO3, BaTiO3, (Sr,Ba)TiO3, (Ba,Ca)(Zr,Ti)O3, Pb(Zr,Ti)O3 또는 (Pb,La)(Zr,Ti)O3을 포함하는 반도체 장치.
- 제14항에 있어서,
상기 페로브스카이트-베이스드 채널층은 MSnO3(M=Ba, Sr, Zn)을 포함하는 반도체 장치.
- 기판 상부의 페로브스카이트-베이스드 트랜지스터;
상기 페로브스카이트-베이스드 트랜지스터의 일측에 접속되며, 상기 기판으로부터 수직하는 방향을 따라 연장된 비트 라인; 및
상기 페로브스카이트-베이스드 트랜지스터의 타측에 접속된 캐패시터를 포함하되,
상기 페로브스카이트-베이스드 트랜지스터는,
상기 기판에 평행하도록 수평하게 배향된 페로브스카이트-베이스드 채널층;
상기 페로브스카이트 채널층 상의 페로브스카이트-베이스드 게이트 절연층; 및
상기 페로브스카이트-베이스드 게이트 절연층 상의 페로브스카이트-베이스드 워드 라인
을 포함하는 반도체 장치.
- 제19항에 있어서,
상기 페로브스카이트-베이스드 채널층, 페로브스카이트-베이스드 게이트 절연층 및 페로브스카이트-베이스드 워드 라인은 각각 에피택셜 페로브스카이트 물질을 포함하는 반도체 장치.
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