CN111627885A - 垂直存储器件 - Google Patents

垂直存储器件 Download PDF

Info

Publication number
CN111627885A
CN111627885A CN201911394600.XA CN201911394600A CN111627885A CN 111627885 A CN111627885 A CN 111627885A CN 201911394600 A CN201911394600 A CN 201911394600A CN 111627885 A CN111627885 A CN 111627885A
Authority
CN
China
Prior art keywords
line
substrate
memory cell
adjacent
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911394600.XA
Other languages
English (en)
Other versions
CN111627885B (zh
Inventor
金承焕
郑璲钰
车宣龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111627885A publication Critical patent/CN111627885A/zh
Application granted granted Critical
Publication of CN111627885B publication Critical patent/CN111627885B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种存储器件，包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；以及存储单元，被提供有按照横向布置置于位线与板线之间的晶体管和电容器，其中该晶体管包括：有源层，其在位线和电容器之间横向取向为平行于衬底；以及线形下字线和线形上字线，其与它们之间的有源层垂直地层叠以及取向为与有源层相交。

Description

垂直存储器件
相关申请的交叉引用
本申请要求2019年2月28日向韩国知识产权局提交的申请号为10-2019-0024083的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体上涉及一种半导体器件，更具体地，涉及一种存储器件。
背景技术
近来，存储单元的尺寸持续减小以增多存储器件的净裸片。
随着存储单元尺寸的小型化，在增大电容的同时寄生电容必须减小。然而，由于存储单元的结构限制，难以增多净裸片。
发明内容
本发明的实施例针对高度集成的垂直存储单元阵列，以及包括该高度集成的垂直存储单元阵列的存储器件。
该存储器件可以表现出增大的存储单元密度。该存储器件可以表现出减小的寄生电容。
根据本发明的实施例，一种存储器件包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；以及存储单元，其提供有按照横向布置置于位线与板线之间的晶体管和电容器，其中，该晶体管包括：有源层，在位线和电容器之间横向取向为与衬底平行；线形下字线和线形上字线，在有源层之间垂直地层叠以及取向为与有源层相交。
在根据本发明的另一实施例，一种存储器件包括：衬底；相对于衬底垂直取向的位线；相对于衬底垂直取向的板线；在位线和板线之间沿垂直于衬底的方向层叠的多个存储单元，其中存储单元中的每个包括：晶体管，被提供有在位线和板线之间横向取向为与衬底平行的有源层，以及被提供有线形字线对，线形字线对与它们之间的有源层垂直地层叠并且延伸而与有源层相交；电容器，被提供有在晶体管和板线之间的横向取向为与衬底平行的筒形第一节点、第二节点以及在筒形第一节点和第二节点之间的电介质材料。
附图说明
图1示出了根据本发明实施例的存储器件的等效电路图。
图2示出了共享图1的板线的镜状结构的立体图。
图3示出了图2所示的镜状结构的等效电路图。
图4示出了共享图1所示的位线的镜状结构的立体图。
图5示出了图1所示的存储器件的截面图。
图6示出了图1所示的存储器件的平面图。
图7示出了存储单元的细节的立体图。
图8是沿图7的A1-A1′方向截取的截面图。
图9是沿图7的A2-A2′方向截取的平面图。
图10是电容器的详细立体图。
图11A至图11C示出了根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。
图12A与图12B示出了根据本发明的另一实施例的存储器件的视图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于这里阐述的实施例。而是，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图不一定按比例(绘制)，并且在某些情况下，比例可能已被夸大以清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层和第二层之间或第三层存在于第一层和衬底之间的情况。
根据本发明的以下实施例，可以通过垂直层叠存储单元来增大存储单元的密度以及可以减小寄生电容。
图1示出了根据本发明实施例的存储器件的等效电路图。图2示出了共享图1的板线的镜状结构100A的立体图。图3示出了图2所示的镜状结构的等效电路图。图4示出了共享图1所示的位线的镜状结构100B的立体图。图5示出了图1所示的存储器件的截面图。图6示出了图1所示的存储器件的平面图。
存储器件100可以包括外围结构110和存储单元阵列叠体MCA。存储单元阵列叠体MCA可以置于外围结构110之上。存储单元阵列叠体MCA可以包括多个存储单元阵列MCAL和MCAU。存储单元阵列MCA相对于外围结构110的位置可以根据本发明的各种实现而变化。例如，根据本发明的另一实施例，存储单元阵列叠体MCA可以置于外围结构110之下。存储单元阵列叠体MCA可以包括DRAM存储单元阵列。
存储单元阵列叠体MCA可以包括层叠在外围结构110之上的至少两个存储单元阵列MCAL和MCAU。至少两个存储单元阵列MCAL和MCAU可以垂直层叠在外围结构110之上。一般来说，n个存储单元阵列可以层叠在存储单元阵列叠体中，其中n是等于或大于2的整数。根据实施例，至少两个存储单元阵列MCAL和MCAU可以形成一对存储单元阵列，以及存储器单元阵列叠体MCA可包括层叠在外围结构110之上的多对存储单元阵列。多对存储单元阵列可以垂直地层叠在外围结构110之上。在另一个实施例中，多对存储单元阵列可以横向(laterally)布置在外围结构110之上，每对与具有至少两个存储单元阵列MCAL和MCAU的存储单元阵列对相同。
外围结构110可以包括适合于半导体工艺的材料，包括例如半导体材料。例如，外围结构110可以包括由半导体材料制成的衬底，例如硅衬底、单晶硅衬底、多晶硅衬底、非晶硅衬底、硅锗衬底、单晶硅锗衬底、多晶硅锗衬底、碳掺杂硅衬底或它们的组合。外围结构110可以包括单层半导体衬底。外围结构110可以包括多层半导体衬底。外围结构110可以包括其他半导体材料，例如锗。外围结构110可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。外围结构110可以包括SOI(绝缘体上硅)衬底。外围结构110可以具有半导体衬底与电介质材料的层叠结构。
外围结构110的表面可以包括衬底的表面。例如，外围结构110的表面可以包括平面CP。存储单元阵列叠体MCA可以垂直地置于外围结构110的平面CP之上。存储单元阵列叠体MCA可以沿垂直于外围结构110的表面(即平面CP)的第一方向D1形成。第一方向D1可以是垂直于平面CP的方向，第二方向D2和第三方向D3可以是平行于平面CP的方向。第二方向D2和第三方向D3可以彼此相交，以及第一方向D1可以与第二方向D2和第三方向D3相交。两个存储单元阵列MCAL和MCAU可以被分组为一对，以及多对可以在第一方向D1上垂直地层叠在外围结构110之上。
外围结构110的平面CP可以包括第一平面CP1和第二平面CP2。第一平面CP1和第二平面CP2可以在垂直于第一方向D1的第二方向D2上彼此间隔开。第一平面CP1和第二平面CP2可以是相同材料的表面。第一平面CP1和第二平面CP2可以是不同材料的表面。第一平面CP1和第二平面CP2可以是电绝缘的。平面CP可以由电介质材料提供。外围结构110的顶表面可以提供平面CP。外围结构110的顶表面可以是衬底的顶表面。外围结构110的顶表面可以是电介质材料或导电材料的顶表面。第一平面CP1和第二平面CP2可以是电介质材料或导电材料的平面。第一平面CP1可以是导电材料的平面，第二平面CP2可以是电介质材料的平面。
外围结构110可以包括用于控制存储单元阵列叠体MCA的至少一个外围电路部分。该至少一个外围电路部分形成在存储单元阵列叠体MCA之下。该至少一个外围电路部分可以包括从感测放大器和子字线驱动器中选择的至少一个电路。
两个存储单元阵列MCAL和MCAU可以布置在外围结构110的平面CP之上。为了便于描述，两个存储单元阵列MCAL和MCAU可以分别称为下存储单元阵列MCAL和上存储单元阵列MCAU。其中的每一对包括两个存储单元阵列MCAL和MCAU的多对存储单元阵列可以在第三方向D3上横向地布置在外围结构110之上。例如，参见图2和图3，下存储单元阵列MCAL1和MCAL2可以沿着第三方向D3横向布置，以及上存储单元阵列MCAU1和MCAU2可以沿着第三方向D3横向布置。
存储单元阵列叠体MCA可以包括多条字线WLL1、WLL2、WLL3、WLU1、WLU2和WLU3，多条位线BL1、BL2、BL3和BL4，多个存储单元MCL1、MCL2和MCL3、MCL4、MCL5、MCL6、MCU1、MCU2、MCU3、MCU4、MCU5和MCU6，以及多条板线PL1和PL2。字线的数量、位线的数量、存储单元的数量和板线的数量不受限制，而可以根据本发明的各种实施方式而变化。
下存储单元阵列MCAL可以包括多条字线WLL1、WLL2和WLL3，多条位线BL1、BL2、BL3和BL4，多个存储单元MCL1、MCL2、MCL3、MCL4、MCL5和MCL6，以及多条板线PL1和PL2。上存储单元阵列MCAU可以包括多条字线WLU1、WLU2和WLU3，多条位线BL1、BL2、BL3和BL4，多个存储单元MCU1、MCU2、MCU3、MCU4、MCU5和MCU6，以及多条板线PL1和PL2。
位线BL1、BL2、BL3和BL4可以相对于外围结构110的平面CP沿着第一垂直方向D1延伸。例如，位线BL1、BL2、BL3和BL4可以相对于衬底沿着第一垂直方向D1延伸。位线BL1、BL2、BL3和BL4可以各自与外围结构110的平面CP直接接触。位线BL1、BL2、BL3和BL4可以各自相对于平面CP垂直取向。位线BL1、BL2、BL3和BL4可以被称为垂直取向位线VBL。位线BL1、BL2、BL3和BL4可以彼此间隔开的同时彼此平行。位线BL1、BL2、BL3和BL4可以在第二方向D2和第三方向D3上彼此间隔开的同时横向地独立地布置。位线BL1和BL2可以沿着第二方向D2独立地布置。位线BL1和BL3可以沿着第三方向D3独立地布置。位线BL2和BL4可以沿着第三方向D3独立地布置。
存储单元MCL1可以耦接到位线BL1。存储单元MCU1可以耦接到位线BL1。存储单元MCL1和MCU1可以沿着第一方向D1垂直地布置，以及可以耦接到位线BL1。下存储单元阵列MCAL和上存储单元阵列MCAU可以共享位线BL1。存储单元MCL1和MCU1可以相对于平面CP垂直地层叠在位线BL1和板线PL1之间。位线BL3可以沿着第三方向D3横向远离位线BL1放置。位线BL3可以相对于平面CP垂直取向。存储单元MCL3和MCU3可以相对于平面CP垂直地层叠在位线BL3和板线PL1之间。存储单元MCL1和MCU1可以各自与板线PL1和位线BL1共同耦接。存储单元MCL3和MCU3可以各自与板线PL1和位线BL3共同耦接。
现在参见位线BL2，存储单元MCL2可以耦接到位线BL2。存储单元MCU2可以耦接到位线BL2。存储单元MCL2和MCU2可以在第一方向D1上垂直布置以及可以耦接到位线BL2。下存储单元阵列MCAL和上存储单元阵列MCAU可以共享位线BL2。位线BL4可以沿着第三方向D3横向远离位线BL2放置。位线BL4可以相对于平面CP垂直取向。存储单元MCL4和MCU4可以相对于平面CP垂直地层叠在位线BL4和板线PL1之间。存储单元MCL2和MCU2可以相对于平面CP垂直地层叠在位线BL2和板线PL1之间。存储单元MCL2和MCU2可以各自与板线PL1和位线BL2共同耦接。存储单元MCL4和MCU4可以各自与板线PL1和位线BL4共同耦接。
存储单元MCL3可以耦接到位线BL3。存储单元MCU3可以耦接到位线BL3。沿第一方向D1垂直布置的存储单元MCL3和MCU3可以耦接到位线BL3。下存储单元阵列MCAL和上存储单元阵列MCAU可以共享位线BL3。
存储单元MCL4可以耦接到位线BL4。存储单元MCU4可以耦接到位线BL4。沿第一方向D1垂直布置的存储单元MCL4和MCU4可以耦接到位线BL4。下存储单元阵列MCAL和上存储单元阵列MCAU可以共享位线BL4。
如上所述，下存储单元阵列MCAL可以包括位线BL1、BL2、BL3和BL4。上存储单元阵列MCAU可以包括位线BL1、BL2、BL3和BL4。下存储单元阵列MCAL和上存储单元阵列MCAU可以各自与位线BL1、BL2、BL3和BL4中的每一个共同耦接。
字线WLL1、WLL2、WLU1、WLU2、WLL3和WLU3可以平行于外围结构110的表面，以及可以各自在与第一方向D1相交的第三方向D3上延伸。字线WLL1、WLL2、WLU1、WLU2、WLL3和WLU3可以被称为横向字线。字线WLL1、WLL2、WLU1、WLU2、WLL3和WLU3可以沿与位线BL1、BL2、BL3和BL4相交的方向布置。字线WLL1、WLL2和WLL3可以置于第一方向D1的第一层级。字线WLL1、WLL2和WLL3可以置于下存储单元阵列MCAL中。字线WLL1、WLL2和WLL3可以沿着第二方向D2以规则的间隔布置以及可以各自在第三方向D3上延伸。字线WLU1、WLU2和WLU3可以置于第一方向D1的第二层级。字线WLU1、WLU2和WLU3可以置于上存储单元阵列MCAU中。字线WLU1、WLU2和WLU3可以沿着第二方向D2以规则的间隔布置以及可以分别在第三方向D3上延伸。第二层级可以比第一层级更远离外围结构110。
现在参见字线WLL1，存储单元MCL1可以耦接到字线WLL1。存储单元MCL3可以耦接到字线WLL1。存储单元MCL1和MCL3可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLL1。要注意的是，提到字线与存储单元相连意味着存储单元的栅极与字线耦接。
存储单元MCL2可以耦接到字线WLL2。存储单元MCL4可以耦接到字线WLL2。存储单元MCL2和存储单元MCL4可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLL2。
存储单元MCL5可以耦接到字线WLL3。存储单元MCL6可以耦接到字线WLL3。存储单元MCL5和MCL6可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLL3。
存储单元MCU1可以耦接到字线WLU1。存储单元MCU3可以耦接到字线WLU1。存储单元MCU1和MCU3可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLU1。
存储单元MCU2可以耦接到字线WLU2。存储单元MCU4可以耦接到字线WLU2。存储单元MCU2和MCU4可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLU2。
存储器单元MCU5可耦接到字线WLU3。存储单元MCU6可以耦接到字线WLU3。存储单元MCU5和MCU6可以横向地布置而沿着第三方向D3彼此间隔开，以及可以耦接到字线WLU3。
如上所述，下存储单元阵列MCAL可以包括彼此平行而在第二方向D2上彼此间隔开的字线WLL1、WLL2和WLL3，以及，上存储单元阵列MCAU可以包括彼此平行而在第二方向D2上彼此间隔开的字线WLU1、WLU2和WLU3。
参见图3，在一个实施例中，第二平面CP2可以设置在左侧第一平面CP1与右侧第一平面CP1之间。下存储单元阵列MCAL的字线WLL1与上存储单元阵列MCAU的字线WLU1可以在第一方向D1上彼此间隔开以及相对于左侧第一平面CP1垂直地布置。下存储单元阵列MCAL的字线WLL2与上存储单元阵列MCAU的字线WLU2可以在第一方向D1上彼此间隔开以及相对于第二平面CP2垂直地布置。下存储单元阵列MCAL的字线WLL3和上存储单元阵列MCAU的字线WLU3可以在第一方向D1上彼此间隔开以及相对于右侧第一平面CP1垂直地布置。
下存储单元阵列MCAL和上存储单元阵列MCAU可以均共享板线PL1和PL2。(参见图1)板线PL1和PL2可各自在第一方向D1上相对于外围结构110的平面CP垂直取向。如图1所示，板线PL1和PL2可以直接接触外围结构110的平面CP。然而，根据所描述的实施例的变形，板线PL1和PL2可以不接触外围结构110的平面CP。板线PL1和PL2可以与字线WLL1、WLL2、WLL3、WLU1、WLU2和WLU3相交以及可以平行于位线BL1、BL2、BL3和BL4。板线PL1和PL2可以被设置为固定电位(例如，地电位)。根据本发明的实施例，板线PL1和PL2可以在第一方向D1上相对于外围结构110的平面CP垂直取向，以及可以在与第一方向D1相交的方向D3上伸长。板线PL1和PL2可以相对于平面CP垂直取向。例如，板线PL1和PL2可以从衬底沿着第一垂直方向D1延伸。板线PL1和PL2可以被称为垂直板线VPL。板线PL1和PL2可以是在沿第三方向D3横向延伸的同时沿第一方向D1垂直取向的线形柱。
位线BL1、BL2、BL3和BL4以及板线PL1和PL2可以在平面CP之上彼此间隔开。更具体地，板线PL1可以沿着第二方向D2置于位线BL1和BL2之间。参见图3，位线BL1、BL2、BL3和BL4可以耦接到第一平面CP1，以及平板线PL1和PL2可以耦接到第二平面CP2。更具体地，位线BL1和BL3可以耦接到左侧第一平面CP1，位线BL2和BL4可以耦接到右侧第一平面CP1，板线PL1可以耦接到第二平面CP2(其被示出为设置在左侧平面CP1与右侧平面CP2之间)，以及板线PL2可以耦接到图3中未示出的另一个第二平面CP2。位线BL1、BL2、BL3和BL4以及板线PL1和PL2可以被电气地绝缘。
存储单元MCL1、MCL3、MCU1和MCU3中的每一个可以置于由位线BL1和BL3限定的平面与由板线PL1限定的平面之间。存储单元MCL2、MCL4、MCU2和MCU4中的每一个可以置于由位线BL2和BL4限定的平面与由板线PL2限定的平面之间。存储单元MCL1、MCL2和MCL5可以按照在第二方向D2上的横向布置(LA)放置。存储单元MCU1、MCU2和MCU5可以按照在第二方向D2上的横向布置(LA)放置。存储单元MCL3、MCL4和MCL6可以按照在第二方向D2上的横向布置(LA)放置，以及存储单元MCU3、MCU4和MCU6可以按照在第二方向D2上的横向布置(LA)放置。存储单元MCL1、MCL2、MCL3、MCL4、MCL5、MCL6、MCU1、MCU2、MCU3、MCU4、MCU5和MCU6可以置于外围结构110上方，沿着第一方向D1以四个层级与平面CP间隔开，每一层级具有沿第三方向D3间隔开的两行，每一行在第二方向D2上延伸。
存储单元MCL1可以耦接到板线PL1。在第一方向D1上垂直布置的存储单元MCL1和MCU1可以耦接到板线PL1。存储单元MCL1和MCL2可以在第二方向D2上横向地布置的同时彼此间隔开，以及可以耦接到板线PL1。存储单元MCL1和MCL3可以在沿着第三方向D3横向地布置的同时彼此间隔开，以及可以耦接到板线PL1。
存储单元MCL1、MCL2、MCL3、MCL4、MCU1、MCU2、MCU3和MCU4可以分别包括晶体管TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4以及电容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4。晶体管TL1、TL3、TU1和TU3以及它们相应的电容器CL1、CL3、CU1和CU3可以置于由位线BL1和BL3限定的平面与板线PL1的平面之间。晶体管TL2、TL4、TU2和TU4以及它们相应的电容器CL2、CL4、CU2和CU4可以在第二方向D2上置于由位线BL2和BL4限定的平面与板线PL2的平面之间。晶体管TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4中的每一个可以与电容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4中的其相应的电容器按照在第二方向D2上延伸的横向布置(LA)放置。电容器CL1、CL2、CL3、CL4、CU1、CU2、CU3和CU4中的每一个可以置于晶体管TL1、TL2、TL3、TL4、TU1、TU2、TU3和TU4中的其相应的晶体管与板线PL1之间。
参见图1、2和3，描述共享板线的镜状结构100A。
存储单元MCL1可以包括晶体管TL1和电容器CL1。晶体管TL1的一端可以耦接到位线BL1以及晶体管TL1的另一端可以耦接到电容器CL1的一端。电容器CL1的另一端可以耦接到板线PL1。存储单元MCL2可以包括晶体管TL2和电容器CL2。晶体管TL2的一端可以耦接到位线BL2以及晶体管TL2的另一端可以耦接到电容器CL2的一端。电容器CL2的另一端可以耦接到板线PL1。如上所述，存储单元MCL1和MCL2可以相对于板线PL1对称地设置。
即，存储单元MCL1和MCL2可以按照共享板线PL1的镜状结构布置，而耦接到不同的位线BL1和BL2。存储单元MCL1和MCL2可以在平行于平面CP的第二方向D2上横向布置。
类似地，存储单元MCL3和MCL4可以按照共享板线PL1的镜状结构布置，而耦接到不同的位线BL3和BL4。存储单元MCL3和MCL4可以在平行于平面CP的第二方向D2上横向布置。
存储单元MCU1和MCU2可以按照共享板线PL1的镜状结构布置，而耦接到不同的位线BL1和BL2。存储单元MCU1和MCU2可以在平行于平面CP的第二方向D2上横向布置。
存储单元MCU3和MCU4可以按照共享板线PL1的镜状结构布置，而耦接到不同的位线BL3和BL4。存储单元MCU3和MCU4可以在平行于平面CP的第二方向D2上横向布置。
参见图1和图4，描述共享位线的镜状结构100B。
存储单元MCL2可以包括晶体管TL2和电容器CL2。晶体管TL2的一端可以耦接到位线BL2，以及晶体管TL2的另一端可以耦接到电容器CL2的一端。电容器CL2的另一端可以耦接到板线PL1。存储单元MCL5可以包括晶体管TL5和电容器CL5。晶体管TL5的一端可以耦接到位线BL2，以及晶体管TL5的另一端可以耦接到电容器CL5的一端。电容器CL5的另一端可以耦接到板线PL2。如上所述，存储单元MCL2和MCL5相对于位线BL2对称地设置。
即，存储单元MCL2和MCL5可以按照共享位线BL2的镜状结构布置，而耦接到不同的板线PL1和PL2。存储单元MCL2和MCL5可以在平行于平面CP的第二方向D2上横向布置。
存储单元MCL4和MCL6可以按照共享位线BL4的镜状结构布置，而耦接到不同的板线PL1和PL2。存储单元MCL4和MCL6可以在平行于平面CP的第二方向D2上横向布置。
存储单元MCU2和MCU5可以按照共享位线BL2的镜状结构布置，而耦接到不同的板线PL1和PL2。存储单元MCU2和MCU5可以在平行于平面CP的第二方向D2上横向布置。
存储单元MCU4和MCU6可以按照共享位线BL4的镜状结构布置，而耦接到不同的板线PL1和PL2。存储单元MCU4和MCU6可以在平行于平面CP的第二方向D2上横向布置。
图1所示的存储器件100可以包括共享板线的镜面结构100A和共享位线的镜面结构100B二者。
图5示出了图1的存储器件100的一部分的截面图，示出了耦接到位线BL1和BL2以及板线PL1和PL2的存储单元。
参见图1至图5，存储器件100可以包括置于外围结构110上方的存储单元阵列叠体MCA，以及存储单元阵列叠体MCA可以包括垂直地层叠的下存储单元阵列MCAL和上存储单元阵列MCAU。存储器件100可以包括彼此间隔开以及相对于外围结构110垂直取向的位线BL1和BL2以及板线PL1和PL2。
分别包括晶体管TL1和TU1以及电容器CL1和CU1的存储单元MCL1和MCU1可以形成在位线BL1和板线PL1之间。此外，分别包括晶体管TL2和TU2以及电容器CL2和CU2的存储单元MCL2和MCU2可以形成在板线PL1和位线BL2之间。分别包括晶体管TL5和TU5以及电容器CL5和CU5的存储单元MCL5和MCU5可以形成在位线BL2和板线PL2之间。存储单元MCL1、MCL2和MCL5可以置于相对于第一方向D1的相同的层级，且按照沿第二方向D2彼此间隔开的横向布置(LA)来放置。存储单元MCU1、MCU2和MCU5可以置于相对于第一方向D1的相同的层级，且按照沿第二方向D2彼此间隔开的横向布置(LA)来放置。形成每一个存储单元的晶体管和电容器可以沿着第二方向D2彼此横向地布置。
晶体管TL1、TL2、TL5、TU1、TU2和TU5中的每一个可以包括关于外围结构110横向取向的有源层ACT，以及有源层ACT可以包括第一源/漏区T1、沟道CH和第二源/漏区T2。第一源/漏区T1、沟道CH和第二源/漏区T2可以沿着平行于外围结构110的第二方向D2按照横向布置来放置。晶体管TL1、TL2、TL5、TU1、TU2和TU5可以分别包括字线WLL1，WLL2、WLL5、WLU1、WLU2和WLU5，以及字线WLL1、WLL2、WLL5、WLU1、WLU2和WLU5可以是延伸而与有源层ACT相交的线形。如图5所示，字线WLL1、WLL2、WLL5、WLU1、WLU2和WLU5可以是双字线结构，其中字线与在它们之间的有源层ACT垂直地层叠。字线WLL1、WLL2、WLL5、WLU1、WLU2和WLU5中的每一个可以包括两个导电层(它们之间具有有源层ACT)。栅电介质层GD可以形成在字线WLL1、WLL2、WLL5、WLU1、WLU2和WLU5中的每一个与相对应的有源层ACT之间。
电容器CL1、CL2、CL5、CU1、CU2和CU5可以均包括第一节点N1、第二节点N2以及在第一节点N1与第二节点N2之间的电介质材料N3。第一节点N1、电介质材料N3和第二节点N2可以按照平行于外围结构110的横向布置放置。根据图5的截面图，每一个第一节点N1可以具有面向对应的板线的方括号形状。具体地，电容器CL1、CL2、CU1和CU2的每一个第一节点N1可以具有方括号形状(面向板线PL1的“[”或“]”)，以及电容器CL5和CU5的每一个第一节点N1可以具有面向板线PL2的方括号形状。换句话说，第一节点N1可以具有一端是敞开的筒形。如图5所示，第一节点N1中的每一个的方括号形状的在第二方向D2上延伸的水平部分可以比在第一方向D1上延伸的部分长。电介质材料N3可以共形地形成在每一个第一节点N1的内表面之内，而将每一个第一节点N1之内的中心区域留给第二节点N2来填充。第二节点N2可以从相应的板线PL1或PL2延伸以填充第一节点N1的中心区域的内部。电介质材料N3可以设置在每对第一节点N1和第二节点N2之间。
电介质材料ILD可以形成在垂直层叠的下存储单元MCL1、MCL2和MCL5与上存储单元MCU1、MCU2和MCU5之间。因此，在存储单元阵列叠体MCA中，电介质材料ILD可以置于下存储单元阵列MCAL与上存储单元阵列MCAU之间。当多个存储单元阵列被层叠时，下存储单元阵列MCAL、电介质材料ILD和上存储单元阵列MCAU可以垂直地交替层叠。
图6示出了存储单元阵列叠体MCA的下存储单元阵列MCAL的平面图。
参见图1至图6，下存储单元阵列MCAL可以包括位线BL1、BL2、BL3和BL4以及板线PL1和PL2。位线BL1、BL2、BL3和BL4以及板线PL1和PL2可以各自地相对于外围结构110垂直取向。位线BL1、BL2、BL3和BL4以及板线PL1和PL2可以彼此间隔开。
可以形成包括晶体管TL1和电容器CL1的存储单元MCL1，晶体管TL1和电容器CL1按照横向布置(LA)置于位线BL1和板线PL1之间。可以形成包括晶体管TL3和电容器CL3的存储单元MCL3，晶体管TL3和电容器CL3按照横向布置(LA)置于位线BL3和板线PL1之间。可以形成包括晶体管TL2和电容器CL2的存储单元MCL2，晶体管TL2和电容器CL2按照横向布置(LA)置于位线BL2和板线PL1之间。可以形成包括晶体管TL4和电容器CL4的存储单元MCL4，晶体管TL4和电容器CL4按照横向布置(LA)置于位线BL4和板线PL1之间。
可以形成包括晶体管TL5和电容器CL5的存储单元MCL5，晶体管TL5和电容器CL5按照横向布置(LA)置于位线BL2和板线PL2之间。可以形成包括晶体管TL6和电容器CL6的存储单元MCL6，晶体管TL6和电容器CL6按照横向布置(LA)置于位线BL4和板线PL2之间。
晶体管TL1、TL2、TL3、TL4、TL5和TL6中的每一个可以包括相对于外围结构110横向取向的有源层ACT，以及有源层ACT可以包括第一源/漏区T1、沟道CH和第二源/漏区T2。第一源/漏区T1、沟道CH和第二源/漏区T2可以按照平行于外围结构110的横向布置LA放置。晶体管TL1、TL3可以包括字线WLL1，晶体管TL2、TL4可以包括字线WLL2，以及晶体管TL5和TL6可包括字线WLL3。字线WLL1、WLL2和WLL3可以各自具有在第三方向D3上延伸的线形。字线WLL1、WLL2和WLL3可以各自具有在第三方向D3上延伸以与相应的晶体管的沟道CH的有源区ACT交叠的线形。具体地，字线WLL1可以与晶体管TL1和TL3的沟道CH的有源区ACT交叠，字线WLL2可以与晶体管TL2和TL4的沟道CH的有源区ACT交叠，以及WLL3可以与晶体管TL5和TL6的沟道CH的有源区ACT交叠。字线WLL1、WLL2和WLL3可以具有双字线结构，其中字线WLL1、WLL2和WLL3与在它们之间相应的有源层ACT垂直层叠。晶体管TL1和TL3可以各自与字线WLL1共同耦接，晶体管TL2和TL4可以各自与字线WLL2共同耦接，以及晶体管TL5和TL6可以各自与字线WLL3共同耦接。
电容器CL1、CL2、CL3、CL4、CL5和CL6中的每一个可以包括第一节点N1、第二节点N2以及在第一节点N1和第二节点N2之间的电介质材料N3。根据图6的视图，每一个第一节点N1可以具有面向相应板线的方括号形状。具体地，电容器CL1、CL2、CL3和CL4的每一个第一节点N1可以具有面向板线PL1的方括号形状(“[”或“]”)，以及电容器CL5和CL6的每一个第一节点N1可以具有面向板线PL2的方括号形状。如图6所示，每一个第一节点N1的方括号形状的在第二方向D2上延伸的水平部分可以比在第三方向D3上延伸的部分长。电介质材料N3可以共形地形成在每一个第一节点N1的内表面之内，将每一个第一节点N1之内的中心区域留给第二节点N2来填充。第二节点N2可以从相应的板线PL1或PL2延伸以填充第一节点N1的中心区域的内部。电介质材料N3可以设置在每对第一节点N1和第二节点N2之间。
图7示出了存储单元的细节的立体图。图8是沿图7的A1-A1′方向截取的截面图。图9是沿图7的A2-A2’方向截取的平面图。图10是电容器的详细立体图。图7至图10示出了存储单元MCL1。
参见图7至图10，存储单元MCL1可以在位线BL1和板线PL1之间按照在与外围结构110的平面CP平行的第二方向D2上的横向布置(LA)放置。
存储单元MCL1可以包括晶体管TL1和电容器CL1。晶体管TL1和电容器CL1可以按照在与外围结构110的平面CP平行的第二方向D2上延伸的横向布置(LA)放置。
晶体管TL1可以包括有源层ACT、栅电介质层GD和字线WLL1。字线WLL1可以包括上字线G1和下字线G2。即，字线WLL1可以具有双字线结构，其中上字线G1和下字线G2与它们之间的有源层ACT层叠。
有源层ACT可以包括耦接到位线BL1的第一源/漏区T1、耦接到电容器CL1的第二源/漏区T2以及置于第一源/漏区T1和第二源/漏区T2之间的沟道CH。有源层ACT可以在位线BL1和电容器CL1之间沿第二方向D2横向取向。有源层ACT可以具有细长平板的形状。第一源/漏区T1、沟道CH和第二源/漏区T2可以按照在与平面CP平行的第二方向D2上取向的横向布置LA来放置。第一源/漏区T1、第二源/漏区T2和沟道CH可以形成在有源层ACT中。有源层ACT可以形成为包括任何合适的半导体材料。例如，有源层ACT可以包括掺杂的多晶硅、未掺杂的多晶硅或者非晶硅。第一源/漏区T1和第二源/漏区T2可以用N型杂质或P型杂质来掺杂。第一源/漏区T1和第二源/漏区T2可以用相同导电类型的杂质来掺杂。第一源/漏区T1和第二源/漏区T2可包括从包括砷(As)、磷(P)、硼(B)、铟(In)及它们的组合的组中选择的至少一种杂质。在本发明的一些实施例中，沟道CH可以用导电的杂质来掺杂。参见图9，沟道CH沿第三方向D3的宽度可以大于第一源/漏区T1和第二源/漏区T2的宽度。
上字线G1和下字线G2可以形成单对。上字线G1和下字线G2可以在第一方向D1上垂直层叠而彼此间隔开，沟道CH插入其间，以及可以沿着第三方向D3取向。上字线G1和下字线G2可以平行于平面CP，以及平行于第二方向D2而沿着第三方向D3延伸。上字线G1和下字线G2可以具有沿着第三方向D3延伸的线形。上字线G1和下字线G2的对可以形成垂直层叠的双栅极。上字线G1和下字线G2可以包括硅基材料、金属基材料或它们的组合。上字线G1和下字线G2可以包括多晶硅、氮化钛、钨、铝、铜、硅化钨、硅化钛、硅化镍、硅化钴或它们的组合。
上字线G1和下字线G2可以被设置为相同的电位，以及上字线G1的一端和下字线G2的一端可以在具有多个存储单元的区块(mat)单元或块(block)单元的阵列的一端彼此电连接。在一个实施例中，存储单元MCL1的上字线G1和下字线G2可以连接到不同的节点。上字线G1可以连接到用于施加第一电压的节点，下字线G2可以连接到施加第二电压的另一个节点。第一电压和第二电压彼此不同。例如，可以向上字线G1施加字线驱动电压，可以向下字线G2施加地电压。上字线G1和下字线G2可以在第二方向D2上具有相同的宽度，以及在第三方向D3上具有相同的长度。上字线G1和下字线G2可以具有相同的厚度(在第一方向D1上的尺寸)。上字线G1、下字线G2和有源层ACT可以具有相同的厚度或不同的厚度。上字线G1的两个侧边缘与下字线G2的两个侧边缘可以彼此对准。根据本发明的另一实施例，上字线G1的两个侧边缘与下字线G2的两个侧边缘彼此可以不对准。上字线G1和下字线G2可以在第一方向D1上与有源层ACT的沟道CH交叠。上字线G1和下字线G2可以部分覆盖有源层ACT的上部分和下部分。上字线G1和下字线G2可以由与有源层ACT的材料不同的材料形成。上字线G1和下字线G2可以成对。因为形成了包括上字线G1和下字线G2的字线对，所以字线电阻可以降低。另外，由于形成了上字线G1和下字线G2的对，所以垂直地彼此相邻的存储单元之间的干扰可以被防止。例如，存储单元MCU1的下字线G2可以被提供在存储单元MCL1的上字线G1与存储单元MCU1的上字线G1之间。下字线G2可以用于抑制/防止相邻的上字线G1彼此电气地耦接。
栅电介质层GD可以各自地形成在有源层ACT的上表面和下表面上。栅电介质层GD可以包括第一电介质部分GD1和第二电介质部分GD2。第一电介质部分GD1可以形成在上字线G1和沟道CH之间，以及第二电介质部分GD2可以形成在下字线G2和沟道CH之间。第一电介质部分GD1可以与第二电介质部分GD2不连续。第一电介质部分GD1和第二电介质部分GD2可以具有相同的厚度以及可以由相同的材料形成。栅电介质层GD可以包括氧化硅、氮化硅或它们的组合。可以通过有源层ACT的热氧化来形成栅电介质层GD。根据本发明的另一实施例，栅电介质GD可以包括高电介质材料，以及高电介质材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶钛氧化物(SrTiO3)。根据本发明的另一实施例，栅电介质层GD可以包括氧化硅和高电介质材料的叠体，氧化硅可以与沟道CH直接接触，以及高电介质材料可以与上字线G1和下字线G2直接接触。
电容器CL1可以包括耦接至晶体管TL1的第一节点N1、耦接至板线PL1的第二节点N2以及设置在第一节点N1与第二节点N2之间的电介质材料N3。电介质材料N3可以在第一节点N1和第二节点N2之间形成连续层。第一节点N1、电介质材料N3和第二节点N2可以按照平行于平面CP的横向布置放置。
电容器CL1的第一节点N1可以具有三维结构。三维结构的第一节点N1可以是平行于平面CP的横向三维结构。作为三维结构的示例，电容器CL1的第一节点N1可以具有筒形(cylindrical shape)、柱形(pillar shape)或柱-筒(pylinder)形(即，筒形和柱形的合并形式)。第一节点N1可以包括多晶硅、金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点N1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛与钨的叠体(TiN/W)，或氮化钨与钨的叠体(WN/W)。
电容器CL1的第二节点N2可以具有从板线PL1平行于平面CP而沿第二方向D2延伸的分支形状。电介质材料N3可以具有围绕具有分支形式的第二节点N2的形状，以及第一节点N1可以具有围绕第二节点N2的形状，电介质材料N3插入其间。例如，具有筒形状的第一节点N1可以电连接到晶体管TL1的第二源/漏区T2，以及第二节点N2可以置于第一节点N1的筒形内部，以及第二节点N2可以电连接到板线PL1。
参见图10，电容器CL1的第二节点N2还可以包括耦接到板线PL1的外部第二节点N21、N22、N23和N24。外部第二节点N21、N22、N23和N24可以置于第一节点N1的外部，电介质材料N3插入其间。第二节点N2可以缩写为“内部第二节点”，以及内部第二节点N2可以置于第一节点N1的筒形状内部。
外部第二节点N21、N22、N23和N24可以被放置成围绕第一节点N1的筒形状的外壁。外部第二节点N21、N22、N23和N24可以彼此连续一体。
电容器CL1可以包括金属-绝缘体-金属(MIM)电容器。第一节点N1和第二节点N2、N21、N22、N23和N24可以包括金属基材料，以及电介质材料N3可以包括氧化硅、氮化硅或它们的组合。电介质材料N3可以包括具有高介电(高k)材料，其具有比氧化硅(SiO2)的约为3.9的介电常数更高的介电常数。电介质材料N3可以包括介电常数约为4或更高的高电介质材料。高电介质材料可以具有大约为20或更大的介电常数。高电介质材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶氧化钛(SrTiO3)。根据本发明的另一个实施例，电介质材料N3可以是包括两层或更多层上述高电介质材料的复合层。
第一节点N1和第二节点N2、N21、N22、N23和N24可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点N1和第二节点N2、N21、N22、N23和N24可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨的叠体(TiN/W)、氮化钨/钨(WN/W)的叠体。第一节点N1和第二节点N2、N21和N22可以包括金属基材料和硅基材料的组合。例如，第二节点N2、N21、N22、N23和N24可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的叠体。
电介质材料N3可以由锆基氧化物形成。电介质材料N3可以具有包括氧化锆(ZrO2)的层叠结构。包括氧化锆(ZrO2)的层叠结构可以包括ZA(ZrO2/Al2O3)叠体或ZAZ(ZrO2/Al2O3/ZrO2)叠体。ZA叠体可以是这样的结构：其中氧化铝(Al2O3)层叠在氧化锆(ZrO2)之上，以及氧化锆(ZrO2)可以接触第一节点N1，而氧化铝(Al2O3)可以接触第二节点N2。ZAZ叠体可以是氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序层叠的结构。ZA叠体和ZAZ叠体可以被称为氧化锆基层。根据本发明的另一实施例，电介质材料N3可以由铪基氧化物形成。电介质材料N3可以具有包括氧化铪(HfO2)的层叠结构。包括氧化铪(HfO2)的层叠结构可以包括HA(HfO2/Al2O3)叠体或HAH(HfO2/Al2O3/HfO2)叠体。HA叠体可以是这样的结构：其中氧化铝(Al2O3)层叠在氧化铪(HfO2)之上，以及氧化铪(HfO2)可以接触第一节点N1，而氧化铝(Al2O3)可以接触第二节点N2。HAH叠体可以是其中氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序层叠的结构。HA叠体和HAH叠体可以被称为氧化铪基层(HfO2基层)。在ZA叠体、ZAZ叠体、HA叠体和HAH叠体中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)的带隙能量大的带隙能量。氧化铝(Al2O3)可以具有低于氧化锆(ZrO2)和氧化铪(HfO2)的介电常数。因此，电介质材料N3可以包括高介电质材料与高带隙能量材料的叠体，高带隙能量材料的带隙能量比高电介质材料大。电介质材料N3可以包括氧化硅(SiO2)作为氧化铝(Al2O3)以外的另一种高带隙能量材料。电介质材料N3可以包括高带隙能量材料，使得可以抑制泄漏电流。高带隙能量材料可以非常薄。高带隙能量材料可以比高电介质材料薄。
根据本发明的另一实施例，电介质材料N3可以具有高电介质材料和高带隙材料交替层叠的层压结构(laminated structure)。例如，电介质材料N3可以具有ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)。在层压结构中，氧化铝(Al2O3)可以非常薄。
根据本发明的另一实施例，电介质材料N3可以包括层叠结构、层压结构或包括氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施例，可以进一步形成界面控制层以改善第一节点N1和电介质材料N3之间的泄漏电流。界面控制层可以包括二氧化钛(TiO2)。界面控制层可以形成在第二节点N2和电介质材料N3之间。
位线BL1和板线PL1可以包括硅基材料、金属基材料或它们的组合。位线BL1可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线BL1可以包括用N型杂质掺杂的多晶硅或氮化钛(TiN)。位线BL1可以包括氮化钛与钨(TiN/W)的叠体。在位线BL1与晶体管TL1的第一源/漏区T1之间可以进一步形成诸如金属硅化物的欧姆接触。板线PL1可以由与第二节点N2、N21、N22、N23和N24相同的材料形成。板线PL1和第二节点N2、N21、N22、N23和N24可以同时形成。
位线BL1可以具有在第一方向D1上自平面CP垂直延伸的柱的形式。位线BL1在第二方向D2上截取的截面可以是圆形或椭圆形。柱形位线BL1可以具有低电阻。
板线PL1可以是在第一方向D1上自平面CP垂直延伸的线形。板线PL1在第一方向D1、第二方向D2和第三方向D3上的横截面可以是不同面积的矩形。板线PL1可以具有小于其长度(沿第三方向D3的尺寸)也小于其高度(沿第一方向D1的尺寸)的宽度(沿第二方向D2的尺寸)。更具体地，如图7所示，板线PL1的宽度(在第二方向D2上的尺寸)可以与字线WL1的宽度(在第二方向D2上的尺寸)相同。板线PL1的高度(在第一方向D1上的尺寸)可以是这样的：板线PL1的顶表面放置得比上存储单元阵列MCAU的顶部存储单元(例如，MCU2)中的电容器(例如，CU2)的节点N1的顶表面高。板线PL1的长度(在第三方向D3上的尺寸)可以使得板线可以在第三方向上与字线共延。
根据以上描述，上字线G1和下字线G2可以形成为与位线BL1和板线PL1横向地间隔开。因此，字线WLL1和电容器CL1之间的寄生电容可以减小，以及字线WLL1和位线BL1之间的寄生电容可以减小。
形成图7至图10的存储单元MCL1的方法可包括形成晶体管TL1的过程、形成位线BL1的过程、形成电容器CL1的过程以及形成板线PL1的过程。
现在将描述形成晶体管TL1的过程。有源层ACT可以形成为与外围结构110的顶表面的平面CP垂直(即，在第一方向D1上)间隔开，以及栅电介质层GD1和GD2可以形成在有源层ACT的上表面和下表面上。随后，可以分别在栅电介质层GD1和GD2之上形成上字线G1和下字线G2。随后，可以通过将杂质离子注入到有源层ACT中来形成第一源/漏区T1和第二源/漏区T2。
位线BL1可以形成为相对于外围结构110的平面CP垂直取向。位线BL1可以形成为耦接至第一源/漏区T1。
现在将描述形成电容器CL1的过程。首先，第一节点N1可以形成为耦接到第二源/漏区T2。随后，可以在第一节点N1之上形成电介质材料N3。随后，可以在电介质材料N3之上形成第二节点N2。可以在形成第二节点N2的同时形成板线PL1。板线PL1可以相对于外围结构110的平面CP垂直取向。
图11A至图11C示出了根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。图11A示出了柱形的第一节点LP以及图11B和图11C显示出具有柱-筒形(即，柱体与筒体结构的组合)的第一节点N1。
参见图11A，第一节点N1可以是横向柱体LP。横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向柱体LP可以仅由氮化钛形成，或者可以由氮化钛与多晶硅的叠体形成。
参见图11B和图11C，具有柱-筒的形式的第一节点N1可以包括平行于平面CP的横向筒体LC和横向柱体LP。参见图11B，横向柱体LP可以置于横向筒体LC的内部。横向筒体LC的横向长度可以比横向柱体LP的横向长度长。例如，横向筒体LC的入口可以不被横向柱体LP填充。参见图11C，横向筒体LC可以按照横向布置形成在横向柱体LP上。
参见图11B，横向筒体LC和横向柱体LP可以是相同的材料或不同的材料。横向筒体LC和横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向筒体LC可以是氮化钛，以及横向柱LP可以是多晶硅。
参见图11C，横向筒体LC和横向柱体LP可以是相同的材料或不同的材料。横向筒体LC和横向柱体LP可以包括金属基材料、硅基材料或它们的组合。例如，横向筒体LC和横向柱体LP可以是氮化钛。另外，横向筒体LC可以是氮化钛，而横向柱体LP可以是多晶硅。
图12A和12B示出了根据本发明的另一实施例的存储器件200和200'的视图。
参见图12A和12B，存储器件200和200′可以包括外围电路部分210和存储单元阵列叠体MCA。存储单元阵列叠体MCA可以与图1的存储单元阵列叠体MCA相同。存储单元阵列叠体MCA可以包括DRAM存储单元阵列。
参见图12A，存储单元阵列叠体MCA可以置于外围电路部分210之上。外围电路部分210可以对应于图1的外围结构110。因此，存储器件200可以具有PUC(单元下外围)结构。存储单元阵列叠体MCA可以置于外围电路部分210的半导体衬底211之上。
参见图12B，存储单元阵列叠体MCA可以置于外围电路部分210之下。外围电路部分210可以对应于图1的外围结构110。例如，在图1中，外围结构110可以层叠在存储单元阵列叠体MCA之上。因此，存储器件200’可以具有CUP(外围下单元)结构。存储单元阵列叠体MCA可以置于外围电路部分210的半导体衬底211之下。
外围电路部分210可以指的是用于在对存储器的驱动操作(包括读取或写入操作)期间驱动和控制存储单元阵列叠体MCA的电路。外围电路部分210可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路部分210可以包括地址解码器电路、读取电路和写入电路。外围电路部分210可以包括从感测放大器和子字线驱动器中选择的至少一个电路。在实施例中，外围电路部分210可以具有包括半导体衬底211和布置在半导体衬底211的表面上的感测放大器212的结构。感测放大器212可以包括使用半导体衬底211作为沟道的晶体管SA_T。晶体管SA_T可以包括平面沟道晶体管，该平面沟道晶体管的沟道平行于半导体衬底211的表面。除了平面沟道晶体管，感测放大器211中的晶体管结构可以包括凹陷沟道晶体管、掩埋栅晶体管和鳍式沟道晶体管(FinFET)。
存储单元阵列叠体MCA的位线BL可以电连接到感测放大器211的晶体管SA_T。位线BL和晶体管SA_T可以通过多层级金属线MLM 213彼此耦接。多层级金属线MLM213可以通过镶嵌工艺形成。应该理解到，晶体管SA_T被描述为可以包括在外围电路部分210中的多个晶体管的示例。
尽管未示出，但是根据本发明的另一实施例，存储器件200和200′可以包括第一半导体衬底和接合(bond)到第一半导体衬底的第二半导体衬底。存储单元阵列叠体MCA可以形成在第一半导体衬底之上，以及外围电路部分210可以形成在第二半导体衬底之上。第一半导体衬底和第二半导体衬底中的每一个可以包括导电接合焊盘，以及第一半导体衬底和第二半导体衬底可以通过导电接合焊盘彼此接合。因此，存储单元阵列叠体MCA和外围电路部分210可以彼此电连接。
根据本发明的实施例，可以通过从外围结构的平面垂直层叠存储单元以形成三维结构来增大单元密度并减小寄生电容。
根据本发明的实施例，因为存储单元的晶体管包括与其间的有源层层叠的双字线，所以可以防止垂直层叠的存储单元之间的干扰。
根据本发明的实施例，由于位线形成为相对于外围结构的平面垂直取向，所以可以减小位线电阻。
根据本发明的实施例，在有限区域内高度集成的存储器件可以通过在外围电路部分的上部分或下部分中垂直层叠的存储单元来实现。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所定义的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (29)

1.一种存储器件，包括：
衬底；
位线，相对于所述衬底垂直取向；
板线，与所述位线间隔开并相对于所述衬底垂直取向；以及
存储单元，包括按照横向布置置于所述位线与所述板线之间的晶体管和电容器，
其中，所述晶体管包括：
有源层，在所述位线与所述电容器之间横向取向为平行于所述衬底；以及
线形下字线和线形上字线，与在所述线形下字线和所述线形上字线之间的所述有源层垂直地层叠，以及取向为与所述有源层相交。
2.根据权利要求1所述的存储器件，其中，所述晶体管的所述有源层包括：
第一源/漏区，耦接到所述位线；
第二源/漏区，耦接到所述电容器；以及
沟道，在所述第一源/漏区与第二源/漏区之间，以及
所述第一源/漏区、所述沟道和所述第二源/漏区按照横向布置置于所述位线和所述电容器之间。
3.根据权利要求2所述的存储器件，其中，所述线形下字线与所述线形上字线与在所述线状形下字线和所述线状形上字线之间的所述晶体管的所述沟道垂直地层叠。
4.根据权利要求2所述的存储器件，其中，所述晶体管还包括：
第一栅电介质层，形成在所述线形上字线与所述沟道之间；以及
第二栅电介质层，形成在所述线形下字线与所述沟道之间。
5.根据权利要求1所述的存储器件，其中，所述线形下字线和所述线形上字线用不同的电压施加。
6.根据权利要求1所述的存储器件，其中，所述电容器包括：
第一节点，耦接到所述晶体管；
第二节点，耦接到所述板线；以及
电介质材料，在所述第一节点和所述第二节点之间，
其中，所述第一节点、所述电介质材料和所述第二节点按照横向布置置于所述晶体管和所述板线之间。
7.根据权利要求6所述的存储器件，其中，所述电容器的第一节点具有三维结构，以及所述三维结构横向取向为平行于所述衬底。
8.根据权利要求6所述的存储器件，其中，所述电容器的第一节点具有横向筒形、横向柱形或柱-筒形，其中柱-筒形是所述横向筒形和所述横向柱形的合并形式。
9.根据权利要求6所述的存储器件，其中，所述电容器的第一节点具有横向筒形，以及
所述电容器的第二节点包括：
内部第二节点，自所述板线横向取向以及延伸进入所述第一节点的所述筒形；以及
多个外部第二节点，自所述板线横向取向以及围绕所述第一节点的所述筒形的外部。
10.根据权利要求1所述的存储器件，其中，所述线形下字线和所述线形上字线与所述位线、所述板线和所述电容器横向地间隔开。
11.根据权利要求1所述的存储器件，其中，所述衬底包括用于控制所述存储单元的外围电路部分，以及所述外围电路部分形成在所述存储单元之下。
12.根据权利要求1所述的存储器件，其中，所述衬底包括用于控制所述存储单元的外围电路部分，以及所述外围电路部分形成在所述存储单元之上。
13.根据权利要求1所述的存储器件，还包括：
相邻位线，与所述位线横向间隔开以及相对于所述衬底垂直取向；以及
相邻存储单元，在所述相邻位线和所述板线之间沿垂直于所述衬底的方向层叠，
其中，所述存储单元和所述相邻存储单元按照共享所述板线的镜状结构横向地布置。
14.根据权利要求1所述的存储器件，还包括：
相邻板线，与所述板线横向间隔开以及相对于所述衬底垂直取向；以及
相邻存储单元，在所述相邻板线和所述位线之间沿垂直于所述衬底的方向层叠，
其中，所述存储单元和所述相邻存储单元按照共享所述位线的镜状结构横向地布置。
15.根据权利要求1所述的存储器件，还包括：
相邻位线，与所述位线横向间隔开以及相对于所述衬底垂直取向；以及
相邻存储单元，在所述相邻位线和所述板线之间沿垂直于所述衬底的方向层叠，
其中，所述相邻存储单元包括：
相邻晶体管，包括相邻有源层，所述相邻有源层在所述相邻位线和所述板线之间横向取向为与所述衬底平行；以及
相邻电容器，在所述相邻晶体管和所述板线之间横向取向为与所述衬底平行，以及
所述相邻晶体管与所述晶体管共享所述线形下字线和所述线形上字线。
16.一种存储器件，包括：
衬底；
位线，相对于所述衬底垂直取向；
板线，相对于所述衬底垂直取向；以及
多个存储单元，其在所述位线和所述板线之间沿着垂直于所述衬底的方向层叠，
其中，所述存储单元中的每个包括：
晶体管，被提供有：有源层，所述有源层在所述位线和所述板线之间横向取向为与所述衬底平行；以及线形字线对，所述线形字线对与所述线形字线对之间的所述有源层垂直地层叠并且延伸而与所述有源层相交；以及
电容器，被提供有筒形第一节点、第二节点以及在所述筒形第一节点与所述第二节点之间的电介质材料，所述筒形第一节点在所述晶体管和所述板线之间横向取向为与所述衬底平行。
17.根据权利要求16所述的存储器件，其中，所述晶体管的所述有源层包括：
第一源/漏区，耦接到所述位线；
第二源/漏区，耦接到所述电容器；以及
沟道，在所述第一源/漏区和第二源/漏区之间，以及
所述第一源/漏区、所述沟道和所述第二源/漏区按照与所述衬底平行的横向布置来放置。
18.根据权利要求17所述的存储器件，其中，所述字线对与所述字线对之间的所述晶体管的沟道垂直地层叠。
19.根据权利要求17所述的存储器件，其中，所述晶体管还包括：
栅介电层，形成在所述字线对与所述沟道之间。
20.根据权利要求16所述的存储器件，其中，所述字线对用不同的电压施加。
21.根据权利要求16所述的存储器件，其中，所述电容器的筒形第一节点耦接到所述晶体管，以及
所述电容器的第二节点耦接到所述板线。
22.根据权利要求16所述的存储器件，其中，所述电容器的第二节点包括：
内部第二节点，自所述板线横向取向以及延伸进入所述筒形第一节点的筒形；以及
多个外部第二节点，自所述板线横向取向以及围绕所述筒形第一节点的所述筒形的外部。
23.根据权利要求16所述的存储器件，还包括：
相邻位线，与所述位线横向地间隔开以及相对于所述衬底垂直取向；以及
多个相邻存储单元，在所述相邻位线和所述板线之间沿垂直于所述衬底的方向层叠，其中，所述存储单元和所述相邻存储单元按照共享所述板线的镜状结构横向地布置。
24.根据权利要求16所述的存储器件，还包括：
相邻板线，与所述板线横向地间隔开以及相对于所述衬底垂直取向；以及
多个相邻存储单元，在所述相邻板线和所述位线之间沿垂直于所述衬底的方向层叠，其中，所述存储单元和所述相邻存储单元按照共享所述位线的镜状结构横向地布置。
25.根据权利要求16所述的存储器件，还包括：
相邻位线，与所述位线横向地间隔开以及相对于所述衬底垂直取向；以及
多个相邻存储单元，在所述相邻位线和所述板线之间沿垂直于所述衬底的方向层叠，
其中，所述相邻存储单元中的每个包括：
相邻晶体管，被提供有相邻有源层，所述相邻有源层在所述相邻位线和所述板线之间横向取向为与所述衬底平行；以及
相邻电容器，在所述相邻晶体管和所述极线之间横向取向为与所述衬底平行，以及
所述晶体管和所述相邻晶体管共享所述字线对。
26.根据权利要求16所述的存储器件，其中，所述衬底包括用于控制所述存储单元的外围电路部分，以及所述外围电路部分形成在所述存储单元之下。
27.根据权利要求16所述的存储器件，其中，所述衬底包括用于控制所述存储单元的外围电路部分，以及所述外围电路部分形成在所述存储单元之上。
28.根据权利要求16所述的存储器件，其中，所述衬底包括形成在所述存储单元之下的至少一个外围电路部分，所述至少一个外围电路部分包括从感测放大器和子字线驱动器中选择的至少一个电路。
29.根据权利要求16所述的存储器件，还包括：
多种电介质材料，置于垂直层叠的存储单元之间，
其中，所述存储单元与所述电介质材料垂直地交替层叠。
CN201911394600.XA 2019-02-28 2019-12-30 垂直存储器件 Active CN111627885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0024083 2019-02-28
KR1020190024083A KR102634622B1 (ko) 2019-02-28 2019-02-28 수직형 메모리 장치

Publications (2)

Publication Number Publication Date
CN111627885A true CN111627885A (zh) 2020-09-04
CN111627885B CN111627885B (zh) 2023-05-26

Family

ID=72046512

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911394600.XA Active CN111627885B (zh) 2019-02-28 2019-12-30 垂直存储器件

Country Status (5)

Country Link
US (2) US11501827B2 (zh)
JP (1) JP2020141129A (zh)
KR (1) KR102634622B1 (zh)
CN (1) CN111627885B (zh)
DE (1) DE102019220597A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114373760A (zh) * 2020-10-16 2022-04-19 爱思开海力士有限公司 半导体器件及其制造方法
CN114373759A (zh) * 2020-10-15 2022-04-19 爱思开海力士有限公司 存储单元和具有该存储单元的半导体器件
WO2023207109A1 (zh) * 2022-04-25 2023-11-02 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
WO2023245748A1 (zh) * 2022-06-23 2023-12-28 长鑫存储技术有限公司 半导体结构及其制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
US11152455B2 (en) 2019-09-23 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce breakdown failure in a MIM capacitor
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
US11849573B2 (en) * 2020-09-10 2023-12-19 Micron Technology, Inc. Bottom electrode contact for a vertical three-dimensional memory
KR20220034540A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 반도체 메모리 소자
US11430729B2 (en) 2020-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor with a symmetrical capacitor insulator structure
US11393820B2 (en) * 2020-10-26 2022-07-19 Micron Technology, Inc. Vertical digit line for semiconductor devices
US11367726B2 (en) 2020-10-26 2022-06-21 Micron Technology, Inc. Vertical digit lines for semiconductor devices
KR20220057032A (ko) 2020-10-29 2022-05-09 에스케이하이닉스 주식회사 반도체 장치
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
JP2023547907A (ja) * 2020-11-02 2023-11-14 アプライド マテリアルズ インコーポレイテッド 三次元ダイナミックランダムアクセスメモリ（ｄｒａｍ）及びその形成方法
US11495600B2 (en) 2020-11-10 2022-11-08 Micron Technology, Inc. Vertical three-dimensional memory with vertical channel
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자
US20220216219A1 (en) * 2021-01-05 2022-07-07 Micron Technology, Inc. Integrated Assemblies Having Wordline-Driver-Circuitry Directly Under Vertically-Extending Wordlines
US20220344339A1 (en) * 2021-04-23 2022-10-27 Applied Materials, Inc. Three-dimensional dynamic random-access memory (3d dram) gate all-around (gaa) design using stacked si/sige
KR20220156718A (ko) * 2021-05-18 2022-11-28 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US11848309B2 (en) 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11810901B2 (en) 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
JP2023001827A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置
US20230034578A1 (en) * 2021-07-29 2023-02-02 John Bennett 3d dram with laminar cells
CN116234305B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234303B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234302B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234301B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN116234304B (zh) * 2022-05-17 2024-03-15 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备
CN117352489A (zh) * 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其制造方法、存储芯片、电子设备
CN116209246B (zh) * 2022-07-07 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
CN115425025A (zh) * 2022-08-29 2022-12-02 长鑫存储技术有限公司 半导体结构及其制作方法
CN116209250B (zh) * 2022-09-22 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221953A (zh) * 2007-11-22 2008-07-16 林殷茵 多端口、多沟道的嵌入式动态随机存储器及其操作方法
CN103165638A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 层叠型半导体存储器件
CN106158035A (zh) * 2015-04-09 2016-11-23 旺宏电子股份有限公司 存储器装置
CN106384604A (zh) * 2016-10-10 2017-02-08 上海华虹宏力半导体制造有限公司 电可擦除可编程只读存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4745108B2 (ja) 2006-04-06 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
US7666737B2 (en) * 2006-12-18 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal-insulator-metal capacitor
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
KR20150022518A (ko) * 2013-08-23 2015-03-04 에스케이하이닉스 주식회사 수직채널트랜지스터를 포함하는 반도체장치 및 그 제조 방법
US9105468B2 (en) * 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
KR102400951B1 (ko) 2017-05-08 2022-05-23 마이크론 테크놀로지, 인크 메모리 어레이
US11538808B2 (en) * 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221953A (zh) * 2007-11-22 2008-07-16 林殷茵 多端口、多沟道的嵌入式动态随机存储器及其操作方法
CN103165638A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 层叠型半导体存储器件
CN106158035A (zh) * 2015-04-09 2016-11-23 旺宏电子股份有限公司 存储器装置
CN106384604A (zh) * 2016-10-10 2017-02-08 上海华虹宏力半导体制造有限公司 电可擦除可编程只读存储器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114373759A (zh) * 2020-10-15 2022-04-19 爱思开海力士有限公司 存储单元和具有该存储单元的半导体器件
CN114373760A (zh) * 2020-10-16 2022-04-19 爱思开海力士有限公司 半导体器件及其制造方法
WO2023207109A1 (zh) * 2022-04-25 2023-11-02 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
WO2023245748A1 (zh) * 2022-06-23 2023-12-28 长鑫存储技术有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
JP2020141129A (ja) 2020-09-03
US20230045324A1 (en) 2023-02-09
KR102634622B1 (ko) 2024-02-08
KR20200105216A (ko) 2020-09-07
US11501827B2 (en) 2022-11-15
CN111627885B (zh) 2023-05-26
TW202034501A (zh) 2020-09-16
DE102019220597A1 (de) 2020-09-03
US20200279601A1 (en) 2020-09-03

Similar Documents

Publication Publication Date Title
CN111627885B (zh) 垂直存储器件
US11887654B2 (en) Vertical memory device
KR20220003270A (ko) 메모리 장치
US11335687B2 (en) Memory device
US11631676B2 (en) Semiconductor device
US11950404B2 (en) Memory device
US11864374B2 (en) Semiconductor memory device
US20240155825A1 (en) Memory device
CN114373759A (zh) 存储单元和具有该存储单元的半导体器件
US20230125896A1 (en) Semiconductor device and method for fabricating the same
KR20220094592A (ko) 메모리 셀 및 메모리 장치
US20230005934A1 (en) Semiconductor memory device
US20220352169A1 (en) Memory cell and semiconductor memory device with the same
US20240188283A1 (en) Semiconductor device and method for fabricating the same
TWI835951B (zh) 直立式記憶體裝置
US20230217644A1 (en) Semiconductor device and method for fabricating the same
US20220375853A1 (en) Semiconductor memory device and method for fabricating the same
KR20220110983A (ko) 메모리셀 및 그를 구비한 반도체 메모리 장치
KR20230167477A (ko) 반도체 장치 및 그 제조 방법
KR20230174037A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant