CN106158035A

CN106158035A - 存储器装置

Info

Publication number: CN106158035A
Application number: CN201510163608.0A
Authority: CN
Inventors: 陈士弘
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2015-04-09
Filing date: 2015-04-09
Publication date: 2016-11-23
Anticipated expiration: 2035-04-09
Also published as: CN106158035B

Abstract

本发明公开了一种存储器装置，具有多个导电层的多层堆栈结构，其中每一个导电层被分割成彼此分离的字线，且每一条字线定义一区块的存储单元。垂直走向的多个柱状体，每一个柱状体包括多个串联连接的存储单元，位于柱状体与导电层的交叉点上。多条串选择线位于导电层之上，在这些柱状体与串选择线的每一交叉点分别定义出一柱状体的选择栅极。多条位线位于这些串选择线之上。多条接地选择线位于导电层之下，在柱状体与接地选择线的每一交叉点分别定义出一柱状体接地选择栅极。接地选择线被横向分割以使每一区块中接地选择线的数量大于1，但少于此区块中串选择线的数量。

Description

存储器装置

技术领域

本发明是有关于一种高密度存储器装置(high density memory devices)，特别是有关于一种内含多层存储单元平面层(multiple planes of memorycells)并且排列而形成三维(Three-Dimension，3D)阵列的存储器装置。

背景技术

随着集成电路装置的临界尺寸(critical dimensions)缩小至一般存储单元技术的极限，设计者开始寻求存储单元的多平面层堆栈技术(techniquesfor stacking multiple planes of memory cells)，以得到较大储存容量与较小位成本(costs per bit)。例如，Lai,et al.,“A Multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron DevicesMeeting,11-13Dec.2006；以及Jung et al.,“Three Dimensionally StackedNAND Flash Memory Technology Using Stacking Single Crystal Si Layers onILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l ElectronDevices Meeting,11-13Dec.2006，内容描述将薄膜晶体管技术(thin filmtransistor techniques)运用至电荷捕捉式存储器技术(charge trapping memorytechnologies)中。而上述期刊内容将通过引用并入的方式，全文收载于本说明书之中。

另外，Katsumata,et al.,“Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operation for Ultra High Density StorageDevices,”2009Symposium on VLSI Technology Digest of Technical Papers,2009，内容描述一种在电荷捕捉式存储器中提供垂直与非门存储单元(vertical NAND cells)的另一结构。该期刊内容亦通过引用并入的方式，全文收载于本说明书之中。Katsumata所描述的结构包括垂直与非门栅极(vertical NAND gate)，使用硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕捉技术，在每一个栅极/垂直通道(vertical channel)相交的位置形成储存位置(storage site)。此种存储器结构是建基于排列来作为与非门栅极的垂直通道的一半导体材料柱(column of semiconductor material)，以及靠近于基板的一下选择栅极与位于顶部的一上选择栅极。多个水平字线是利用与多个半导体材料柱相交的多个平面字线层来形成，并在每一层中形成所谓的栅极环绕式存储单元(gate all-around cell)。

图1是绘示一管状(pipe-shaped)BiCS快闪存储单元(flash cell)柱在字线层高度(level)的水平剖面图，例如是Katsumata等人的公开内容所述。此一结构包含具有半导体材料中轴心(center core)110的柱状体(pillar)15，垂直延伸穿过字线层的堆栈结构(stack of word line layers)。轴心110可以具有通过中央的接缝(seam)111，接缝111是由沉积技术产生。介电电荷捕捉结构，包括例如第一硅氧化物层112、氮化硅层113和第二硅氧化物层114(可称为ONO结构)，或其他围绕轴心110的多层介电电荷捕捉结构。一环绕式栅极字线(gate all-around word line)115是与柱状体15相交。每一层中的柱状体15的平截头体(frustum)与该层中的栅极环绕式字线结合，以形成一存储单元。

图2是绘示一三维半导体装置的透视图。其包含多个字线导电层11的多层堆栈结构，每个字线导电层11是平行基板(未绘示)；多个柱状体15正交于(oriented orthogonally to)基板，每个柱状体包括多个以串联方式连接的(series-connected)存储单元，位于柱状体与导电层的交叉点上；以及多条串行选择线(string select lines，SSLs)12，平行于基板并位于导电层11之上，每一条串行选择线与对应的一行(row)柱状体相交。在每一个柱状体与串行选择线的相交处，定义出一个该柱状体的串行选择栅极(StringSelect Gate,SSG)。此一结构也包括接地选择线(GSL)13(有时亦称作下方选择线(lower select lines)，特别是在如图2中的实施例，其中这些下方选择线位于柱状体的下端)，其排列方向平行基板并且于字线导电层11下方形成一个阶层。在每一个柱状体与接地选择线13的相交处，定义出一个接地选择栅极(Ground Select Gate,GSG)(有时亦称作该柱状体的下方选择栅极(Lower Select Gate,LSG))。一共同源极线(Common Source Line,CSL)10形成于平行基板且位于接地选择线下方的一个阶层中。此一结构亦包括多条位于一阶层中的平行位线20，此一阶层平行基板且位于串行选择线之上。每一条位线叠置于一各自行的柱状体上，且每一个柱状体位于这些位线之一的下方。这些柱状体15可以被构建成如上述图1所绘示的结构。

由于字线导体层11的两个部分26A和26B之间是横向断开(lateralsplit)，因此图2显示出了两个横向的存储单元区块。例如，字线26A定义出一个存储单元区块，而字线26B定义出第二个存储单元区块。相似地，此图标显示了两个相对应的接地选择线28A和28B。

图3是绘示图2的部分结构的上视图。由此二图可以看出，一条字线，例如字线26A仅与整体结构中的部分柱状体相交；每一条字线26A或字线26B定义出一个存储单元区块(a block of memory cells)。因此，要从特定存储单元区块中读取数据(data)，控制电路要先活化(activates)一个字线26A、26B，以选择一特定存储单元区块以及多层堆栈结构中的一特定阶层，并进一步活化一条串行选择线12以选择一特定行。并同时活化接地选择栅极。接着一行存储单元通过位线20被平行(in parallel)读取至一页面缓冲器(page buffer)(未绘示)。(此处所使用的「活化」意指施与特定偏压以启闭(to give effect to)被链接的存储单元或开关。这个偏压可以是高或低，端视存储器的设计而定)。依照产品的规格和设计，页面缓冲器可以保存一或两列数据，在此一情况下，整页读取操作(full page read operation)可以包含活化后续二条或更多条串行选择线12。

当三维堆栈存储器结构如预期地大幅增加存储密度(memory density)同时也衍生了许多工艺上的挑战，因为需要蚀刻非常深的孔以穿过许多阶层。这些深孔的宽度必须加宽，且每一深孔中心至中心的横向距离必须增加，以符合工艺裕度(process windows)。随着制作流程的进步，不仅可以通过增加堆栈中的字线平面(word line planes)的数量来增加电容，更可以通过减少柱状体间的间距的方式来增加电容。图4绘示等比例缩小的结构的上视图，其中区块中位线20和串行选择线12的数量已经增加。因为，较多数量的位线20代表平行操作(parallel operation)的增加。这不仅降低成本，同时也可以达到增进数据读/写速率(read/write data rate)的目的。但另一方面，较多数量的串行选择线12代表更多存储单元会遭受到由字线的选择操作所引起的通过电压干扰(Vpass disturb)。单元存储单元电容(unit cellcapacitance)也会随着串行选择线12数量的增加而增加，因而导致电力消耗增加并减缓装置的操作速度。

通过增加堆栈中字线导电层11的数量以增加位线密度(bit density)，除了层数量增加所衍生可预期的工艺挑战之外，还有其缺点。于图2中可以看到一个具有阶梯状接触结构(stepped contact structure)连接至字线导电层11的典型排列方式。为了形成触点(contacts)22，藉以将导电层11连接至上方的金属内联机(metal interconnects)24，必须制作穿过此结构的深沟道(deep trench)。这些触点22也象征性地由图4的上视图所绘示。在典型设计中，一区块中柱状体15的的行数至少会和触点22以及存储层的数量一样多。例如，请参见Komori,Y.,et.al.,"Disturbless flash memory due to highboost efficiency on BiCS structure and optimal memory film stack for ultrahigh density storage device,"Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2,上述期刊内容将通过引用并入的方式，全文收载于本说明书之中。由于存储层的增加也促使串行选择线12的数量增加，因而也会导致电力消耗增加并减缓装置的操作速度。

于图2的传统排列中，接地选择线13在位线方向(bit line direction)具有与字线导电层11近乎相同的宽度。换言之，每个区块只有一个接地选择线。因此，当活化下方选择栅极以活化一行存储单元，此一相同的动作也会活化区块中下方选择栅极的其他存储单元。因此，共享被活化的下方选择线的未被选择的柱状体会连接至源极，如此更进一步加剧了通过电压干扰的问题。

上述并入的Komori的期刊以下述方式解决此问题。通过改变接地选择线13(其在图2中被绘示得较像是平板)的布线与空间格局使其与串行选择线12的布线与空间格局相同，藉以使串行选择线和接地选择线可以同步打开和关闭。在Komori的概念中，接地选择线13具有与位于其上方数层高度的串行选择线12，大致相同的横向格局和位置。此结构允许控制电路仅活化位于所欲选择的存储单元行(desired rows of memory cells)中柱状体的的上方与下方选择线，不需要同时活化在此区块中任何其他存储单元的下方选择栅极。然而，Komori的结构大幅地降低位线方向的位密度，因为不仅设计规则需要针对串行选择线相对于一行柱状体之间的潜在错位排列(potential misalignment)来分配余裕空间(margin)，其也需要分配额外的余裕空间给接地选择线，而此举将使位线相对于该行柱状体于相反方向错位排列。

于上述并入引用的Komori中，另外提出一个解决通过电压干扰问题的结构。于Komori中，一管状的位可变成本(Pipe-shaped Bit Cost Scalable,P-BiCS)闪存被提出，其是由弯折成U型的管状与非门串行所组成，而非由直线型的管状与非门串行所组成。两个相邻的柱状体在底部被水平地连接在一起，通过所谓的管道连接法(pipe-connection)。因此，与非门串的两端位于或接近于此结构的顶部而非位于此结构的底部。特别是，串行选择线和接地选择线两者都位于结构的顶部，消除了弥补接地选择线在结构底部因为线距(line-space)的潜在错位排列所需的设计规则余裕空间的需求。然而，因为需要在与非门串的两列柱状体之间形成较深的狭缝以分别地控制位于同一串行且与相同字线导电层交叉的两个存储单元，此举又会损失一些密度改善的成效。

因此，有需要创造出一种可靠的解决方案，在增加立体存储器结构的位线密度同时降低其所引发的负面冲击，以得到较佳的芯片良率、更紧密、效能更强大的电路、装置或系统。

另，本申请案引用(makes reference)下列美国专利申请案，此处通过引用并入(incorporated by reference)的方式，将所有专利全文收载于本说明书之中：

2014年1月17提出申请，编号14/157,550，标题为「三维半导体装置(THREE-DIMENSIONAL SEMICONDUCTOR DEVICE)」的美国申请案。

2014年12月24提出申请，编号14/582,848，标题为「高速垂直通道的三维与非门存储器的平行四边形单元胞设计(PARALLELOGRAM CELLDESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NANDMEMORY)」，发明人为陈士鸿的美国申请案。

2014年12月24提出申请，编号14/582,963，标题为「高速垂直通道的三维与非门存储器的扭转阵列设计(TWISTED ARRAY DESIGN FORHIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，发明人为陈士鸿的美国申请案。

2015年3月3提出申请，编号14/637,187，标题为「垂直薄通道栅存储器(VERTICAL THIN-CHANNEL MEMORY)」，发明人为吕函庭的美国申请案。

发明内容

本发明技术提供一种存储器装置，具有平行于基板的多个导电层的多层堆栈结构，每一个导电层被分割成多条字线。多个柱状体正交于基板，每一个柱状体包括多个以串联方式连接的存储单元，位于此柱状体与这些导电层的交叉点上。多条串行选择线平行于基板并位于这些导电层之上，每一条串行选择线与柱状体中一各自不同的柱状体子集(a respectivedistinct subset of pillars)相交，并在这些柱状体与串行选择线的每一交叉点分别定义出一柱状体串行选择栅极。多条平行的位线，布置成一层平行基板并位于串行选择线之上，每一条位线叠置于一各自不同的柱状体子集上，且每一个柱状体位于这些位线之一的下方。每一条字线导电层下方是多条接地选择线，平行于基板且位于这些导电层之下，每一条接地选择线与一各自不同的柱状体子集相交，并在这些柱状体与接地选择线的每一交叉点上分别定义出一柱状体接地选择栅极。接地选择线位于每一条字线下方的数量大于1，但少于串行选择线位于每一条字线上的数量。此技术允许设计者通过在不同实施例中改变每一区块中彼此分离的接地选择线的数量，来权衡在位线方向的密度以利于降低通过电压干扰。

前述的发明内容仅是针对本发明的各种面向(aspect)提供基础的理解。本发明内容并非用以识别本发明的关键或必要的元件，也非用以描绘本发明权利要求范围的轮廓。其目的仅是以简化的方式展现本发明的概念，以作为后述的详细实施方式的序幕。本发明的特定面向(aspects)将以权利要求范围、说明书以及图式详述于下。

附图说明

本发明将参照所附图式对具体实施例进行描述，其中：

图1绘示一行管状BiCS快闪存储单元的水平剖面图。

图2绘示一三维半导体装置的透视图。

图3是绘示图2的部分结构的上视图。

图4是绘示图2的部分结构的上视图，尺寸等比例缩小以容纳更多位线和串行选择线。

图5A与图5B(统称图5)是绘示图2的三维存储器结构的两种视图。

图6A与图6B(统称图6)是绘示并入本发明的特征的三维存储器结构的两种视图。

图7A、图7B和图7C(统称图7)是绘示并入本发明的特征的另一三维存储器结构的两种视图。

图8A、图8B和图8C(统称图8)是绘示并入本发明的特征的又一三维存储器结构的两种视图。

图9是绘示图7的部分结构的另一视图。

图10是绘示具有本发明特征(aspects)的一存储器区块的电路图(electrical view)。

【符号说明】

10：基板

11、511、611、711：导电层

12、512、612、712、912、1012：串行选择线

13、28(28A、28B)、528(528A、528B)、628(628A、628B、628C、628D)、728(728A-728D)、928(928A、928B、928C、928D、928E、928F、928G、928H)、1028A：接地选择线

15、515、615、715、815、915：柱状体

20、720、820、920、BL1…BLn：位线

22：触点

24：金属内联机

26(26A、26B)、526(526A、526B)、626(626A、626B)、726(726A、726B)、926(926A、926B、926C、926D)、1026A：字线

110：核心

111：接缝

112：第一氧化硅层

113、ONO：氮化硅层

114：第二氧化硅层

115：栅极环绕式字线

502、602：位线方向

930：区域

1015：存储器串

P_GSL：接地选择线被隔开的间距

P_SSL：串行选择线被隔开的间距

P_WL：字线被隔开的间距

X、Y：横向空间维度

Z：垂直空间维度

具体实施方式

以下说明内容可提供任何该技术领域中具有通常知识者具以使用、制作本发明。该说明内容仅针对特定运用与需求背景提供。技术领域中具有通常知识者可对被揭露的实施例进行润饰，且此处所揭露的一般原则将可适用于其他实施例与应用，而不会脱离本发明的精神范围。因此，实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。

图5A与图5B(统称图5)是绘示图2的传统三维存储器结构的两种视图。图5A是在图2沿着剖面线A-A’的剖面图，且图5B是绘示图5A左半边结构的上视图。剖面线A-A’亦显示于图5B中。由此二图可以看出，此结构包括多个如图1所绘示的柱状体515。此结构也包括多条串行选择线512(16条显示于图5A中，且其中8条出现在图5B中)。此二图亦绘示四个字线导电层511，平行基板(未绘示)而形成，且位于串行选择线512下方。字线导电层511是横向断开(split laterally)，因此每一层包含两个彼此分离的字线526A和526B(统称526)，在位线方向彼此隔开。字线526A和526B是「彼此分离」的意义是指，他们与控制电路的链接允许他们被驱动至不同层级(levels)；他们永远不会被连接一起。每一条字线526与每一个柱状体515的相交处定义出一个存储单元，且由于存储单元是沿着一个柱状体515加以串联，该柱状体定义出一「串(string)」的存储单元。位线并未绘示于图5A与图5B中，但他们形成在平行于基板且位于串行选择线512上方的一个阶层中，且一般是正交于串行选择线512。每一条位线分别叠置于一个柱状体515上，每一个柱状体515位于一条位线下方。箭头502代表位线方向。图5A中亦显示接地选择线528A和528B(统称528)，分别位于字线526A和526B下方。柱状体515亦显示于图5A中，在位线方向上每条串行选择线512对应一个柱状体。字线526A与接地选择线528A亦显示于图5B中，但字线526B与接地选择线528B并未显示于其中。图5B亦显示字线526A与接地选择线528A的阶梯状接触结构。为了清楚绘示起见，于图5B中省略柱状体515的绘示。

如此处所使用的「横向」空间维度(“lateral”dimensions)是指平行于基板的空间维度。例如，于图2中标示为X轴和Y轴的空间维度即为此处所说的「横向」空间维度，而标示为Z轴的空间维度有时称作「垂直」空间维度。此外，此处所述的位于其他阶层「之上(above)」或「之下(below)」的一特定阶层，在不同实施例中，可以通过一或多层的中间层(interveninglayers)而与其他阶层分开。如果没有使用中间层，则此处即使用「正上方(immediately above)」或「正下方(immediately below)」一词。相同的解释方式也适用于描述「叠置(superposing)」于其他阶层上、位于其他阶层「下方(underlying)」或位于其他阶层「之上(over)」的一特定阶层。

在操作中，可以通过活化柱状体515的串行选择栅极与接地选择栅极来选择一存储单元串行，藉此将此存储单元串行的一末端连接至一位线(未绘示)，且将此存储单元串行的另一末端连接该至一共同源极线CSL(未绘示)。通过提供一适当的讯号给与柱状体515交叉的串行选择线512来活化串行选择栅极，且通过提供一适当的讯号给接地选择线528来活化接地选择栅极。尽管以「接地(ground)」选择栅极和「接地」选择线命名，但理应理解的是，在不同实施例中，共同源极线可以具有除了接地以外的电位。

如图5所绘示，为了满足工艺裕度，在位线方向上的每一对串行选择线之间需要有一定的距离(spacing)。在位线方向上横向的每一对接地选择线528之间也需要一定的距离，且在串行选择线512的边缘和字线526的边缘之间也需要余裕空间。这两个方面的考虑增加了两条串行选择线512之间，横跨在两字线526间的断开处的间距。因此，可以看出，在位线方向上用来隔开串行选择线512的间距(pitch)P_SSL小于(于图5中二者的比值大于8倍)在位线方向上用来隔开接地选择线528被的间距P_GSL。且在位线方向上用来隔开字线526的间距P_WL与在位线方向上用来隔开接地选择线528的间距P_GSL相同。需要注意的是，横跨于同一条接地选择线528的宽度(在位线方向)上的间距P_SSL是不变的，但横跨于一条以上接地选择线的宽度(在位线方向)上的间距P_SSL是可以改变的。为了讨论的目的，位于一给定宽度范围内的间距P_SSL被认定为是在此宽度范围内的最小间距。相同的规则在此也适用于间距P_GSL与P_WL。

此外，于一些实施例中，两条以上的字线是横向地相互交叉(interdigitated)。参见，例如2015年3月3提出申请，编号14/637,187，标题为「垂直薄通道栅存储器(VERTICAL THIN-CHANNEL MEMORY)」，发明人为吕函庭的美国申请案，该专利内容是通过引用并入的方式，全文收载于本说明书之中。此申请案描述一种结构安排，其中导电层横向断开为彼此分离的偶数与奇数字线，且在位线方向上彼此相互交叉。于此结构安排之中，每一条字线(偶数或奇数)的「宽度范围」，在此处，被认定是在位线方向上跨过整条字线的距离，这包括其他字线所占据的部分的距离。于此实施例中每一条字线(偶数或奇数)的「间距」P_WL在此处被认为是字线的宽度加上该字线至下一个出现的相同型态的字线(偶数或奇数)的近边(near edge)的距离。相同的规则在此也适用于间距P_SSL与P_GSL。

以另一种方式观看图5的结构，可以看出覆盖在一条接地选择线528上面的串行选择线的数量N_SSL大于1(于图5中是8)，且在一条字线下方的接地选择线528的数量N_GSL(每个区块中接地选择线的数量)正好是一。

再以另一种方式观看图5的结构，并考虑到典型的存储器阵列在位线方向上会包括多于两个以上的区块，可以看出覆盖此阵列宽度(array width)的接地选择线528的总数量N_GSL与覆盖此阵列宽度的字线的数量N_WL相同，但与覆盖此阵列宽度的串行选择线的数量N_SSL不同(且于图5中小于8倍)。

如上所提及的，图2和图5的结构安排会遭受通过电压干扰，因为8个接地选择栅极(绘示于图5中)共享一个单一共同的接地选择线528。因此当活化接地选择栅极以活化一行柱状体515时，其他七行共享相同接地选择线528的柱状体将同时有害地被活化，进而将这些柱状体连接至源极线。

图6A与图6B(统称图6)是绘示并入本发明的特征的三维存储器结构的两种视图。图6A是一概要的剖面图，且图6B是此相同结构的上视图。图6A是沿着图6B中的剖面线A-A’进行绘示。可以看出此结构包括多个柱状体615，其可以是如图1所绘示。另一方面，其也可以具有其他剖面特征。如另一例子，其可以是如上述引用且被并入本说明书的美国专利号US 14/637187所描述(P1030220US，案卷号MXIC 2147-1A)所述的结构。此结构也包括12条串行选择线612。此二图亦绘示四条字线导电层611，平行于基板(未绘示)且位于串行选择线612下方。如同图5所绘示的结构，字线导电层611也被横向地分隔，因此每一个字线导电层611层成包含两个在位线方向上彼此分离的字线626A和626B(统称626)。箭头602代表位线方向。柱状体615亦显示于图6A中，在位线的方向上每条串行选择线612对应一个柱状体。为了清楚绘示起见，于图6B中省略柱状体615的绘示。

图6A亦绘示四条接地选择线628A、628B、628C以及628D(统称628)：接地选择线628A与628B位在字线626A下方，且接地选择线628C与628D在字线626B下方。因此相较于图5，每一条接地选择线628已经一分为二。如此虽然某个程度减少了柱状体在位线方向的平均密度，但却是有利的，当其中一条串行选择线628被活化时，只有很少量的存储单元会遭受到通过电压干扰。理应理解的是，于不同实施例中，只要每一条接地选择线位于整数条串行选择线612下方，每个区块的接地选择线可以被分裂为任何数量的片段(segments)。接地选择线越狭窄，柱状体在位线方向上的平均密度越低，但遭受通过电压干扰的柱状体数量越少。因此，于不同实施例中，通过改变每个区块中彼此分离的接地选择线628的数量，设计者可以在降低通过电压干扰和降低位线方向的柱状体密度两者之间选择一个折衷的点。而必须理解的是，在一些实施例中，只要至少一条接地选择线位于至少两条串行选择线612的下方，不同的接地选择线628在位线方向上可以具有不同的宽度。

如上述关于图5所解释，为了满足工艺裕度，在位线方向上的每一对串行选择线612、每一对接地选择线628以及每一对字线626之间都需要有一定的距离。在接地选择线段开的两侧以及在字线段开的两侧也需要余裕空间。因此，可以看出，如同的5图的结构，在位线方向上用来隔开两条串行选择线612的最小间距P_SSL小于(于图6中大于3倍)在位线方向上用来隔开两条接地选择线628的间距P_GSL。但不像图5，在位线方向上用来隔开两条接地选择线628的间距P_GSL小于(于图6中大于2倍)在位线方向上用来隔开两条字线626的间距P_WL。于不同实施例中，在于位线方向上彼此邻接的接地选择线628的任何宽度上，接地选择线的最小间距P_GSL大于串行选择线612的最小间距P_SSL，但小于字线626的最小间距P_WL。优选的是P_WL≥2*P_GSL，且更优选的是P_WL>2*P_GSL。另外，优选的是P_GSL≥2*P_SSL,且优选的是P_GSL>2*P_SSL。

如此处所使用的描述方式中，所谓两个项目彼此「邻接」，是指如果他们没有被另一相同型态的项目隔离。例如，两条线被认为是彼此「邻接」，如果没有中间线存在于他们之间，即使两条线并没有彼此碰触。除非有明确要求，否则「邻接」一词并不需要二者要直接毗连。

以另一种方式观看图6的结构，可以看出覆盖在一条接地选择线628上面的串行选择线612的数量N_SSL大于1(于图6中是3)，且优选的是介于1和9之间。不像图5的结构，图6的结构具有一条以上的接地选择线628位于一条字线下方。特别是，图6中每个区块接地选择线的数量N_GSL是为2。于不同实施例中，对每一第i条字线626而言，位于此第i条字线下方的接地选择线的数量N_GSLi，是介于1与叠置于此第i条字线上方的串行选择线的数量N_SSLi之间。对于所有第i条字线而言，优选地，位于每一第i条字线下方的接地选择线628的数量N_GSLi是，且对于所有第i条字线而言，叠置于每一第i条字线上方的串行选择线612的数量N_SSLi也相同。然而，在所有实施例中上述条件的任一者皆非必要，对于所有第i条字线而言，有可能需要额外的步骤才得以成功地操作一数量N_GSLi不相同或数量N_SSLi不相同或两者皆不相同的实施例。

再以另一种方式观看图6的结构，并考虑到典型的存储器阵列在位线方向上包括有多于两个以上的区块，可以看出覆盖此阵列宽度的接地选择线的总数量N_GSL与覆盖此阵列宽度的串行选择线的数量N_SSL以及与覆盖此阵列宽度的字线的数量N_WL二者皆不相同。优选的是N_SSL>N_GSL，且优选的是N_GSL>N_WL。

每条串行选择线多个柱状体

于图6的实施例中，每一行柱状体615垂直于位线方向，且每一条串行选择线612与单一行柱状体相交。事实上可以通过柱状体和串行选择线的排列方式来增加密度，此方式是通过使每一条串行选择线多行柱状体相交。前述所引用已并入本说明书中，于2014年12月24提出申请，编号14/582,848，标题为「高速垂直通道的三维与非门存储器的平行四边形单元胞设计(PARALLELOGRAM CELL DESIGN FOR HIGH SPEEDVERTICAL CHANNEL 3D NAND MEMORY)」，发明人为陈士鸿的美国申请案，描述了一种类型的柱状体排列方式，其大致上描述柱状体排列在一具有非矩形平行四边形(non-rectangular parallelogram)的单位格子(unit cell)的规律网格(regular grid)上。这些柱状体可被排列而定义出多条平行柱状体扁平电缆(parallel pillar lines)，这些柱状体扁平电缆与这些位线相交夹锐角(acute angle)θ(θ>0°)，每一条柱状体扁平电缆具有一个以上的柱状体，所有的柱状体扁平电缆都只和这些串行选择线中的一条相交。

相似地，前述所引用已并入本说明书中，于2014年12月24提出申请，编号14/582,963，标题为「高速垂直通道的三维与非门存储器的扭转阵列设计(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICALCHANNEL 3D NAND MEMORY)」，发明人为陈士鸿的美国申请案，描述了另一种类型的柱状体排列方式，其大致上描述柱状体排列在相对于位线旋转的一规则网格上。网格可以具有正方形、矩形或菱形的格子单元，且可以相对于位线旋转一个θ角度，其中tan(θ)＝±X/Y，且其中X和Y为互质数的整数。串行选择线可以被制备成具有足够宽，藉以与位于格子单元的一侧的两个柱状体相交，或与格子单元的所有柱状体相交，或具有足够宽以与位于两个或更多非相邻的格子单元中的柱状体相交。

平行四边形排列的柱状体和扭转阵列排列的柱状体允许高密度的位线，可通过所增加的平行操作(parallel)，来达到较高的数据处理速率。其也减少串行选择线的数量，通过降低单元存储单元电容来降低干扰、以及降低电力消耗，并进一步增进数据处理速率。

图7A、图7B和图7C(统称图7)是绘示修饰图6所得的结构，其中增加串行选择线在位线方向的宽度，且以每条串行选择线所对应的一平行四边形柱状体阵列取代了图6中每条串行选择线所对应的单一个柱状体。图7A绘示一概要的结构剖面图，图7B则绘示此相同结构的上视图。图7A是沿着图7B所示的剖面线A-A’所撷取的视图。为了清楚绘示起见，图7B中只有一个区块(区块1)显示于图7A中。由此二图可以看出，此结构包括12条串行选择线712，只有其中6条显示于图7A中。此二图亦仅绘示四条字线导电层711，平行于基板(未绘示)且位于串行选择线712下方。如同在图5与图6中的结构，字线导电层711是横向断开，而使每一层包含两个在位线方向上彼此分离的字线726A和726B(统称726)。只有相对应于字线726A的区块显示于图7A中。图7C绘示一条串行选择线712的一区域的上视图，其显示一个具有五行相邻柱状体的平行四边形柱状体715结构安排的实施例，每一行柱状体往正交于位线的方向平移，且相对于相邻行(immediately adjacent row)的柱状体平移了d/5的距离，其中d是柱状体的最小间距。其结果可以容纳5倍的位线720，因此大幅地增加了平行操作。字线的间距降低至p＝d/5，且单一的合并串行选择线712将网格中串行选择线的数量减少至原来的4/5，此举可通过降低单元存储单元电容来降低干扰和降低电力消耗，并更进一步增进数据处理速率。最后，因为合并串行选择线的使用，使得整个柱状体网格对于串行选择线际空间(inter-SSLs spacings)的设计准则要求和栅极厚度设计准则(gate thicknesses)在位线方向上的严重性降低。

相似地，图8A、图8B和图8C(统称图8)是绘示修饰图6所得的结构，其中增加了串行选择线在位线方向的宽度，且每条串行选择线对应的一柱状体扭转阵列取代了图6中每条串行选择线所对应的单一个柱状体。图8A与图8B等同于图7A与图7B，在此不重复描述。图8C是绘示一条串行选择线712的一区域的上视图，其显示一柱状体815扭转阵列结构安排的实施例，其中柱状体的正方形网格已经被旋转一角度θ＝arctan(3/4)，其大约为36.9°。柱状体于此网格中正交于位线的横向空间维度间的距离可以被几何计算且是等于0.2d，其中d是柱状体的最小间距。因此位线可以由一间距Pp＝0.2d隔开，导致可以被平行读取的数据位(data bits)数量增加五倍。此外，单一个串行选择线712覆盖多行柱状体815。使用单一条串行选择线712是可能的，这是因为，由于旋转角度的关系，先前已经沿着单一个位线排列相互对准的多个柱状体，现在被不同的位线所对准。其结果是，一条串行选择线712和一条位线820的交叉点仍可单独识别出单一个柱状体815。使用图8C的网格，带宽(bandwidth)增加五倍，且功率消耗和应力降低五倍。此外，每个区块中所需要的分离串行选择线的数量大幅减少，也表示需要较少的译码器(decoders)，因而降低成本。

如上述关于图6所解释，于图7与图8的分断开的串行选择线布局(topology)中，串行选择线712在位线方向被隔开的最小间距P_SSL小于接地选择线728A-728D(统称为728)在位线方向被隔开的间距P_GSL。但不像图5，接地选择线728在位线方向被隔开的间距P_GSL小于字线726在位线方向被隔开的间距P_WL。此外，于图7与图8中，柱状体在位线方向被隔开的间距P_P小于串行选择线712在位线方向被隔开的间距P_SSL。因此在不同的实施例中，在沿着位线方向彼此邻接的任何宽度的接地选择线728上方，不仅接地选择线728的最小间距P_GSL大于串行选择线712的最小间距P_SSL，且也小于字线726的最小间距P_WL，但在位线方向用来隔开柱状体的最小间距PP仍小于在位线方向用来隔开串行选择线712的间距P_SSL。

以另一种方式观看图7与图8的结构，再次如上述关于图6所解释，于图7与图8中断开的串行选择线的布局中，覆盖在一条接地选择线728上面的串行选择线712的数量N_SSL大于1，且接地选择线728位于一条字线726下方的数量N_GSLi也是大于1。此外，于图7与图8中，在位线方向的柱状体位于每一条串行选择线下方的数量也是大于1。

再以另一种方式观看图7与图8的结构，再次如上述关于图6所解释，于图7与图8中断开的串行选择线的布局中，可以看出覆盖此阵列宽度的接地选择线的总数量N_GSL与覆盖此阵列宽度的串行选择线的数量N_SSL以及覆盖此阵列宽度的字线的数量N_WL皆不相同。此外，于图7与图8中，在位线方向的柱状体的数量N_p列也是大于在位线方向的串行选择线712的数量N_SSL。

图9绘示多个在本发明的实施例中可以展示存储器阵列内部的周期性图案。图9绘示使用图7C的平行四边形结构安排来增加位线密度和降低串行选择线912的密度，但图8C则是使用扭转阵列结构安排来被替。图9的左半部是绘示存储器阵列的部分结构上视图。显示四个区块的存储单元：区块1是由字线926A所定义，区块2是由字线926B所定义，区块3是由字线926C所定义以及区块4是由字线926D所定义(统称926)。每个区块包含两条接地选择线，位于字线下方，且在位线方向彼此隔开。具体来说，区块1包含接地选择线928A和928B，区块2包含接地选择线928C和928D，区块3包含接地选择线928E和928F以及区块4包含接地选择线928G和928H(统称928)。每一条接地选择线928位于三条串行选择线912下方。图9的右半部是绘示区域930的放大图，仅显示区块1和区块2在位线方向上的一个条带(strip)。位于平行四边形的结构安排中的个别柱状体915是可见于此一放大图中。在位线方向的间距P_p是被标示为柱状体915的最小间距；P_SSL被标示为串行选择线912的最小间距；P_GSL被标示为接地选择线928的最小间距以及P_WL被标示为字线926的最小间距。因此整个阵列沿字线方向柱状体915是以最小周期P_p重复出现；串行选择线912是以较大(next smallest)周期P_SSL重复出现；接地选择线928是以再大一点的周期P_GSL重复出现；字线926是以最大的周期P_WL重复出现。优选地字线926不重复出现超过4096次。

图10绘示具有本发明的特征(aspect)的一存储器区块的电路图。如图所示，存储器包括N_p个以串联方式连接多个存储单元1004所组成的串行1015(24串显示于图10中)的。每一存储单元串行1015具有N_C个(于图10中显示为4个)存储单元1004。每一个存储单元1004是如图1所显示的结构，且电性结构包括一源极一漏极以及一控制栅极。由于在许多晶体管中源极和漏极的电性互换(electrical interchangeability)，这两个端点在此处有时统称作「电流通道端点(current path terminals)」。

每一存储单元串行1015亦包括一串行选择栅极1006与一接地选择栅极1008，以串联方式连接于此串行的存储单元1004的相对两末端(oppsiteends)，更具体地，每一个串行选择栅极1006与接地选择栅极1008包括一个控制栅极电极和两个电流通道端点，且电流通端点是以串联方式连接于串行的存储单元1004的电流通路终端。

此一存储器亦包括N_C条(于图10中显示为4条)彼此分离的字线1026A，一条字线1026A相对应一条存储单元串行1015中的每一个存储单元1004。每一条字线1026A连接至区块中所有存储单元串行1005相对应的存储单元1004的控制栅极电极。

存储器中的串行选择栅极1006被分割成N_SSL个，且N_SSL>1(于图10中显示为6个)，的包含不同串行选择栅极1006的子集。因此所有子集都是「非空集合(non-null)」，意指每一个子集包括至少一个串行选择栅极1006。每一个子集于图10中包含四个串行选择栅极1006。此存储器也包括N_SSL条彼此分离的串行选择线1012，每一条连接至一相对应串行选择栅极子集中的所有串行选择栅极1006的控制栅极电极。

存储器中的接地选择栅极1008被分割成不同的数量N_GSL，其中N_GSL>1(于图10中显示为2个)，的接地选择栅极1008的不同非空集合子集。每一个接地选择栅极1008的子集，于图10中，包含了12个存储单元串行1015中的接地选择栅极。此存储器也包括N_GSL个彼此分离的接地选择线1028A，每一条连接至一相对应接地选择栅极子集中的所有接地选择栅极1008的控制栅极电极。

于图10中，在一般情况下，区块中接地选择线的数量N_GSL大于1。此外，区块中串行选择线的数量N_SSL不同于(优选的是大于)区块中接地选择线的数量N_GSL。优选地，然而，N_SSL不会超过八倍的N_GSL。

值得注意的是，图10代表图6、图7以及图8中所有结构的电路图。于图6中，在位线方向上，每一条串行选择线612仅与一个柱状体615相交，但是在垂直位线方向(即垂直图6A的页面)上与多个柱状体相交。于图10中的结构安排是满足此要求的，因为在一个串行选择线1012子集中的每一个存储单元串行1015被连接至(在图示的顶部)不同的位线。相同的位线连接次序会在所有的串行选择线1012子集中重复。也就是说，如果四条位线被连接至一个串行选择线子集中的四条记忆串行1015的顶部，且被编号为BL1、BL2、BL3与BL4，则相同的四条位线BL1、BL2、BL3与BL4也会连接至每一其他串行选择线子集中相对应存储单元串行1015的顶部。

相反地，于图7与图8中，在位线方向上，每一条串行选择线712与多个柱状体715/815相交。然而，于图7与图8中，在垂直位线方向上柱状体[与串行选择线相交的数量]被抵消(offset)，使得在每一条串行选择线712之上，每一条位线仅与这些图中可见的一个柱状体相交。也就是说，一条串行选择线712和一条位线的相交处仍可独特识别出一个明确的柱状体715/815。因此，在图7或图8中，五个与其中一条串行选择线线712相交的柱状体会将其顶部连接至五条不同的位线，且这些相同的位线会重复用于每一条串行选择线712。于图10中，这种结构安排是满足此要求的，因为，同样地，每一个存储器串1015于一个串行选择线1012子集中，会将其顶部连接至不同的位线，且位线的相同连接次序会在所有串行选择线1012的子集中重复出现。

理应注意的是，图10的电路图也代表一个混和结构(hybrid structure)，例如在位线方向上，每一条串行选择线712仅与715/815这两个柱状体相交。在此情况下，于每一个串行选择线1012子集中的存储单元串行1015代表示两柱状体715/815，每一条相交两列柱状体715/815，其中柱状体在垂直位线方向上彼此抵消。因此同样地，所有四个柱状体以其顶部连接至不同的四条位线。此混合结构也通过下述特征适当的表现于图10中，其中每一个存储单元串行1015于一个串行选择线1012子集中以其顶部连接至不同的位线，且位线的相同连接次序在所有串行选择线1012的子集中重复。

还要注意的是，一个典型的存储器装置具有多个如图10所绘适的记忆包区块，每一个区块是由连接至单一条字线1026A的存储单元1004控制栅极电极的集合所定义。每一个区块典型的具有相同的N_SSL/N_GSL比例，但在所有实施例中，此要求并非必要。

本文所用的给定值(given value)是「响应(responsive)」一个先前值(predecessor value)，是指如果此先前值影响了给定值。如果有中间工艺装置、步骤或时段，给定值仍会「响应」先前值。如果此中间工艺、装置或步骤与一个以上的值结合，中间工艺、装置或步骤的输出信号被认为是「响应」每一个输入值。如果给定值等于先前值，这仅仅是一个退化情况(degenerate case)，其中该给定值仍然被认为是「响应」该先前值。给定值对另一值的「依赖程度(dependency)」也可作类似的定义。

本文所用的某一信息项目(an item of information)的「识别(identification)」，并不需要该信息项目的直接说明(direct specification)。信息可以通过间接的一个或多层(one or more layers of indirection)简单地参照一实体信息(actual information)进而在某一个领域中被「识别(identified)」，或者通过识别一或多个不同的信息项目而被识别，其中这些不同的信息项目整体加总起来足以确定信息的实体项目(actual item of information)。此外，本文所用的术语「指出(indicate)」意思等于「辨别(identify)」。

本文揭露了个别独立的技术特征或二个或多个这些独立技术特征的组合。在某个程度上，该技术领域具有通常知识者可以基于本说明书的整体说明，按照一般知识来实施这些个别独立的技术特征与技术特征的组合。无论这些个别独立的技术特征与技术特征的组合是否解决了本文所述的问题，且不会限制本发明的权利要求范围。本案所揭露的实施例可以包含这些个别独立的技术特征与技术特征的组合。基于前述理由，本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。

本发明前述的较佳实施例已经被提供用于解释和描述的目的。其并非意指穷尽的或限定本发明公开至精确的形式。明显地，对于本领域业者是显而易见的，当可作许多润饰与更动。例如，尽管在本文的实施例中是使用垂直通道的电荷储存存储单元来进行描述，柱状体与其他型态的存储单元仍可以利用本发明的各方面技术特征，而不必实现本文所述的所有优点。特别是，但不限于，各种变化类型、建议或本文有关技术背景的段落中任何和所有通过引用并入方式被纳入本说明书的内容，都被纳入本发明说明书的实施例之中。另外，各种变化类形、建议或本文有关技术背景的段落中任何和所有通过引用并入方式被纳入本说明书的内容，也都被认为已被本案的其他实施例所教示。本文所描述的实施例仅是被选择来对本发明的原理和其实际应用作最好的解释，进而使本领域中具有通常知识者能够理解本发明的各种实施例和各种适合于达到预期特定用途的修改与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种存储器装置，位于一基板上，包括：

一多层堆栈，具有多个导电层，每一这些导电层被分割成相邻的多条字线；

多个柱状体，正交于这些导电层，每一这些柱状体包括以串联方式连接的多个存储单元，这些存储单元位于这些柱状体与这些字线的多个交叉点上；

相邻的多条串行选择线，位于这些导电层之上，每一这些串行选择线与这些柱状体中各自不同的一第一柱状体子集(a respective distinct subsetof pillars)相交，并在这些柱状体与这些串行选择线的每一交叉点上分别定义出该柱状体的一串行选择栅极；

平行的多条位线，位于这些串行选择线之上，每一这些位线叠置于各自不同的一第二柱状体子集上，且每一这些柱状体位于这些位线之一的下方；以及

相邻的多条接地选择线，位于这些导电层之下，每一这些接地选择线与这些柱状体中各自不同的一第三柱状体子集相交，并在这些柱状体与这些接地选择线的每一交叉点上分别定义出该柱状体的一接地选择栅极；

其中在垂直这些串行选择线的一空间维度上，相邻的这些接地选择线的一最小间距P_GSL大于相邻的这些串行选择线的一最小间距P_SSL，但小于相邻的这些字线的一最小间距P_WL。

2.根据权利要求1所述的存储器装置，其中相邻的这些字线的该最小间距P_WL至少为相邻的这些接地选择线的该最小间距P_GSL的两倍。

3.根据权利要求1所述的存储器装置，其中相邻的这些接地选择线的该最小间距P_GSL至少为相邻的这些串行选择线的该最小间距P_SSL的两倍。

4.一种存储器装置，位于一基板上，包括：

一多层堆栈，具有多个导电层，每一这些导电层被横向分割成具有至少一字线的一字线组；

多个柱状体，正交于这些导电层，每一这些柱状体包括以串联方式连接的多个存储单元，这些存储单元位于这些柱状体与这些导电层之间的多个交叉点上；

多条串行选择线，位于这些导电层之上，每一这些串行选择线与这些柱状体中各自不同的一第一柱状体子集相交，并在这些柱状体与这些串行选择线的每一交叉点分别定义出一柱状体串行选择栅极，数量为N_SSL的这些串行选择线是叠置于该字线组中的一第一顺位字线上；

多条接地选择线，位于这些导电层之下，每一这些接地选择线与这些柱状体中各自不同的一第三柱状体子集相交，并在这些柱状体与这些接地选择线的每一交叉点分别定义出一柱状体接地选择栅极，数量为N_GSL的这些接地选择线位于该第一顺位字线下方；

其中这些接地选择线位于该第一顺位字线下方的数量N_GSL是介于1与这些串行选择线叠置于该第一顺位字线上的数量N_SSL之间。

5.根据权利要求4所述的存储器装置，其中：

该字线组包括包含该第一顺位字线的多条字线，

其中这些字线中的每一第i条字线是分别被数量为N_SSLi的这些串行选择线所叠置，且分别叠置于数量为N_GSLi的这些接地选择线上，

且其中对于这些字线中的每一第i条字线而言，这些接地选择线位于该第i条字线下方的数量N_GSLi介于1与这些串行选择线叠置于该第i条字线上的数量N_SSLi之间。

6.根据权利要求5所述的存储器装置，其中这些接地选择线位于每一这些字线下方的数量N_GSLi是与所有这些第i条字线的数量相同，且这些串行选择线叠置于每一这些字线上的数量N_SSLi是与所有这些第i条字线的数量相同。

7.根据权利要求4所述的存储器装置，其中这些串行选择线叠置于该第一顺位字线上的数量N_SSLi不超过这些接地选择线位于该第一顺位字线下方的数量N_GSLi的8倍。

8.一种存储器装置，位于一基板上，包括：

一多层堆栈，具有多个导电层，每一这些导电层被横向分割成包含数量N_WL≥1的多条字线的一字线组，这些字线在一位线方向是彼此分离，该字线组在该位线方向定义出一阵列宽度；

多个柱状体，正交于这些导电层，每一这些柱状体包括多个以串联方式连接的存储单元，这些存储单元位于这些柱状体与这些导电层的多个交叉点上；

数量N_SSL的多条串行选择线，位于这些导电层之上，每一这些串行选择线与这些柱状体中各自不同的一第一柱状体子集相交，并在这些柱状体与这些串行选择线的每一交叉点分别定义出一柱状体串行选择栅极，这些串行选择线在该位线方向是彼此分离，且集体覆盖该阵列宽度；

平行的多条位线，位于这些串行选择线之上且定义该位线方向，每一这些位线叠置于各自不同的一第二柱状体子集上，且每一这些柱状体位于这些位线之一的下方；以及

数量N_GSL的多条接地选择线，位于这些导电层之下，每一这些接地选择线与这些柱状体中各自不同的一第三柱状体子集相交，并在这些柱状体与这些接地选择线的每一交叉点分别定义出一柱状体接地选择栅极，这些接地选择线在该位线方向是彼此分离，且集体覆盖该阵列宽度；

其中这些接地选择线覆盖该阵列宽度的数量N_GSL是不同于这些串行选择线覆盖该阵列宽度的数量N_SSL与这些字线覆盖该阵列宽度的数量N_WL。

9.根据权利要求8所述的存储器装置，其中这些串行选择线覆盖该阵列宽度的数量N_SSL大于这些接地选择线覆盖该阵列宽度的数量N_GSL。

10.根据权利要求8所述的存储器装置，其中这些接地选择线覆盖该阵列宽度的数量N_GSL大于这些字线覆盖该阵列宽度的数量N_WL。

11.根据权利要求8所述的存储器装置，其中这些柱状体被排列成垂直该位线方向彼此分离且数量为N_p的柱状体行(row)，并覆盖该阵列宽度，

且其中这些柱状体行的数量N_p列是不同于这些接地选择线覆盖该阵列宽度的数量N_GSL、这些串行选择线覆盖该阵列宽度的数量N_SSL以及这些字线覆盖该阵列宽度的数量N_WL。

12.根据权利要求11所述的存储器装置，其中这些柱状体行覆盖该阵列宽度的数量N_p列大于这些串行选择线覆盖该阵列宽度的数量N_SSL。

13.根据权利要求12所述的存储器装置，其中这些串行选择线覆盖该阵列宽度的数量N_SSL大于这些接地选择线覆盖该阵列宽度的数量N_GSL。

14.一种存储器装置，包括：

由以串联方式连接的多个存储单元所组成，且数量为N_P的多个第一串行，每一这些第一串行具有相同数量N_C>1的这些存储单元，且每一这些第一串行进一步具有一第一串行选择栅极与一第一接地选择栅极，以串联方式连接于每一这些第一串行的相对两末端，每一这些存储单元、该第一串行选择栅极与该第一接地选择栅极分别具有一控制栅极电极；

彼此分离的多条第一字线，这些第一字线的第i条字线中的每一者被连接至这些第一串行中的一相对应的一第i个存储单元的该控制栅极电极；

数量为N_SSL且彼此分离的多条第一串行选择线，这些第一串行选择线的第j条串行选择线中的每一者，被连接至在含有不同这些第一串行选择栅极的一相对应第j非空集合子集(non-null subset)中的所有这些第一串行选择栅极的这些控制栅极电极；以及

数量为N_GSL且彼此分离的多条第一接地选择线，这些第一接地选择线中第k条接地选择线的每一者被连接至在含有不同这些第一接地选择栅极的一相对应第k非空集合子集中的所有这些第一接地选择栅极的这些控制栅极电极；

其中这些第一串行选择线的数量N_SSL是不同于这些第一接地选择线的数量N_GSL。

15.根据权利要求14所述的存储器装置，其中这些第一串行选择线的数量N_SSL大于这些第一接地选择线的数量N_GSL。

16.根据权利要求15所述的存储器装置，其中这些第一串行选择线的数量N_SSL是少于这些第一接地选择线的数量N_GSL的9倍。

17.根据权利要求14所述的存储器装置，更包括：

由以串联方式连接的多个存储单元所组成，且数量为N_P2的多个第二串行，每一这些第二串行具有数量为N_C的这些存储单元，且每一这些第二串行进一步具有一第二串行选择栅极与一第二接地选择栅极，以串联的方式连接于每一这些第二串行的相对两末端，在这些第二串行中的每一这些存储单元、每一该第二串行选择栅极与每一该第二接地选择栅极分别具有一控制栅极电极；

彼此分离的多条第二字线，每一这些第二字线被连接至在这些第二串行中的这些存储单元的相对应一者的该控制栅极电极，这些第二字线是与这些第一字线分离；

数量为N_SSL2且彼此分离的多条第二串行选择线，每一这些第二串行选择线被连接至在含有不同第二串行选择栅极的一相对应非空集合子集中的所有这些第二串行选择栅极的这些控制栅极电极；以及

数量N_GSL2的多条隔开的第二接地选择线，每一这些第二接地选择线被连接至在含有不同第二接地选择栅极的一相对应非空集合子集中的所有这些第二接地选择栅极的这些控制栅极电极；

其中这些第二串行选择线的数量N_SSL2是不同于这些第二接地选择线的该第二数量N_GSL2。

18.根据权利要求17所述的存储器装置，其中数量N_SSL2＝数量N_SSL且数量N_GSL2＝数量N_GSL。