CN106601743B - 存储器元件 - Google Patents

Abstract

本发明提供了一种存储器元件。该存储器件具有横向划分为多个字线的多个导电层的多层堆叠结构。垂直方向的柱状体各包含多个串连存储单元，位于柱状体与导电层的交叉点上。串列选择线位于导电层上方，并定义出柱状体的选择栅极。多条位线位于串列选择线上方。多个柱状体排列于具有单位单元面积α的规律网格上，相邻的串列选择线于位线方向具有至少大于等于α/pBL的相对距离。接地选择线位于导电层的下方，并定义出柱状体的接地选择栅极。接地选择线于位线方向也具有至少大于等于α/pBL的相对距离。

Description

存储器元件

技术领域

本发明是有关于一种高密度存储器元件(high density memory devices)。特别是有关于一种内含多层存储单元平面层(multiple planes of memory cells)并且排列而形成三维(Three-Dimension，3D)阵列的存储器元件。

背景技术

随着集成电路元件的临界尺寸(critical dimensions)缩小至一般存储单元技术的极限，设计者开始寻求存储单元的多平面层堆叠技术(techniques for stackingmultiple planes of memory cells)，以得到较大存储容量与较小位成本(costs perbit)。例如赖二琨等人在2006年12月11～13日于IEEE Int′l Electron Devices Meeting所发表的“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type FlashMemory”，以及Jung等人在2006年12月11～13日于IEEE Int′l Electron Devices Meeting所发表的“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode”，内容描述将薄膜晶体管技术(thin film transistor techniques)运用至电荷捕捉式存储器技术(charge trapping memory technologies)中。而上述内容将通过引用并入的方式，全文收载于本说明书之中。

另外，Katsumata等人在2009年于2009 Symposium on VLSI Technology Digestof Technical Papers所发表的“Pipe-shaped BiCS Flash Memory with 16StackedLayers and Multi-Level-Cell Operation for Ultra High Density StorageDevices，”的内容描述一种在电荷捕捉式存储器中提供垂直与非门存储单元(verticalNAND cells)的另一结构。上述内容亦通过引用并入的方式，全文收载于本说明书之中。Katsumata等人所描述的结构包括垂直与非门栅极(vertical NAND gate)，使用硅-氧-氮-氧-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕捉技术，在每一个栅极与垂直通道(vertical channel)相交的位置形成存储位置(storage site)。此种存储器结构是建基于排列来作为与非门栅极的垂直通道的一半导体材料柱，以及靠近于基板的一下选择栅极与位于顶部的一上选择栅极。多个水平字线利用与多个半导体材料柱相交的多个平面字线层来形成，并在每一层中形成所谓的栅极环绕式存储单元(gate all-around cell)。

图1绘示一管柱状(pipe-shaped)位可变成本(bit cost scalable，BiCS)快闪存储单元(flash cell)柱在字线层高度的水平剖面图，例如是Katsumata等人的公开内容所述。此一结构包含具有半导体材料中轴心110的柱状体(pillar)15，垂直延伸穿过字线层的堆叠结构。轴心110可以具有通过中央的接缝(seam)111，接缝111是由沉积技术产生。介电电荷捕捉结构，包括例如第一硅氧化物层112、硅氮化物层113和第二硅氧化物层114(可称为ONO结构)，或其他围绕轴心110的多层介电电荷捕捉结构。每一层中的柱状体的平截头体(frustum)与该层中的栅极环绕式字线结合，以形成一存储单元。

图2绘示一立体半导体元件的透视图。其包含多个字线导电层1l的多层堆叠结构，每个字线导电层11平行于基板(未绘示)；多个柱状体15直交于基板，其中每一个柱状体包含多个串连(series-connected)存储单元，位于柱状体与导电层的交叉点上；以及多条串列选择线(string select lines，SSLs)12，平行于基板并位于导电层11之上，每一条串列选择线与对应的一行(row)柱状体相交。在每一个柱状体与串列选择线的相交处，定义出一个该柱状体的串列选择栅极(string select gate，SSG)。此一结构也包括接地选择线(ground select lines，GSL)13(有时亦称作下方选择线(lower select lines)，特别是在如图2中的实施例，其中这些下方选择线位于柱状体的下端)，其排列方向平行基板并且于字线导电层11下方形成一个阶层。在每一个柱状体与接地选择线13的相交处，定义出一个接地选择栅极(ground select gate，GSG)(有时亦称作该柱状体的下方选择栅极(lowerselect gate，LSG))。一共同源极线(common source line，CSL)10形成于平行基板且位于接地选择线下方的一个阶层中。此一结构亦包括多条位于一阶层中的平行位线导体20，此一阶层平行基板且位于串列选择线之上。每一条位线导体各自迭置于一行柱状体上，且每一个柱状体位于这些位线导体的一个的下方。这些柱状体15可以被建构成如上述图1所绘示的结构。

由于字线导体层11的两个部分字线26A和字线26B之间横向断开(lateralsplit)，因此图2显示出了两个横向的存储单元区块。例如，字线26A定义出一个存储单元区块，而字线26B定义出第二个存储单元区块。相似地，此图显示了两个相对应的接地选择线28A和28B。

图3为根据图2所绘示的部分结构俯视图。由此二图可以看出，一条字线，例如字线26A仅与整体结构中的部分柱状体相交；每一条字线26A或字线26B定义出一个存储单元区块。因此，要从特定存储单元区块中读取数据(data)，控制电路要先活化(activates)一个字线26A、26B，以选择一特定存储单元区块以及多层堆叠结构中的一特定阶层，并进一步活化一条串列选择线12选择一特定行。同时活化接地选择栅极(未绘示)，接着一行存储单元通过位线导体20被平行(in parallel)读取至一页面缓冲器(page buffer)(未绘示)。(此处所使用的「活化」意指施与特定偏压以影响(to give effect to)被连接的存储单元或开关。这个偏压可以是高或低，视存储器的设计而定)。依照产品的规格和设计，页面缓冲器可以保存一或两列数据，在此一情况下，整页读取操作(full page read operation)可包含后续二条或多条串列选择线12的活化。

当立体堆叠存储器结构如预期地大幅增加存储密度(memory density)同时也衍生了许多工艺上的挑战，因为需要刻蚀非常深的孔以穿过许多层。这些深孔的宽度必须加宽，且每一深孔中心至中心的横向距离必须增加，以符合工艺裕度(process windows)。随着制作流程的进步，不仅可以通过增加堆叠结构中的字线平面(word line planes)来增加存储容量，更可以通过减少柱状体间的间距的方式来增加存储容量。图4绘示一个缩小关键尺寸的结构的俯视图，其中存储单元区块中的位线20的数目以及存储单元区块中串列选择线12的数目都增加了。这不只降低成本，同时也可达到增进数据读/写速率(read/writedata rate)的目的。因为，较多数量的位线20代表平行操作(parallel operation)的增加。但另一方面，较多数量的串列选择线12代表更多存储单元会遭受到由字线选择所引起的导通电压干扰(Vpass disturb)。单元电容(unit cell capacitance)也随着串列选择线12数量的增加而增大，因而导致电力消耗增加并使元件的操作速度变慢。

通过增加堆叠中字线导电层11的数量来增加位线密度(bit density)，除了层数量增加所衍生可预期的工艺挑战之外，还有其缺点。于图2中可以看到一个具有阶梯状接触结构(stepped contact structure)连接至字线导电层11的典型排列方式。为了形成触点(contacts)22，藉以将导电层11连接至上方的金属内连线(metal interconnects)24，必须制作穿过此结构的深沟道(deep trench)。这些触点22同时绘示于图4的俯视图中。在一个典型的设计中，一存储单元区块中柱状体15的的行数至少会和触点22以及记忆层的数量一样多。例如，请参见Komori，Y.，et.al.，“Disturbless flash memory due to high boostefficiency on BiCS structure and optimal memory film stack for ultra highdensity storage device，”Electron Devices Meeting，2008，IEDM 2008，IEEEInternational，vol.，no.，pp.1-4，15-17(Dec.2008)at 2，上述期刊内容将通过引用并入的方式，全文收载于本说明书之中。由于存储层的增加也促使串列选择线12的数量增加，因而也会导致电力消耗增加并使元件的操作速度变慢。

因此，有需要创造出一种可靠的解决方案，在增加立体存储器结构的位线密度同时降低其所引发的负面冲击，以得到较佳的芯片合格率、更紧密、效能更强大的电路、元件或系统。

发明内容

本发明提供了一种存储器元件，具有横向划分为多个字线的多个导电层的多层堆叠结构。垂直方向的柱状体各包含多个串连存储单元，位于柱状体与导电层的交叉点上。串列选择线位于导电层上方，并定义出柱状体的选择栅极。多条位线位于串列选择线上方。多个柱状体排列于具有单位单元面积(a unit cell area)α的规律网格(regular grid)上，相邻的串列选择线于位线方向具有至少大于等于α/pBL的相对距离。接地选择线位于导电层的下方，并定义出柱状体的接地选择栅极。接地选择线于位线方向也具有至少大于等于α/pBL的相对距离。

前述的发明内容仅是针对本发明的各种面向提供基础的理解。本发明内容并非用以识别本发明的关键或必要的元件，也非用以描绘本发明权利要求的轮廓。其目的仅是以简化的方式展现本发明的概念，以作为后述的详细实施方式的序幕。本发明的特定实施例将详述于权利要求、说明书以及附图之中。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附附图，作详细说明如下：

图1绘示管柱状位可变成本快闪存储单元的水平剖面图；

图2绘示一立体半导体元件的透视图；

图3为根据图2所绘示的部分结构俯视图；

图4为根据图2所绘示的部分结构俯视图，由于关键尺寸缩小而容纳更多的字线和串列选择线；

图5绘示美国专利申请案第14/582,963号所揭露的扭转阵列的一部分，显示了两相邻的串列选择线。

图6绘示美国专利申请案第14/582,848号所揭露的平行四边形阵列的一部分，亦显示了两相邻的串列选择线。

图7绘示图5的阵列部分中，柱状体经过拉离(pulled away)后的结果。

图8绘示图6的阵列部分中，柱状体经过拉离后的结果。

图9绘示使用将相邻的串列选择线的柱状体以及相邻的接地选择线的柱状体均彼此拉离的平行四边形柱状体排列。

【符号说明】

10：共同源极线；

11：字线导电层；

12，512A、512B(统称为512)，612A、612B(统称为612)，912：串列选择线；

13：接地选择线；

15、515、615、915、A～H：柱状体；

20、520、620、BL：位线；

22：触点；

24：金属内连线；

26A、26B、926A～926D(统称为926)：字线；

28A、28B、928A～928H(统称为928)：接地选择线；

110：轴心；

111：接缝；

112：第一硅氧化物层；

113：硅氮化物层；

114：第二硅氧化物层

525、625、725A、725B、825A、825B：虚线；

930：区域；

区块1～区块4：区块；

pBL：间距；

S、Sgsl1、Sgsl2、Sssl1、Sssl2：间隔；

Wssl：宽度。

具体实施方式

用于在提升三维存储器结构的位线密度时，减低所可能产生的负面影响的问题的其中一个解决方案，揭露于美国专利申请案第14/582,963号「高速垂直通道的三维与非门存储器的扭转阵列设计」当中，此处通过引用并入的方式，将此专利全文收载于本说明书之中。更详细描述其中的内容，揭露一种存储器装置，具有排列位向平行于一基板的多个导电层构成的多层堆叠。每个排列位向直交于基板的柱状体包括串连的存储单元，存储单元位于柱状体与导电层的交叉点。串列选择线配置于导电层之上，柱状体与串列选择线的每个交叉点分别定义出柱状体的一个选择栅极。位线配置于串列选择线之上。柱状体设置于一规则网格上，其中规则网格相对于位线被旋转。网格可以具有正方形、矩形或菱形的存储单元，且可以相对于位线通过tan(θ)＝±X/Y旋转一角度θ，其中X和Y为互质的整数。串列选择线可以被制成足够宽的以相交存储单元一侧的两个柱状体或存储单元的所有柱状体，或足够宽的以相交两个或更多非相邻的存储单元的柱状体。这样的旋转可容许较高密度的位线，因此可因为平行操作的增加而得到较高的数据读/写速率。同时也可以使用较少数量的串列选择线，通过降低单元电容，来降低干扰和电力消耗，进而增进数据读/写速率。

上述问题的另一个解决方案，揭露于美国专利申请案第14/582,848号「高速垂直通道的三维与非门存储器的平行四边形单元设计」当中，此处通过引用并入的方式，将此专利全文收载于本说明书之中。更详细描述其中的内容，相对于前述专利申请案中的柱状体设置于一被旋转的网格上，在此案中多个柱状体中的多个柱状体排列于一个具有非矩形平行四边形(non-rectangular parallelogram)单元的规律网格上。这些柱状体可被排列而定义出多条平行柱状体扁平电缆(parallel pillar lines)。这些平行柱状体扁平电缆与这些位线夹一大于0°的锐角(acute angle)θ。每一条平行柱状体扁平电缆具有大于1个的n个柱状体。所有的柱状体都和这些串列选择线中的一条特定的共同串列选择线相交。如同前述的扭转阵列一般，这样的平行四边形阵列设计可容许较高密度的位线，因此可因为平行操作的增加而得到较高的数据读/写速率。同时也可以使用较少数量的串列选择线，通过降低单元电容，来降低干扰和电力消耗，进而增进数据读/写速率。

于上述的两种解决方案中所描述得到的好处，一部分是因为可以制造在位线方向上明显宽于传统阵列的串列选择线。然而这样仍然有一些限制，此限制是因为串列选择线与位线的交叉点，应该要唯一而且准确地定位柱状体的其中一个。如果串列选择线在位线方向上太宽，那么就有可能在同一个串列选择线之下，同于单一的位线之下时具有多于一个柱状体，从而造成了寻址冲突(addressing conflict)。如果串列选择线在位线方向上太窄，那么就有可能会有些位线在穿过一整个串列选择线之时，底下没有任何的柱状体。

为了满足这些限制，就必须要把工艺裕度控制在非常窄的范围内。图5绘示美国专利申请案第14/582,963号所揭露的旋转阵列的一部分。此图绘示了一个足够大的区域，以涵盖两相邻的串列选择线512A及512B(统称为串列选择线512)在位线方向上的宽度。在此图当中，将位线标示为位线520，而将柱状体标示为柱状体515。可以看到，取决于阵列相对于位线方向所旋转的角度，可能会造成有些柱状体非常靠近串列选择线的边缘。例如是，请参照图5中所示由虚线所圈出的柱状体。

图6绘示美国专利申请案第14/582,848号所揭露的平行四边形阵列的一部分，亦显示了两相邻的串列选择线。此图绘示了一个足够大的区域，以涵盖两相邻的串列选择线612A及612B(统称为串列选择线612)在位线方向上的宽度。在此图当中，将位线标示为位线620，而将柱状体标示为柱状体615。可以看到，在这样的设计中，可能会造成有些柱状体非常靠近串列选择线的边缘。请参照图6中邻接于介于所示的两个串列选择线612的边界者。

在图5及图6两者的排列当中，于位线方向上介于两相邻的串列选择线之间的间隔(spacing)可以非常小，使得串列选择线的工艺裕度非常窄。此外，在两个例子当中，邻接于串列选择线的边缘的柱状体的工艺裕度也非常受到限制，并且可能在位线方向上无法具有足够的空间来形成环绕此柱状体的栅极。

在描述问题的解决方案之前，先定义一些特定词汇的定义是有帮助的。此处所谓「横向」空间维度(“lateral”dimensions)是指平行于基板的空间维度。例如，于图2中标示为X轴和Y轴的空间维度即为此处所说的「横向」空间维度，而标示为Z轴的空间维度有时称作「垂直」空间维度(“vertical”dimension)。此外，此处所述的位于其他阶层「之上(above)」或「之下(below)」的一特定阶层，在不同实施例中，可以通过一或多层的中间层(intervening layers)而与其他阶层分开。如果没有使用中间层，则此处即使用「正上方(immediately above)」或「正下方(immediately below)」一词。相同的解释方式也适用于描述「迭置(superposing)」于其他阶层上、位于其他阶层「下方(underlying)」或位于其他阶层「之上(over)」的一特定阶层。

此处所谓两个项目彼此「邻接」，是指如果他们没有被另一相同型态的项目隔离。例如，如果中间没有串列选择线存在于他们之间，即使两条的串列选择线并没有彼此碰触，两条串列选择线也被认为是彼此「邻接」。除非有明确要求，否则「邻接」一词并不需要二者要直接毗连。

在图5的扭转阵列排列方式中，可发现位于柱状体阵列中的柱状体515排列成具有X轴和Y轴两个横向空间维度的规律网格。其中X轴与位线平行，Y轴与位线直交。此处所谓的「规律网格」或「规律阵列(regular array)」，是指可以被区分成相邻单元的网格(阵列)。其中全体存储单元可填满此一网格，且全体存储单元具有相同的形状和尺寸。于图5中，例如所绘示的正方形单元ABDC。同时，在特定实施例中，网格本身可以包括多个柱状体，而网格的边界，如同此处所使用的「网格」一词，不需要任何规则限制。

相似的，在图6所示的平行四边形排列中，可发现位于柱状体阵列中的柱状体615排列成类似的具有X轴和Y轴两个横向空间维度的规律网格。于图6中，例如所绘示的平行四边形单元ABDC。

对于扭转阵列排列与平行四边形排列两者而言，此处所使用的位于规律网格中的「单元」一词，被定义为一种平行四边形单元ABDC，其四个顶点位于网格的四个柱状体，其中四个柱状体A、B、C和D是先从柱状体A开始定义，接着在垂直字线的方向选择网格中最靠近柱状体A的柱状体为柱状体B，然后选择在网格中与柱状体A及柱状体B不共线(non-collinear)，但在网格中最靠近柱状体A的柱状体为柱状体C，并选择位于平行四边形的第四个顶点上的柱状体D。于图5及图6的结构两者之中，每一个单元都至少具有一侧不与X轴也不与Y轴平行。除非另有说明外，此处所述柱状体之间的「距离(distance)」是指二柱状体的中心到中心的欧几里德距离(Euclidean center-to-center distance)。另外，此处所述两柱状体之间「在特定方向的距离(distance in a particular dimension)」，是指两柱状体的坐标在该方向的差值，并忽略其他方向的坐标。例如，在图5中，两柱状体A和B之间的距离为d，而两柱状体A和C之间的距离亦为d。两柱状体B和C之间的「距离」(即欧几里德距离)为d√2，但两柱状体B和C之间「在Y轴方向的距离」与位线的间距相同，均为间距pBL。另外，此处所述「最靠近」一给定柱状体的柱状体，是指具有离该给定柱状体最短距离的柱状体。假如有一个以上具有离该给定柱状体相同最短距离的柱状体，则其中任何一个柱状体都符合离该给定柱状体最短距离的条件。

在图5所绘示的网格中，单元ABDC为正方形。此处所使用的「正方形」，是「矩形」的特殊实施例。因为，正方形是一种四边等长的矩形。同样的，「正方形」，也是「菱形(rhombus)」的特殊实施例。因为，正方形也是一种四个内角皆为直角(right angles)的菱形。再者，「正方形」、「矩形」和「菱形」皆是「平行四边形」的特殊实施例。矩形是一种四个内角皆为直角的平行四边形；菱形是一种四边等长的平行四边形；而正方形则是一种四个内角皆为直角且四边等长的平行四边形。因此图5所绘示的正方形单元ABDC可同时被称作菱形、矩形和平行四边形。

于图5中，绘示了另一个平行四边形单元EFHG。平行四边形单元EFHG是先选择柱状体E，接着选择在网格中位于相邻位线上最接近柱状体E的柱状体为柱状体F，然后选择与柱状体E同一位线上最接近柱状体E的柱状体为柱状体G，然后选择位于平行四边形的第四个顶点上的柱状体H。这样一来在相邻的位线上就有两个相对的平行四边形单元EFHG。可以看到的是，单元EFHG的面积与单元ABDC的面积相等。更可以看到的是，由于线段EG位于位线之上，且其端点与柱状体重合，串列选择线512必须要在位线方向上够窄，使得柱状体E及柱状体G位于串列选择线512中不同的串列选择线上，以避免寻址冲突。这样的情形也发生在线段FH上。因为单元的面积等于线段EG(或线段FH)乘以柱状体E与柱状体F(或柱状体G与柱状体H)在Y轴方向上的距离即间距pBL，所以可以看到在图5所示的排列当中，串列选择线512的在位线方向的宽度必须要小于α/pBL，以避免寻址冲突，其中α为单元的面积。

相似的，于图6中，绘示了平行四边形单元EFHG。图6中所绘示的平行四边形单元EFHG相对于图5所绘示的平行四边形单元EFHG，采用与上述内容相同的方式来定义。在图5中，相邻的位线上有两个相对的平行四边形单元EFHG。同样的，在图6中单元EFHG的面积与单元ABDC的面积相等。更可以看到的是，由于线段EG位于位线之上，且其端点与柱状体重合，串列选择线612必须要在位线方向上够窄，使得柱状体E及柱状体G位于串列选择线612中不同的串列选择线上，以避免寻址冲突。这样的情形也发生在线段FH上。因为单元的面积等于线段EG(或线段FH)乘以柱状体E与柱状体F(或柱状体G与柱状体H)在Y轴方向上的距离即间距pBL，所以可以看到在图5所示的排列当中，串列选择线612的在位线方向的宽度必须要小于α/pBL，以避免寻址冲突，其中α为单元的面积。

基于上述定义，图7绘示基于图5的扭转阵列排列的上述工艺裕度问题的解决方法。可以看到，位于串列选择线512中相邻的串列选择线之下的柱状体阵列部分被彼此「拉离」。特别是，给定单元的一不平行且不垂直于位线方向的侧边，若将一线段平行于此侧边延伸，这样的线段将不再同时与两相邻的串列选择线之下的柱状体相交。举例而言，在图5中，可以看到虚线525平行于单元ABDC的侧边AC。侧边AC与位线方向并不平行也不垂直。此虚线525与串列选择线512A及串列选择线512B两者之下的柱状体均有相交。于图7的实施例中，在阵列部分被拉离之后，相同的虚线(图7中的虚线725A)与串列选择线512A之下的柱状体相交，然而不再与串列选择线512B之下的柱状体相交。取而代之的是，相同的柱状体现在位于不同的虚线725B之下，而虚线725B与虚线725A与位线具有相同的夹角。换句话说，虚线525在串列选择线512A及串列选择线512B之间，可以说是断掉(broken)了或是移动(shifted)了。再换句话说，虚线525与串列选择线512B之下的柱状体相交的部分，「不再对齐(no longer aligns with)」虚线525与串列选择线512A之下的柱状体相交的部分。此外，在图7的实施例中，可以看到与图5的排列不同的是，串列选择线712在位线方向上的宽度Wssl大于α/pBL，其中α为单元的面积。相较于图5的没有「拉离」的情况下，具有这样宽度的串列选择线可造成寻址冲突。

相似地，图8绘示基于图6的平行四边形阵列排列的上述工艺裕度问题的解决方法。可以看到，位于串列选择线612中相邻的串列选择线之下的柱状体阵列部分被彼此「拉离」。特别是，给定单元的一不平行且不垂直于位线方向的侧边，若将一线段平行于此侧边延伸，这样的线段将不再同时与两相邻的串列选择线之下的柱状体相交。举例而言，在图6中，可以看到虚线625平行于单元ABDC的侧边AC。侧边AC与位线方向并不平行也不垂直。此虚线625与串列选择线612A及串列选择线612B两者之下的柱状体均有相交。于图8的实施例中，在阵列部分被拉离之后，相同的虚线(图8中的虚线825A)与串列选择线612A之下的柱状体相交，然而不再与串列选择线612B之下的柱状体相交。取而代之的是，相同的柱状体现在位于不同的虚线825B之下，而虚线825B与虚线825A与位线具有相同的夹角。换句话说，虚线625在串列选择线612A及串列选择线612B之间，可以说是断掉了或是移动了。再换句话说，虚线625与串列选择线612B之下的柱状体相交的部分，「不再对齐」虚线625与串列选择线612A之下的柱状体相交的部分。此外，在图8的实施例中，可以看到与图5的排列不同的是，串列选择线812在位线方向上的宽度Wssl大于α/pBL，其中α为单元的面积。相较于图6的没有「拉离」的情况下，具有这样宽度的串列选择线可造成寻址冲突。

通过阵列部分的拉伸，可以提高相邻的串列选择线在位线方向上的间隔S，也就放宽了间隔S的工艺裕度。优选的是，间隔S选自于大约等于柱状体中心到中心的间隔(center-to-center spacing)的一半。此外，串列选择线在位线方向上的宽度Wssl也随之扩大，也放宽了相邻于串列选择线的边缘的柱状体周围的栅极材料的工艺裕度。优选的是串列选择线在位线方向从在边缘的柱状体中心往外延伸大约柱状体中心到中心的间隔的一半。应当注意的是，虽然优选的是所有的串列选择线在位线方向上都具有相同的宽度，然而这并非所有实施例都必须具备。

应当注意的是，对于已「拉离」的例如图7及的8图所示的实施例，「单元」仅定义于在同一个串列选择线之下的柱状体之间。此定义并不包括跨越两串列选择线的间隔的平行四边形。

于图7及图8的实施例中，优选的是串列选择线在位线方向上的宽度Wssl相较于位线间距pBL而言来得大。特别是，由于工艺裕度的考虑，三维阵列的单元必须要大于传统二维阵列的单元。通常在三维阵列中，为了要允许用于所使用的深刻蚀的足够大的工艺裕度，柱状体间距(inter-pillar pitch)必须要是在二维阵列中的大约5倍。为了要达到相同的位线密度，所以可以使用扭转阵列排列或者是平行四边形排列使位线密度增加至少5倍(也就是降低间距pBL至少5倍)。位于每一组的5条位线之上的串列选择线，从而可以在位线方向具有5倍于柱状体间距的宽度，周围再多加上一个柱状体间距，已允许边缘柱状体的额外工艺裕度，造成了在位线方向6倍于柱状体间距，或者说是6×5＝30倍位线间距的宽度。也就是，Wssl≥30×pBL。若是扭转阵列或平行四边形阵列设计为可增加位线密度超过5倍(也就是降低间距pBL超过5倍)的话，宽度Wssl即可相对应地提高。

相似的，在图7及图8的实施例中，优选的是串列选择线之间的间隔S是窄得合理可行，而仍然允许足够大的工艺裕度。通常间隔S大约等于柱状体间距的一半，是个很好的折衷方案。如果串列选择线在位线方向上的宽度Wssl是柱状体间距的6倍的话，如上所述，串列选择线宽度以及间隔S的比值也就会是Wssl/S＝6/0.5＝12左右。若是扭转阵列或平行四边形阵列设计为可增加位线密度超过5倍(允许串列选择线在位线方向上的宽度Wssl大于柱状体间距的6倍)的话，假设间隔S仍然大约等于柱状体间距的一半，串列选择线宽度以及间隔S的比值也就会是Wssl/S≥12。综上所述，所以优选的是Wssl≥12×S。

接地选择线宽度及间隔的考虑

于图2的传统排列中，接地选择线13在位线方向(bit line direction)具有与字线导电层11近乎相同的宽度。换句话说，每个区块只有一个接地选择线。因此，当活化下方选择栅极以活化一行存储单元，此一相同的动作也会活化区块中下方选择栅极的其他存储单元。因此，共享被活化的下方选择线的未被选择的柱状体会连接至源极，如此更进一步加剧了通过电压干扰的问题。

此一问题的解决方案描述于美国专利申请案第14/640,869号「三维与非门结构中的分离下方选择线」中，此处通过引用并入的方式，将此专利全文收载于本说明书之中。大致而言，此专利申请案提供了类似于图2所示的存储器元件，除了其接地选择线断开得较多，使得接地选择线位于每一条字线下方的数量大于1，但少于串列选择线位于每一条字线上的数量。此技术允许设计者通过在不同实施例中改变每一区块中彼此分离的接地选择线的数量，来权衡在位线方向的密度以利于降低通过电压干扰。

如同于串列选择线，接地选择线也可以获益于将相邻的接地选择线之上的柱状体阵列部分「拉离」。对于串列选择线的拉离之上述所有相同的考虑及变化，都可以应用于分离的接地选择线。此外，此技术也可在单一实施例中同时用于串列选择线及接地选择线。

图9绘示图6的平行四边形柱状体排列的应用，以增加位线的密度并减少串列选择线的密度，但也可以采用图5的扭转阵列排列。图9的左手边为一存储器阵列的俯视图。此处绘示了四个存储单元的区块：区块1由字线926A定义，区块2由字线926B定义，区块3由字线926C定义，以及区块4由字线926D定义(统称为字线926)。每一个区块包括N_GSL＝2个接地选择线位于每个字线之下，并在位线方向上彼此隔开。特别是区块1包括接地选择线928A、928B，区块2包括接地选择线928C、928D，区块3包括接地选择线928E、928F，区块4包括接地选择线928G、928H(统称为接地选择线928)。每一个接地选择线928位于N_SSLG＝3条串列选择线912之下。图9的右手边绘示区域930的放大图，绘示了区块1及区块2中，位于位线方向上的一条状区域。在平行四边形排列中个别的柱状体915是放大绘示。应当注意的是，在一般情况下，于各个实施例当中，N_GSL可为任意大于0的整数，而N_SSLG可为任意大于0的整数。

可以看到，如同上述关于图7及图8的部分，位于同一个接地选择线928之上相邻的串列选择线912之下的柱状体彼此被拉离。此外，位于接地选择线928中相邻的接地选择线之上的柱状体也以相同的状况被拉离。于图9中，位于同一个接地选择线928之上的相邻的串列选择线912之间的间隔指定为间隔Sssl1，共享同一个区块的相邻的接地选择线928之间的间隔指定为间隔Sgsl1。共享同一个区块而跨越相邻的接地选择线928之间的相邻的串列选择线912之间的间隔指定为Sssl2，跨越相邻的区块之间的相邻的接地选择线928之间的间隔指定为间隔Sgsl2。可以看到，间隔Sgsl1可大致上与间隔Sssl1相等，以及间隔Sssl2大于间隔Sssl1。

特别是有关于共享同一个区块的相邻的接地选择线928，在阵列区域被拉离之后，类似于图8中虚线825A，并与接地选择线928A之上的柱状体相交的线(图9中未绘示)不会与接地选择线928B之上的柱状体相交，然而若是不拉离的话就会相交。反之，相同的柱状体于拉离之后位于不同的线之下，此线类似于图8中虚线825B的线(图9中未绘示)，与位线具有相同的夹角。换句话说，与位于接地选择线928A及928B两者之上的柱状体相交的线，在接地选择线928A及接地选择线928B之间，可以说是断掉了或是移动了。再换句话说，此线与接地选择线928B之下的柱状体相交的部分，「不再对齐」此线与接地选择线928A之下的柱状体相交的部分。此外，在图9的实施例中，接地选择线928在位线方向上的宽度Wgsl大于α/pBL，其中α为单元的面积。相似于串列选择线的情况，若是没有将相邻的接地选择线928之上的柱状体阵列「拉离」，具有这样宽度的接地选择线可造成寻址冲突。

通过阵列部分的拉伸，可以提高相邻的接地选择线在位线方向上的间隔Sgsl1，也就放宽了间隔Sgsl1的工艺裕度。优选的是，间隔Sgsl1选自于大约等于柱状体中心到中心的间隔的一半。此外，接地选择线在位线方向上的宽度Wgsl也随之扩大，也放宽了相邻于接地选择线的边缘的柱状体周围的栅极材料的工艺裕度。优选的是接地选择线在位线方向从在边缘的柱状体中心往外延伸大约柱状体中心到中心的间隔的一半。

如上所述，优选的是Wssl/pBL≥30以及Wssl/S≥12。对于接地选择线而言，较大的W_GSL可提高存储密度。这可以看到是因为，根据图9的说明，跨越相邻的接地选择线之间的相邻的串列选择线之间的间隔Sssl2，大于未跨越相邻的接地选择线之间的间隔Sssl1。所以，若是在接地选择线之间具有较少的间隔数量，可以增加存储密度，意味着在每一个接地选择线之上覆有更多的串列选择线。另一方面，若是在每一个接地选择线之上覆有太多的串列选择线，就可能造成程序干扰(program disturb)的挑战。在这些相互竞争的因素之间，优选的折衷方案为W_GSL＞2×W_SSL。此外，由于优选的是间隔Sgsl1大约等于间隔Sssl1，所以优选的是Wgsl/pBL≥60以及Wgsl/Sgsl1≥24。

应当注意的是，虽然优选的是所有的接地选择线在位线方向上都具有相同的宽度，以及在位线方向上位于相同数量的串列选择线之下，然而这并非所有实施例都必须具备。

本文所用的给定值(given value)是「响应(responsive)」一个先前值(predecessor value)，如果此先前值影响了给定值。如果有中间工艺元件、步骤或时段，给定值仍会「响应」先前值。如果此中间工艺元件或步骤与一个以上的值结合，中间工艺元件或步骤的输出信号被认为是「响应」每一个输入值。如果给定值等于先前值，这仅仅是一个退化情况(degenerate case)，其中该给定值仍然被认为是「响应」该先前值。给定值对另一值的「依赖程度(dependency)」也可作类似的定义。

本文所用的某一信息项目(an item of information)的「识别(identification)」，并不需要该信息项目的直接说明(direct specification)。信息可以通过间接的一个或多层(one or more layers of indirection)简单地参照一实体信息(actual information)进而在某一个领域中被「识别(identified)」，或者通过识别一或多个不同的信息项目而被识别。其中，这些不同的信息项目整体加总起来足以确定信息的实体项目(actual item of information)。另外，本文所用的「确定(determine)」一词的意思和「确认(identify)」相同。

本文揭露了个别独立的技术特征或二个或多个该些独立技术特征的组合。在某个程度上，该技术领域普通技术人员可以基于本说明书的整体说明，按照一般知识来实施该些个别独立的技术特征与技术特征的组合。无论该些个别独立的技术特征与技术特征的组合是否解决了本文所述的问题，且不会限制本发明的权利要求。本案所揭露的实施例可以包含该些个别独立的技术特征与技术特征的组合。基于前述理由，本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。

本发明前述的优选实施例已经被提供用于解释和描述的目的。其并非意指实施例的穷举或限定本发明公开至精确的形式。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。尤其是，但不限于，各种变化类形、建议或本文有关技术背景的段落中任何和所有通过引用并入方式被纳入本说明书的内容，都被纳入本发明说明书的实施例的中。另外，各种变化类形、建议或本文有关技术背景的段落中任何和所有通过引用并入方式被纳入本说明书的内容，也都被认为已被本案的其他实施例所教示。本文所描述的实施例仅是被选择来对本发明的原理和其实际应用作最好的解释，进而使本领域中普通技术人员，能够理解本发明的各种实施例以及各种适合于达到预期特定用途的修改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (17)

1.一种存储器元件，其特征在于，位于一基板上，该存储器元件包括：

多个导电层组成的一多层堆叠结构，各该导电层平行于该基板；

多个柱状体与该基板直交排列，各该柱状体包括串连的多个存储单元，该些存储单元位于该些柱状体及该些导电层的多个交叉点；

多个串列选择线平行于该基板并位于该些导电层之上，各该串列选择线各自与该些柱状体中各自的一第一特定柱状体子集交会，多个各该串列选择线及各该柱状体的交会点各自定义对应的该些柱状体的一选择栅极，且所有的该些串列选择线覆盖于该些导电层中的其中一个之上；

彼此平行的多个位线导体，位于平行于该基板且在该些串列选择线之上的一层中，各该位线导体各自迭置于该些柱状体中各自的一第二特定柱状体子集之上，该些位线导体具有一间距为pBL，各该柱状体位于该些位线导体的其中一个之下，该些位线导体中没有任何一个与在该些串列选择线的其中一个之下的该些柱状体的其中超过一个交会，

其中该些柱状体排列为具有两横向维度的一规则网格，该规则网格具有由该些柱状体中的一第一柱状体、一第二柱状体、一第三柱状体及一第四柱状体分别位于一平行四边形的顶点所形成的一单元，该第一柱状体、该第二柱状体、该第三柱状体、该第四柱状体与该些串列选择线中的同一个交会，

该第二柱状体为于该规则网格中最靠近该第一柱状体者，

以及该第三柱状体为于该规则网格中不与该第一柱状体及该第二柱状体共线者中另一最靠近该第一柱状体者，

其中该些串列选择线中相邻两串列选择线于一位线方向具有多个相对距离，该些相对距离至少大于等于α/pBL，其中α为该单元的面积。

2.根据权利要求1所述的存储器元件，其中该平行四边形是非长方形，且该平行四边形中由该第一柱状体及该第二柱状体所形成的一侧边垂直于该些位线导体。

3.根据权利要求1所述的存储器元件，其中该些柱状体排列为一具有两垂直横向维度的规则网格，且该两横向维度中没有任何一个垂直于或平行于该些位线导体。

4.根据权利要求1所述的存储器元件，其中该些串列选择线中的其中一个于该位线方向具有一宽度为Wssl，

其中Wssl/pBL≥30。

5.根据权利要求4所述的存储器元件，其中该些串列选择线中的相邻两串列选择线于该位线方向的宽度至少大于等于Wssl，

其中该相邻两串列选择线于该位线方向以一间隔S进行间隔，

而其中Wssl/S≥12。

6.根据权利要求1所述的存储器元件，其中该些串列选择线中的相邻两串列选择线于该位线方向的宽度至少大于等于Wssl，

其中该相邻两串列选择线于该位线方向以一间隔S进行间隔，

而其中Wssl/S≥12。

7.根据权利要求1所述的存储器元件，其中该些导电层中的其中一个完整包围其所相交的各该柱状体的侧壁。

8.根据权利要求1所述的存储器元件，其中各该导电层横向分为由至少一字线所组成的一集合；还包括：

多个接地选择线位于该些导电层之下，各该接地选择线各自与该些柱状体中各自的一第三特定柱状体子集交会，多个各该串列选择线及各该柱状体的交会点各自定义该些柱状体的一接地选择栅，该些接地选择线中位于该些字线中的一第一字线之下的一数量N_GSL大于1，

其中该些串列选择线中位于该些接地选择线中的一第一接地选择线之上的串列选择线具有一数量N_SSL，

及其中该些接地选择线中位于该第一字线之下的相邻两接地选择线于该位线方向具有多个相对距离，该些相对距离至少大于等于α/pBL，其中α为该单元的面积。

9.根据权利要求8所述的存储器元件，其中该些接地选择线中位于该第一字线之下的该数量N_GSL介于1与该些串列选择线中迭置于该第一接地选择线之上的该数量N_SSL之间，且不包括1与该数量N_SSL。

10.一种存储器元件，其特征在于，位于一基板上，该存储器元件包括：

多个导电层组成的一多层堆叠结构，各该导电层横向划分为由至少一字线所组成的一集合；

多个柱状体与该基板直交排列，各该柱状体包括串连的多个存储单元，该些存储单元位于该些柱状体及该些导电层的多个交叉点；

多个串列选择线位于该些导电层之上，各该串列选择线各自与该些柱状体中各自的一第一特定柱状体子集交会，多个各该串列选择线及各该柱状体的交会点各自定义对应的该些柱状体的一选择栅极，该些串列选择线中迭置于多个接地选择线中的一第一接地选择线之上的串列选择线具有一数量N_SSL；

彼此平行的多个位线导体迭置于该些串列选择线之上，各该位线导体各自位于该些柱状体中各自的一第二特定柱状体子集之上，该些位线导体具有一间距为pBL，各该柱状体位于该些位线导体的其中一个之下，该些位线导体中没有任何一个与在该些串列选择线的其中一个之下的该些柱状体的其中超过一个交会；以及

该些接地选择线位于该些导电层之下，各该接地选择线各自与该些柱状体中各自的一第三特定柱状体子集交会，多个各该串列选择线及各该柱状体的交会点各自定义该些柱状体的一接地选择栅，该些接地选择线中位于该些字线中的一第一字线之下的接地选择线的具有一数量N_GSL，

其中该些柱状体排列为具有两横向维度的一规则网格，该规则网格具有由该些柱状体中的一第一柱状体、一第二柱状体、一第三柱状体及一第四柱状体分别位于一平行四边形的顶点所形成的一单元，该第一柱状体、该第二柱状体、该第三柱状体、该第四柱状体与该些串列选择线中的同一个交会，

该第二柱状体为于该规则网格中最靠近该第一柱状体者，

以及该第三柱状体为于该规则网格中不与该第一柱状体及该第二柱状体共线者中另一最靠近该第一柱状体者，

其中该些串列选择线中相邻两串列选择线于一位线方向具有多个相对距离，该些相对距离至少大于等于α/pBL，其中α为该单元的面积。

11.根据权利要求10所述的存储器元件，其中该些接地选择线中位于该第一字线之下的接地选择线的该数量N_GSL介于1与该些串列选择线中迭置于该第一接地选择线之上的串列选择线的该数量N_SSL之间，且不包括1与该数量N_SSL。

12.根据权利要求10所述的存储器元件，其中该平行四边形是非长方形，且该平行四边形中由该第一柱状体及该第二柱状体所形成的一侧边垂直于该些位线导体。

13.根据权利要求10所述的存储器元件，

其中该些柱状体排列为具有一具有两垂直横向维度的规则网格，且该两横向维度中没有任何一个垂直于或平行于该些位线导体。

14.根据权利要求10所述的存储器元件，其中该些接地选择线中的其中一个于该位线方向具有一宽度Wgsl，

其中Wgsl/pBL≥60。

15.根据权利要求14所述的存储器元件，其中该些接地选择线中的相邻两接地选择线于该位线方向的宽度至少大于等于Wgsl，

其中该相邻两接地选择线于该位线方向以一间隔Sgsl1进行间隔，

而其中Wssl/Sgsl1≥24。

16.根据权利要求10所述的存储器元件，其中该些接地选择线中的相邻两接地选择线于该位线方向的宽度至少大于等于Wgsl，

其中该相邻两接地选择线于该位线方向以一间隔Sgsl1进行间隔，

而其中Wssl/Sgsl1≥24。

17.根据权利要求10所述的存储器元件，其中该些导电层中的其中一个完整包围其所相交的各该柱状体的侧壁。