TWI569405B

TWI569405B - 記憶體裝置及其應用

Info

Publication number: TWI569405B
Application number: TW104111877A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-04-14
Filing date: 2015-04-14
Publication date: 2017-02-01
Also published as: TW201637168A

Description

記憶體裝置及其應用

【相關申請案】

本申請案引用(makes reference)下列美國專利申請案，此處通過引用併入(incorporated by reference)的方式，將所有專利全文收載於本說明書之中：2014年1月17提出申請，編號14/157,550，標題為「三維半導體裝置(THREE-DIMENSIONAL SEMICONDUCTOR DEVICE)」的美國申請案。

2014年12月24提出申請，編號14/582,848，標題為「高速垂直通道之三維反及閘記憶體的平行四邊形單元胞設計(PARALLELOGRAM CELL DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發明人為陳士鴻的美國申請案。

2014年12月24提出申請，編號14/582,963，標題為「高速垂直通道之三維反及閘記憶體的扭轉陣列設計(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發明人為陳士鴻的美國申請案。

2015年3月3提出申請，編號14/637,187，標題為「垂直薄通道閘記憶體(VERTICAL THIN-CHANNEL MEMORY)」，發明人為呂函庭的美國申請案。

本發明是有關於一種高密度記憶體裝置(high density memory devices)。特別是有關於一種內含多層記憶胞平面層(multiple planes of memory cells)並且排列而形成三維(Three-Dimension，3D)陣列的記憶體裝置。

隨著積體電路裝置之臨界尺寸(critical dimensions)縮小至一般記憶胞技術的極限，設計者開始尋求記憶胞的多平面層堆疊技術(techniques for stacking multiple planes of memory cells)，以得到較大儲存容量與較小位元成本(costs per bit)。例如，Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006；以及Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006，內容描述將薄膜電晶體技術(thin film transistor techniques)運用至電荷捕捉式記憶體技術(charge trapping memory technologies)中。而上述期刊內容將通過引用併入的方式，全文收載於本說明書之中。

另外，Katsumata,et al.,“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009 Symposium on VLSI Technology Digest of Technical Papers,2009，內容描述一種在電荷捕捉式記憶體中提供垂直反及閘記憶胞(vertical NAND cells)的另一結構。該期刊內容亦通過引用併入的方式，全文收載於本說明書之中。Katsumata所描述的結構包括垂直反及閘閘極(vertical NAND gate)，使用矽-氧-氮-氧-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術，在每一個閘極/垂直通道(vertical channel)相交的位置形成儲存位置(storage site)。此種記憶體結構係建基於排列來作為反及閘閘極之垂直通道的一半導體材料柱(column of semiconductor material)，以及靠近於基板的一下選擇閘極與位於頂部的一上選擇閘極。複數個水平字元線係利用與多個半導體材料柱相交的多個平面字元線層來形成，並在每一層中形成所謂的閘極環繞式記憶胞(gate all-around cell)。

第1圖係繪示一管狀(pipe-shaped)BiCS快閃記憶胞(flash cell)柱在字元線層高度(level)的水平剖面圖，例如是Katsumata等人的公開內容所述。此一結構包含具有半導體材料中軸心(center core)110的柱狀體(pillar)15，垂直延伸穿過字元線層的堆疊結構(stack of word line layers)。軸心110可以具有通過中央的接縫(seam)111，接縫111係由沉積技術產生。介電電荷捕捉結構，包括例如第一矽氧化物層112、氮化矽層113和第二矽氧化物層114(可稱為ONO結構)，或其他圍繞軸心110的多層介電電荷捕捉結構。一環繞式閘極字元線(gate all-around word line)115係與柱狀體15相交。每一層中的柱狀體15之平截頭體(frustum)與該層中的閘極環繞式字元線結合，以形成一記憶胞。

第2圖係繪示一三維半導體裝置的透視圖。其包含複數個字元線導電層11的多層堆疊結構，每個字元線導電層11係平行基板(未繪示)；複數個柱狀體15正交於(oriented orthogonally to)基板，每個柱狀體包括複數個以串聯方式連接的(series-connected)記憶胞，位於柱狀體與導電層的交叉點上；以及複數條串列選擇線(string select lines，SSLs)12，平行於基板並位於導電層11之上，每一條串列選擇線與對應的一行(row)柱狀體相交。在每一個柱狀體與串列選擇線的相交處，定義出一個該柱狀體的串列選擇閘極(String Select Gate,SSG)。此一結構也包括接地選擇線(GSL)13(有時亦稱作下方選擇線(lower select lines)，特別是在如第2圖中的實施例，其中這些下方選擇線位於柱狀體的下端)，其排列方向平行基板並且於字元線導電層11下方形成一個階層。在每一個柱狀體與接地選擇線13的相交處，定義出一個接地選擇閘極(Ground Select Gate,GSG)(有時亦稱作該柱狀體的下方選擇閘極(Lower Select Gate,LSG))。一共同源極線(Common Source Line,CSL)10形成於平行基板且位於接地選擇線下方的一個階層中。此一結構亦包括複數條位於一階層中的平行位元線20，此一階層平行基板且位於串列選擇線之上。每一條位元線疊置於一各自行的柱狀體上，且每一個柱狀體位於這些位元線之一者的下方。這些柱狀體15可以被建構成如上述第1圖所繪示的結構。

由於字元線導體層11的兩個部分26A和26B之間係橫向斷開(lateral split)，因此第2圖顯示出了兩個橫向的記憶胞區塊。例如，字元線26A定義出一個記憶胞區塊，而字元線26B定義出第二個記憶胞區塊。相似地，此圖示顯示了兩個相對應的接地選擇線28A和28B。

第3圖係繪示第2圖之部分結構的上視圖。由此二圖可以看出，一條字元線，例如字元線26A僅與整體結構中的部分柱狀體相交；每一條字元線26A或字元線26B定義出一個記憶胞區塊(a block of memory cells)。因此，要從特定記憶胞區塊中讀取資料(data)，控制電路要先活化(activates)一個字元線26A、26B，以選擇一特定記憶胞區塊以及多層堆疊結構中的一特定階層，並進一步活化一條串列選擇線12以選擇一特定行。並同時活化接地選擇閘極。接著一行記憶胞通過位元線20被平行(in parallel)讀取至一頁面緩衝器(page buffer)(未繪示)。(此處所使用之「活化」意指施與特定偏壓以啟閉(to give effect to)被連結的記憶胞或開關。這個偏壓可以是高或低，端視記憶體的設計而定)。依照產品的規格和設計，頁面緩衝器可以保存一或兩列資料，在此一情況下，整頁讀取操作(full page read operation)可以包含活化後續二條或更多條串列選擇線12。

當三維堆疊記憶體結構如預期地大幅增加記憶密度(memory density)同時也衍生了許多製程上的挑戰，因為需要蝕刻非常深的孔以穿過許多階層。這些深孔的寬度必須加寬，且每一深孔中心至中心的橫向距離必須增加，以符合製程裕度(process windows)。隨著製作流程的進步，不僅可以藉由增加堆疊中的字元線平面(word line planes)的數量來增加電容，更可以藉由減少柱狀體間之間距的方式來增加電容。第4圖繪示等比例縮小的結構的上視圖，其中區塊中位元線20和串列選擇線12的數量已經增加。因為，較多數量的位元線20代表平行操作(parallel operation)的增加。這不僅降低成本，同時也可以達到增進資料讀/寫速率(read/write data rate)的目的。但另一方面，較多數量的串列選擇線12代表更多記憶胞會遭受到由字元線的選擇操作所引起的通過電壓干擾(Vpass disturb)。單元記憶胞電容(unit cell capacitance)也會隨著串列選擇線12數量的增加而增加，因而導致電力消耗增加並減緩裝置的操作速度。

藉由增加堆疊中字元線導電層11的數量以增加位元線密度(bit density)，除了層數量增加所衍生可預期的製程挑戰之外，還有其缺點。於第2圖中可以看到一個具有階梯狀接觸結構(stepped contact structure)連接至字元線導電層11的典型排列方式。為了形成觸點(contacts)22，藉以將導電層11連接至上方的金屬內連線(metal interconnects)24，必須製作穿過此結構的深溝渠(deep trench)。這些觸點22也象徵性地由第4圖的上視圖所繪示。在典型設計中，一區塊中柱狀體15的的行數至少會和觸點22以及記憶層的數量一樣多。例如，請參見Komori,Y.,et.al.,"Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device," Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2，上述期刊內容將通過引用併入的方式，全文收載於本說明書之中。由於記憶層的增加也促使串列選擇線12的數量增加，因而也會導致電力消耗增加並減緩裝置的操作速度。

於第2圖的傳統排列中，接地選擇線13在位元線方向(bit line direction)具有與字元線導電層11近乎相同的寬度。換言之，每個區塊只有一個接地選擇線。因此，當活化下方選擇閘極以活化一行記憶胞，此一相同的動作也會活化區塊中下方選擇閘極的其他記憶胞。因此，共用被活化的下方選擇線的未被選擇的柱狀體會連接至源極，如此更進一步加劇了通過電壓干擾的問題。

上述併入的Komori的期刊以下述方式解決此問題。藉由改變接地選擇線13(其在第2圖中被繪示得較像是平板)的佈線與空間格局使其與串列選擇線12的佈線與空間格局相同，藉以使串列選擇線和接地選擇線可以同步打開和關閉。在Komori的概念中，接地選擇線13具有與位於其上方數層高度之串列選擇線12，大致相同的橫向格局和位置。此結構允許控制電路僅活化位於所欲選擇之記憶胞行(desired rows of memory cells)中柱狀體的的上方與下方選擇線，不需要同時活化在此區塊中任何其他記憶胞的下方選擇閘極。然而，Komori的結構大幅地降低位元線方向的位元密度，因為不僅設計規則需要針對串列選擇線相對於一行柱狀體之間的潛在錯位排列(potential misalignment)來分配餘裕空間(margin)，其也需要分配額外的餘裕空間給接地選擇線，而此舉將使位元線相對於該行柱狀體於相反方向錯位排列。

於上述併入引用的Komori中，另外提出一個解決通過電壓干擾問題的結構。於Komori中，一管狀的位元可變成本(Pipe-shaped Bit Cost Scalable,P-BiCS)快閃記憶體係被提出，其是由彎折成U型的管狀反及閘串列所組成，而非由直線型的管狀反及閘串列所組成。兩個相鄰的柱狀體在底部被水平地連接在一起，藉由所謂的管道連接法(pipe-connection)。因此，反及閘串的兩端位於或接近於此結構的頂部而非位於此結構的底部。特別是，串列選擇線和接地選擇線兩者都位於結構的頂部，消除了彌補接地選擇線在結構底部因為線距(line-space)的潛在錯位排列所需的設計規則餘裕空間的需求。然而，因為需要在反及閘串的兩列柱狀體之間形成較深的狹縫以分別地控制位於同一串列且與相同字元線導電層交叉的兩個記憶胞，此舉又會損失一些密度改善的成效。

因此，有需要創造出一種可靠的解決方案，在增加立體記憶體結構之位元線密度同時降低其所引發的負面衝擊，以得到較佳的晶片良率、更緊密、效能更強大的電路、裝置或系統。

本發明技術提供一種記憶體裝置，具有平行於基板之複數個導電層的多層堆疊結構，每一個導電層係分割成複數條字元線。複數個柱狀體正交於基板，每一個柱狀體包括複數個以串聯方式連接的記憶胞，位於此柱狀體與這些導電層的交叉點上。複數條串列選擇線平行於基板並位於這些導電層之上，每一條串列選擇線與柱狀體中一各自不同的柱狀體子集(a respective distinct subset of pillars)相交，並在這些柱狀體與串列選擇線的每一交叉點分別定義出一柱狀體串列選擇閘極。複數條平行的位元線，佈置成一層平行基板並位於串列選擇線之上，每一條位元線疊置於一各自不同的柱狀體子集上，且每一個柱狀體位於這些位元線之一者的下方。每一條字元線導電層下方是複數條接地選擇線，平行於基板且位於這些導電層之下，每一條接地選擇線與一各自不同的柱狀體子集相交，並在這些柱狀體與接地選擇線的每一交叉點上分別定義出一柱狀體接地選擇閘極。接地選擇線位於每一條字元線下方的數量大於1，但少於串列選擇線位於每一條字元線上的數量。此技術允許設計者藉由在不同實施例中改變每一區塊中彼此分離的接地選擇線的數量，來權衡在位元線方向的密度以利於降低通過電壓干擾。

前述的發明內容僅係針對本發明的各種面向(aspect)提供基礎的理解。本發明內容並非用以識別本發明之關鍵或必要的元件，也非用以描繪本發明申請專利範圍的輪廓。其目的僅係以簡化的方式展現本發明的概念，以作為後述之詳細實施方式的序幕。本發明的特定面向(aspects)將以申請專利範圍、說明書以及圖式詳述於下。

10‧‧‧基板

11、511、611、711‧‧‧導電層

12、512、612、712、912、1012‧‧‧串列選擇線

13、28(28A、28B)、528(528A、528B)、628(628A、628B、628C、628D)、728(728A-728D)、928(928A、928B、928C、928D、928E、928F、928G、928H)、1028A‧‧‧接地選擇線

15、515、615、715、815、915‧‧‧柱狀體

20、720、820、920、BL₁...BL_n‧‧‧位元線

22‧‧‧觸點

24‧‧‧金屬內連線

26(26A、26B)、526(526A、526B)、626(626A、626B)、726(726A、726B)、926(926A、926B、926C、926D)、1026A‧‧‧字元線

110‧‧‧核心

111‧‧‧接縫

112‧‧‧第一氧化矽層

113、ONO‧‧‧氮化矽層

114‧‧‧第二氧化矽層

115‧‧‧閘極環繞式字元線

502、602‧‧‧位元線方向

930‧‧‧區域

1015‧‧‧記憶體串

P_GSL‧‧‧接地選擇線被隔開的間距

P_SSL‧‧‧串列選擇線被隔開的間距

P_WL‧‧‧字元線被隔開的間距

X、Y‧‧‧橫向空間維度

Z‧‧‧垂直空間維度

本發明將參照所附圖式對具體實施例進行描述，其中：第1圖繪示一行管狀BiCS快閃記憶胞的水平剖面圖。

第2圖繪示一三維半導體裝置的透視圖。

第3圖係繪示第2圖之部分結構的上視圖。

第4圖係繪示第2圖之部分結構的上視圖，尺寸等比例縮小以容納更多位元線和串列選擇線。

第5A圖與第5B圖(統稱第5圖)係繪示第2圖之三維記憶體結構的兩種視圖。

第6A圖與第6B圖(統稱第6圖)係繪示併入本發明的特徵之三維記憶體結構的兩種視圖。

第7A圖、第7B和7C圖(統稱第7圖)係繪示併入本發明的特徵之另一三維記憶體結構的兩種視圖。

第8A圖、第8B和8C圖(統稱第8圖)係繪示併入本發明的特徵之又一三維記憶體結構的兩種視圖。

第9圖係繪示第7圖之部分結構的另一視圖。

第10圖係繪示具有本發明特徵(aspects)的一記憶體區塊的電路圖(electrical view)。

以下說明內容可提供任何該技術領域中具有通常知識者具以使用、製作本發明。該說明內容僅針對特定運用與需求背景提供。技術領域中具有通常知識者可對被揭露之實施例進行潤飾，且此處所揭露的一般原則將可適用於其他實施例與應用，而不會脫離本發明的精神範圍。因此，實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。

第5A圖與第5B圖(統稱第5圖)係繪示第2圖之傳統三維記憶體結構的兩種視圖。第5A圖係在第2圖沿著剖面線A-A’的剖面圖，且第5B圖係繪示第5A圖左半邊結構的上視圖。剖面線A-A’亦顯示於第5B圖中。由此二圖可以看出，此結構包括複數個如第1圖所繪示的柱狀體515。此結構也包括複數條串列選擇線512(16條顯示於第5A圖中，且其中8條出現在第5B圖中)。此二圖亦繪示四個字元線導電層511，平行基板(未繪示)而形成，且位於串列選擇線512下方。字元線導電層511係橫向斷開(split laterally)，因此每一層包含兩個彼此分離的字元線526A和526B(統稱526)，在位元線方向彼此隔開。字元線526A和526B係「彼此分離」的意義是指，他們與控制電路的連結允許他們被驅動至不同層級(levels)；他們永遠不會被連接一起。每一條字元線526與每一個柱狀體515的相交處定義出一個記憶胞，且由於記憶胞是沿著一個柱狀體515加以串聯，該柱狀體定義出一「串(string)」的記憶胞。位元線並未繪示於第5A圖與第5B圖中，但他們形成在平行於基板且位於串列選擇線512上方的一個階層中，且一般係正交於串列選擇線512。每一條位元線分別疊置於一個柱狀體515上，每一個柱狀體515位於一條位元線下方。箭頭502代表位元線方向。第5A圖中亦顯示接地選擇線528A和528B(統稱528)，分別位於字元線526A和526B下方。柱狀體515亦顯示於第5A圖中，在位元線方向上每條串列選擇線512對應一個柱狀體。字元線526A與接地選擇線528A亦顯示於第5B圖中，但字元線526B與接地選擇線528B並未顯示於其中。第5B圖亦顯示字元線526A與接地選擇線528A的階梯狀接觸結構。為了清楚繪示起見，於第5B圖中省略柱狀體515的繪示。

如此處所使用的「橫向」空間維度(“lateral”dimensions)是指平行於基板的空間維度。例如，於第2圖中標示為X軸和Y軸的空間維度即為此處所說的「橫向」空間維度，而標示為Z軸的空間維度有時稱作「垂直」空間維度。此外，此處所述的位於其他階層「之上(above)」或「之下(below)」的一特定階層，在不同實施例中，可以藉由一或多層的中間層(intervening layers)而與其他階層分開。如果沒有使用中間層，則此處即使用「正上方(immediately above)」或「正下方(immediately below)」一詞。相同的解釋方式也適用於描述「疊置(superposing)」於其他階層上、位於其他階層「下方(underlying)」或位於其他階層「之上(over)」的一特定階層。

在操作中，可以藉由活化柱狀體515的串列選擇閘極與接地選擇閘極來選擇一記憶胞串列，藉此將此記憶胞串列的一末端連接至一位元線(未繪示)，且將此記憶胞串列的另一末端連接該至一共同源極線CSL(未繪示)。藉由提供一適當的訊號給與柱狀體515交叉的串列選擇線512來活化串列選擇閘極，且藉由提供一適當的訊號給接地選擇線528來活化接地選擇閘極。儘管以「接地(ground)」選擇閘極和「接地」選擇線命名，但理應理解的是，在不同實施例中，共同源極線可以具有除了接地以外的電位。

如第5圖所繪示，為了滿足製程裕度，在位元線方向上的每一對串列選擇線之間需要有一定的距離(spacing)。在位元線方向上橫向的每一對接地選擇線528之間也需要一定的距離，且在串列選擇線512的邊緣和字元線526的邊緣之間也需要餘裕空間。這兩個方面的考量增加了兩條串列選擇線512之間，橫跨在兩字元線526間之斷開處的間距。因此，可以看出，在位元線方向上用來隔開串列選擇線512的間距(pitch)P_SSL小於(於第5圖中二者的比值大於8倍)在位元線方向上用來隔開接地選擇線528被的間距P_GSL。且在位元線方向上用來隔開字元線526的間距P_WL與在位元線方向上用來隔開接地選擇線528的間距P_GSL相同。需要注意的是，橫跨於同一條接地選擇線528之寬度(在位元線方向)上的間距P_SSL是不變的，但橫跨於一條以上接地選擇線之寬度(在位元線方向)上的間距P_SSL是可以改變的。為了討論的目的，位於一給定寬度範圍內的間距P_SSL被認定為是在此寬度範圍內的最小間距。相同的規則在此也適用於間距P_GSL與P_WL。

此外，於一些實施例中，兩條以上的字元線係橫向地相互交叉(interdigitated)。參見，例如2015年3月3提出申請，編號14/637,187，標題為「垂直薄通道閘記憶體(VERTICAL THIN-CHANNEL MEMORY)」，發明人為呂函庭的美國申請案，該專利內容係通過引用併入的方式，全文收載於本說明書之中。此申請案描述一種結構安排，其中導電層橫向斷開為彼此分離的偶數與奇數字元線，且在位元線方向上彼此相互交叉。於此結構安排之中，每一條字元線(偶數或奇數)的「寬度範圍」，在此處，被認定是在位元線方向上跨過整條字元線的距離，這包括其他字元線所佔據之部分的距離。於此實施例中每一條字元線(偶數或奇數)的「間距」P_WL在此處被認為是字元線的寬度加上該字元線至下一個出現之相同型態的字元線(偶數或奇數)的近邊(near edge)的距離。相同的規則在此也適用於間距P_SSL與P_GSL。

以另一種方式觀看第5圖的結構，可以看出覆蓋在一條接地選擇線528上面的串列選擇線的數量N_SSL大於1(於第5圖中是8)，且在一條字元線下方的接地選擇線528的數量N_GSL(每個區塊中接地選擇線的數量)正好是一。

再以另一種方式觀看第5圖的結構，並考量到典型的記憶體陣列在位元線方向上會包括多於兩個以上的區塊，可以看出覆蓋此陣列寬度(array width)的接地選擇線528的總數量N_GSL與覆蓋此陣列寬度的字元線的數量N_WL相同，但與覆蓋此陣列寬度的串列選擇線的數量N_SSL不同(且於第5圖中小於8倍)。

如上所提及的，第2圖和第5圖的結構安排會遭受通過電壓干擾，因為8個接地選擇閘極(繪示於第5圖中)共用一個單一共同的接地選擇線528。因此當活化接地選擇閘極以活化一行柱狀體515時，其他七行共用相同接地選擇線528的柱狀體將同時有害地被活化，進而將這些柱狀體連接至源極線。

第6A圖與第6B圖(統稱第6圖)係繪示併入本發明的特徵之三維記憶體結構的兩種視圖。第6A圖是一概要的剖面圖，且第6B圖是此相同結構的上視圖。第6A圖是沿著第6B圖中的剖面線A-A’進行繪示。可以看出此結構包括複數個柱狀體615，其可以是如第1圖所繪示。另一方面，其也可以具有其他剖面特徵。如另一例子，其可以是如上述引用且被併入本說明書的美國專利號US 14/637187所描述的結構。此結構也包括12條串列選擇線612。此二圖亦繪示四條字元線導電層611，平行於基板(未繪示)且位於串列選擇線612下方。如同第5圖所繪示的結構，字元線導電層611也被橫向地分隔，因此每一個字元線導電層611包含兩個在位元線方向上彼此分離的字元線626A和626B(統稱626)。箭頭602代表位元線方向。柱狀體615亦顯示於第6A圖中，在位元線的方向上每條串列選擇線612對應一個柱狀體。為了清楚繪示起見，於第6B圖中省略柱狀體615的繪示。

第6A圖亦繪示四條接地選擇線628A、628B、628C以及628D(統稱628)：接地選擇線628A與628B位在字元線626A下方，且接地選擇線628C與628D在字元線626B下方。因此相較於第5圖，每一條接地選擇線628已經一分為二。如此雖然某個程度減少了柱狀體在位元線方向的平均密度，但卻是有利的，當其中一條串列選擇線628被活化時，只有很少量的記憶胞會遭受到通過電壓干擾。理應理解的是，於不同實施例中，只要每一條接地選擇線位於整數條串列選擇線612下方，每個區塊的接地選擇線可以被分裂為任何數量的片段(segments)。接地選擇線越狹窄，柱狀體在位元線方向上的平均密度越低，但遭受通過電壓干擾的柱狀體數量越少。因此，於不同實施例中，藉由改變每個區塊中彼此分離之接地選擇線628的數量，設計者可以在降低通過電壓干擾和降低位元線方向之柱狀體密度兩者之間選擇一個折衷的點。而必須理解的是，在一些實施例中，只要至少一條接地選擇線位於至少兩條串列選擇線612的下方，不同的接地選擇線628在位元線方向上可以具有不同的寬度。

如上述關於第5圖所解釋，為了滿足製程裕度，在位元線方向上的每一對串列選擇線612、每一對接地選擇線628以及每一對字元線626之間都需要有一定的距離。在接地選擇線段開的兩側以及在字元線段開的兩側也需要餘裕空間。因此，可以看出，如同的5圖的結構，在位元線方向上用來隔開兩條串列選擇線612的最小間距P_SSL小於(於第6圖中大於3倍)在位元線方向上用來隔開兩條接地選擇線628的間距P_GSL。但不像第5圖，在位元線方向上用來隔開兩條接地選擇線628的間距P_GSL小於(於第6圖中大於2倍)在位元線方向上用來隔開兩條字元線626的間距P_WL。於不同實施例中，在於位元線方向上彼此鄰接的接地選擇線628的任何寬度上，接地選擇線的最小間距P_GSL大於串列選擇線612的最小間距P_SSL，但小於字元線626的最小間距P_WL。優選的是P_WL 2*P_GSL，且更優選的是P_WL>2*P_GSL。另外，優選的是P_GSL 2*P_SSL，且優選的是P_GSL>2*P_SSL。

如此處所使用的描述方式中，所謂兩個項目彼此「鄰接」，是指如果他們沒有被另一相同型態的項目隔離。例如，兩條線被認為是彼此「鄰接」，如果沒有中間線存在於他們之間，即使兩條線並沒有彼此碰觸。除非有明確要求，否則「鄰接」一詞並不需要二者要直接毗連。

以另一種方式觀看第6圖的結構，可以看出覆蓋在一條接地選擇線628上面的串列選擇線612的數量N_SSL係大於1(於第6圖中是3)，且優選的是介於1和9之間。不像第5圖的結構，第6圖的結構具有一條以上的接地選擇線628位於一條字元線下方。特別是，第6圖中每個區塊接地選擇線的數量N_GSL是為2。於不同實施例中，對每一第i條字元線626而言，位於此第i條字元線下方之接地選擇線的數量N_GSLi，係介於1與疊置於此第i條字元線上方之串列選擇線的數量N_SSLi之間。對於所有第i條字元線而言，優選地，位於每一第i條字元線下方之接地選擇線628的數量N_GSLi係，且對於所有第i條字元線而言，疊置於每一第i條字元線上方之串列選擇線612的數量N_SSLi也相同。然而，在所有實施例中上述條件之任一者皆非必要，對於所有第i條字元線而言，有可能需要額外的步驟才得以成功地操作一數量N_GSLi不相同或數量N_SSLi不相同或兩者皆不相同的實施例。

再以另一種方式觀看第6圖的結構，並考慮到典型的記憶體陣列在位元線方向上包括有多於兩個以上的區塊，可以看出覆蓋此陣列寬度之接地選擇線的總數量N_GSL與覆蓋此陣列寬度的串列選擇線的數量N_SSL以及與覆蓋此陣列寬度的字元線的數量N_WL 二者皆不相同。優選的是N_SSL>N_GSL，且優選的是N_GSL>N_WL。

每條串列選擇線多個柱狀體

於第6圖的實施例中，每一行柱狀體615垂直於位元線方向，且每一條串列選擇線612與單一行柱狀體相交。事實上可以藉由柱狀體和串列選擇線的排列方式來增加密度，此方式是藉由使每一條串列選擇線多行柱狀體相交。前述所引用已併入本說明書中，於2014年12月24提出申請，編號14/582,848，標題為「高速垂直通道之三維反及閘記憶體的平行四邊形單元胞設計(PARALLELOGRAM CELL DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發明人為陳士鴻的美國申請案，描述了一種類型的柱狀體排列方式，其大致上描述柱狀體排列在一具有非矩形平行四邊形(non-rectangular parallelogram)的單位格子(unit cell)的規律網格(regular grid)上。這些柱狀體可被排列而定義出複數條平行柱狀體排線(parallel pillar lines)，這些柱狀體排線與這些位元線相交夾銳角(acute angle)θ(θ>0°)，每一條柱狀體排線具有一個以上的柱狀體，所有的柱狀體排線都只和這些串列選擇線中的一條相交。

相似地，前述所引用已併入本說明書中，於2014年12月24提出申請，編號14/582,963，標題為「高速垂直通道之三維反及閘記憶體的扭轉陣列設計(TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY)」，發明人為陳士鴻的美國申請案，描述了另一種類型的柱狀體排列方式，其大致上描述柱狀體排列在相對於位元線旋轉的一規則網格上。網格可以具有正方形、矩形或菱形的格子單元，且可以相對於位元線旋轉一個θ角度，其中tan(θ)=±X/Y，且其中X和Y為互質的整數。串列選擇線可以被製備成具有足夠寬，藉以與位於格子單元之一側的兩個柱狀體相交，或與格子單元的所有柱狀體相交，或具有足夠寬以與位於兩個或更多非相鄰之格子單元中的柱狀體相交。

平行四邊形排列的柱狀體和扭轉陣列排列的柱狀體允許高密度的位元線，可藉由所增加的平行操作(parallel)，來達到較高的資料處理速率。其也減少串列選擇線的數量，藉由降低單元記憶胞電容來降低干擾、以及降低電力消耗，並進一步增進資料處理速率。

第7A圖、第7B和7C圖(統稱第7圖)係繪示修飾第6圖所得的結構，其中增加串列選擇線在位元線方向的寬度，且以每條串列選擇線所對應的一平行四邊形柱狀體陣列取代了第6圖中每條串列選擇線所對應的單一個柱狀體。第7A圖繪示一概要的結構剖面圖，第7B圖則繪示此相同結構的上視圖。第7A圖係沿著第7B圖所示的剖面線A-A’所擷取的視圖。為了清楚繪示起見，第7B圖中只有一個區塊(區塊1)顯示於第7A圖中。由此二圖可以看出，此結構包括12條串列選擇線712，只有其中6條顯示於第7A圖中。此二圖亦僅繪示四條字元線導電層711，平行於基板(未繪示)且位於串列選擇線712下方。如同在第5圖與第6圖中的結構，字元線導電層711係橫向斷開，而使每一層包含兩個在位元線方向上彼此分離的字元線726A和726B(統稱726)。只有相對應於字元線726A的區塊顯示於第7A圖中。第7C圖繪示一條串列選擇線712的一區域的上視圖，其顯示一個具有五行相鄰柱狀體之平行四邊形柱狀體715結構安排的實施例，每一行柱狀體往正交於位元線的方向平移，且相對於相鄰行(immediately adjacent row)之柱狀體平移了d/5的距離，其中d是柱狀體的最小間距。其結果可以容納5倍的位元線720，因此大幅地增加了平行操作。字元線的間距降低至p=d/5，且單一的合併串列選擇線712將網格中串列選擇線的數量減少至原來的4/5，此舉可藉由降低單元記憶胞電容來降低干擾和降低電力消耗，並更進一步增進資料處理速率。最後，因為合併串列選擇線的使用，使得整個柱狀體網格對於串列選擇線際空間(inter-SSLs spacings)的設計準則要求和閘極厚度設計準則(gate thicknesses)在位元線方向上的嚴重性降低。

相似地，第8A圖、第8B和8C圖(統稱第8圖)係繪示修飾第6圖所得的結構，其中增加了串列選擇線在位元線方向的寬度，且每條串列選擇線對應的一柱狀體扭轉陣列取代了第6圖中每條串列選擇線所對應的單一個柱狀體。第8A圖與第8B圖等同於第7A圖與第7B圖，在此不重複描述。第8C圖係繪示一條串列選擇線712的一區域的上視圖，其顯示一柱狀體815扭轉陣列結構安排的實施例，其中柱狀體的正方形網格已經被旋轉一角度θ=arctan(3/4)，其大約為36.9°。柱狀體於此網格中正交於位元線之橫向空間維度間的距離可以被幾何計算且係等於0.2d，其中d是柱狀體的最小間距。因此位元線可以由一間距P_p=0.2d隔開，導致可以被平行讀取的資料位元(data bits)數量增加五倍。此外，單一個串列選擇線712覆蓋多行柱狀體815。使用單一條串列選擇線712是可能的，這是因為，由於旋轉角度的關係，先前已經沿著單一個位元線排列相互對準的多個柱狀體，現在被不同的位元線所對準。其結果是，一條串列選擇線712和一條位元線820的交叉點仍可單獨識別出單一個柱狀體815。使用第8C圖的網格，帶寬(bandwidth)增加五倍，且功率消耗和應力降低五倍。此外，每個區塊中所需要之分離串列選擇線的數量大幅減少，也表示需要較少的解碼器(decoders)，因而降低成本。

如上述關於第6圖所解釋，於第7圖與第8圖之分斷開的串列選擇線佈局(topology)中，串列選擇線712在位元線方向被隔開的最小間距P_SSL小於接地選擇線728A-728D(統稱為728)在位元線方向被隔開的間距P_GSL。但不像第5圖，接地選擇線728在位元線方向被隔開的間距P_GSL小於字元線726在位元線方向被隔開的間距P_WL。此外，於第7圖與第8圖中，柱狀體在位元線方向被隔開的間距P_P小於串列選擇線712在位元線方向被隔開的間距P_SSL。因此在不同的實施例中，在沿著位元線方向彼此鄰接之任何寬度的接地選擇線728上方，不僅接地選擇線728的最小間距P_GSL大於串列選擇線712的最小間距P_SSL，且也小於字元線726的最小間距P_WL，但在位元線方向用來隔開柱狀體的最小間距P_P仍小於在位元線方向用來隔開串列選擇線712的間距P_SSL。

以另一種方式觀看第7圖與第8圖的結構，再次如上述關於第6圖所解釋，於第7圖與第8圖中斷開之串列選擇線的佈局中，覆蓋在一條接地選擇線728上面的串列選擇線712的數量N_SSL大於1，且接地選擇線728位於一條字元線726下方的數量N_GSLi也是大於1。此外，於第7圖與第8圖中，在位元線方向之柱狀體位於每一條串列選擇線下方的數量也是大於1。

再以另一種方式觀看第7圖與第8圖的結構，再次如上述關於第6圖所解釋，於第7圖與第8圖中斷開之串列選擇線的佈局中，可以看出覆蓋此陣列寬度的接地選擇線的總數量N_GSL與覆蓋此陣列寬度之串列選擇線的數量N_SSL以及覆蓋此陣列寬度之字元線的數量N_WL皆不相同。此外，於第7圖與第8圖中，在位元線方向之柱狀體的數量N_p列也是大於在位元線方向之串列選擇線712的數量N_SSL。

第9圖繪示多個在本發明的實施例中可以展示記憶體陣列內部的周期性圖案。第9圖繪示使用第7C圖的平行四邊形結構安排來增加位元線密度和降低串列選擇線912的密度，但第8C圖則是使用扭轉陣列結構安排來被替。第9圖的左半部係繪示記憶體陣列的部分結構上視圖。顯示四個區塊的記憶胞：區塊1係由字元線926A所定義，區塊2係由字元線926B所定義，區塊3係由字元線926C所定義以及區塊4係由字元線926D所定義(統稱926)。每個區塊包含兩條接地選擇線，位於字元線下方，且在位元線方向彼此隔開。具體來說，區塊1包含接地選擇線928A和928B，區塊2包含接地選擇線928C和928D，區塊3包含接地選擇線928E和928F以及區塊4包含接地選擇線928G和928H(統稱928)。每一條接地選擇線928位於三條串列選擇線912下方。第9圖的右半部係繪示區域930的放大圖，僅顯示區塊1和區塊2在位元線方向上的一個條帶(strip)。位於平行四邊形的結構安排中的個別柱狀體915是可見於此一放大圖中。在位元線方向的間距P_p是被標示為柱狀體915的最小間距；P_SSL被標示為串列選擇線912的最小間距；P_GSL被標示為接地選擇線928的最小間距以及P_WL被標示為字元線926的最小間距。因此整個陣列沿字元線方向柱狀體915係以最小週期P_p重複出現；串列選擇線912係以較大(next smallest)週期P_SSL重複出現；接地選擇線928係以再大一點的週期P_GSL重複出現；字元線926係以最大的週期P_WL重複出現。優選地字元線926不重複出現超過4096次。

第10圖繪示具有本發明之特徵(aspect)的一記憶體區塊的電路圖。如圖所示，記憶體包括N_p個以串聯方式連接多個記憶胞1004所組成的串列1015(24串顯示於第10圖中)的。每一記憶胞串列1015具有N_C個(於第10圖中顯示為4個)記憶胞1004。每一個記憶胞1004係如第1圖所顯示的結構，且電性結構包括一源極一汲極以及一控制閘極。由於在許多電晶體中源極和汲極的電性互換(electrical interchangeability)，這兩個端點在此處有時統稱作「電流通道端點(current path terminals)」。

每一記憶胞串列1015亦包括一串列選擇閘極1006與一接地選擇閘極1008，以串聯方式連接於此串列的記憶胞1004之相對兩末端(opposite ends)，更具體地，每一個串列選擇閘極1006與接地選擇閘極1008包括一個控制閘極電極和兩個電流通道端點，且電流通端點係以串聯方式連接於串列的記憶胞1004的電流通路終端。

此一記憶體亦包括N_C條(於第10圖中顯示為4條)彼此分離的字元線1026A，一條字元線1026A相對應一條記憶胞串列1015中的每一個記憶胞1004。每一條字元線1026A連接至區塊中所有記憶胞串列1005相對應的記憶胞1004之控制閘極電極。

記憶體中的串列選擇閘極1006被分割成N_SSL個，且N_SSL>1(於第10圖中顯示為6個)，的包含不同串列選擇閘極1006的子集。因此所有子集都是「非空集合(non-null)」，意指每一個子集包括至少一個串列選擇閘極1006。每一個子集於第10圖中包含四個串列選擇閘極1006。此記憶體也包括N_SSL條彼此分離的串列選擇線1012，每一條連接至一相對應串列選擇閘極子集中的所有串列選擇閘極1006的控制閘極電極。

記憶體中的接地選擇閘極1008被分割成不同的數量N_GSL，其中N_GSL>1(於第10圖中顯示為2個)，之接地選擇閘極1008的不同非空集合子集。每一個接地選擇閘極1008的子集，於第10圖中，包含了12個記憶胞串列1015中的接地選擇閘極。此記憶體也包括N_GSL個彼此分離的接地選擇線1028A，每一條連接至一相對應接地選擇閘極子集中之所有接地選擇閘極1008的控制閘極電極。

於第10圖中，在一般情況下，區塊中接地選擇線的數量N_GSL係大於1。此外，區塊中串列選擇線的數量N_SSL不同於(優選的是大於)區塊中接地選擇線的數量N_GSL。優選地，然而，N_SSL不會超過八倍的N_GSL。

值得注意的是，第10圖代表第6圖、第7圖以及第 8圖中所有結構的電路圖。於第6圖中，在位元線方向上，每一條串列選擇線612僅與一個柱狀體615相交，但是在垂直位元線方向(即垂直第6A圖的頁面)上與多個柱狀體相交。於第10圖中的結構安排是滿足此要求的，因為在一個串列選擇線1012子集中的每一個記憶胞串列1015被連接至(在圖示的頂部)不同的位元線。相同的位元線連接次序會在所有的串列選擇線1012子集中重複。也就是說，如果四條位元線被連接至一個串列選擇線子集中的四條記憶串列1015的頂部，且被編號為BL1、BL2、BL3與BL4，則相同的四條位元線BL1、BL2、BL3與BL4也會連接至每一其他串列選擇線子集中相對應記憶胞串列1015的頂部。

相反地，於第7圖與第8圖中，在位元線方向上，每一條串列選擇線712與多個柱狀體715/815相交。然而，於第7圖與第8圖中，在垂直位元線方向上柱狀體[與串列選擇線相交的數量]被抵消(offset)，使得在每一條串列選擇線712之上，每一條位元線僅與這些圖中可見的一個柱狀體相交。也就是說，一條串列選擇線712和一條位元線的相交處仍可獨特識別出一個明確的柱狀體715/815。因此，在第7圖或第8圖中，五個與其中一條串列選擇線線712相交的柱狀體會將其頂部連接至五條不同的位元線，且這些相同的位元線會重複用於每一條串列選擇線712。於第10圖中，這種結構安排是滿足此要求的，因為，同樣地，每一個記憶體串1015於一個串列選擇線1012子集中，會將其頂部連接至不同的位元線，且位元線的相同連接次序會在所有串列選擇線1012的子集中重複出現。

理應注意的是，第10圖的電路圖也代表一個混和結構(hybrid structure)，例如在位元線方向上，每一條串列選擇線712僅與715/815這兩個柱狀體相交。在此情況下，於每一個串列選擇線1012子集中的記憶胞串列1015代表示兩柱狀體715/815，每一條相交兩列柱狀體715/815，其中柱狀體在垂直位元線方向上彼此抵消。因此同樣地，所有四個柱狀體以其頂部連接至不同的四條位元線。此混合結構也藉由下述特徵適當的表現於第10圖中，其中每一個記憶胞串列1015於一個串列選擇線1012子集中以其頂部連接至不同的位元線，且位元線的相同連接次序在所有串列選擇線1012的子集中重複。

還要注意的是，一個典型的記憶體裝置具有多個如第10圖所繪示的記憶胞區塊，每一個區塊係由連接至單一條字元線1026A的記憶胞1004控制閘極電極的集合所定義。每一個區塊典型的具有相同的N_SSL/N_GSL比例，但在所有實施例中，此要求並非必要。

本文所用的給定值(given value)係「響應(responsive)」一個先前值(predecessor value)，是指如果此先前值影響了給定值。如果有中間製程裝置、步驟或時段，給定值仍會「響應」先前值。如果此中間製程、裝置或步驟與一個以上的值結合，中間製程、裝置或步驟的輸出信號被認為是「響應」每一個輸入值。如果給定值等於先前值，這僅僅是一個退化情況 (degenerate case)，其中該給定值仍然被認為是「響應」該先前值。給定值對另一值的「依賴程度(dependency)」也可作類似的定義。

本文所用的某一資訊項目(an item of information)的「識別(identification)」，並不需要該資訊項目的直接說明(direct specification)。資訊可以藉由通過間接的一個或多層(one or more layers of indirection)簡單地參照一實體資訊(actual information)進而在某一個領域中被「識別(identified)」，或者通過識別一或多個不同的資訊項目而被識別，其中這些不同的資訊項目整體加總起來足以確定資訊的實體項目(actual item of information)。此外，本文所用的術語「指出(indicate)」意思等於「辨別(identify)」。

本文揭露了個別獨立的技術特徵或二個或多個該些獨立技術特徵的組合。在某個程度上，該技術領域具有通常知識者可以基於本說明書的整體說明，按照一般知識來實施該些個別獨立的技術特徵與技術特徵的組合。無論該些個別獨立的技術特徵與技術特徵的組合是否解決了本文所述的問題，且不會限制本發明的申請專利範圍。本案所揭露的實施例可以包含該些個別獨立的技術特徵與技術特徵的組合。基於前述理由，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

本發明前述的較佳實施例已經被提供用於解釋和描述的目的。其並非意指窮盡的或限定本發明公開至精確的形式。明顯地，對於本領域業者是顯而易見的，當可作許多潤飾與更動。例如，儘管在本文的實施例中係使用垂直通道的電荷儲存記憶胞來進行描述，柱狀體與其他型態之記憶胞仍可以利用本發明的各方面技術特徵，而不必實現本文所述的所有優點。特別是，但不限於，各種變化類型、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，都被納入本發明說明書的實施例之中。另外，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，也都被認為已被本案的其他實施例所教示。本文所描述的實施例僅係被選擇來對本發明的原理和其實際應用作最好的解釋，進而使本領域中具有通常知識者能夠理解本發明的各種實施例和各種適合於達到預期特定用途的修改與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

602‧‧‧位元線方向

611‧‧‧字元線導電層

612‧‧‧串選擇線

615‧‧‧柱狀體

626A、626B‧‧‧字元線

628A、628B、628C、628D‧‧‧接地選擇線

P_GSL‧‧‧接地選擇線被隔開的間距

P_SSL‧‧‧串選擇線被隔開的間距

P_WL‧‧‧字元線被隔開的間距

Claims

一種記憶體裝置位於一基板上，包括：一多層堆疊，具有複數個導電層，每一該些導電層分割成相鄰的複數條字元線；複數個柱狀體，正交於該些導電層，每一該些柱狀體包括以串聯方式連接的複數個記憶胞，該些記憶胞係位於該些柱狀體與該些字元線的複數個交叉點上；相鄰的複數條串列選擇線，位於該些導電層之上，每一該些串列選擇線與該些柱狀體中各自不同的一第一柱狀體子集(a respective distinct subset of pillars)相交，並在該些柱狀體與該些串列選擇線的每一交叉點上分別定義出該柱狀體的一串列選擇閘極；平行的複數條位元線，位於該些串列選擇線之上，每一該些位元線疊置於各自不同的一第二柱狀體子集上，且每一該些柱狀體位於該些位元線之一者的下方；以及相鄰的複數條接地選擇線，位於該些導電層之下，每一該些接地選擇線與該些柱狀體中各自不同的一第三柱狀體子集相交，並在該些柱狀體與該些接地選擇線的每一交叉點上分別定義出該柱狀體的一接地選擇閘極；其中在垂直該些串列選擇線的一空間維度上，相鄰的該些接地選擇線的一最小間距P_GSL係大於相鄰的該些串列選擇線的一最小間距P_SSL，但小於相鄰的該些字元線的一最小間距P_WL。
如申請專利範圍第1項所述之記憶體裝置，其中相鄰的該些字元線的該最小間距P_WL係至少為相鄰的該些接地選擇線的該最小間距P_GSL的兩倍。
如申請專利範圍第1項所述之記憶體裝置，其中相鄰的該些接地選擇線的該最小間距P_GSL係至少為相鄰的該些串列選擇線的該最小間距P_SSL的兩倍。
一種記憶體裝置位於一基板上，包括：一多層堆疊，具有複數個導電層，每一該些導電層係橫向分割成具有至少一字元線的一字元線組；複數個柱狀體，正交於該些導電層，每一該些柱狀體包括以串聯方式連接的複數個記憶胞，該些記憶胞係位於該些柱狀體與該些導電層之間的複數個交叉點上；複數條串列選擇線，位於該些導電層之上，每一該些串列選擇線與該些柱狀體中各自不同的一第一柱狀體子集相交，並在該些柱狀體與該些串列選擇線的每一交叉點分別定義出一柱狀體串列選擇閘極，數量為N_SSL之該些串列選擇線係疊置於該字元線組中的一第一順位字元線上；平行的複數條位元線，位於該些串列選擇線之上，每一該些位元線疊置於各自不同的一第二柱狀體子集上，且每一該些柱狀體位於該些位元線之一者的下方；以及複數條接地選擇線，位於該些導電層之下，每一該些接地選擇線與該些柱狀體中各自不同的一第三柱狀體子集相交，並在該些柱狀體與該些接地選擇線的每一交叉點分別定義出一柱狀體接地選擇閘極，數量為N_GSL之該些接地選擇線係位於該第一順位字元線下方；其中該些接地選擇線位於該第一順位字元線下方的數量N_GSL係介於1與該些串列選擇線疊置於該第一順位字元線上的數量N_SSL之間。
如申請專利範圍第4項所述之記憶體裝置，其中：該字元線組包括包含該第一順位字元線的複數條字元線，其中該些字元線中的每一第i條字元線係分別被數量為N_SSLi之該些串列選擇線所疊置，且分別疊置於數量為N_GSLi之該些接地選擇線上，且其中對於該些字元線中的每一第i條字元線而言，該些接地選擇線位於該第i條字元線下方的數量N_GSLi係介於1與該些串列選擇線疊置於該第i條字元線上的數量N_SSLi之間。
如申請專利範圍第5項所述之記憶體裝置，其中該些接地選擇線位於每一該些字元線下方的數量N_GSLi係與所有該些第i條字元線的數量相同，且該些串列選擇線疊置於每一該些字元線上的數量N_SSLi係與所有該些第i條字元線的數量相同。
如申請專利範圍第4項所述之記憶體裝置，其中該些串列選擇線疊置於該第一順位字元線上的數量N_SSLi係不超過該些接地選擇線位於該第一順位字元線下方的數量N_GSLi的8倍。
一種記憶體裝置位於一基板上，包括：一多層堆疊，具有複數個導電層，每一該些導電層係橫向分割成包含數量N_WL 1之複數條字元線的一字元線組，該些字元線在一位元線方向係彼此分離，該字元線組在該位元線方向定義出一陣列寬度；複數個柱狀體，正交於該些導電層，每一該些柱狀體包括複數個以串聯方式連接的記憶胞，該些記憶胞係位於該些柱狀體與該些導電層的複數個交叉點上；數量N_SSL之複數條串列選擇線，位於該些導電層之上，每一該些串列選擇線與該些柱狀體中各自不同的一第一柱狀體子集相交，並在該些柱狀體與該些串列選擇線的每一交叉點分別定義出一柱狀體串列選擇閘極，該些串列選擇線在該位元線方向係彼此分離，且集體覆蓋該陣列寬度；平行的複數條位元線，位於該些串列選擇線之上且定義該位元線方向，每一該些位元線疊置於各自不同的一第二柱狀體子集上，且每一該些柱狀體位於該些位元線之一者的下方；以及數量N_GSL之複數條接地選擇線，位於該些導電層之下，每一該些接地選擇線與該些柱狀體中各自不同的一第三柱狀體子集相交，並在該些柱狀體與該些接地選擇線的每一交叉點分別定義出一柱狀體接地選擇閘極，該些接地選擇線在該位元線方向係彼此分離，且集體覆蓋該陣列寬度；其中該些接地選擇線覆蓋該陣列寬度的數量N_GSL係不同於該些串列選擇線覆蓋該陣列寬度的數量N_SSL與該些字元線覆蓋該陣列寬度的數量N_WL。
如申請專利範圍第8項所述之記憶體裝置，其中該些串列選擇線覆蓋該陣列寬度的數量N_SSL係大於該些接地選擇線覆蓋該陣列寬度的數量N_GSL。
如申請專利範圍第8項所述之記憶體裝置，其中該些接地選擇線覆蓋該陣列寬度的數量N_GSL係大於該些字元線覆蓋該陣列寬度的數量N_WL。
如申請專利範圍第8項所述之記憶體裝置，其中該些柱狀體係排列成垂直該位元線方向彼此分離且數量為N_p的柱狀體行(row)，並覆蓋該陣列寬度，且其中該些柱狀體行的數量N_p列係不同於該些接地選擇線覆蓋該陣列寬度的數量N_GSL、該些串列選擇線覆蓋該陣列寬度的數量N_SSL以及該些字元線覆蓋該陣列寬度的數量N_WL。
如申請專利範圍第11項所述之記憶體裝置，其中該些柱狀體行覆蓋該陣列寬度的數量N_p列係大於該些串列選擇線覆蓋該陣列寬度的數量N_SSL。
如申請專利範圍第12項所述之記憶體裝置，其中該些串列選擇線覆蓋該陣列寬度的數量N_SSL係大於該些接地選擇線覆蓋該陣列寬度的數量N_GSL。
一種記憶體裝置，包括：由以串聯方式連接之複數個記憶胞所組成，且數量為N_P的複數個第一串列，每一該些第一串列具有相同數量N_C>1之該些記憶胞，且每一該些第一串列進一步具有一第一串列選擇閘極與一第一接地選擇閘極，以串聯方式連接於每一該些第一串列之相對兩末端，每一該些記憶胞、該第一串列選擇閘極與該第一接地選擇閘極分別具有一控制閘極電極；彼此分離的複數條第一字元線，該些第一字元線之第i條字元線中的每一者係連接至該些第一串列中之一相對應的一第i個記憶胞的該控制閘極電極；數量為N_SSL且彼此分離的複數條第一串列選擇線，該些第一串列選擇線之第j條串列選擇線中的每一者，係連接至在含有不同該些第一串列選擇閘極的一相對應第j非空集合子集(non-null subset)中的所有該些第一串列選擇閘極的該些控制閘極電極；以及數量為N_GSL且彼此分離的複數條第一接地選擇線，該些第一接地選擇線中第k條接地選擇線的每一者係連接至在含有不同該些第一接地選擇閘極的一相對應第k非空集合子集中的所有該些第一接地選擇閘極的該些控制閘極電極；其中該些第一串列選擇線之數量N_SSL係不同於該些第一接地選擇線之數量N_GSL。
如申請專利範圍第14項所述之記憶體裝置，其中該些第一串列選擇線之該數量N_SSL係大於該些第一接地選擇線之數量N_GSL。
如申請專利範圍第15項所述之記憶體裝置，其中該些第一串列選擇線之數量N_SSL係少於該些第一接地選擇線之數量N_GSL的9倍。
如申請專利範圍第14項所述之記憶體裝置，更包括：由以串聯方式連接之複數個記憶胞所組成，且數量為N_P2的複數個第二串列，每一該些第二串列具有數量為N_C的該些記憶胞，且每一該些第二串列進一步具有一第二串列選擇閘極與一第二接地選擇閘極，以串聯的方式連接於每一該些第二串列之相對兩末端，在該些第二串列中的每一該些記憶胞、每一該第二串列選擇閘極與每一該第二接地選擇閘極分別具有一控制閘極電極；彼此分離的複數條第二字元線，每一該些第二字元線係連接至在該些第二串列中的該些記憶胞之相對應一者的該控制閘極電極，該些第二字元線係與該些第一字元線分離；數量為N_SSL2且彼此分離之複數條第二串列選擇線，每一該些第二串列選擇線係連接至在含有不同第二串列選擇閘極的一相對應非空集合子集中的所有該些第二串列選擇閘極的該些控制閘極電極；以及數量N_GSL2之複數條隔開的第二接地選擇線，每一該些第二接地選擇線係連接至在含有不同第二接地選擇閘極的一相對應非空集合子集中的所有該些第二接地選擇閘極的該些控制閘極電極；其中該些第二串列選擇線之數量N_SSL2係不同於該些第二接地選擇線之該第二數量N_GSL2。
如申請專利範圍第17項所述之記憶體裝置，其中數量N_SSL2=數量N_SSL且數量N_GSL2=數量N_GSL。