TWI600143B - 高速垂直通道之三維反及閘記憶體的扭轉陣列設計 - Google Patents

Description

高速垂直通道之三維反及閘記憶體的扭轉陣列設計

本發明係有關於一種具有高密度的記憶體裝置，且特別是有關於一種配置多平面記憶胞以提供一三維(3D)陣列的記憶體裝置。

隨著積體電路中之裝置的臨界尺寸縮小至一般記憶胞技術的極限，設計者已在尋求堆疊多平面記憶胞的技術，以達到更大的儲存電容並降低每位元的成本。舉例來說，Lai等人發表於“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006、以及Jung等人發表於“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,”IEEE Int'l Electron Devices Meeting,11-13 Dec.2006的技術內容揭露薄膜電晶體技術係應用於電荷捕捉記憶體技術。

另一結構係描述於Katsumata等人發表於“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”2009 Symposium on VLSI Technology Digest of Technical Papers,2009的技術內容，其中提供電荷捕捉記憶體技術中垂直反及閘(NAND)單元。在Katsumata等人的發表中所描述的結構包括一垂直反及閘閘極，利用矽-氧-氮-氧-矽(SONOS)電荷捕捉技術，以於每一閘極/垂直通道介面產生一儲存位置(storage site)。此記憶體結構係基於一行(column)半導體材料排列作為反及閘閘極的垂直通道，具有一下選擇閘極與一上選擇閘極，下選擇閘極靠近於基板，上選擇閘極位於頂部。複數個水平字元線係利用平面字元線層與多行半導體材料相交而形成，並在每一層中形成所謂的閘極環繞式記憶胞(gate all-around cell)。

第1圖繪示一行管狀BiCS快閃單元水平剖面圖，在一字元線層級(level)的水平剖面圖，記憶胞例如是Katsumata等人所述的記憶胞。其結構包括一具有半導體材料中心核心(center core)110的柱狀體15，柱狀體15係垂直延伸通過字元線層之堆疊。中心核心110可以具有通過中央的接縫(seam)111，接縫111係由沉積技術產生。一介電電荷捕捉結構圍繞中心核心110，介電電荷捕捉結構例如包括一第一氧化矽層112、一氮化矽層113以及一第二氧化矽層114(稱為ONO層)，或另一種多層介電電荷捕捉結構。一閘極環繞式字元線115係與柱狀體15相交。每一層中的柱狀體15之平截頭體(frustum)與閘極環繞式字元線在此層中結合，以形成一記憶胞。

第2圖繪示一三維半導體元件的透視圖。其包括字元線導電層11的多層堆疊，每個導電層係平行於基板10；複數 個柱狀體15，排列位向正交於基板，每個柱狀體包括複數個串聯連接的記憶胞，記憶胞係位於柱狀體與導電層的交叉點；以及複數個串選擇線12，排列位向平行於基板並位於導電層11之上，每個串選擇線相交柱狀體的一個各別的列。柱狀體與串選擇線的每個交叉點係分別定義出柱狀體的一個選擇閘極。其結構亦包含複數個平行的位元線導體20，配置成一層且平行於基板並位於串選擇線之上。每個位元線導體疊置於柱狀體的一個各別的行、且每個柱狀體位於一個位元線導體下方。柱狀體15可以被建構成如第1圖所繪示的結構。

第3圖係根據第2圖所繪示的部份結構的上視圖。由此兩圖可以看到於整個結構中，字元線導電層11僅相交一些柱狀體；字元線導電層11定義出一個記憶胞區塊(block of memory cells)。因此，要從特定記憶單元區塊中讀取資料(data)，控制電路要先致能(activates)一個字元線導電層11，以選擇一特定記憶胞區塊以及多層堆疊結構中的一特定階層，並進一步致能一串選擇線12選擇一特定列。同時致能一較低的選擇閘極(未繪示)。接著一列記憶胞係通過位元線20被平行(in parallel)讀取至一頁面緩衝器(page buffer)(未繪示)(此處所用的「致能(Activate)」係指施加一特定偏壓以影響(to give effect to)被連接的記憶胞或開關的效應。偏壓可以高或低，端視記憶體的設計而定。)依據產品的規格和設計，頁面緩衝區可以保存兩列或更多列的數據，在這種情況下一個完整的頁面讀取操作可以包括後續兩個或更多串選擇線12的致能。

當三維堆疊記憶體結構如預期地大幅增加記憶密度 (memory density)同時也衍生了許多製程上的挑戰，因為需要蝕刻非常深的孔以穿過許多層。這些深孔的寬度必須加寬，且每一深孔中心至中心的橫向距離必須增加，以符合製程規格(process windows)。當製造過程改善，電容可以增加，不僅藉由增加堆疊中字元線平面的數量，也藉由減少柱狀體間的距離。第4圖繪示等比例縮小的結構的上視圖，其中區塊中位元線導體20和串選擇線12的數量已經增加。這不僅降低成本，同時也可達到增加數據讀/寫速率(read/write data rate)的目的。因為，較多數量的位元線導體20代表平行操作(parallel operation)的增加。但另一方面，串列選擇線12數量的增加代表更多記憶胞會遭受到由字元線選擇所引起的Vpass干擾(Vpass disturb)。記憶胞單元電容(unit cell capacitance)也隨著串選擇線12的數量增加而增加，因而導致功率消耗增加且減緩元件操作。

藉由增加堆疊結構中的字元線導電層11的數量以增加位元線密度(bit density)，除了層數量增加所衍生可預期的製程挑戰之外，還有其缺點。於第2圖中可以看到一個具有階梯狀結構(stepped contact structure)連接至字元線導電層11的典型排列方式。為了形成觸點(contacts)22，藉以將導電層11連接至上方的金屬互連件(metal interconnects)24，必須製作穿過此結構的深溝渠(deep trench)。這些觸點22也象徵性地由第4圖的上視圖所繪示。在典型設計中，一區塊中柱狀體15的列的數量至少會和觸點22以及記憶層(字元線導電層11)的數量一樣多。例如，請參見Komori,Y.,et.al.發表於"Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device," Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2的技術內容，上述期刊內容通過引用的方式併入於本說明書之內容中。由於記憶層的增加也促使串選擇線12的數目增加，因而也會導致功率消耗增加並減緩元件操作。

因此，有需要創造出一種可靠的解決方案，在增加三維記憶體結構之位元線密度同時降低其所引發的負面衝擊，以得到較佳的晶片良率、更緊密、效能更強大的電路、元件或系統。

大致上描述，本發明的技術提供一種記憶體裝置，具有排列位向平行於一基板的多個導電層構成之多層堆疊。每個排列位向正交於基板的柱狀體包括串聯連接的記憶胞，記憶胞係位於柱狀體與導電層的交叉點。串選擇線係配置於導電層之上，柱狀體與串選擇線的每個交叉點係分別定義出柱狀體的一個選擇閘極。位元線係配置於串選擇線之上。柱狀體係設置於一規則網格上，其中規則網格係相對於位元線導體被旋轉。網格可以具有正方形、矩形或菱形的記憶胞單元，且可以相對於位元線藉由tan(θ)=±X/Y旋轉一角度θ，其中X和Y係為互質數的整數。串選擇線可以被製成足夠寬的以相交記憶胞單元一側的兩個柱狀體或記憶胞單元的所有柱狀體，或足夠寬的以相交兩個或更多非相鄰的記憶胞單元的柱狀體。此旋轉容許較高密度的位元線，因此可因為平行操作的增加而得到較高的數據速率。同時也可以使用較少數量的串選擇線，藉由降低記憶胞單元電容，來降低閱讀 干擾和功率消耗，進而改善數據速率。

本發明的上述摘要係提供以提供對本發明一些方面的基本理解。上述摘要並非用以示別關鍵或必要元件，也非用以描繪本發明的輪廓。其目的僅係以簡化的方式展現本發明的概念，以作為後述之詳細實施方式的序幕。本發明的特定實施例將詳述於申請專利範圍、說明書以及圖式。

10‧‧‧基材

11‧‧‧導電層

12、512、612(612-1、612-2)、912、1012‧‧‧串選擇線

15、515、615、715、915、1015‧‧‧柱狀體

20、520、620(620-1、620-2)、722、724、726、728、730、732、920、1020、BL‧‧‧ 位元線導體

22‧‧‧觸點

24‧‧‧金屬互連件

110‧‧‧中心核心

111‧‧‧接縫

112‧‧‧第一氧化矽層

113‧‧‧氮化矽層

114‧‧‧第二氧化矽層

115‧‧‧閘極環繞式字元線

A、B、C、D‧‧‧柱狀體

d‧‧‧柱狀體間的距離

d1‧‧‧記憶胞單元的短邊長長度

d2‧‧‧記憶胞單元的長邊長長度

p‧‧‧位元線導體的間距

X、Y‧‧‧橫向空間維度

Z‧‧‧垂直空間維度

ABCD‧‧‧記憶胞單元

θ‧‧‧銳角

本發明將參照所附圖式對具體實施例進行描述，其中：第1圖繪示一行管狀BiCS快閃單元的水平剖面圖。

第2圖繪示一三維半導體元件的透視圖。

第3圖係根據第2圖所繪示的部份結構的上視圖。

第4圖係根據第2圖所繪示的部份結構的上視圖，尺寸等比例縮小以容許更多位元線和串選擇線。

第5圖係例示位於如第2圖和第4圖所繪示之傳統三維結構中之柱狀體陣列的上視圖。

第6圖係根據本發明的一方面所繪示之三維結構中之柱狀體陣列的上視圖。

第7圖繪示第5圖的結構，具有相對於位元線導體的數個不同的旋轉角度。

第8圖繪示一結構，其中網格已經被旋轉一特定角度。

第9圖繪示第8圖的結構的另一視圖，顯示位元線導體和一SSL。

第10圖繪示柱狀體的一規則網格，其中記憶胞單元為矩形。

第11圖繪示被旋轉一角度θ的第10圖的網格。

第12圖繪示柱狀體的一規則網格，其中記憶胞單元為菱形。

第13圖繪示被旋轉一角度θ的第12圖的網格。

以下說明內容可提供任何該技術領域中具有通常知識者具以使用、製作本發明。該說明內容僅針對特定運用與需求背景提供。技術領域中具有通常知識者可對被揭露之實施例進行潤飾，且此處所揭露的一般原則將可適用於其他實施例與應用，而不會脫離本發明的精神範圍。因此，實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。

第5圖係例示位於如第2圖和第4圖所繪示之傳統三維結構中之柱狀體陣列的上視圖。第5圖中的每個圓點(dot)代表相對應的柱狀體515的橫向位置。本文所使用的「橫向(lateral)」空間維度係指平行於基板的結構空間維度(例如於第1圖、第2圖、第3圖和第4圖中X軸和Y軸所標示的空間維度)。其結構包括第2圖所繪示的其他所有元件，但為了清楚地說明，第5圖中大部分的元件已經被忽略。特別是，第5圖所繪示的結構包括導電層11之多層堆疊，每一層係排列位向平行於基板。複數個串選擇線512(其中一條標示於第5圖中)係排列位向平行於基板且位於導電層之上，串選擇線係為矩形且具有其長空間維度排列位向在如第5圖所繪示的Y空間維度。本文所用的層其被稱為在其他層「之上(above)」或「之下(below)」，可以在不同實施例中藉由一或更多中間層(interventing layers)而與其他層分開。相同的解釋也適用於層被描述位於另一層「疊置 (superposing)」、「下方(underlying)」或「覆蓋(over)」。

每個串選擇線係相交柱狀體515中的一各別不同的子集(a respective distinct subset)，且柱狀體與串選擇線的每個交叉點係分別定義出柱狀體515的一個選擇閘極。於第5圖中在X空間維度延伸的複數個平行位元線導體520(其中一條標示於第5圖中)係配置成一層且平行於基板並位於串選擇線之上，每個位元線導體疊置於柱狀體515的一個各別的行。此外，每個柱狀體515位於一個位元線導體之下。每個柱狀體515係排列位向正交於基板(垂直地，如第2圖所繪示的Z空間維度)，且包括複數個串聯連接的記憶胞，記憶胞係位於柱狀體與導電層的交叉點。在一實施例中，一行柱狀體的橫向剖面係如第1圖所繪示。

於第5圖的設置中，可以看到位於柱狀體陣列中的柱狀體515排列成具有X軸和Y軸兩個橫向空間維度的規則網格。X空間維度係平行於位元線導體且Y空間維度係正交於位元線導體。本文所用的「規則網格(regular grid)」、「規則陣列(regular array)」是指可以被區分成相鄰記憶胞單元的網格(陣列)，其中全體記憶胞單元可填滿此一網格，且其所有皆具有相同的形狀和尺寸。於第5圖中記憶胞單元係為正方形且繪示一範例正方形ABCD。同時，在特定實施例中，網格本身可以包括多個柱狀體和網格邊界，此處所使用的術語「網格」，不需要任何規則。

本文所用的位於規則網格的「記憶胞單元(unit cell)」中係被定義為平行四邊形，平行四邊形的四個頂點係位於網格的四個柱狀體上。例如，於第5圖中的記憶胞單元的平行四邊形係由柱狀體A、B、C以及D四個柱狀體所定義。本文所使 用的定義方式，記憶胞單元是從柱狀體A開始定義，接著選擇網格中最靠近柱狀體A之柱狀體作為柱狀體B，接著選擇網格中係與柱狀體A和柱狀體B非共線且係為最靠近柱狀體A之柱狀體作為柱狀體C，並選擇位於平行四邊形中第四個頂點的柱狀體作為柱狀體D。除非另有說明，本文所用的柱狀體之間的「距離(distance)」是指柱狀體間歐幾里德中心至中心的距離(Euclidean center-to-center distance)。此外，本文所用的兩柱狀體之間「於一特定空間維度的距離(the distance in a particular dmension)」，是指在此特定空間維度中兩柱狀體的座標差異並忽略其他空間維度的座標。例如，於第5圖中，柱狀體A和柱狀體B之間的距離為d，d也是柱狀體C和柱狀體D之間的距離。柱狀體B和柱狀體C之間的「距離(distance)」為d2，但柱狀體B和柱狀體C在Y空間維度之間的「距離(distance)」為d。另外，本文所用的「最靠近(nearest)」一給定柱狀體的柱狀體，是指具有離該給定柱狀體最短距離的柱狀體。假如有一個以上具有離此給定柱狀體相同最短距離的柱狀體，則其任何一個皆符合離此給定柱狀體「最靠近(nearest)的」的條件。

於第5圖所繪示的網格中，記憶胞單元係為正方形。本文所用的術語「正方形(square)」是術語「矩形(rectangle)」的一特殊情況，在此正方形是四個邊都具有相同長度的矩形。同樣地，「正方形(square)」也是「菱形(rhombus)」的一特殊情況，在此正方形是四個角度皆為直角的菱形。此外，正方形、矩形以及菱形都是術語「平形四邊形(parallelogram)」的特殊情況。矩形是四個角度都為直角的平形四邊形；菱形是四個邊都具有相 同長度的平形四邊形，以及正方形是四個角度都為直角且四個邊都具有相同長度的平形四邊形。因此，第5圖中的正方形ABDC可以同時被稱為菱形、正方形以及平形四邊形。

第6圖係根據本發明的一方面所繪示之三維結構中之柱狀體陣列的上視圖。如同第5圖，第5圖中的每個圓點(dot)代表相對應的柱狀體615的橫向位置。其結構包括第2圖中的所有其他元件，但為了清楚地說明，第6圖中大部分的元件已經被忽略。兩個串選擇線612-1和612-2(統稱612)以及兩個位元線導體620-1和620-2(統稱為620)係被繪示。雖然第6圖繪示的部分網格的邊界符合旋轉版本的第5圖中出現的部分網格的邊界，理應理解的是這兩個網格可以包括如所繪示之更多的柱狀體。於第6圖中，例如，網格通常包括額外的柱狀體繼續讓圖式完整，矩形區域具有對準且正交於位元線的邊界。

如同第5圖的結構，第6圖中每個串選擇線612係相交柱狀體615的一各別不同的子集，並藉由這些交叉點定義出多個選擇閘極。同樣地，每個位元線導體620疊置於柱狀體615的一個各別的行，且每個柱狀體615位於位元線導體620一個之下。於第6圖的結構中，然而，柱狀體的網格係相對於位元線導體620順時針旋轉角度θ=45°。其提供兩個優點，首先，位元線導體620在一較小的間距上，p=dsin(45°)。這容許較高密度的位元線而不需要減少網格中任何相鄰的柱狀體間的距離d。再者，可以減少串選擇線612的數量，因為每個串選擇線612的寬度已經被製的足夠寬(平行位元線導體620的空間維度)以相交兩列柱狀體。換言之，在記憶胞單元的相同側上，每個串選擇線612 的寬度係足夠寬的以相交記憶胞單元的至少兩個柱狀體。例如，於第6圖中，串選擇線612-1相交記憶胞單元ABDC的柱狀體A和柱狀體C(串選擇線612-1也相交柱狀體D)。且儘管相交兩列柱狀體，一個串選擇線612和一個位元線導體620的每個交叉點於網格中仍可單獨辨別單一個柱狀體。也就是說，致能一個字元線導電層11和一條串列選擇線612仍可以在位元線620中唯一地選擇出單一個記憶胞。因此，第6圖的旋轉網格實現較高密度的位元線導體620，因此由於平行操作增加和較低的串選擇線的數量造成較高的數據速率，從而減少閱讀干擾，降低功率消耗以及藉由降低記憶胞單元電容進一步改善數據速率。

於第6圖結構中的網格係相對於位元線導體620旋轉一角度θ=45°。其他旋轉角度可以使用於不同實施例中；然而，並非所有角度都運行良好。為方便起見，第7圖繪示第5圖的結構，具有相對於位元線導體的數個不同的旋轉角度。第7圖繪示旋轉的位元線導體於一未旋轉的網格上，代替繪示未旋轉的位元線導體於一旋轉的網格上。理應理解的是這兩個表現的類型係描述相同結構，因為其結果係為相對於位元線導體的網格的旋轉角度。

五個旋轉角度係繪示於第7圖。對於位元線導體722，旋轉角度為θ=45°，其與第6圖所繪示相同。對於位元線導體724，旋轉角度為θ=arctan(2/3)，其大約為33.7°。對於位元線導體726,旋轉角度為θ=arctan(1/2)，其大約為26.6°。對於位元線導體728，旋轉角度為θ=arctan(2/5)，其大約為21.8°。對於位元線導體730，旋轉角度為θ=arctan(1/3)，其大約為18.4°。可以 看到，對於第7圖的正方形單元網格，可行的旋轉角度至少係為兩個小整數之比的反正切函數(arctangents)。不符合這些標準的角度可能無法運行良好。例如，對於位元線導體732，旋轉角度相對於網格係為θ=arctan(27/48)，其大約為29.4°。位元線在此角度可能會錯失製程規格，因為其通過處太接近於不欲與其相交的柱狀體。

實際上製造時，網格的旋轉角度相對於位元線導體非常接近通過第7圖的方法所選擇的角度是重要的。這是因為位元線導體於典型元件中係非常長，一路延伸跨越字元線導體。如果製造的角度偏差設計的角度太多，則位元線導體可能會錯開相對應支柱的製程規格，此支柱係應疊置於位元線導體的遠端。本文所用的如果其符合角度在可接受的製造公差內，則網格的旋轉角度係稱為「實質上(substantially)」符合兩個小整數之比的反正切函數。

第8圖繪示一結構，其中網格已經被旋轉一角度θ=arctan(3/4)，其大約為36.9°。柱狀體於此網格中正交於位元線且在橫向空間維度間的距離可以被幾何計算且係等於0.2d。因此位元線可以由一間距p=0.2d隔開，造成可以被平行讀取的數據位元數量增加五倍。第9圖繪示如第8圖的相同網格的一部份，顯示密集間隔的位元線導體920。此外，單一個串選擇線912係顯示覆蓋多列柱狀體915。使用單一個串選擇線912是可能的，因為由於旋轉角度，先前已經沿著單一個位元線導體排列的多個柱狀體現在對應至多個不同的位元線導體。其結果是，一個串選擇線912和一個位元線導體920的交叉點仍可單獨辨別單一個柱狀 體915。使用第9圖的網格，帶寬(bandwidth)增加五倍，且功率消耗和應力每個降低五倍。此外，每個區域需要隔開的串選擇線的數量大幅減少也表示需要的解碼器(decoders)少得多，因而降低成本。

第9圖亦繪示規則網格中的數個記憶胞單元。可以看到如第6圖的網格，串選擇線912具有足夠大的一短空間維度(平行於位元線導體920)以相交一個記憶胞單元932一側的兩個柱狀體A和B。事實上，串選擇線912的短空間維度係足夠大的以相交記憶胞單元932的所有四個柱狀體。更進一步地，串選擇線912的短空間維度係足夠大的以相交不同且非相鄰的記憶胞單元932的柱狀體，例如於記憶胞單元932的一柱狀體和記憶胞單元934的一柱狀體。

於第6圖、第7圖、第8圖以及第9圖的實施例中，柱狀體的規則網格所有皆具有正方形形狀的記憶胞單元。也就是說，所有記憶胞單元係為平行四邊形，其中平行四邊形的一個角是直角，且所有四個邊皆具有相同長度d。具有其他矩形形狀(非正方形)的網格也可以利用本發明的優點。第10圖繪示柱狀體1015的一規則網格，其中記憶胞單元係為短邊和長邊分別具有長度為d1和d2的矩形。單一個位元線導體1020和單一個串選擇線1012係繪示於圖中。第11圖繪示柱狀體被旋轉一角度θ的相同的網格，造成位元線導體的間距p比d1和d2狹窄，且一較寬的串選擇線(未繪示)比串選擇線1012相交更多柱狀體。

同樣地，第12圖柱狀體1215的一規則網格，其中記憶胞單元係為菱形1210。菱形是一個平形四邊形，其中四個邊 都具有相同長度但沒有一對相鄰的邊係形成直角。其也可以被稱為非正方形的菱形。第12圖繪示具有「正常(normal)」排列位向的網格，其中一線繪製跨越相對柱狀體間的記憶胞單元不是平行就是正交於位元線導體。於圖中位元線導體具有一間距p。第13圖繪示柱狀體被旋轉一角度θ的相同的網格，造成更狹窄的位元線導體間距p，且一較寬的串選擇線1312比串選擇線1012相交更多柱狀體。記憶胞單元1310繪示於第13圖係具有頂點標記ABDC，如上述所定義。可以看到，由於顯示的旋轉角度，所有、、以及皆不平行也不正交於位元線導體。另外，特別感興趣的是具有菱形形狀記憶胞單元的網格，其中一對相鄰的邊形成一角度60°，如第12圖和第13圖所繪示。此記憶胞單元在記憶胞單元的一側上的每對柱狀體間具有相同的距離d，且在記憶胞單元的一對相對的柱狀體間具有相同的距離d。例如，於記憶胞單元1310中，所有、、、以及皆具有相同長度d。此記憶胞單元的面積為(3/2)×d²，對於一特定距離d可以被顯示為最小值。

在一般情況下，本發明的實施例包括柱狀體的網格係相對於位元線導體旋轉一角度θ，以使得網格的橫向空間維度既不平行也不正交於位元線導體。優選地，於網格的記憶胞單元ABDC中，如上述所定義，所有、、以及皆不平行也不正交於位元線導體。

如上所述，規則網格的旋轉窄化了位元線導體的間距，也寬化了串選擇線。然而，理想的是應避免旋轉角度造成間距變窄的程度超過原來的1/10。這是因為滿足最小化柱狀體至柱 狀體距離的設計準則，可能不能滿足規定位元線之間距需具有最小距離的設計準則。此外，位元線之間距若變窄超過原來的1/10，可能無法達到所需的製程規格，以使預期需要疊置於柱狀體上的位元線對準柱狀體，或者是使預期需要錯開柱狀體的位元線錯開柱狀體。對於如第7圖中具有正方形記憶胞單元的網格(記憶胞單元的所有邊皆具有相同長度且記憶胞單元一對相鄰的邊係形成一直角)，其表示旋轉角度θ相對於位元線導體應該是tan(θ)=±X/Y，其中X和Y係為個位數互質數的整數。換句話說，對於如上述所定義的記憶胞單元ABDC，不論或任一者皆與位元線導體有一角度θ，其中tan(θ)=X/Y，且X和Y係為個位數互質數的整數。

表1列出所有個位數互質數的整數對(X,Y)，其對應的旋轉角度和其所得的位元線導體間距：

因此優選地，對於具有正方形記憶胞單元的網格，其旋轉角度θ相對於位元線導體應該是tan(θ)=±X/Y，其中(X,Y)對係包括於表1。

本文所用的一給定值(given value)係「響應(responsive)」一個先前值(predecessor value)，如果此先前值影響給定值。如果有中間製程元件(intervening processing element)、步驟或時段，給定值仍可以「響應」先前值。如果中間製程元件或步驟與一個以上的值結合，則中間製程元件或步驟 的輸出訊號係被認為是「響應」每個輸入值。如果給定值等於先前值，這僅是一個退化的情況(degenerate case)，其中給定值係仍然被認為「響應」先前值。給定值對另一值的「依賴程度(dependency)」也可作類似的定義。

本文所用的某一資訊項目(an item of information)的「辨別(identification)」並不一定需要此資訊項目的直接說明(direct specification)。資訊可以藉由通過間接的一或多層(one or more layers of indirection)簡單地參照一實體資訊(actual information)進而在某一個領域中被「辨別」，或者藉由辨別一或多個不同的資訊項目而被辨別。其中這些不同的資訊項目整體加總起來足以確定實體的資訊項目。此外，本文所用的術語「指出(indicate)」意思係等於「辨別(identify)」。

本文揭露了個別獨立的技術特徵或二個或多個該些獨立技術特徵的組合。在某個程度上，該技術領域具有通常知識者可以基於本說明書的整體說明，按照一般知識來實施該些個別獨立的技術特徵與技術特徵的組合。無論該些個別獨立的技術特徵與技術特徵的組合是否解決了本文所述的問題，且不會限制本發明的申請專利範圍。本案所揭露的實施例可以包含該些個別獨立的技術特徵與技術特徵的組合。基於前述理由，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

本發明前述的較佳實施例已經被提供用於解釋和描述的目的。其並非意指窮盡的或限定本發明公開至精確的形式。明顯地，對於本領域業者是顯而易見的，當可作許多潤飾與更 動。例如，儘管在本文的實施例中係使用垂直通道的電荷儲存記憶胞來進行描述，柱狀體與其他型態之記憶胞仍可以利用本發明的各方面技術特徵，而不必實現本文所述的所有優點。特別是，但不限於，各種變化類型、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，都被納入本發明說明書的實施例之中。另外，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，也都被認為已被本案的其他實施例所教示。本文所描述的實施例僅係被選擇來對本發明的原理和其實際應用作最好的解釋，進而使本領域中具有通常知識者能夠理解本發明的各種實施例和各種適合於達到預期特定用途的修改與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

612(612-1、612-2)‧‧‧串選擇線

615‧‧‧柱狀體

620(620-1、620-2)‧‧‧位元線導體

A、B、C、D‧‧‧柱狀體

d‧‧‧柱狀體間的距離

p‧‧‧位元線導體的間距

X、Y‧‧‧橫向空間維度

ABCD‧‧‧記憶胞單元

θ‧‧‧銳角

Claims (24)

1. 一種記憶體裝置位於一基板上，包括：一多層堆疊，具有複數個導電層，各該導電層係排列位向(oriented)平行於該基板；複數個柱狀體，排列位向正交於該基板，各該柱狀體包括複數個串聯連接的記憶胞(memory cell)，該些記憶胞係位於該些柱狀體與該些導電層的複數個交叉點；複數個串選擇線，排列位向平行於該基板且位於該些導電層之上，各該串選擇線相交於該些柱狀體的一各別不同的子集(subset)，該些柱狀體與該些串選擇線具有複數個交叉點，各該柱狀體與各該串選擇線的各該交叉點係分別定義出各該柱狀體的一個選擇閘極；以及複數個彼此平行的位元線導體，配置成一層且平行於該基板並位於該些串選擇線之上，各該位元線導體疊置於該些柱狀體的另一各別不同的子集，各該柱狀體位於該些位元線導體之一之下；其中該些柱狀體係配置於一規則網格(regular grid)上，該規則網格具有互相垂直的兩個橫向的空間維度，且該兩個空間維度係不平行於也不正交於該些位元線導體。
2. 如申請專利範圍第1項所述之記憶體裝置，其中各該記憶胞包括一垂直通道結構、一電荷儲存層以及一絕緣層。
3. 如申請專利範圍第1項所述之記憶體裝置，其中在該規則網格中，該些柱狀體中的每一對該柱狀體在平行該些位元線導體的一空間維度上並未彼此對準，且在正交於該些位元線導體的一 橫向空間維度上彼此分離並具有至少大於d/10的距離，其中d係為該些柱狀體間的最小歐基里德距離(Euclidean distance)。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該規則網格具有一記憶胞單元(unit cell)，該記憶胞單元由位於一平行四邊形之四個頂點的該些柱狀體之四個柱狀體A、柱狀體B、柱狀體C以及柱狀體D構成，該柱狀體B於該規則網格中係為最靠近該柱狀體A者，且該柱狀體C於該規則網格中係與該柱狀體A和該柱狀體B非共線(non-collinear)且係為最靠近該柱狀體A之另一者，其中該規則網格係相對於該些位元線導體旋轉，以使得所有、、以及既不平行於也不正交於該些位元線導體，其中、、以及係為該記憶胞單元的四個邊，連接該柱狀體A和該柱狀體B、連接該柱狀體A和該柱狀體C、連接該柱狀體B和該柱狀體C、以及連接該柱狀體A和該柱狀體D。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該規則網格係為複數個正方形構成的一網格。
6. 如申請專利範圍第5項所述之記憶體裝置，其中該規則網格相對於該些位元線導體係藉由tan(θ)=±X/Y旋轉一角度θ，其中X和Y係為互質數的整數。
7. 如申請專利範圍第6項所述之記憶體裝置，其中(X,Y)係選自由(1,2)、(1,3)、(1,5)、(1,6)、(1,7)、(1,8)、(1,9)、(2,3)、(2,5)、(2,7)、(2,9)、(3,4)、(3,5)、(3,7)、(3,8)、(4,5)、(4,7)、(4,9)、(5,6)、(5,7)、(5,8)以及(6,7)所組成的群組。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該規則網 格具有一記憶胞單元，該記憶胞單元由位於一平行四邊形之四個頂點的該些柱狀體之四個柱狀體A、柱狀體B、柱狀體C以及柱狀體D構成，該柱狀體B於該規則網格中係為最靠近柱狀體A者，且該柱狀體C於該規則網格中係與該柱狀體A和該柱狀體B非共線且係為最靠近該柱狀體A之另一者，且其中該記憶胞單元的所有四個邊皆具有相同的長度。
9. 如申請專利範圍第8項所述之記憶體裝置，其中：和係為該記憶胞單元的該四個邊之兩者，連接該柱狀體A和該柱狀體B、連接該柱狀體A和該柱狀體C，或與該些位元線導體有一角度θ，且其中tan(θ)=X/Y，其中X和Y係為個位數互質數的整數。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該規則網格具有一記憶胞單元，該記憶胞單元由位於一平行四邊形之四個頂點的該些柱狀體之四個柱狀體A、柱狀體B、柱狀體C以及柱狀體D構成，該柱狀體B於該規則網格中係為最靠近該柱狀體A者，且該柱狀體C於該規則網格中係與該柱狀體A和該柱狀體B非共線且係為最靠近該柱狀體A之另一者，其中該些串選擇線包括複數個矩形，該些矩形具有一長空間維度排列位向正交於該些位元線導體，其中該些串選擇線與該些位元線導體具有複數個交叉點，各該串選擇線與各該位元線導體的各該交叉點單獨辨別該些柱狀體之單一者，且其中 該些串選擇線之特定一者具有一短空間維度並相交於該些記憶胞單元之特定一者中的至少該柱狀體A和該柱狀體B。
11. 如申請專利範圍第10項所述之記憶體裝置，其中該些串選擇線之該特定一者係相交於該些記憶胞單元之該特定一者中的所有四個該些柱狀體。
12. 如申請專利範圍第10項所述之記憶體裝置，其中該些串選擇線之該特定一者係相交於該些記憶胞單元之該特定一者中的至少該些柱狀體之不同且非相鄰的二者。
13. 一種於一基板上的記憶體裝置，包括：一多層堆疊，具有複數個導電層，各該導電層係排列位向平行於該基板；複數個柱狀體，排列位向正交於該基板，各該柱狀體包括複數個串聯連接的記憶胞，該些記憶胞係位於該些柱狀體與該些導電層的複數個交叉點；複數個串選擇線，排列位向平行於該基板且位於該些導電層之上，各該串選擇線相交於該些柱狀體的一各別不同的子集，該些柱狀體與該些串選擇線具有複數個交叉點，各該柱狀體與各該串選擇線的各該交叉點係分別定義出各該柱狀體的一個選擇閘極；以及複數個彼此平行的位元線導體，配置成一層且平行於該基板並位於該些串選擇線之上，各該位元線導體疊置於該些柱狀體的另一各別不同的子集，各該柱狀體位於該些位元線導體之一之下，且該些串選擇線與該些位元線導體具有複數個交叉點，各該串選擇線與各該位元線導體的各該交叉點單獨辨別該些柱狀體 之單一者，其中該些柱狀體係配置於一規則網格上，該規則網格具有兩個橫向的空間維度和一記憶胞單元，該記憶胞單元由位於一平行四邊形之四個頂點的該些柱狀體之四個柱狀體A、柱狀體B、柱狀體C以及柱狀體D構成，該柱狀體B於該規則網格中係為最靠近柱狀體A者，柱狀體C於該規則網格中係與該柱狀體A和該柱狀體B非共線且係為最靠近該柱狀體A之另一者，且其中該些串選擇線之特定一者具有一短空間維度並相交於該些記憶胞單元之特定一者中的至少該柱狀體A和該柱狀體B，該規則網格的該些空間維度係不平行於也不正交於該些位元線導體。
14. 如申請專利範圍第13項所述之記憶體裝置，其中各該記憶胞包括一垂直通道結構、一電荷儲存層以及一絕緣層。
15. 如申請專利範圍第13項所述之記憶體裝置，其中在該規則網格中，該些柱狀體中的每一對該柱狀體在平行該些位元線導體的一空間維度上並未彼此對準，且在正交於該些位元線導體的一橫向空間維度上彼此分離並具有至少大於d/10的距離，其中d係為該些柱狀體間的最小歐基里得距離。
16. 如申請專利範圍第13項所述之記憶體裝置，其中該規則網格的該兩個空間維度係互相垂直。
17. 如申請專利範圍第16項所述之記憶體裝置，其中該規則網格係為複數個正方形構成的一網格，且其中該規則網格相對於該些位元線導體係藉由tan(θ)=±X/Y旋轉一角度θ，其中X和Y係為互質數的整數。
18. 如申請專利範圍第13項所述之記憶體裝置，其中該記憶胞單元的所有四個邊皆具有相同的長度。
19. 如申請專利範圍第18項所述之記憶體裝置，其中該記憶胞單元的任一對相鄰的邊係形成非直角。
20. 如申請專利範圍第19項所述之記憶體裝置，其中該記憶胞單元的一對相鄰的邊係形成一角度60°。
21. 如申請專利範圍第20項所述之記憶體裝置，其中該規則網格係相對於該些位元線導體旋轉，以使得所有、、以及既不平行於也不正交於該些位元線導體，其中、、以及係為該記憶胞單元的該四個邊，連接該柱狀體A和該柱狀體B、連接該柱狀體A和該柱狀體C、連接該柱狀體B和該柱狀體C、以及連接該柱狀體A和該柱狀體D。
22. 如申請專利範圍第18項所述之記憶體裝置，其中：該記憶胞單元的一對相鄰的邊係形成直角，且或與該些位元線導體有一角度θ，和係為該記憶胞單元的該四個邊之兩者，連接該柱狀體A和該柱狀體B、連接該柱狀體A和該柱狀體C，其中tan(θ)=X/Y，其中X和Y係為個位數互質數的整數。
23. 如申請專利範圍第13項所述之記憶體裝置，其中該些串選擇線之該特定一者係相交於該些記憶胞單元之該特定一者中的所有四個該些柱狀體。
24. 如申請專利範圍第13項所述之記憶體裝置，其中該些串選擇線之該特定一者係相交於該些記憶胞單元之該特定一者中的至少該些柱狀體之不同且非相鄰的二者。