TWI570848B - 記憶體結構 - Google Patents

Description

記憶體結構

本發明是關於一種半導體結構，特別是關於一種記憶體結構。

對於記憶裝置的使用來說，高速是重要的。為了提供高速記憶裝置，特別是三維(3D)記憶裝置，一種方式是增加位元線的密度。較高的位元線密度有利於平行處理(parallel operation)，從而可提高速度。同時，串列選擇線的數目可以減少。由於串列選擇線的數目減少，可得到一些其他的優點，例如降低的讀取干擾(read disturbance)及減少的(power consumption)。(power consumption)。

然而，較高的位元線密度意味著位元線之間的間隔較小，從而意味著較高的電容(C)。此外，為了形成高密度位元線，可能需要較小的線寬，因此電阻(R)可能增加。較高的電容及增加的電阻，二者都不利於電阻電容延遲(R*C)。較高的電容亦不利於電力消耗(C*V ²)。此外，在一些製程中，形成高密度的位元線可能導致較高的光刻製程(litho-etch process)成本。

在本發明中，提供另一種得到高速記憶裝置的方式。根據本說明書，係避免過高的位元線密度。

根據一些實施例，一種記憶體結構包括N個陣列區及N個頁緩衝區(page buffer)。N為等於或大於2的整數。該N個陣列區分別包括由複數個記憶胞構成的一個三維陣列。記憶胞具有在三維陣列的一水平記憶胞平面上的二相鄰記憶胞之間的一橫向距離d。該N個陣列區分別還包括複數條導線。導線設置在三維陣列之上，並耦接至三維陣列。導線具有一節距(pitch)p，且p/d = 1/5~1/2。N個頁緩衝區分別耦接至N個陣列區。該N個陣列區及該N個頁緩衝區配置在沿著導線的一延伸方向的一條線上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10‧‧‧基板
11‧‧‧導電層
12‧‧‧串列選擇線
13‧‧‧導線
15‧‧‧串列
17‧‧‧串列觸點
100‧‧‧三維陣列
110‧‧‧字元線
200‧‧‧記憶體晶片
202‧‧‧頁緩衝區
204‧‧‧解碼器
206‧‧‧字元線驅動器
208‧‧‧全域字元線
210‧‧‧共用閘極
212‧‧‧控制閘極
A(1)~A(8)‧‧‧陣列區
B(0)~B(3)‧‧‧區塊
d、d1、d2‧‧‧橫向距離
p‧‧‧節距
u‧‧‧單元

第1圖示出根據一實施例的記憶體結構。
第2A圖示出一種示例性的陣列區的透視圖。
第2B圖示出一種示例性的陣列區的上視圖。
第2C圖示出一種示例性的陣列區的上視圖。
第3圖示出具有一種耦接型態的示例性的記憶體結構。
第4圖示出具有另一種耦接型態的示例性的記憶體結構。
第5圖示出根據一實施例的記憶體結構。
第6圖示出根據一實施例的記憶體結構。
第7圖示出根據一實施例的記憶體結構。

以下將參照所附圖式，對於各種不同的實施例進行更詳細的說明。為了圖示上的清楚，在大部分的圖式中，只會示出欲討論的元件，且這些元件的一些部分也可能被省略。

請參照第1圖，其示出根據一實施例的記憶體結構。舉例而言，記憶體結構可為一記憶體晶片200。記憶體結構包括N個陣列區A(1)~A(N)及N個頁緩衝區202。N為等於或大於2的整數。在本實施例中，N=2。陣列區A(1)及A(2)分別包括由複數個記憶胞構成的一個三維陣列，例如示於第2A圖的三維陣列100，其細節敘述將在後文中提供。記憶胞具有在三維陣列的一水平記憶胞平面上的二相鄰記憶胞之間的一橫向距離d(示於第2B及2C圖)。陣列區A(1)及A(2)分別還包括複數條導線13。導線13設置在三維陣列之上，並耦接至三維陣列。導線13具有一節距p(示於第2B及2C圖)，且p/d = 1/5~1/2。p/d特別可為1/5、1/4、1/3或1/2。頁緩衝區202分別耦接陣列區A(1)及A(2)。陣列區A(1)、A(2)及頁緩衝區202配置在沿著導線13的一延伸方向的一條線上。

現在請參照第2A圖，其提供一三維NAND記憶裝置的典型陣列區的透視圖。需注意的是，此一結構只是作為範例，其他結構也可應用於陣列區A(1)~A(N)。在陣列區中，導電層11的一多層堆疊設置在基板10之上，並平行於基板10。導電層11可為字元線，並定義出陣列區的區塊(block)。複數條串列15在正交於基板10的方向上貫穿導電層11。複數個記憶胞由串列15及導電層11之間的交點所定義。該些記憶胞構成一三維陣列100。複數條串列選擇線12設置在導電層11的多層堆疊上，並平行於該多層堆疊。各條串列選擇線12分別與一列的串列相交。複數條導線13彼此平行地設置在串列選擇線12之上。導線13可為位元線。串列觸點17分別以對應於各個記憶胞的串列15的方式設置，且串列觸點17電性連接至對應的串列選擇線12及對應的位元線。在此，X-Y平面係定義為平行於基板10的平面，Z方向係定義為正交於基板10的方向。典型地，X方向係定義為字元線的一延伸方向，Y方向係定義為位元線的一延伸方向。一般而言，X方向可垂直於Y方向。

導線13相對於串列15的一種配置，係透過導線13及串列15在X-Y平面上的投影，繪示於第2B圖中。在這樣的X-Y平面上，串列15係配置在一規則網格中，連帶著記憶胞係配置在一規則網格中。該規則網格的「單元」u，係定義為四個頂點位於網格的四個串列15中心、具有最小總邊長及最小面積的平行四邊形。記憶胞在一水平記憶胞平面(亦即X-Y平面)上的橫向距離d，係定義為平行四邊形單元u的一邊長。在一些情況下，例如在單元u為正方形或菱形的情況下，單元u的四個邊長相等。亦即，橫向距離d是常數。在其他情況下，單元u可能具有二個不同的邊長。此時，橫向距離d1不等於橫向距離d2。在此，橫向距離d1係定義為在垂直於導線13延伸方向的方向上的橫向距離d。導線13係以一個單元u的一個邊上的二個串列15不對應至相同導線13的方式設置在串列15之上。由於三維的陣列設計，導線13的節距p不必像在二維陣列的案例中等於d。根據此處所述的實施例，節距p為d*(1/5)~d*(1/2)。如果節距p小於d*(1/5)，可能會浮現由於導線13(例如位元線)的高密度而導致的問題。導線13的節距p較佳地為d1*(1/5)~d1*(1/2)。在示於第2B圖的實施例中，導線13的節距p為d*(1/2)。導線13的節距p可為38奈米~120奈米。

導線13相對於串列15的另一種配置係繪示於第2C圖中。第2C圖及第2B圖的差異在於，在示於第2C圖的實施例中，導線13的節距p為d*(1/5)。

請再回頭參照第1圖，在大部分的實施例中，N為偶數。此時，N個陣列區A(1)~A(N)可包括一第(2n-1)個陣列區及一第2n個陣列區，其中n為1~N/2的整數。在此，為了能易於理解，分別以第一個陣列區A(1)及第二個陣列區A(2)來描述第(2n-1)個陣列區及第2n個陣列區。亦即，在此討論N=2且n=1的情況。第一個陣列區A(1)及第二個陣列區A(2)可在空間中彼此分離。舉例而言，如第1圖所示，第一個陣列區A(1)及第二個陣列區A(2)，可藉由分別耦接至第一個陣列區A(1)及第二個陣列區A(2)的二個頁緩衝區202，在空間中彼此分離。根據一實施例，第一個陣列區A(1)及第二個陣列區A(2)係以實質上鏡像的方式設置。此例中，導線13並不是以鏡像的方式設置。第一個陣列區A(1)的導線13及第二個陣列區A(2)的導線13，較佳地錯開配置，以提供較簡單的設計規則。

記憶體結構還可包括至少N個解碼器204，例如字元線解碼器。該至少N個解碼器204分別在垂直於導線13之延伸方向的一方向上以相鄰於N個陣列區A(1)~A(N)中的一個對應陣列區的方式設置，並耦接至該對應陣列區。在一實施例中，該至少N個解碼器204為2N個解碼器204，且該2N個解碼器204中的每二個解碼器204在垂直於導線13之延伸方向的該方向上以相鄰於N個陣列區A(1)~A(N)中的該對應陣列區的方式設置。舉例而言，如第1圖所示，二個解碼器204係以相鄰於對應的陣列區A(1)的方式設置，另外二個解碼器204係以相鄰於對應的陣列區A(2)的方式設置。

以上的敘述是從結構的觀點來提供。而從電性的觀點來看，記憶體結構可為一多平面(multi-plane)記憶體晶片200。必須注意的是，本文所述的「平面」不應以空間的觀點來解讀，而應以電性的觀點來解讀。更具體地說，記憶體結構可包括N個平面，其中該N個平面分別包括該N個陣列區A(1)~A(N)。相較於單一平面的設計，在沿著導線13延伸方向設置的複數平面中的導線13，可具有較短的長度及較低的密度。因此，導線13的電容及電阻皆可降低，從而可降低電阻電容延遲。並且，可提供較大的頁緩衝區。又再者，由於導線13的負擔較小，可提供較少的電力消耗。此外，當採用多平面設計時，可以使用一些方式來減少額外時間(overhead time)。舉例而言，首先發送一第一指令位址，並將讀取一第一資料。在等待第一資料的同時，可發送一第二指令位址。因此，時間被節省下來。

具體而言，根據一些實施例，N個陣列區A(1)~A(N)中的M個陣列區，儘管在空間中被分離，可被配置成同時運作，其中M為整數，且M/N為1/2或1。亦即，一個字元線位址可分至N個平面中的M個平面，M為整數，且M/N為1/2或1。欲達成此點，連接M個陣列區中的所有對應組字元線是不實際的。一些達成此一目標的方式，將在以下的段落中，配合第3及4圖而提供。相較於連接M個陣列區中的所有對應組字元線，在這些方式中所需的連接數目係大幅地降低，例如減少一個數量級到二個數量級。

如第3圖所示，陣列區A(1)及A(2)分別包括複數個區塊。在此，於每個陣列區中示例性地示出四個區塊B(0)~B(3)。每個區塊包括複數條字元線110。這些字元線110分別通過複數個字元線驅動器206連接至對應的全域字元線(global word line)208。字元線驅動器206可為高壓MOS電晶體。對應至一個區塊的字元線驅動器206具有一共用閘極(common gate)210。亦即，區塊分別對應至用於其複數條字元線110的複數個字元線驅動器206的一共用閘極210。第一個陣列區A(1)及第二個陣列區A(2)係以實質上鏡像的方式設置。一組的M個區塊，係定義為由分別屬於M個陣列區的M個區塊所構成。舉例而言，一組的二個區塊，例如二個區塊B(2)，分別屬於二個陣列區A(1)及A(2)。根據示於第3圖的實施例，該組的二個區塊(例如二個區塊B(2))，可藉由連接該二個區塊的共用閘極210而耦接。因此，相同的字元線位址可提供至M個區塊。然而，需注意位元線位址會是不同的。

另一種耦接型態係提供於第4圖，其具有類似於第3圖的配置。第4圖及第3圖的差異在於，在示於第4圖的實施例中，M個區塊所構成的一個組，係藉由連接該M個區塊的共用閘極210的控制閘極(control gate)212而耦接。

請參照第5圖，其示出根據另一實施例的記憶體結構。第5圖及第1圖的差異在於頁緩衝區202的位置。在本實施例中，雖然在空間中分離，陣列區A(1)係設置成在一側相鄰於陣列區A(2)。用於陣列區A(1)的頁緩衝區202則設置在相對側，亦即陣列區A(1)的外側。

第6圖及第7圖示出根據又另外的實施例的記憶體結構。在示於第6圖的實施例中，記憶體結構包括四個陣列區A(1)~A(4)，亦即N=4。在示於第7圖的實施例中，記憶體結構包括八個陣列區A(1)~A(8)，亦即N=8。前述的其他方面、細節及特徵亦可提供在這二個實施例。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

13‧‧‧導線

200‧‧‧記憶體晶片

202‧‧‧頁緩衝區

204‧‧‧解碼器

A(1)、A(2)‧‧‧陣列區

Claims (10)

1. 一種記憶體結構，包括：
   N個陣列區，其中N為等於或大於2的整數，該N個陣列區分別包括：
   由複數個記憶胞構成的一個三維陣列，其中該些記憶胞具有在該三維陣列的一水平記憶胞平面上的二相鄰記憶胞之間的一橫向距離d；及
   複數條導線，設置在該三維陣列之上，並耦接至該三維陣列，其中該些導線具有一節距p，且p/d = 1/5~1/2；以及
   N個頁緩衝區，分別耦接至該N個陣列區；
   其中該N個陣列區及該N個頁緩衝區配置在沿著該些導線的一延伸方向的一條線上。
2. 如請求項1之記憶體結構，其中p/d為1/5、1/4、1/3或1/2。
3. 如請求項1之記憶體結構，其中p為38奈米~120奈米。
4. 如請求項1之記憶體結構，更包括：
   至少2N個解碼器，該2N個解碼器中的每二個解碼器在垂直於該些導線之該延伸方向的該方向上以相鄰於該N個陣列區中的一對應陣列區的方式設置，並耦接至該對應陣列區。
5. 如請求項1之記憶體結構，其中N為偶數，且其中該N個陣列區包括一第(2n-1)個陣列區及一第2n個陣列區，n為1~N/2的整數；
   其中該第(2n-1)個陣列區及該第2n個陣列區係以實質上鏡像的方式設置；
   其中該第(2n-1)個陣列區的該些導線及該第2n個陣列區的該些導線錯開配置。
6. 如請求項1之記憶體結構，其中該些導線為位元線。
7. 如請求項6之記憶體結構，其中該N個陣列區中的M個陣列區被配置成同時運作，M為整數，且M/N為1/2或1。
8. 如請求項7之記憶體結構，其中該M個陣列區分別包括複數個區塊，該些區塊分別對應至用於該些區塊各者之複數條字元線的複數個字元線驅動器的一共用閘極；且
   其中分別屬於該M個陣列區的M個區塊所構成的一個組，藉由連接該M個區塊的該些共用閘極而耦接。
9. 如請求項7之記憶體結構，其中該M個陣列區分別包括複數個區塊，該些區塊分別對應至用於該些區塊各者之複數條字元線的複數個字元線驅動器的一共用閘極；且
   其中分別屬於該M個陣列區的M個區塊所構成的一個組，藉由連接該M個區塊的該些共用閘極的控制閘極而耦接。
10. 如請求項6之記憶體結構，包括N個平面，
    其中該N個平面分別包括該N個陣列區，且
    其中一個字元線位址分至該N個平面中的M個平面，M為整數，且M/N為1/2或1。