CN104380382A - 三维存储器控制电路 - Google Patents

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Abstract

一种集成电路包括存储器阵列、分成至少两个子电路以控制存储器阵列的字线电路、和分成至少两个子电路以控制存储器阵列的位线电路。字线子电路和位线子电路至少部分地重叠存储器阵列的单独的各自区域。

Description

三维存储器控制电路
技术领域
当前主题通常涉及半导体存储器装置。尤其是，当前主题涉及具有三维设计的存储器装置。
背景技术
半导体存储器装置可包括在更大规模集成电路或独立集成电路中的存储单元块。当传统存储器装置在二维阵列中构建单元时，一些装置可构建单元的三维阵列。在一些三维闪速存储器中，NAND串可垂直地构建，在相互的顶部堆放串的单独场效应晶体管(FET)，使得串从衬底延伸出。这种结构在闪速存储器装置中为非常高的位密度而提供。
支持电路，例如线驱动器、读出放大器、地址解码器和其它这种电路仍可利用使用不由存储器阵列所覆盖的衬底区域的更传统的布局技术进行构建。虽然支持电路可具有多个材料(例如掺杂硅、多晶硅、金属、二氧化硅或其它材料)层，这种设计仍可称为具有二维设计，因为它们通常不具有在彼此顶部堆叠有源装置(像三维存储器阵列)。
附图说明
并入并构成说明书部分的附图说明了各种实施例。连同概述一起，附图用来解释各种原理。在附图中：
图1A和1B描述具有在存储器阵列下面的控制电路的存储器阵列的顶视图的框图；
图2是具有在存储器阵列下面的控制电路的三维存储器阵列的一部分截面侧视图；
图3是具有在存储器阵列下面的控制电路的三维存储器阵列的一部分的等距视图；
图4是电子系统的实施例的框图；以及
图5是构造存储器装置的方法的流程图。
具体实施方式
在下面详细描述中，多种详细描述通过实例的方式进行说明以便提供有关教导的全面理解。然而，当前教导可不需细节而进行实践对于本领域的技术人员是显而易见的。在其它实例中，已知的方法、程序和部件已经在相对在高级别进行描述而无细节，以便避免当前概念的不需要的模糊方面。大量描述的术语和短语在本公开的各种实施例的描述中使用。这些描述的术语和短语用于传达通常公认的含义给本领域的技术人员，除非在本说明书中给出不同定义。现在详细参考下面附图和讨论说明的实例。
图1描述具有在存储器阵列100下面的控制电路121-124的存储器阵列100的顶视图的框图。存储器阵列100可为存储器装置或一些其它类型的集成电路的一部分。存储器阵列100可利用三维(3D)电路进行构建，使得存储单元在衬底的顶部进行构建。这种3D电路技术可将衬底用作用于存储器阵列的机械基底而不将衬底自身用于存储器阵列的电路。各种类型的存储器可使用这种技术，该各种类型的存储器包括但不限于，浮栅闪速存储器、电荷俘获闪速存储器、相变存储器、具有开关的相变存储器、电阻式存储器和双向存储器。可使用能够在控制电路顶部上构造的任何存储器技术，包括如铁电晶体管随机存取存储器(FeTRAM)、纳米线技术的新兴技术或其它未来技术。一种使用3D技术的类型的存储器为堆叠的NAND闪存，其以NAND方式以垂直堆叠布线堆叠多个浮栅或电荷俘获闪速存储单元。然后阵列100可利用堆叠建立。各种其它类型存储器可使用用于存储器阵列100的各种其它组织。
存储器装置包括除存储器100之外的各种另外的电路。这些电路可包括地址解码器、线驱动器、读出放大器、电荷泵、状态机或各种其它类型电路。在传统芯片平面布置图中，另外的电路位于存储器芯片上的存储器阵列100的旁边，这使得存储器芯片的裸晶尺寸大于阵列100。如果使用传统二维(2D)布局，则不存在这种设计的备选并且使用3D技术的多种设计继续使用相似的平面布置图。但是如果存储器阵列100不使用用于阵列电路的衬底，则可能为至少一些另外的电路使用存储器阵列100下面的区域，即使存储器100为2D存储器阵列。
传统平面布置图经常具有直接在阵列旁边、在两个邻近边上的至少一些另外的电路，准许访问在“x轴”方向和“y轴”方向中通过阵列运行的控制线。这些控制线可通过各种名字来提及，但一些控制线在一些设计中通常被称为字线和位线，其中字线可垂直于位线。一些平面布置图在阵列的全部四个边上具有另外的电路，其中在一个边上的电路耦合到在阵列的其各自边上的可访问的一些控制线，以及在阵列相对边上的电路耦合到在那个方向中布线的剩余控制线。
在一些早前3D存储器设计中，已经尝试去移动3D存储器阵列下面的至少一些另外的电路。但是如果在阵列附近边上的电路都在阵列下面移动，则在阵列的角中对于空间发生冲突。这是由于事实是为了与阵列的间距对齐，希望把电路与阵列的行和列对齐，这使得电路耦合到相同位置中角存储单元的位线，将电路耦合到相同角存储单元的字线时同样这么希望。为了避免这种问题，一些设计在阵列下面从阵列的一边或相对边来设置电路，但是将邻近边上的电路留在阵列足迹之外。
图1的存储器阵列100通过将另外的电蹈分离为四个部分121、122、123、124来避免这种问题，但与使用阵列的全部四个边的传统平面布置图不同，各种部分耦合到控制线的空间隔离的组。存储器阵列100分离为四个象限111、112、113、114，其布置为使得象限邻近两个其它象限并且位于剩余象限的对角。象限可被认为是以逆时针方向方式或顺时针方向方式来计数，如所示，其中第一象限111位于第二象限112的左边并且在第四象限114的上面，而位于第三象限113对角。象限111-114在各种实施例中可以是不同大小或者可以是相同大小。在一些实施例中，四个象限111-114不是精确地对齐，并且可具有与其邻近象限的特定量的偏移。
控制线也可分成四组。在“x”方向中跨越阵列100的第一组控制线131耦合到存储器阵列100的第一象限111和第二象限112。在“y”方向中跨越阵列100的第二组控制线132耦合到存储器阵列100的第二象限112和第三象限113。在“x”方向中跨越阵列100的第三组控制线133耦合到存储器阵列100的第三象限113和第四象限114。以及在“y”方向中跨越阵列100的第四组控制线134耦合到存储器阵列100的第四象限114和第一象限111。在一些实施例中，第一组控制线131和第三组控制线133可以是字线并且第二组控制线132和第四组控制线134可以是位线。在一些实施例中，另外的控制线(例如源极栅控制线和漏极栅控制线或其它控制线)可以包括在控制线131-134的各种组中。
在各种实施例中，第一组控制线131和第三组控制线133可基本上相互平行。通过基本上平行，各种控制线可在控制线中忽略局部弯曲或曲折在其长度上以基本相同的方向通过，或以大约+/-15°内的总体相同方向通过。第二组控制线132和第四组控制线134也可基本上相互平行，并且也可基本上垂直于第一组控制线131和第三组控制线133。
四个控制电路121-124可至少部分地位于存储器阵列100的各自象限111-114下面。四组控制线131-134耦合到各自的控制电路121-124、存储器阵列100的各自象限111-114和邻近存储器阵列100的各自象限111-114的象限。在相对象限111-114下面耦合到控制电路121-124的控制线131-134基本上平行，但是在邻近象限111-114下面耦合到控制电路121-124的控制线131-134基本上相垂直。
在所示的实施例中，第一控制电路121耦合到第一组控制线131，第二控制电路122耦合到第二组控制线132，第三控制电路123耦合到第三组控制线133，以及第四控制电路124耦合到第四组控制线134。第一控制电路121可以是支持存储器阵列100的任何类型的电路。在各种实施例中，第一控制电路121可包括地址解码器、线驱动器、读出放大器、电荷泵、状态机或各种其它类型电路。其它控制电路122-124可包括与第一控制电路121相似的电路或者也可具有不同的电路。在一些实施例中，第一控制电路121和第三控制电路123可对于存储器阵列100的两个半部分的执行相似功能并具有相似电路。在这种实施例中，第二控制电路122和第四控制电路124可对于存储器阵列100的不同的两个半部分执行相似功能，这可以与由第一控制电路121和第三控制电路123执行的功能不同。第二控制电路122和第四控制电路124可具有相互相似的电路，这与在这种实施例中第一控制电路121和第三控制电路123的电路不同。
控制电路121-124可定位成使得在一些实施例中仅部分控制电路位于存储器阵列100下面，但是在其它实施例中，控制电路121-124可全部位于存储器阵列100下面。从1％到100％的任何数量的控制电路都可以位于存储器的各自象限下面。在一些实施例中，控制器121的大部分位于存储器阵列100的第一象限111下面，意味着由第一控制电路121覆盖的大于50％的裸晶区域也由存储器阵列100的第一象限131所覆盖。在至少一个实施例中，由存储器阵列100的第一象限111覆盖大于第一控制电路121的80％。其它控制电路122-124也由存储器阵列100的各自象限112-114相似地覆盖。
存储器阵列100可以是存储单元的2D阵列或存储单元的3D阵列，并且存储单元也可是任何类型的存储器，包括但不限于浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元和双向存储单元。存储单元可以任何方式进行组织，包括但不限于NAND串、NOR结构和完全随机存取结构。
图1B描述具有与存储器阵列150重叠的控制电路161-164的存储器阵列150的顶视图的框图，其可为存储单元的三维阵列或存储单元的二维阵列，取决于实施例。重叠可意味着在衬底上控制电路161-164的足迹可具有带有投射到衬底上的存储器阵列150的足迹的一些公共区域。位线电路分成至少两个子电路，位线子电路161和位线子电路162，以控制存储器阵列。位线子电路161可驱动横跨存储器阵列150的位线的子集，包括位线171，以及位线子电路162可驱动横跨存储器阵列150的其它位线，包括位线172。字线电路分成至少两个子电路，字线子电路163和字线子电路164以控制存储器阵列。字线子电路163可驱动横跨存储器阵列150的字线子集，包括字线173，以及字线子电路164可驱动横跨存储器阵列150的其它字线，包括字线174。字线可基本上垂直于位线。
位线子电路161、162和字线子电路163、164至少部分地重叠存储器阵列的单独的各自区域。位线子电路161可重叠存储器阵列150的左上象限，而位线子电路162可重叠存储器阵列150的右下象限。字线子电路163可重叠存储器阵列150的右上象限，而字线子电路162可重叠存储器阵列150的左下象限。在这些实施例中，位线子电路161、162可重叠存储器阵列150的相对角，并且至少两个字线子电路163、164可重叠存储器阵列150的不同相对角。在一些实施例，位线子电路161、162和/或字线子电路163、164可利用三维电路在存储器阵列150的顶部进行构造，但在其它实施例中，位线子电路161、162和/或字线子电路163、164可在集成电路衬底中至少部分地形成，存储器阵列150位于衬底外部，使得字线子电路163、164在存储器阵列的相对角下面，并且位线子电路161、162在存储器阵列150的不同的相对角下面。文字“角”可不涉及存储器阵列的精确最外顶点，而是可涉及邻近顶点的总的区域。
图2是具有在存储器阵列210下面的控制电路220的三维存储器阵列210的一部分的截面侧视图。在所示的实施例中，存储器阵列210为具有所示的四个NAND堆叠的3D堆叠NAND闪存阵列的一个象限的边缘部分。四个NAND堆叠耦合到沿“x”维度行进或在图2中进入和离开页面的位线250。每个堆叠耦合到漏极控制线231、第一字线232、第二字线233、源极控制线234和源极线235，以为每个堆叠的两个位的存储而提供。仅部分被标注的存储单元212在点处创建，其中字线232、233耦合到掺杂多晶硅的塔(tower)。在图2中未开口的区域可充满绝缘材料，例如二氧化硅。
在衬底201上构建的控制电路220位于存储器阵列210下方。在这个公开和相关权利要求中，如果可画出垂直于衬底201的背表面202的假想线(其经历控制电路220的一部分和存储器阵列210的一部分)并且在假想线上控制电路220的一部分位于衬底201的背表面202和存储器阵列210的一部分之间，则控制电路220的一部分被认为在存储器阵列210下方、之下、以下或下面。
控制电路220可包括晶体管226、228。在一些实施例中，可包括n沟道225金属氧化物半导体场效应晶体管(MOSFET)226和P沟道227 MOSFET 228两者。控制电路220可包括两层或多层互连，诸如多晶硅互连层222、第一金属互连层223和第二金属互连层224。各种实施例可包括任何数量的互连层并且一些实施例也可具有多层有源装置，诸如MOSFET。诸如第二字线233的控制线可使用诸如通孔221的通孔耦合到控制电路220，以允许控制电路220和控制线231-235之间的电通信。位线250可耦合到位于存储器阵列不同部分之下的不同控制电路。
图3是具有在存储器阵列300下面的控制电路320的三维存储器阵列300的一部分的等距视图。在所示实施例中，利用垂直NAND闪速存储单元构建存储器阵列300。示出了垂直NAND存储器300的一小部分、4存储单元的4×6堆叠。各种实施例可具有任何数量的存储单元的堆叠，许多实施例包括数百万个或数十亿个存储单元的堆叠。堆叠可具有两个或多个存储单元，一些实施例在堆叠中具有4、8、16或32个存储单元，尽管任何数量的存储单元可包括在堆叠中，包括不是2的乘方的数量。在一些实施例中，可在单独存储单元中存储一位，但是其它实施例可以通过控制在单独存储单元的电荷存储区域中存储的电荷量在单一存储单元中存储多位信息。为了清楚，由绝缘材料填充的垂直NAND存储器300的区域在图3中是透明的，从而允许展示构造细节。
垂直NAND存储器300在具有背表面302和具有在Z维度中的厚度和在X和Y维度中延伸比Z维度远很多的衬底301上进行构建。控制电路320可在衬底301中或上创建。控制电路320可为包括地址解码器、线驱动器、读出放大器或其它任何类型电路的任何类型电路。在图3的实施例中，示出MOSFET作为控制电路320的示范部分，包括掺杂硅阱321、源极322、栅极323和漏极324。源极可通过通孔344耦合到互连343。
存储单元的堆叠构建在控制电路320的顶上。存储单元在Z轴上位于比控制电路320更高处，z轴的原点在衬底301的背表面302。在所示的实施例中，存储单元的堆叠包括每个堆叠四个存储单元。对其它堆叠是典型的存储单元的一个堆叠包括在其底部耦合到源极线336并在其顶部耦合到位线341的硅主体312。源极控制线335控制着源极控制栅极并且漏极控制线334控制着漏极控制栅极。第一存储单元311可具有为字线0、330的多晶硅控制栅极。第二存储单元可具有为字线1、331的多晶硅控制栅极。第三存储单元可具有为字线2、332的多晶硅控制栅极，并且第四控制器单元可具有为字线3、333的多晶硅控制栅极。存储单元具有各自电荷存储区域，在这个实施例中其可为位于各自字线和主体312之间的浮栅。NAND串的另外的群组可耦合到不同控制线和/或位线。
各种实施例可具有任何数量的源极线、位线、源极控制线、漏极控制线、字线或其它控制线。所示的存储器阵列300的一部分为存储器阵列300的一个象限的边缘。位线340如所示在“x”维度横越存储器阵列300的一部分，并且在图3的左边退出阵列300。字线330-333、漏极控制线334和源极控制线335在“y”维度中横越存储器阵列300的一部分并且可在不同象限处退出阵列以及耦合到定位在存储器阵列300的象限之下的不同控制电路。位线341通过342耦合到互连343使得控制电路320耦合到控制线、或位线341(其耦合到存储器阵列300的至少一部分)。包括位线341的位线340可延伸到存储器阵列300的另一个象限，其中位线341可耦合到存储单元的另外堆叠。
图4是电子系统400的实施例的框图。除了所示的实施例，电子系统400的许多不同实施例是可能的，包括使用单一处理器401来控制多个存储器装置410以为多个存储空间而提供的实施例，使用连接到存储器装置410的多个存储器401的实施例和包括各种其它功能性的系统的实施例。
处理器401可利用控制线403和数据线404耦合到存储器装置410。在一些实施例中，数据和控制可利用相同的线。处理器401可为外部微处理器、微控制器或一些其它类型的外部控制电路。在一些实施例中，处理器401可与存储器装置410在相同封装中集成或者甚至在相同的裸晶上集成。在一些实施例中，处理器401可与控制电路411集成，允许一些相同电路用于两种功能。处理器401可具有用于程序存储和中间数据的外部存储器，例如RAM和ROM，或它可具有内部RAM或ROM。在一些实施例中，处理器可利用存储器装置410用于程序或数据存储。在处理器401上运行的程序可实现多种不同功能，其包括但不限于标准文件系统、闪存文件系统、手写矫正、坏单元或块映射、网络通信堆叠和错误管理。存储系统400已经简化以集中于对理解本发明有帮助的存储器的特征。
在一些实施例中，提供外部连接402。外部连接402耦合到处理器401并允许处理器401与外部装置通信。处理器401可接收写命令并通过外部连接写入数据并且在存储器装置中存储写入数据。处理器401也可从外部连接中接收读命令、从至少一个存储器装置中检索所读取的数据、并通过外部连接发送所读取的数据。如果电子系统400是存储系统，则外部连接402可用于为非易失性存储提供外部装置。电子系统400可为固态驱动器(SSD)、USB拇指驱动器或任何其它类型存储系统。外部连接402可利用标准或专有的通信协议来连接到计算机或其它智能装置(诸如蜂窝电话或数字相机)。外部连接可兼容的计算机通信协议的实例包括但不限于任何版本的下面的协议：通用串行总线(USB)、串行高级技术附接(SATA)、小型计算机系统接口(SCSI)、光纤信道、并行高级技术附接(PATA)、集成设备电路(IDE)、以太网、IEEE-1394、安全数字卡接口(SD卡)、小型闪速接口、存储棒接口、外设部件互连(PCI)或PCI快速。
如果电子系统400为计算系统，诸如移动电话、平板、笔记本电脑、置顶盒、或一些其它类型的计算系统，外部连接402可为网络连接，诸如但不限于任何版本的下面的协议：电气和电子工程师学会(IEEE)802.3、IEEE 802.11、缆线数据服务接口规范(DO)CSIS)、如数字视频广播(DVB)-陆地的数字电视标准、DVB-缆线和高级电视委员会标准(ATSC)以及诸如全球移动通信系统(GSM)的移动电话通信协议、诸如CDMA2000的基于码分多址(CDMA)的协议和长期演进(LTE)。
存储器装置410包括存储单元的阵列417，诸如之前在图1-3所说明的存储器阵列。存储器阵列417可布置为具有字线行和位线列的象限。第一组位线可耦合到第一象限417A和第二象限417B并且第二组位线可耦合到第三象限417C和第四象限417D。第一组字线可耦合到第一象限417A和第四象限417D并且第二组字线可耦合到第二象限417B和第三象限417C。
第一控制电路421可耦合到第一组位线并且第三控制电路423可耦合到第二组位线。第四控制电路424可耦合到第一组字线并且第二控制电路422可耦合到第二组字线。第一控制电路421可至少部分地定位在存储器阵列417的第一象限417A之下。第二控制电路422可至少部分地定位在存储器阵列417的第二象限417B之下。第三控制电路423可至少部分地定位在存储器阵列417的第三象限417C之下。第四控制电路424可至少部分地定位在存储器阵列417的第四象限417D之下。
可提供地址缓冲器电路412以锁存通过I/O电路413提供的地址信号。地址信号通过地址缓冲器电路412和控制电路421-424的组合进行接收和解码。本领域的技术人员可以意识到，利用当前说明的优点，地址输入连接的数量取决于存储器阵列417的密度和结构。也就是，地址数量随所增长的存储单元数目和所增长的组和块数目而增长。
存储器装置410可通过在第一控制电路421和第三控制电路423中利用读出放大器电路感测存储器阵列列中的电压或电流改变读取在存储器阵列417中的数据。在一个实施例中，读出放大器电路被耦合以从存储器阵列417读取和锁存数据行，并与读缓冲器419通信，读缓冲器419可将从存储器阵列417读取的数据保持到其能够通过数据线404发送出。写缓冲器418可用在一些实施例中以累积数据直到能够执行写并且数据传递到第一控制电路421和第三控制电路423。I/O电路413通过存储器装置410的I/O引脚路由数据。在一些实施例中，写缓冲器418和/或读缓冲器419可包括在第一控制电路421和第三控制电路423中。
存储器控制电路411可解码来自处理器401的控制线403上提供的命令。这些命令用于控制存储器阵列417上的操作，包括数据读取、数据写入(程序)和擦除操作。存储器控制器电路411可为状态机、定序器、处理器或一些其它类型的控制器以生成控制存储器阵列417所需要的电压波形。控制电路411与存储器装置中的其它块通信，但这些连接未示出，因为他们可能使框图400过度地变复杂并且本领域的技术人员能够理解控制电路411具有与其它块的大量互连以便控制其功能。在一些实施例中，存储器控制电路411可定位在存储器阵列417下方或可分布在控制电路421-424之间。
图5是构造存储器装置的方法的流程图500。任何类型和数量的半导体处理技术可用于本方法的各种方面，包括但不限于光刻法、化学气相沉淀(CVD)、离子注入、机械蚀刻法、化学蚀刻法或任何其它处理。方法可开始在块501构造存储器装置。在块502中，分成两个子电路的字线电路至少部分地形成在存储器装置的衬底中。字线电路可包括场效应晶体管(FET)，其可包括在衬底中构建的沟道或其它特征，例如硅的扩散区域。在块503中，分成两个子电路的位线电路至少部分地在存储器装置的衬底中形成。字线子电路和位线子电路可以相似于图1B所示的模式定位在衬底中和/或上。
在块504中，存储单元阵列可构建在控制电路的顶部。存储器阵列可为2D阵列或3D阵列，取决于实施例。构建存储器阵列使得两个字线子电路至少部分地位于存储器阵列的相对象限下面，并且两个位线子电路至少部分地位于存储器阵列的另外相对象限下面，如图1B所示。在一些实施例中，两个字线子电路和两个位线子电路的大部分各自区域在存储器阵列下面。
在块505中，字线子电路和位线子电路可耦合到存储器阵列。第一组字线可耦合到第一字线子电路、存储器阵列的第一象限和存储器阵列的第二象限。第二组字线可耦合到第二字线子电路、存储器阵列的第三象限和存储器阵列的第四象限。第一组位线可耦合到第一位线子电路、存储器阵列的第二象限、和存储器阵列的第三象限。以及第二组位线可耦合到第二位线子电路、存储器阵列的第四象限和存储器阵列的第一象限。在一些实施例中，字线基本上垂直于位线。可以任何顺序执行或可同时执行由块504-505所描述的动作。在一些实施例中，块504-505甚至可部分地与块502和503和/或其它动作同时执行。方法可结束任何必要的剩余任务并在块506处结束。
在下面段落中描述了各种实施例的实例：
示例集成电路(IC)包括存储器阵列、分成至少两个子电路以控制存储器阵列的字线电路、和分成至少两个子电路以控制存储器阵列的位线电路。在示例IC中，字线子电路和位线子电路至少重叠存储器阵列的单独的各自区域。在一些示例IC中，至少两个字线子电路可在存储器阵列的相对角下面，并且至少两个位线子电路可在存储器阵列的不同相对角下面。在一些示例IC中，存储器阵列可包括浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元或双向存储单元。在一些示例IC中，存储器阵列可包括存储单元的三维阵列。一些示例IC包括衬底，并且利用至少部分在衬底中形成的第一控制电路，可使存储器阵列位于衬底的外部。在一些示例IC中，至少两个字线子电路和至少两个位线子电路的大部分各自区域可位于存储器阵列之下。在一些示例IC中，字线子电路可通过字线耦合到存储器阵列并且位线电路可通过位线耦合到存储器阵列，以及字线可基本上垂直于位线。在实施例中可使用这个段落中实例的任何组合。
另一个示例集成电路(IC)包括存储器阵列和至少部分地位于存储器阵列第一象限之下的第一控制电路。第一组控制线耦合到第一控制电路、存储器阵列的第一象限和存储器阵列的第二象限。第二控制电路至少部分地位于存储器阵列的第二象限之下并且第二组控制线耦合到第二控制电路、存储器阵列的第二象限和存储器阵列的第三象限。在IC的一些示例中，第一组控制线基本上垂直于第二组控制线。在IC的一些示例中，存储器阵列、存储单元可为浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元或双向存储单元。在IC的一些示例中，存储器阵列可为存储单元的三维阵列。在IC的一些示例中，第一控制电路包括线驱动器电路。在IC的一些示例中，第二控制电路可包括读出放大器电路。在IC的一些示例中，第一控制电路的大部分可位于存储器阵列的第一象限之下。IC的一些示例可包括至少部分地位于存储器阵列第三象限之下的第三控制电路，带有耦合到第三控制电路、存储器阵列第三象限和存储器阵列第四象限的第三组控制线。IC的一些示例可包括至少部分地位于存储器阵列第四象限之下的第四控制电路，和耦合到第四控制电路、存储器阵列第四象限和存储器阵列第一象限的第四组控制线。在IC的一些示例中，第一组控制线基本上平行于第三组控制线，并且基本上垂直于第二和第四组控制线。IC的一些示例可包括衬底，其中存储器阵列位于衬底的外部并且第一控制电路至少部分地在衬底中形成。在实施例中可使用这个段落中示例的任何组合。
另一个示例集成电路(IC)包括具有四个象限的存储器阵列、至少部分地位于存储器阵列各自象限之下的四个控制电路、以及耦合到各自控制电路、存储器阵列的各自象限和邻近存储器阵列的各自象限的象限的四组控制线。在示例方法中，在相对象限之下耦合到控制电路的控制线基本上平行，并且在邻近象限之下耦合到控制电路的控制线基本上垂直。在IC的一些示例中，存储单元可为浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元或双向存储单元。在IC的一些示例中，存储器阵列可包括存储单元的三维阵列。在IC的一些示例中，至少一个控制电路可包括线驱动器电路。在IC的一些示例中，至少一个控制电路可包括读出放大器电路。在IC的一些示例中，各自控制电路的大部分可位于存储器阵列的各自象限之下。在IC的一些示例中，存储器阵列四个象限可包括第一象限、第二象限、第三象限和第四象限，其中第一象限邻近第二象限、邻近第四象限并与第三象限相对。在IC的一些示例中，四个控制电路可包括至少部分位于第一象限之下的第一控制电路、至少部分位于第二象限之下的第二控制电路、至少部分地位于第三象限之下的第三控制电路和至少部分地位于第四象限之下的第四控制电路。在一些示例IC中，四组控制线可包括耦合到第一控制电路、第一象限和第二象限的第一组控制线，耦合到第二控制电路、第二象限和第三象限的第二组控制线，耦合到第三控制电路、第三象限和第四象限的第三组控制线，以及耦合到第四控制电路、第四象限和第一象限的第四组控制线。在IC的一些示例中，第一和第三组控制线可为字线以及第一控制电路和第三控制电路可包括字线驱动器。在IC的一些示例中，第二和第四组控制线可为位线以及第二控制电路和第四控制电路可包括读出放大器。在实施例中可使用这个段落中示例的任何组合。
示例电子系统可包括生成存储器控制命令的处理器、和耦合到处理器以响应存储器控制命令的至少一个存储器电路。示例的至少一个存储器电路包括存储器阵列和至少部分位于存储器阵列第一部分之下的第一控制电路，带有耦合到第一控制电路、存储器阵列的第一部分和存储器阵列的第二部分的第一组控制线。示例的至少一个存储器电路也包括至少部分地位于存储器阵列第二部分之下的第二控制电路，带有耦合到第二控制电路、存储器阵列的第二部分和存储器阵列的第三部分的第二组控制线。在电子系统的一些示例中，第一组控制线可基本上垂直于第二组控制线。在电子系统的一些示例中，存储单元可为浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元或双向存储单元。在电子系统的一些示例中，存储器阵列可包括存储单元的三维阵列。在电子系统的一些示例中，第二控制电路可包括线驱动器电路。在电子系统的一些示例中，第一控制电路可包括读出放大器电路。在电子系统的一些示例中，第一控制电路的大部分可位于存储器阵列的第一部分之下。在电子系统的一些示例中，至少一个存储器电路可包括至少部分地位于存储器阵列第三部分之下的第三控制电路，带有耦合到第三控制电路、存储器阵列的第三部分、和存储器阵列的第四部分的第三组控制线，以及包括至少部分地位于存储器阵列的第四部分之下的第四控制电路，带有耦合到第四控制电路、存储器阵列的第四部分、和存储器阵列的第一部分的第四组控制线。在电子系统的一些示例中，第一组控制线可基本上平行于第三组控制线，并且基本上垂直于第二和第四组控制线。在实施例中可使用这个段落的示例的任何组合。
另一个示例电子系统可包括以生成存储器控制命令的处理器和耦合到处理器以响应存储器控制命令的至少一个存储器电路。示例的至少一个存储器电路包括存储器阵列和分成至少两个子电路以控制存储器阵列的字线电路以及分成至少两个子电路以控制存储器阵列的位线电路。在示例电子系统中，字线子电路和位线子电路至少部分地重叠存储器阵列的单独的各自区域。在一些示例电子系统中，至少两个子电路可在存储器阵列相对象限下面，并且至少两个位线子电路可在存储器阵列的不同相对象限下面。在一些示例电子系统中，存储器阵列可包括浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元或双向存储单元。在一些示例电子系统中，存储器阵列可包括存储单元的三维阵列。一些示例电子系统包括衬底，并且利用在衬底中至少部分形成的第一控制电路，可使存储器阵列位于衬底外部。在一些示例电子系统中，至少两个字线子电路和至少两个位线子电路的大部分各自区域可位于存储器阵列之下。在一些示例电子系统中，字线电路可通过字线耦合到存储器阵列并且位线电路可通过位线耦合到存储器阵列，以及字线可基本上垂直于位线。在实施例中可使用这个段落中示例的任何组合。
构造存储器装置的示例方法可包括在半导体衬底上创建第一、第二、第三和第四控制电路，并且构建具有第一、第二、第三和第四象限的存储单元阵列，因此各自控制电路的至少一部分在存储单元阵列的各自象限下面。示范方法也包括耦合第一组控制线到第一控制电路、阵列的第一象限和阵列的第二象限，耦合第二组控制线到第二控制电路、阵列的第二象限和阵列的第三象限，耦合第三组控制线到第三控制电路、阵列的第三象限和阵列的第四象限，以及耦合第四组控制线到第四控制电路、阵列的第四象限和阵列的第一象限。在方法的一些示例中，阵列可包括存储单元的三维阵列。在方法的一些示例中，各自控制电路的大部分区域可位于存储器阵列的各自象限之下。在方法的一些示例中，第一组控制线可基本上平行于第三组控制线，并且基本上垂直于第二和第四组控制线。在实施例中可使用这个段落示例的任何组合。
构造存储器装置的示例方法包括至少部分地在存储器装置的衬底中形成字线电路和位线电路，字线电路分成至少两个子电路并且位线电路分成至少两个子电路。示例方法也包括构建存储器阵列，使得至少两个字线子电路至少部分地在存储器阵列相对象限下面，并且至少两个位线子电路至少部分地在存储器阵列的其它相对象限下面。在一些示例方法中，存储器阵列可包括存储单元的三维阵列。在一些示例方法中，至少两个字线子电路和至少两个位线子电路的大部分各自区域可在存储器阵列下面。一些示例方法也可包括耦合第一组字线到第一字线子电路、存储器阵列的第一象限和存储器阵列的第二象限，耦合第二组字线到第二字线子电路、存储器阵列的第三象限和存储器阵列第四象限，耦合第一组位线到第一位线子电路、存储器阵列的第二象限和存储器阵列的第三象限，以及耦合第二组位线到第二位线子电路、存储器阵列的第四象限和存储器阵列的第一象限。在实施例中可使用这个段落中示例的任何组合。
正如在本说明书和所附权利要求书所使用的，单数形式“一”、“该”包括复数形式，除非内容明确另外指示。此外，正如在本说明书和所附权利要求书所使用的，术语“或者”通过在包括“和/或”的意义下通常使用，除非内容明确另外指示。正如本文中所使用，术语“耦合”包括直接和间接连接。此外，第一和第二装置耦合之处，包括有源装置的介入装置可定位在其之间。
上面提供的各种实施例的描述实际上是说明性的并不希望限制当前公开、其申请或用途。从而，希望这里所描述以外的不同改变包括在实施例的范围内。这种改变被认为不偏离当前公开的所希望的范围。同样地，当前公开的宽度和范围不由上面所描述的示范实施例所限制，而仅根据下面权利要求书及其等同物定义。

Claims (27)

1.一种集成电路，包括：
存储器阵列；
字线电路，分成至少两个子电路，以控制所述存储器阵列；以及
位线电路，分成至少两个子电路，以控制所述存储器阵列；
其中所述字线子电路和所述位线子电路至少部分地重叠所述存储器阵列的单独的各自区域。
2.如权利要求1的集成电路，其中所述至少两个字线子电路位于所述存储器阵列的相对角之下，并且所述至少两个位线子电路位于所述存储器阵列的不同的相对角之下。
3.如权利要求1的集成电路，其中所述存储器阵列包括从包括浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元和双向存储单元的组中选择的存储单元。
4.如权利要求1的集成电路，其中所述存储器阵列包括存储单元的三维阵列。
5.如权利要求1的集成电路，进一步包括衬底，其中所述存储器阵列位于所述衬底的外部，并且至少部分地在所述衬底中形成第一控制电路。
6.如权利要求1的集成电路，其中所述至少两个字线子电路和所述至少两个位线子电路的大部分各自区域位于所述存储器阵列之下。
7.如权利要求1的集成电路，其中所述字线电路通过字线耦合到所述存储器阵列，并且所述位线电路通过位线耦合到所述存储器阵列，以及所述字线基本上垂直于所述位线。
8.一种集成电路，包括：
存储器阵列；
第一控制电路，至少部分地位于所述存储器阵列第一象限之下；
第一组控制线，耦合到所述第一控制电路、所述存储器阵列的所述第一象限和所述存储器阵列的第二象限；
第二控制电路，至少部分地位于所述存储器阵列的所述第二象限之下；以及
第二组控制线，耦合到所述第二控制电路、所述存储器阵列的所述第二象限和所述存储器阵列的第三象限。
9.如权利要求8的集成电路，其中所述第一组控制线基本上垂直于第所述二组控制线。
10.如权利要求8的集成电路，其中所述存储器阵列包括从包括浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元和双向存储单元的组中选择的存储单元。
11.如权利要求8的集成电路，其中所述存储器阵列包括存储单元的三维阵列。
12.如权利要求8的集成电路，其中所述第一控制电路包括线驱动器电路。
13.如权利要求8的集成电路，其中所述第二控制电路包括读出放大器电路。
14.如权利要求8的集成电路，进一步包括衬底，其中所述存储器阵列位于所述衬底的外部，并且至少部分地在所述衬底中形成所述第一控制电路。
15.如权利要求8的集成电路，其中所述第一控制电路的大部分位于所述存储器阵列的第一象限之下。
16.如权利要求8的集成电路，进一步包括：
第三控制电路，至少部分地位于所述存储器阵列的第三象限之下；
第三组控制线，耦合到所述第三控制电路、所述存储器阵列的所述第三象限和所述存储器阵列的第四象限；
第四控制电路，至少部分地位于所述存储器阵列的第四象限之下；
第四组控制线，耦合到所述第四控制电路、所述存储器阵列的所述第四象限、和所述存储器阵列的所述第一象限。
17.如权利要求16的集成电路，其中所述第一组控制线基本上平行于所述第三组控制线，并且基本上垂直于所述第二组和第四组控制线。
18.一种电子系统，包括：
处理器，用于生成存储器控制命令；以及
至少一个存储器电路，耦合到所述处理器，以响应所述存储器控制命令，所述至少一个存储器电路包括：
存储器阵列；
字线电路，分成至少两个子电路，以控制所述存储器阵列；以及
位线电路，分成至少两个子电路，以控制所述存储器阵列；
其中所述字线子电路和所述位线子电路至少部分地重叠所述存储器阵列的单独的各自区域。
19.如权利要求18的电子系统，其中所述至少两个字线子电路位于所述存储器阵列的相对角之下，并且所述至少两个位线子电路位于所述存储器阵列的不同的相对角之下。
20.如权利要求18的电子系统，其中所述存储器阵列包括从包括浮栅闪速存储单元、电荷俘获闪速存储单元、相变存储单元、电阻式存储单元和双向存储单元的组中选择的存储单元。
21.如权利要求18的电子系统，其中所述存储器阵列包括存储单元的三维阵列。
22.如权利要求18的电子系统，所述存储器电路进一步包括衬底，其中所述存储器阵列位于所述衬底的外部，并且至少部分地在所述衬底中形成所述第一控制电路。
23.如权利要求18的电子系统，其中所述字线电路通过字线耦合到所述存储器阵列，并且所述位线电路通过位线耦合到所述存储器阵列，以及所述字线基本上垂直于所述位线。
24.一种构建存储器装置的方法，该方法包括：
在所述存储器装置的衬底中至少部分地形成字线电路和位线电路，其中所述字线电路分成至少两个子电路并且所述位线电路分成至少两个子电路；以及
构建存储器阵列，使得所述至少两个字线子电路至少部分地在所述存储器阵列的相对象限下面，并且所述至少两个位线子电路至少部分地在所述存储器阵列的另外的相对象限下面。
25.如权利要求24的方法，其中所述存储器阵列包括存储单元的三维阵列。
26.如权利要求24的方法，其中所述至少两个字线子电路和所述至少两个位线子电路的大部分各自区域在所述存储器阵列下面。
27.如权利要求24的方法，进一步包括：
将第一组字线耦合到第一字线子电路、所述存储器阵列的第一象限和所述存储器阵列的第二象限；
将第二组字线耦合到第二字线子电路、所述存储器阵列的第三象限和所述存储器阵列的第四象限；
将第一组位线耦合到第一位线子电路、所述存储器阵列的第二象限和所述存储器阵列的所述第三象限；以及
将第二组位线耦合到第二位线子电路、所述存储器阵列的第四象限和所述存储器阵列的所述第一象限。
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